CN103377701B

CN103377701B - 半导体存储器装置

Info

Publication number: CN103377701B
Application number: CN201210349172.0A
Authority: CN
Inventors: 矢野胜
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2012-04-24
Filing date: 2012-09-19
Publication date: 2016-04-06
Anticipated expiration: 2032-09-19
Also published as: JP5619812B2; KR101384316B1; US9183934B2; TW201344690A; CN103377701A; US20140043906A1; KR20130119830A; TWI476773B; JP2013229070A

Abstract

本发明提供一种半导体存储器装置，可对分割的区块进行删除或写入。半导体存储器装置(10)包括具有多个区块(BLK(0)~(m-1))存储器阵列(100)以及字线选择电路(150)，且各区块由一阱内的多个单元组(NU)形成。单元组(NU)包括N个存储器单元，耦接于存储器单元的一端与源极线之间的选择晶体管(SEL-S)，耦接于存储器单元的另一端与位线之间的选择晶体管(SEL-D)，以及耦接于存储器单元中间的虚拟选择存储器(DSEL)。字线选择电路(150)可根据数据写入或删除的操作，将上述区块分割作为一第一区块以及一第二区块以使用。

Description

半导体存储器装置

技术领域

本发明主要是有关于一种非挥发性的半导体存储器装置，特别是有关于一种NAND型快闪存储器的存储器区块组成。

背景技术

快闪存储器被广泛被应用在储存装置，数码相机，智能型手机等电子装置。而在目前的市场上，快闪存储器有小型化，大容量，更高速，更低电源消耗的需求。此外，快闪存储器亦有固定的数据可覆写次数以及数据维持能力等需求。

NAND型快闪存储器，包括由多个区块形成存储器阵列，其中区块以多个列方列配置多个NAND串形成。在NAND串中具有选择晶体管耦接于串联的多个存储器单元二端，其中一端通过选择晶体管耦接至位线，另一端通过选择晶体管耦接至源极线。数据的读出或写入(程序化)，通过连接至NAND串的位线完成，例如专利文件1所揭露提升数据程序化速度的快闪存储器。

现有技术文件：日本专利文献特开2006-302960号公报。

发明内容

发明解决的课题：

由于半导体的缩小化使得快闪存储器得容量增加，同时存储器区块内的页面数以及页面容量亦增加。当区块容量增加的状况下，具有区块可删除的数据量增加，以及页面可读出及写入的单位数据量亦增加的优点。另一方面，当删除的单位变大时，存储器回收变得更复杂化，而页面数(或字线)的增加，亦加重写入干扰的问题。此外，区块的字线数量为64时，写入保护状态的字线数量变为32的倍数，然而此并非必要。

本发明主要提供一种半导体存储器装置可部分利用大页面数所组成的区块。

此外，本发明更提供一种半导体存储器装置可以删除区块单元或分割的区块单元的数据，更可写入数据至分割的区块中。

用于解决课题的手段：

根据本发明的一实施例的半导体存储器装置，用以写入或删除一区块的数据，包括：一存储器阵列，包括多个区块，且上述区块由一阱内的多个单元组形成；以及一选择电路，选择上述区块，以及选择所选区块内的单元组的存储器单元，其中，上述单元组包括N个存储器单元串联在一起，一第一选择晶体管耦接于上述N个存储器单元的一端与一源极线之间，一第二选择晶体管耦接于上述N个存储器单元的另一端与一位线之间，以及一第三选择晶体管耦接上述N个存储器单元的中间；其中，上述区块中行方向的各上述存储器单元的栅极耦接至一字线，上述第一选择晶体管的栅极耦接至一第一选择线，各上述第二选择晶体管的栅极耦接至一第二选择线，以及上述第三选择晶体管的栅极耦接至一第三选择线；以及其中，上述选择电路，驱动上述字线，上述第一选择线，上述第二选择线以及上述第三选择线，根据数据写入或是删除的操作，以上述第三选择晶体管为交界将上述区块分割作为一第一区块以及一第二区块以使用。

根据本发明的一较佳实施例的半导体存储器装置，更包括一控制电路，根据一指令控制上述选择电路，其中上述指令用以指示是否将上述区块分割使用。根据本发明的一较佳实施例，当进行删除上述第一区块内的数据时，通过上述字线提供一第一电压至上述第一区块内的各上述存储器单元的栅极，通过上述第三选择线将上述第三选择晶体管浮置，将上述第二区块中的上述存储器单元浮置，将上述第一选择晶体管以及上述第二选择晶体管浮置，以及提供大于上述第一电压的一第二电压至上述阱。

根据本发明的一较佳实施例，当进行删除上述第二区块内的数据时，通过上述字线提供一第一电压至上述第二区块内的各上述存储器单元的栅极，通过上述第三选择线将上述第三选择晶体管浮置，将上述第一区块中的上述存储器单元浮置，将上述第一选择晶体管以及上述第二选择晶体管浮置，以及提供大于上述第一电压的一第二电压至上述阱。

根据本发明的一较佳实施例，当进行删除上述第一区块以及上述第二区块内的数据时，通过上述字线提供一第一电压至上述第一区块以及上述第二区块内的各上述存储器单元的栅极，通过上述第三选择线将上述第三选择晶体管浮置，将上述第一选择晶体管以及上述第二选择晶体管浮置，以及提供大于上述第一电压的一第二电压至上述阱。

根据本发明的一较佳实施例，当进行写入数据至上述第一区块内时，通过上述字线提供一程序化电压至上述第一区块内的各上述存储器单元的栅极，通过上述第三选择线将上述第三选择晶体管导通，通过上述字线提供可将存储器单元导通的一中间电压至上述第二区块内的各上述存储器单元的栅极，通过上述第一选择线将上述第一选择晶体管不导通，以及通过上述第二选择线将上述第二选择晶体管耦接至上述位线。

根据本发明的一较佳实施例，当进行写入数据至上述第二区块内时，通过上述字线提供一程序化电压至上述第二区块内的各上述存储器单元的栅极，通过上述第三选择线将上述第三选择晶体管不导通，通过上述字线提供可将存储器单元导通的一中间电压至上述第二区块内的各上述存储器单元的栅极，通过上述第一选择线将上述第一选择晶体管耦接上述源极线，以及通过上述第二选择线将上述第二选择晶体管耦接至上述位线。

根据本发明的一较佳实施例，当进行写入数据至上述第一区块内时，将耦接至上述第一区块以及上述第二区块内的写入保护位线的上述单元组的一局部位线预充电，以及根据所提供的上述中间电压将上述第一区块的上述局部位线升压。

根据本发明的一较佳实施例，当进行写入数据至上述第二区块内时，将耦接至上述第一区块以及上述第二区块内的写入保护位线的上述单元组的一局部位线预充电，以及根据所提供的上述中间电压将上述第二区块的上述局部位线升压。

根据本发明的一较佳实施例，当进行上述第二区块内的数据读出时，通过上述字线提供一读出电压至所选的上述存储器单元的栅极，提供一中间电压至上述第一区块以及上述第二区块中未被选择的上述存储器单元的栅极，以及通过上述第三选择线导通上述第三选择晶体管。根据本发明的一较佳实施例的上述第一区块以及上述第二区块各具有N/2个字线。

发明的效果：

根据本发明，可将区块分割为第一或第二区块以使用，具有较多存储器单元(或是页面数)的高积集化区块，可以使用比较少存储器单元(或是页面数)的区块。此外，通过使用区块的分割，可避免写入侵扰的问题更加恶化。

附图说明

图1是表示有关本发明实施例的快闪存储器的组成方块图；

图2是表示有关本发明实施例的快闪存储器所包含的存储器区块及单元组的示意图；

图3是表示有关本发明实施例的单元组的概略平面图；

图4是表示有关本发明实施例的单元组的概略剖面图；

图5是表示有关本发明实施例的快闪存储器于各操作状态下所提供的电压的列表；

图6是表示不具有虚拟选择晶体管的区块进行部分删除时产生错误的状况的说明图；以及

图7A、图7B是表示有关本发明实施例的写入上部区块或下部区块时，局部位线的状态说明图。

附图标号：

10～半导体存储器；

100～存储器单元阵列；

110～输入输出缓冲器；

120～地址寄存器；

130～数据寄存器；

140～控制器；

150～字线选择电路；

160～页面缓冲器/检测电路；

170～列控制电路；

180～内部电压产生电路；

Ax～行地址信息；

Ay～列地址信息；

BLK(0)、BLK(1)～区块；

BSEL～区块选择线；

C1、C2、C3～控制信号；

CT～接点；

DSEL～虚拟选择晶体管；

DSG～虚拟选择线；

GBL～总体位线；

Gox～栅极氧化膜；

NU～单元组；

N+～扩散区域；

SEL-D～漏极选择晶体管；

SEL-S～源极选择晶体管；

SGS～源极选择线；

SGD～漏极选择线；

SL～源极线；

Vers、Vpgm、Vread、Vpass～电压；

WL0-WL63、WL-A、WL-B、WL-C、WL-D～字线。

具体实施方式

为让本发明的上述特征和优点能更明显易懂，以下特举一较佳实施例，并配合所附附图作详细说明如下。然而为了方便辨别，在附图中会强调各个部分，需注意的是附图的比例与实际装置并不相同。

实施例：

图1是显示一般快闪存储器的组成区块图。在此所示的快闪存储器的组成，仅用以举例，并非用以限制本发明。

本实施例中的快闪存储器10，包括存储器阵列100，具有行列状排列的多个存储器单元，输入输出缓冲器110，寄存外部输入输出端I/O所连接的输入输出数据，地址寄存器120，接收输入输出缓冲器110的地址数据，数据寄存器130，寄存输入输出的数据，控制器140，接收来自输入输出数据缓冲器110的命令数据，以及提供控制信号C1、C2、C3以控制各单元，字线选择电路150，根据解码来自地址寄存器120的行地址信息Ax的解码结果，进行区块选择以及字线选择，页面缓冲器/检测电路160，寄存字线选择电路150选取的页面读取出的数据，寄存选取的页面写入的数据，列选择电路170，根据解码来自地址寄存器120的列地址信息Ay解码结果，进行位线选择，内部电压产生电路180产生数据的读取、程序化、以及删除所必需的电压（写入电压Vpgm、通过电压Vpass、读出电压Vread、删除电压Vers等等）。

本发明的一实施例的存储器阵列100，具有以列方向配置的m个区块BLK(L)0、BLK(L)2、...、BLK(L)m-1。图2是表示一个存储器区块内形成的NAND串的构成，以及区块与字线选择电路150的关系。一个存储器区块具有多个NAND串，且NAND串(以下称作单元组NU)为串联的多个存储器单元，其中各单元组NU以行方向配置。以行方向配置的多个单元组NU被形成于一个阱(well)中，例如形成于P型的阱，而于此阱内形成的多个单元组NU形成一个存储器区块。如图所示，一个存储器区块包括n位的单元组NU。

一个单元组NU包括串联的N个存储器单元MCi(i=0,1,..,N-1)，串联耦接于其二端的源极选择晶体管SEL-S与漏极选择晶体管SEL-D，以及串联耦接于单元组NU中间的虚拟选择晶体管DSEL。在此实施例中，单元组NU包括64个存储器单元。因此，本实施例所示的存储器区块由64个页面乘n位的页面所组成。

各存储器单元MCi的栅极分别耦接至对应的字线WL0~WL63。源极选择晶体管SEL-S的漏极耦接至存储器单元MC0的源极，源极选择晶体管SEL-S的源极耦接至共通源极线SL，源极选择晶体管SEL-S的栅极耦接至源极选择线SGS。漏极选择晶体管SEL-D的源极耦接至存储器单元MC63的漏极，漏极选择晶体管SEL-D的漏极耦接至对应的总体位线GBL，漏极选择晶体管SEL-D的栅极耦接至漏极选择线SGD。虚拟选择晶体管DSEL的源极耦接至存储器单元MC31的漏极，虚拟选择晶体管DSEL的漏极耦接至存储器单元MC32的源极，虚拟选择晶体管DSEL的栅极耦接至虚拟选择线DSG。

字线WL0~WL63，源极选择线SGS，漏极选择线SGD，虚拟选择线DSG，通过区块选择线BSEL所共同输入其栅极的区块选择晶体管连接至字线选择电路150。字线选择电路150在选择区块时，通过区块选择线BSEL将区块选择晶体管导通。

形成于区块内的存储器单元MCi，源极选择晶体管SEL-S，漏极选择晶体管SEL-D，虚拟选择晶体管DSEL，具有N型MOS晶体管形成于P阱内。存储器单元包括，具有N型扩散区域的源极/漏极，形成于源极/漏极之间的通道上的隧道氧化膜(tunneloxidefilm)，蓄积形成于隧道氧化膜上的电荷的浮置栅极(电荷蓄积层)，通过浮置栅极上的介质膜形成的控制栅极。一般来说，当没有电荷蓄积于浮置栅极时，即写入数据为“1”时，临界值为负的状态，存储器单元一般为导通。当有电荷蓄积于浮置栅极时，即写入数据为“0”时，临界值为正的状态，存储器单元一般为不导通。

以行方向配置的各单元组的存储器单元MCi的控制栅极，共同耦接至对应的字线WLi。相同地，源极选择晶体管SEL-S共同耦接至源极选择线SGS，漏极选择晶体管SEL-D共同耦接至漏极选择线SGD，而虚拟选择晶体管DSEL共同耦接至虚拟选择线DSG。字线选择电路150，根据行地址信息Ax并通过区块选择线BSEL选择区块，而以及根据操作状态以既定电压驱动所选的区块的源极选择线SGS，漏极选择线SGD，以及虚拟选择线DSG。所需必要的电压通过内部电压产生电路180提供，其中内部电压产生电路180包括充电泵电路。

在一较佳的实施例中，连接至单元组NU的总体位线GBL0，GBL1，…，GBLn-1通过位线选择电路连接至页面缓冲器/检测电路160。位线选择电路，于读出以及程序化时，选择偶数位线或奇数位线，以及将所选的偶数位线或奇数位线连接至页面缓冲器/检测电路160。一个检测电路160共用一对偶数位线以及奇数位线，于偶数位线以及奇数位线分别构成一页面的情况下，页面缓冲器/检测电路160包括用于一页面的检测电路。于读出时，检测电路160感测偶数位线或奇数位线的电位，于程序化时，检测电路160保持写入至偶数位线或奇数位线的数据。列选择电路170，根据列地址信息Ay选择位线，写入数据至所选择的位线，或是读出所选择的位线的数据。

图3是表示本发明实施例的区块中单元组的平面图，图4是表示根据图3延着总体位线GBL0的剖面图。P型阱形成于N型的硅基板内或是N型阱内，而区块形成于阱内。构成单元组NU的各晶体管的源极/漏极具有形成于P型阱内的N型扩散区域，而N型扩散区域平行总体位线GBL形成。相邻单元组的N型扩散区域之间可通过STI隔离。存储器单元包括，N型扩散区域的源极/漏极，源极/漏极之间的通道，通过通道上的栅极氧化膜Gox形成的多晶硅N型浮置栅极(floatinggate)，通过浮置栅极上的介电膜形成的多晶硅的N型控制闸。源极选择晶体管SEL-S，漏极选择晶体管SEL-D，以及虚拟选择晶体管DSEL，由单一的N型多晶硅栅极构成，其中多晶硅栅极不包括于浮置栅极与控制栅极之间的介电膜。虚拟选择晶体管DSEL耦接于存储器单元MC31以及存储器单元MC32之间，故虚拟选择晶体管DSEL位于64条字线的中间。共同源极线SL具有P阱内的N+扩散区域，且与源极选择晶体管SEL-S共用。此外，漏极选择晶体管SEL-D的漏极通过接点CT连接至总体位线GBL。

接着说明关于本发明实施例的快闪存储器的操作。字线选择电路150，根据控制器140的指令对应的数据读出，写入，删除的操作，以既定电压驱动区块选择线BSEL，字线WL，源极选择线SGS，漏极选择线SGD，虚拟选择线DSG。而关于电源电压Vcc以外的电压，可利用内部电压产生电路180来产生的各种电压来完成。图5是显示各操作进行时，提供至各单元的电压的列表。

根据本发明实施例的快闪存储器，除了具有删除区块的数据，读出及写入页面的数据的功能，更具有使用分割部分区块的功能。关于分割部分区块的使用，在本实施例中以虚拟选择晶体管DSEL作为交界，对包括存储器单元MC0～MC31的下部区块或包括存储器单元MC32～MC63的上部区块其中之者进行操作。举例来说，可删除下部区块的数据，可删除上部区块的数据，可写入下部区块的页面数据，可写入上部区块的页面数据。

因此，本发明实施例的快闪存储器具有页面数较多(在此为64页)容量较大的区块，以及页面数较少(在此为32页)容量较小的区块，可获得如同具有2种区块的功能。根据本发明实施例的快闪存储器，使用者可利用32个页面的区块，亦可利用64个页面的区块。在一较佳的实施例中，于利用分割区块的状况下，外部的控制器将对应的命令输出至快闪存储器10，控制器140通过解读上述命令来控制字线150，以使用分割的上部区块以及下部区块。以下更进一步说明这些操作。

数据删除操作：

在删除上部区块，意即删除包括存储器单元MC32~MC63的区块的状况下，提供高位准电压至区块选择线BSEL，将区块选择晶体管全部导通，以选择该区块。接着，提供电压0V至字线WL32~W63以选择上部区块内的字线WL32~W63。另一方面，由于下部区块的字线WL0~WL31未被选择，因此将字线WL0~WL31浮置。接着，将虚拟选择线DSG，总体位线，GBL0~GBLn-1，漏极选择线SGS，漏极选择线SGD，源极线SL浮置，并提供约20V的删除电压Vers至P阱。

由于提供0V电压至上部区块的存储器单元MC32~MC63的控制栅极，电子将从浮置栅极拉出至P阱。另一方面，下部区块的存储器单元MC0~MC31的控制栅极，由于通过P阱电容耦合升压至20V左右，因此隧道电流不流通，不进行数据删除。

图6是显示一实施例关于上部区块以及下部区块的交界中不具有虚拟选择晶体管DSEL的区块时，将上述区块的数据进行删除的状况的问题。举例来说，提供0V至上部区块的字线WL-A，WL-B，并将下部区块的字线WL-C，WL-D浮置，在提供20V的删除电压至P阱时，由于位于此交界处的存储器单元的控制栅极(字线WL-C)与相临的存储器单元的控制栅极(字线WL-B)的电容耦合，故无法充分的升压，例如，无法升压至10V的大小。当这个情况发生时，禁止删除的下部区块的数据可能会被错误的删除。相较之下，本发明实施例于上部区块以及下部区块之间，由于安插了虚拟选择晶体管DSG以产生物理上距离，因而抑制下部区块的存储器单元MC31的控制栅极与临接的存储器单元MC32的电容耦合，进而使P阱的电容耦合可充分的升压到20V。为了让虚拟选择晶体管DSG确实地进行除电容耦合，字线WL31与字线WL32的距离略为大，虚拟选择晶体管DSG的栅极长度比起其他的字线WL的栅极长度更大。

删除下部区块，意即删除包括存储器单元MC0~MC31的区块的状况时，将选择下部区块内的字线WL0~WL31，并提供电压0V至字线WL0~WL31，将上部区块的字线WL32~WL63浮置，将虚拟选择线DSEL浮置。提供约20V的删除电压Vers至P阱，以相同于上部区块的方式进行数据的删除。

数据写入操作：

接着，说明写入数据至上述区块内的页面的状况。首先，通过区块选择线BSEL选择该区块。提供0V电压至进行写入的总体位线GBL，提供2.4V电压至写入保护的总体位线GBL，提供5V电压至漏极选择线SGD，强制将漏极选择晶体管SEL-D导通。提供2.4V的电源电位Vcc至源极线SL，提供5V电压至源极选择线SGS，强制导通源极选择晶体管SEL-S。提供0V电压至虚拟选择线DSG，强制将虚拟选择晶体管DSEL导通。提供0V电压至P阱。提供约18V的程序化电压Vpgm至上部区块中所选择字线，提供约10V的通过电压Vpass至未被选择的字线。此外，提供4.2V的中间电压至下部区块中全部的字线。

大约在驱动字线的同时，将漏极选择线SGD以及源极选择线SGS的电压下降至1.5V。在上部区块中，写入的目标位线所选择的存储器单元通过通道的电压(0V)以及控制栅极的电压(18V)的电位差将电子注入至浮置栅极。由于具有10V的电压，未被选择的存储器单元的控制栅极不会注入电子。此外，由于对通道预充电，通道随着字线升压，写入保护的位线所对应的存储器单元不会注入电子。

一方面，在下部区块中，虚拟选择晶体管DSEL不导通，通过源极线SL预充电至全部的通道(局部位线)，提供4.2V的电压至字线WL0~WL31，由于通过与控制栅极电容耦合将通道电位升压，不会写入至存储器单元。

接着，说明写入数据至下部区块内的页面的状况。在这个情况下，提供5V电压至虚拟选择线DSG，将虚拟选择晶体管DSEL导通。不同的是，提供0V电压至源极选择线SGS，将源极选择晶体管SEL-S不导通。下部区块与上部区块的字线的电压提供条件与上部区块的情形相同。

图7A、图7B是用以说明上部区块以及下部区块进行页面写入的状况下的局部位线(通道)的状态。图7A用以表示写入至下部区块的状况以及写入至上部区块的状况下，写入的局部位线的电压状态，而图7B用以表示写入至下部区块的状况以及写入至上部区块的状况下，写入保护的局部位线的电压状态。

关于图7A，在进行写入至上部区块的状况下，不导通虚拟选择晶体管DSEL，下部区块的局部位线通过来自源极线的电位预充电，以4.2V电压驱动字线，因此局部位线升压较低。此外如图7B所示，下部区块的写入保护的局部位线，由于通过源极线SL的电源电位预充电，当字线(4.2V)驱动时，写入的局部位线同样地升压较低。

关于图7A，当进行下部区块写入的状况下，导通虚拟选择晶体管DSEL，不导通源极选择晶体管SEL-S，上部区块以及下部区块的局部位线为0V。另一方面，写入保护的局部位线，如图7B所示，由于通过总体位线的电源电位来预充电，随着字线的驱动，上部区块升压较低，下部区块升压较高。此时，由于虚拟选择线下降至电压1.5V，将可抑制从下部区块的局部位线流至上部区块的局部位线的溢电流。因此，局部位线是写入保护的，由于形成上部区块以及下部区块的状况相同，即使将区块分割使用，上部区块以及下部区块的存储器单元可具有相同的耐久度。

数据读出操作：

在上部区块或是下部区块的页面数据读取的状况下，提供1.2V的电压至总体位线GBL，提供0V电压至源极线SL，提供4.2V电压至漏极选择线SGD，虚拟选择线DSG以及源极选择线SGS，将漏极选择晶体管SEL-D，虚拟选择晶体管DSEL，源极选择晶体管SEL-S导通。此外，提供0V电压至选择的字线，提供4.5V的Vread至未选择的字线。

根据本发明实施例的快闪存储器，可以利用64个页面的区块或是32个页面的区块。根据所储存的数据类别，可以减少必须删除区块中所有数据的状况。在此情况下，仅删除在上部区块或是下部区块中需要删除的数据，比起删除区块全部的数据更可以避免不需要删除的数据被删除。换句话说，存储器单元并不需要有隧道电流，意即，抑制电子在隧道氧化膜被捕捉的次数，因此避免数据可覆写的次数被无谓的消耗，更可以抑制浮置栅极的数据的储存特性被劣化。此外，通过上部区块或下部区块进行数据的写入的方式，亦可得到上述相同的效果。

此外，上述实施例的区块所包括的页面数仅用以举例，亦可具有其他数量的页面数。举例来说，随着积体化的进步，在一个区块由128个页面构成的情况下，可分割为64个页面的2个区块。此外，128个页面的区块亦可分割为4个区块。在这样的情况下，各区块的边缘将插入三个虚拟晶体管，以进行32个页面的分割区块的删除，写入，读出等操作。

再者，图1所示的实施例中虽揭露存储器区块配置为一列，然而本发明并非限制于此，例如，存储器区块可配置于字线选择电路150的二侧，亦可具有一个字线选择二个页面的组成。此外，上述实施例所示的电压值亦仅用以举例，在当快闪存储器的尺寸造成删除电压及程序化电压等降低地状况下，应适当地选择对应的电压值。

虽然已详述本发明较佳的实施例的型态，但是本发明并非限定于特别指定的实施形态，在权利要求所记载的本发明要点的范围内，可做各种的变形或改变。

Claims

1.一种半导体存储器装置，其特征在于，用以写入或删除一区块的数据，所述半导体存储器装置包括：

一存储器阵列，包括多个区块，且所述区块由一阱内的多个单元组形成；以及

一选择电路，选择所述区块，以及选择所选区块内的单元组的存储器单元；

其中，所述单元组包括N个存储器单元串联在一起，一第一选择晶体管耦接于所述N个存储器单元的一端与一源极线之间，一第二选择晶体管耦接于所述N个存储器单元的另一端与一位线之间，以及一第三选择晶体管耦接所述N个存储器单元的中间；

其中，所述区块中行方向的各所述存储器单元的栅极耦接至一字线，所述第一选择晶体管的栅极耦接至一第一选择线，各所述第二选择晶体管的栅极耦接至一第二选择线，以及所述第三选择晶体管的栅极耦接至一第三选择线；以及

其中，所述选择电路，驱动所述字线，所述第一选择线，所述第二选择线以及所述第三选择线，根据数据写入或是删除的操作，以所述第三选择晶体管为交界将所述区块分割作为一第一区块以及一第二区块以使用；以及，

其中，当进行写入数据至所述第二区块内时，通过所述字线提供一程序化电压至所述第二区块内的各所述存储器单元的栅极，通过所述第三选择线将所述第三选择晶体管不导通，通过所述字线提供可将存储器单元导通的一中间电压至所述第一区块内的各所述存储器单元的栅极，通过所述第一选择线将所述第一选择晶体管耦接所述源极线，以及通过所述第二选择线将所述第二选择晶体管耦接至所述位线。

2.如权利要求1的半导体存储器装置，其特征在于，所述半导体存储器装置更包括一控制电路，根据一指令控制所述选择电路，其中所述指令用以指示是否将所述区块分割使用。

3.如权利要求1或2的半导体存储器装置，其特征在于，当进行删除所述第一区块内的数据时，通过所述字线提供一第一电压至所述第一区块内的各所述存储器单元的栅极，通过所述第三选择线将所述第三选择晶体管浮置，将所述第二区块中的所述存储器单元浮置，将所述第一选择晶体管以及所述第二选择晶体管浮置，以及提供大于所述第一电压的一第二电压至所述阱。

4.如权利要求1或2的半导体存储器装置，其特征在于，当进行删除所述第二区块内的数据时，通过所述字线提供一第一电压至所述第二区块内的各所述存储器单元的栅极，通过所述第三选择线将所述第三选择晶体管浮置，将所述第一区块中的所述存储器单元浮置，将所述第一选择晶体管以及所述第二选择晶体管浮置，以及提供大于所述第一电压的一第二电压至所述阱。

5.如权利要求1或2的半导体存储器装置，其特征在于，当进行删除所述第一区块以及所述第二区块内的数据时，通过所述字线提供一第一电压至所述第一区块以及所述第二区块内的各所述存储器单元的栅极，通过所述第三选择线将所述第三选择晶体管浮置，将所述第一选择晶体管以及所述第二选择晶体管浮置，以及提供大于所述第一电压的一第二电压至所述阱。

6.如权利要求1或2的半导体存储器装置，其特征在于，当进行写入数据至所述第一区块内时，通过所述字线提供一程序化电压至所述第一区块内的各所述存储器单元的栅极，通过所述第三选择线将所述第三选择晶体管导通，通过所述字线提供可将存储器单元导通的一中间电压至所述第二区块内的各所述存储器单元的栅极，通过所述第一选择线将所述第一选择晶体管不导通，以及通过所述第二选择线将所述第二选择晶体管耦接至所述位线。

7.如权利要求6的半导体存储器装置，其特征在于，当进行写入数据至所述第一区块内时，将耦接至所述第一区块以及所述第二区块内的写入保护位线的所述单元组的一局部位线预充电，以及根据所提供的所述中间电压将所述第一区块的所述局部位线升压。

8.如权利要求1的半导体存储器装置，其特征在于，当进行写入数据至所述第二区块内时，将耦接至所述第一区块以及所述第二区块内的写入保护位线的所述单元组的一局部位线预充电，以及根据所提供的所述中间电压将所述第二区块的所述局部位线升压。

9.如权利要求1或2的半导体存储器装置，其特征在于，当进行所述第二区块内的数据读出时，通过所述字线提供一读出电压至所选的所述存储器单元的栅极，提供一中间电压至所述第一区块以及所述第二区块中未被选择的所述存储器单元的栅极，以及通过所述第三选择线导通所述第三选择晶体管。

10.如权利要求1或2任意一项所述的半导体存储器装置，其特征在于，所述第一区块以及所述第二区块各具有N/2个字线。