JP5619812B2

JP5619812B2 - 半導体記憶装置

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Publication number: JP5619812B2
Application number: JP2012098795A
Authority: JP
Inventors: 矢野　勝; 勝矢野
Original assignee: ウィンボンドエレクトロニクスコーポレーション
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Filing date: 2012-04-24
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Description

本発明は、不揮発性の半導体記憶装置に関し、特に、ＮＡＮＤ型フラッシュメモリのメモリブロックの構成に関する。

フラッシュメモリは、ストレージデバイスとして、デジタルカメラ、スマートフォン、等の電子機器に広く利用されている。こうした市場では、フラッシュメモリは、小型化、大容量化を要求され、かつ高速化、低消費電力化が求められている。さらにフラッシュメモリには、一定のデータの書き換え可能な回数やデータ保持特性なども求められている。

ＮＡＮＤ型フラッシュメモリは、複数のＮＡＮＤストリングを列方向に配置したブロックが複数形成されたメモリアレイを含んで構成される。ＮＡＮＤストリングは、直列に接続された複数のメモリセルとその両端に接続された選択トランジスタとを有し、一方の端部は、選択トランジスタを介してビット線に接続され、他方の端部は、選択トランジスタを介してソース線に接続される。データの読出しや書込み（プログラム）は、ＮＡＮＤストリングに接続されたビット線を介して行われ、例えば、特許文献１は、データのプログラム速度を向上させるフラッシュメモリを開示している。

特開２００６−３０２９６０号公報

半導体技術の微細化によりフラッシュメモリの容量も増加し、同時にメモリブロック内のページ数およびそのページサイズも増加している。ブロックサイズが大きくなれば、ブロック単位で消去できるデータ量が増加し、またページ単位で行われる読出しや書込みのデータ量が大きくなるという利点がある。その一方で、消去単位が大きくなると、ガーベッジコレクションが煩雑化したり、ペース数（あるいはワード線）の増加により書き込み時のディスターブが悪化するという問題がある。また、ブロックのワード線が６４になれば、書込み禁止状態もワード線が３２のときの倍となり、必ずしも好ましいものではない。

本発明は、比較的大きなページ数を構成するブロックを部分的に利用することが可能な半導体記憶装置を提供することを目的とする。
さらに本発明は、ブロック単位または分割されたブロック単位でデータの消去を可能にし、かつ分割されたブロック内でデータの書き込みを可能にする半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、ブロック単位でデータの書き込みまたは消去が可能なものであって、ウエル内に複数のセルユニットが形成されたブロックを複数含むメモリアレイと、前記ブロックの選択および選択されたブロック内のセルユニットのメモリセルを選択可能な選択回路とを有し、１つのセルユニットは、直列に接続されたＮ個のメモリセル、前記Ｎ個のメモリセルの一端とソース線との間に接続された第１の選択トランジスタ、前記Ｎ個のメモリセルの他端とビット線との間に接続された第２の選択トランジスタ、および前記Ｎ個のメモリセルの中間に介在された第３の選択トランジスタを有し、前記ブロック内の行方向の各メモリセルのゲートはワード線に接続され、第１の選択トランジスタのゲートは第１の選択線に接続され、各第２の選択トランジスタのゲートは第２の選択線に接続され、第３の選択トランジスタのゲートは第３の選択線に接続され、前記選択回路は、前記ワード線、第１、第２、第３の選択線を駆動することで、データの書き込みまたは消去の動作に応じて、前記ブロックを前記第３の選択トランジスタを境界とする第１のブロックまたは第２のブロックに分割して利用することを可能にする。

好ましくは半導体記憶装置はさらに、前記ブロックを分割して利用することの有無を示すコマンドに基づき前記選択回路を制御する制御回路を含む。好ましくは第１のブロック内のデータを消去する場合、第１のブロック内の各メモリセルのゲートには、ワード線を介して第１の電圧が印加され、前記第３の選択トランジスタは、前記第３の選択線によりフローティング状態にされ、第２のブロック内のメモリセルはフローティング状態にされ、前記第１および第２の選択トランジスタはフローティング状態にされ、前記ウエルには前記第１の電圧よりも大きな第２の電圧が印加される。

好ましくは第２のブロック内のデータを消去する場合、第２のブロック内の各メモリセルのゲートには、ワード線を介して第１の電圧が印加され、前記第３の選択トランジスタは、前記第３の選択線によりフローティング状態にされ、第１のブロック内のメモリセルはフローティング状態にされ、前記第１および第２の選択トランジスタはフローティング状態にされ、前記ウエルには前記第１の電圧よりも大きな第２の電位が印加される。

好ましくは第１および第２のブロック内のデータを消去する場合、第１および第２のブロック内の各メモリセルのゲートには、ワード線を介して第１の電圧が印加され、前記第３の選択トランジスタは前記第３の選択線により導通状態にされ、前記第１および第２の選択トランジスタはフローティング状態にされ、前記ウエルには前記第１の電圧よりも大きな第２の電圧が印加される。

好ましくは第１のブロック内のメモリセルにデータを書き込む場合、第１のブロック内の選択されたメモリセルのゲートには、ワード線を介してプログラム電圧が印加され、前記第３の選択トランジスタは、前記第３の選択線を介して導通状態にされ、第２のブロック内の各メモリセルのゲートには、ワード線を介して各メモリセルが導通し得る中間電圧が印加され、第１の選択トランジスタは、前記第１の選択線により非導通状態にされ、第２の選択トランジスタは、前記第２の選択線を介して前記ビット線に接続される。

好ましくは第２のブロック内のメモリセルにデータを書き込む場合、第２のブロック内の選択されたメモリセルのゲートには、ワード線を介してプログラム電圧が印加され、前記第３の選択トランジスタは、前記第３の選択線により非導通状態にされ、第１のブロック内の各メモリセルのゲートには、ワード線を介して各メモリセルが導通し得る中間電圧が印加され、第１の選択トランジスタは、前記第１の選択線により前記ソース線に接続され、第２の選択トランジスタは、前記第２の選択線を介して前記ビット線に接続される。

好ましくは第１のブロック内のメモリセルにデータを書き込む場合、第１および第２のブロック内の書込み禁止ビット線に接続されたセルユニットのローカルビット線がプリチャージされ、次いで、前記中間電圧の印加に応答して、第１のブロックの前記ローカルビット線が昇圧される。

好ましくは第２のブロック内のメモリセルにデータを書き込む場合、第１および第２のブロック内の書込み禁止ビット線に接続されたセルユニットのローカルビット線がプリチャージされ、次いで、前記中間電圧の印加に応答して、第２のブロックの前記ローカルビット線が昇圧される。

好ましくは第１または第２のブロック内のメモリセルからデータを読出す場合、選択されたメモリセルのゲートにはワード線を介して読み出し電圧が印加され、第１および第２のブロックの非選択のメモリセルのゲートには中間電位が印加され、第３のトランジスタは、前記第３の選択線を介して導通状態にされる。好ましくは第１および第２のブロックは、それぞれＮ／２個のワード線を有する。

本発明によれば、ブロックを第１または第２のブロックに分割して利用することを可能にすることで、ブロックが比較的大きな数のメモリセル（またはページ数）によって高集積化されたものであっても、比較的小さな数のメモリセル（またはページ数）のブロックとしても利用することができる。さらにブロックを分割して利用することで、書込み時のディスターブの問題が悪化することを防止することができる。

本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。本発明の実施例に係るフラッシュメモリに含まれるメモリブロックとセルユニットの構成を示す図である。本発明の実施例に係るセルユニットの概略平面図である。本発明の実施例に係るセルユニットの概略断面図である。本発明の実施例に係るフラッシュメモリの動作状態に応じて印加される電圧の関係を示すテーブルである。ダミー選択トランジスタをもたないブロックにおいて部分消去を行った場合の不具合を説明する図である。本発明の実施例による上部または下部ブロックへの書込みを行ったときのローカルビットラインの状態を説明する図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の好ましい形態では、ＮＡＮＤ型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。

図１は、典型的なフラッシュメモリの構成を示すブロック図である。ここに示すフラッシュメモリの構成は、例示であって、本発明は、必ずしもこのような構成に限定されるものではない。

本実施例のフラッシュメモリ１０は、行列状に配列された複数のメモリセルを有するメモリアレイ１００と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１１０と、入出力バッファ１１０からのアドレスデータを受け取るアドレスレジスタ１２０と、入出力されるデータを保持するデータレジスタ１３０、入出力バッファ１１０からのコマンドデータや外部制御信号を受け取り、各部を制御する制御信号C1、C2、C3等を供給するコントローラ１４０と、アドレスレジスタ１２０からの行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１２０からの列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ内の列を選択する列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１８０とを含んで構成される。

メモリアレイ１００は、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。図２は、１つのメモリブロック内に形成されるＮＡＮＤストリングの構成を、ワード線選択回路１５０との関係で示している。１つのメモリブロックは、複数のメモリセルを直列に接続したＮＡＮＤストリング（以下、セルユニットＮＵという）を複数含み、各セルユニットＮＵは、行方向に配置される。行方向に配置された複数のセルユニットＮＵは、１つのウエル、例えばＰ型のウエル内に形成され、このウエル内に形成された複数のセルユニットＮＵは、１つのメモリブロックを構成する。図に示す例では、１つのメモリブロックは、ｎビットのセルユニットＮＵを含んで構成される。

１つのセルユニットＮＵは、直列に接続されたＮ個のメモリセルMCi(i=０、１、・・・、Ｎ−１)と、その両端に直列に接続されたソース選択トランジスタSEL-S、ドレイン選択トランジスタSEL-Dと、セルユニットＮＵの中間に直列に挿入されたダミー選択トランジスタDSELとを含んで構成される。ここでは、セルユニットＮＵは、６４個のメモリセルを含んで構成される。従って、ここに示すメモリブロックは、６４ページ×ｎビットから構成される。

各メモリセルMCiのゲートは、対応するワード線WL0〜WL63に接続される。ソース選択トランジスタSEL-Sは、そのドレインがメモリセルMC0のソースに接続され、そのソースが共通ソース線SLに接続され、そのゲートがソース選択線SGSに接続される。ドレイン選択トランジスタSEL-Dは、そのソースがメモリセルMC63のドレインに接続され、そのドレインが対応するグローバルビット線GBLに接続され、そのゲートがドレイン選択線SGDに接続される。ダミー選択トランジスタDSELは、そのソースがメモリセルMC31のドレインに接続され、そのドレインがメモリセルMC32のソースに接続され、そのゲートがダミー選択線DSGに接続される。

ワード線WL0〜WL63、ソース選択線SGS、ドレイン選択線DSG、ダミー選択線DSGは、ブロック選択線BSELをゲートに共通に入力するブロック選択トランジスタを介してワード線選択回路１５０に接続される。ワード線選択回路１５０は、ブロックを選択するときブロック選択線BSELによりブロック選択トランジスタをオンする。

ブロック内に形成されるメモリセルMCi、ソース選択トランジスタSEL-S、ドレイン選択トランジスタSEL-D、ダミー選択トランジスタDSELは、Ｐ型のウエル内に形成されるＮ型のＭＯＳトランジスタである。メモリセルは、Ｎ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成された電荷と蓄積するフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含む。典型的に、フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書き込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書き込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

行方向に配列された各セルユニットのメモリセルMCiのコントロールゲートは、対応するワード線WLiに共通に接続される。また、ソース選択トランジスタSEL-S、ドレイン選択トランジスタSEL-D、ダミー選択トランジスタDSELも同様にソース選択線SGS、ドレイン選択線SGD、ダミー選択線DSGにそれぞれ共通に接続される。ワード線選択回路１５０は、行アドレスＡｘに基づきブロック選択線BSELを介してブロックを選択し、選択されたブロックのソース選択線SGS、ドレイン選択線SGD、ダミー選択線DSGを動作状態に応じて所定の電圧で駆動する。必要な電圧は、チャージポンプ回路等を含む内部電圧発生回路１８０により供給される。

好ましい態様では、セルユニットＮＵに接続されたグローバルビット線GBL0、GBL1、・・・、GBLn-1は、ビット線選択回路を介してページバッファ／センス回路１６０に接続される。ビット線選択回路は、読出し時やプログラム時に、偶数ビット線または奇数ビット線を選択し、選択された偶数ビット線または奇数ビット線をページバッファ／センス回路１６０に接続する。１つのセンス回路１６０は、一対の偶数ビット線および奇数ビット線で共有され、偶数ビット線および奇数ビット線がそれぞれ１ページを構成するならば、ページバッファ／センス回路１６０は、１ページ分のセンス回路を含む。センス回路１６０は、読出し時に、偶数ビット線または奇数ビット線の電位を感知し、プログラム時に、偶数ビット線または奇数ビット線に書込むデータを保持する。列選択回路１７０は、Ｙアドレス情報Ａｙに基づきビット線を選択し、選択されたビット線へのデータの書込み、あるいは選択されたビット線からデータを読出す。

図３は、本実施例のブロックに含まれるセルユニットの平面図、図４は、グローバルビット線GBL0に沿った断面図である。Ｎ型のシリコン基板内またはＮ型のウエル内にＰ型のウエルが形成され、ウエル内にブロックが形成される。セルユニットＮＵを構成する各トランジスタのソース／ドレインは、Ｐ型のウエル内に形成されたＮ型の拡散領域であり、Ｎ型の拡散領域は、グローバルビット線GBLと平行して形成される。隣接するセルユニットのＮ型の拡散領域の間は、例えばＳＴＩによって隔離される。メモリセルは、Ｎ型の拡散領域のソース／ドレイン、ソース／ドレイン間のチャンネル、チャンネル上にゲート酸化膜を介して形成されたポリシリコンからなるｎ型のフローティングゲートと、フローティングゲート上に誘電体膜を介して形成されたポリシリコンからなるｎ型のコントロールゲートを含む。ソース選択トランジスタSEL-S、ドレイン選択トランジスタSEL-D、およびダミー選択トランジスタDSELは、フローティングゲートとコントロールゲートの間に誘電体膜を含まない単一のｎ型のポリシリコンゲートから構成される。ダミー選択トランジスタDSELは、メモリセルMC31とMC32の間に接続される。従って、ダミー選択トランジスタDSELは、６４本のワード線の中央に位置する。共通ソース線SLは、Ｐウエル内のＮ＋の拡散領域であり、ソース選択トランジスタSEL-Sのソースと共通である。また、ドレイン選択トランジスタSEL-Dのドレインは、グローバルビット線GBLにコンタクトCTを介して接続される。

次に、本発明の実施例に係るフラッシュメモリの動作について説明する。ワード線選択回路１５０は、コントローラ１４０からの指示に基づき、データの読出し、書込み、消去の動作に応じて、ブロック選択線BSEL、ワード線WL、ソース選択線SGS、ドレイン選択線SGD、ダミー選択線DSGを所定の電圧で駆動する。電源電圧Vcc以外の電圧は、内部電圧発生回路１８０で生成された種々の電圧を利用することができる。図５は、各動作を行うために各部に印加される電圧の関係を示したテーブルである。

本実施例のフラッシュメモリでは、ブロック単位でデータを消去したり、ページ単位でデータの読出し、書込みを行う機能を有することに加えて、ブロックを部分的に分割して利用する機能を有する。ブロックを部分的に分割して利用するとは、本実施例の場合では、ダミー選択トランジスタDSELを境界に、メモリセルMC0〜MC31を含む下部ブロックと、メモリセルMC32〜MC63を含む上部ブロックのいずれか一方を動作させることである。例えば、下部ブロック単位でデータの消去を可能にしたり、上部ブロック単位でデータの消去を可能にしたり、下部ブロック単位でページデータの書込みを可能にしたり、上部ブロック単位でページの書込みを可能にする。

このように、本実施例のフラッシュメモリは、ページ数が多い（ここでは、６４ページ）、サイズが大きいブロックと、ページ数が少ない（ここでは、３２ページ）、サイズが小さいブロックの２種類のブロックを備えているかの如く機能し得る。ユーザーは、本実施例のフラッシュメモリを、３２ページ単位のブロックとして利用することもできるし、６４ページ単位のブロックとしても利用することができる。好ましい態様では、外部コントローラは、ブロックを分割して利用する場合には、それを識別するコマンドをフラッシュメモリ１０へ出力し、コントローラ１４０は、当該コマンドを解読することで、ブロックを、上部ブロックまたは下部ブロックに分割して利用するようにワード線選択回路１５０等を制御する。以下、これらの動作について説明する。

（データ消去）
上部ブロック、すなわち、メモリセルMC32〜MC63を含むブロックを消去する場合、ブロック選択線BSELにはＨレベルの電圧が印加され、ブロック選択トランジスタが全てオンされ、当該ブロックが選択される。また、上部ブロック内のワード線WL32〜W63が選択され、ワード線WL32〜WL63には０Ｖが印加される。他方、下部ブロック内のワード線WL0〜WL31は選択されず、これらはフローティングにされる。ダミー選択線DSGもまた、フローティングにされる。さらに、グローバルビット線GBL0〜GBLn-1、ドレイン選択線SGS、ドレイン線選択線SGD、ソース線SLもフローティングにされる。そして、Ｐウエルには約２０Ｖの消去電圧Versが印加される。

上部ブロックのメモリセルMC32〜MC63のコントロールゲートには、０Ｖが印加されているため、フローティングゲートからＰウエルへ電子が引き抜かれる。他方、下部ブロックのメモリセルMC0〜MC31のコントロールゲートは、Ｐウエルとの容量結合により２０Ｖ近傍に昇圧されるため、トンネル電流は流れず、データの消去は行われない。

図６は、本実施例のように上部ブロックと下部ブロックとの境界にダミー選択トランジスタDSELを持たないブロックにおいて、上部ブロックのデータの一括消去を行う場合の不具合を示している。例えば、上部ブロックのワード線WL−A、WL-Bに０Ｖが印加され、下部ブロックのワード線WL-C、WL-Dがフローティングにされ、Ｐウエルに２０Ｖの消去電圧が印加されたとき、その境界にあるメモリセルのコントロールゲート（ワード線WL-C）は、隣接するメモリセルのコントロールゲート（ワード線WL-B）との容量結合により十分に昇圧されず、例えば、１０Ｖ程度までしか昇圧されないことがある。そうなると、消去禁止である下部ブロックのデータが誤って消去されてしまうという問題がある。これに対し、本実施例では、上部ブロックと下部ブロックとの間に、物理的な距離を生じさせるダミー選択トランジスタDSGが挿入されるため、下部ブロックのメモリセルMC31のコントロールゲートは、隣接するメモリセルMC32との容量結合が抑制され、Ｐウエルとの容量結合により十分に約２０Ｖ近傍まで昇圧される。ダミー選択トランジスタDSGによるデカップリングを確実にするため、ワード線WL31とワード線WL32との距離が幾分大きくなるように、ダミー選択トランジスタDSGのゲート長は、他のワード線WLのゲート長よりも大きくされる。

下部ブロック、すなわち、メモリセルMC0〜MC31を含むブロックを消去する場合には、下部ブロックのワード線WL0〜WL31が選択され、これらに０Ｖが印加され、上部ブロックのワード線WL32〜WL63はフローティングにされ、ダミー選択トランジスタDSELもフローティングにされる。Ｐウエルには約２０Ｖの消去電圧Versが印加され、上部ブロックのときと同様にデータの消去が行われる。

（データ書込み）
次に、上部ブロック内のページにデータを書き込む場合について説明する。先ず、ブロック選択線BSELにより当該ブロックが選択される。書込みを行うグローバルビット線GBLには０Ｖが印加され、書込み禁止のグローバルビット線GBLには２．４Ｖが印加され、ドレイン選択線SGDには５Ｖが印加され、ドレイン選択トランジスタSEL-Dは強くオンされる。ソース線SLには、２．４Ｖの電源電位Vccが印加され、ソース選択線SGSには５Ｖが印加され、ソース選択トランジスタSEL-Sは強くオンされる。ダミー選択線DSGには０Ｖが印加され、ダミー選択トランジスタDSELはオフされる。Ｐウエルには０Ｖが印加される。上部ブロックの選択されたワード線には、約１８Ｖのプログラム電圧Vpgmが印加され、非選択のワード線には、約１０Ｖのパス電圧Vpassが印加される。また、下部ブロックの全てのワード線には、４．２Ｖの中間電圧が印加される。

ワード線の駆動されるタイミングとほぼ同期して、ドレイン選択線SGD、ソース選択線SGSは、１．５Ｖに降下される。上部ブロックにおいて、書込み対象のビット線における選択されたメモリセルは、チャンネルの電圧（０Ｖ）とコントロールゲートの電圧（１８Ｖ）との電位差によりフローティングゲートに電子が注入される。非選択のメモリセルのコントロールゲートは、１０Ｖ電圧であるため、電子は注入されない。また、書込み禁止のビット線におけるメモリセルは、チャンネルがプリチャージされているため、ワード線の印加に応じてチャンネルが昇圧され、電子は注入されない。

一方、下部ブロックでは、ダミー選択トランジスタDSELはオフされており、ソース線SLからすべてのチャンネル（ローカルビット線）がプリチャージされ、ワード線WL0〜WL31に４．２Ｖの電圧が印加されると、コントロールゲートと容量結合によりチャンネル電位が昇圧されるため、メモリセルへの書込みは行われない。

次に、下部ブロック内のページをデータを書き込む場合について説明する。この場合、ダミー選択線DSGには５Ｖが印加され、ダミー選択トランジスタDSELはオンされる。その代わり、ソース選択線SGSには０Ｖが印加され、ソース選択トランジスタSEL-Sがオフされる。下部ブロックおよび上部ブロックのワード線の電圧の印加条件は、上部ブロックのときと同様である。

図７に、上部ブロックおよび下部ブロックについてのページ書込みを行った場合のローカルビット線(チャンネル)の状態を説明する。図７（Ａ）は、下部ブロックへの書込みを行う場合と上部ブロックへの書込みを行う場合の書込みローカルビット線の電圧状態を示し、図７（Ｂ）は、下部ブロックへの書込みを行う場合と上部ブロックへの書込みを行う場合の書込み禁止ローカルビット線の電圧状態を表している。

図７（Ａ）において、上部ブロックへの書込みを行う場合、ダミー選択トランジスタDSELはオフであり、下部ブロックのローカルビット線はソース線からの電位によりプリチャージされ、４．２Ｖのワード線が駆動されることで、ローカルビット線は、低く昇圧される。また、図７（Ｂ）に示すように、下部ブロックの書込み禁止のローカルビット線では、ソース線SLの電源電位によってプリチャージされているため、ワード線（４．２Ｖ）が印加されると、書込みローカルビット線と同様に低く昇圧される。

図７（Ａ）において、下部ブロックへの書込みを行う場合、ダミー選択トランジスタDSELはオンであり、ソース選択トランジスタSEL-Sはオフであり、上部ブロックおよび下部ブロックのローカルビット線は０Ｖである。一方、書込み禁止ローカルビット線では、図７（Ｂ）に示すように、グローバルビット線の電源電位によってプリチャージされているため、ワード線の駆動に応答して、上部ブロックでは低く昇圧され、下部ブロックでは高く昇圧される。このとき、ダミー選択線は１．５Ｖに降下されているため、下部ブロックのローカルビット線から上部ブロックのローカルビット線に電流がリークするのが抑制される。このように、書込み禁止ローカルビットでは、上部ブロックと下部ブロックにおいて同じような状況が形成されるため、ブロックを分割して利用したとしても、上部ブロックと下部ブロックにおけるメモリセルの耐久性を同程度にすることができる。

(データ読出し)
上部ブロックまたは下部ブロックのページのデータを読出す場合には、グローバルビット線GBLに１．２Ｖの電圧が印加され、ソース線SLには０Ｖが印加され、ドレイン選択線SGD、ダミー選択線DSG、ソース選択線SGSにはそれぞれ４．２Ｖが印加され、ドレイン選択トランジスタSEL-D、ダミー選択トランジスタDSEL、ソース選択トランジスタSEL-Sがオンされる。そして、選択されるワード線には０Ｖが印加され、非選択のワード線には４．５ＶのVreadが印加される。

このように本実施例のフラッシュメモリでは、６４ページのブロックとして、あるいは３２ページのブロックとして利用することができる。格納されるデータの種類によっては、ブロック全体のデータを消去する必要がない場合も少なくない。このような場合、ブロック全体のデータをすべて消去するよりも、消去が必要なデータが存在する上部または下部ブロック単位で消去を行うことで、不要なデータ消去を抑制することができる。このことは、不要なメモリセルにトンネル電流が流れること、つまり電子がトンネル酸化膜にトラップされる回数を抑制することになり、結果として、データの書き換え可能な回数が無駄に消耗されることを防止し、かつフローティングゲートにおけるデータの保持特性の劣化も抑制することができる。また、データの書込みについても、上部ブロックまたは下部ブロック単位で行うことで、上記と同様の効果を得ることができる。

なお、上記実施例のブロックに含まれるページ数は例示であって、これ以外であってもよい。例えば、集積化が進むにつれ、１つのブロックが１２８ページから構成されるような場合には、これを６４ページの２つのブロックに分割して利用することも可能である。また、１２８ページのブロックを４つのブロックに分割して利用するようにしてもよい。この場合、ブロックの境界には、３つのダミー選択トランジスタが挿入され、３２ページに分割されたブロック単位でのデータの消去、書込み、読出し等を行うようにしてもよい。

さらに上記実施例では、図１のようにメモリブロックを一列に配置したものを例示したが、これに限らず、メモリブロックは、例えばワード線選択回路１５０の両側に配置され、１つのワード線によって２ページを選択できるような構成であってもよい。さらに上記で示した電圧値は一例であって、フラッシュメモリのスケーリングに従い消去電圧やプログラム電圧等が低下された場合には、それに応じた電圧値が適宜選択される。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０：フラッシュメモリ
１００：メモリアレイ
１１０：入出力バッファ
１２０：アドレスレジスタ
１３０：データレジスタ
１４０：コントローラ
１５０：ワード線選択回路
１６０：ページバッファ／センス回路
１７０：列選択回路
ＢＳＥＬ：ブロック選択線
ＧＢＬ：グローバルビット線
ＳＧＤ：ドレイン選択線
ＤＳＧ：ダミー選択線
ＳＧＳ：ソース選択線
ＳＬソース線
ＳＥＬ−Ｄ：ドレイン選択トランジスタ
ＤＳＥＬ：ダミー選択トランジスタ
ＳＥＬ−Ｓ：ソース選択トランジスタ

Claims

ブロック単位でデータの書き込みまたは消去が可能な半導体記憶装置であって、
ウエル内に複数のセルユニットが形成されたブロックを複数含むメモリアレイと、
前記ブロックの選択および選択されたブロック内のセルユニットのメモリセルを選択可能な選択回路と、
１つのブロックを分割して利用することの有無を示すコマンドを外部から受け取り、当該コマンドに基づき前記選択回路を制御する制御回路とを含み、
１つのセルユニットは、直列に接続されたＮ個のメモリセル、前記Ｎ個のメモリセルの一端とソース線との間に接続された第１の選択トランジスタ、前記Ｎ個のメモリセルの他端とビット線との間に接続された第２の選択トランジスタ、および前記Ｎ個のメモリセルの中間に介在された第３の選択トランジスタを有し、
前記ブロック内の行方向の各メモリセルのゲートはワード線に接続され、第１の選択トランジスタのゲートは第１の選択線に接続され、第２の選択トランジスタのゲートは第２の選択線に接続され、第３の選択トランジスタのゲートは第３の選択線に接続され、
前記選択回路は、ブロック毎に、前記ワード線、第１の選択線、第２の選択線および第３の選択線にそれぞれ接続された複数のブロック選択トランジスタを含み、複数のブロック選択トランジスタのゲートにはブロック選択線が共通に接続され、
前記選択回路は、１つのブロックを分割して消去するとき、および１つのブロックを分割しないで消去するときのいずれの場合にも、当該１つのブロックに対応する複数のブロック選択トランジスタの全てがオンするような電圧を前記ブロック選択線に印加し、
前記選択回路は、前記ワード線、第１、第２、第３の選択線を駆動することで、データの書き込みまたは消去の動作に応じて、前記ブロックを前記第３の選択トランジスタを境界とする第１のブロックまたは第２のブロックに分割して利用することを可能にし、
第３の選択トランジスタのゲート長を他のメモリセルのゲート長よりも大きくすることで、前記ウエル内の第１のブロックと第２のブロックとが距離的に離間されるようにし、
第１のブロック内のデータを消去する場合、第１のブロック内の各メモリセルのゲートには、ワード線を介して第１の電圧が印加され、前記第３の選択トランジスタは、前記第３の選択線によりフローティング状態にされ、第２のブロック内のメモリセルはフローティング状態にされ、前記第１および第２の選択トランジスタはフローティング状態にされ、前記ウエルには前記第１の電圧よりも大きな第２の電圧が印加され、第２のブロック内の第３の選択トランジスタと隣接するメモリセルが消去されない程度に容量結合により十分に昇圧され、
第２のブロック内のデータを消去する場合、第２のブロック内の各メモリセルのゲートには、ワード線を介して第１の電圧が印加され、前記第３の選択トランジスタは、前記第３の選択線によりフローティング状態にされ、第１のブロック内のメモリセルはフローティング状態にされ、前記第１および第２の選択トランジスタはフローティング状態にされ、前記ウエルには前記第１の電圧よりも大きな第２の電位が印加され、第１のブロック内の第３の選択トランジスタと隣接するメモリセルが消去されない程度に容量結合により十分に昇圧され、
第１および第２のブロック内のデータを消去する場合、第１および第２のブロック内の各メモリセルのゲートには、ワード線を介して第１の電圧が印加され、前記第３の選択トランジスタは前記第３の選択線により導通状態にされ、前記第１および第２の選択トランジスタはフローティング状態にされ、前記ウエルには前記第１の電圧よりも大きな第２の電圧が印加される、半導体記憶装置。
第１のブロック内のメモリセルにデータを書き込む場合、第１のブロック内の選択されたメモリセルのゲートには、ワード線を介してプログラム電圧が印加され、前記第３の選択トランジスタは、前記第３の選択線を介して導通状態にされ、第２のブロック内の各メモリセルのゲートには、ワード線を介して各メモリセルが導通し得る中間電圧が印加され、第１の選択トランジスタは、前記第１の選択線により非導通状態にされ、第２の選択トランジスタは、前記第２の選択線を介して前記ビット線に接続される、請求項１記載の半導体記憶装置。
第２のブロック内のメモリセルにデータを書き込む場合、第２のブロック内の選択されたメモリセルのゲートには、ワード線を介してプログラム電圧が印加され、前記第３の選択トランジスタは、前記第３の選択線により非導通状態にされ、第１のブロック内の各メモリセルのゲートには、ワード線を介して各メモリセルが導通し得る中間電圧が印加され、第１の選択トランジスタは、前記第１の選択線により前記ソース線に接続され、第２の選択トランジスタは、前記第２の選択線を介して前記ビット線に接続される、請求項１または２に記載の半導体記憶装置。
第１のブロック内のメモリセルにデータを書き込む場合、第１および第２のブロック内の書込み禁止ビット線に接続されたセルユニットのローカルビット線がプリチャージされ、次いで、前記中間電圧の印加に応答して、第１のブロックの前記ローカルビット線が昇圧される、請求項２に記載の半導体記憶装置。
第２のブロック内のメモリセルにデータを書き込む場合、第１および第２のブロック内の書込み禁止ビット線に接続されたセルユニットのローカルビット線がプリチャージされ、次いで、前記中間電圧の印加に応答して、第２のブロックの前記ローカルビット線が昇圧される、請求項３に記載の半導体記憶装置。
第１または第２のブロック内のメモリセルからデータを読出す場合、選択されたメモリセルのゲートにはワード線を介して読み出し電圧が印加され、第１および第２のブロックの非選択のメモリセルのゲートには中間電位が印加され、第３のトランジスタは、前記第３の選択線を介して導通状態にされる、請求項１または２に記載の半導体記憶装置。
第１および第２のブロックは、それぞれＮ／２個のワード線を有する、請求項１ないし６いずれか１つに記載の半導体記憶装置。