JP2013229070A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 フラッシュメモリ10は、ウエル内に複数のセルユニットNUが形成されたブロックBLK(0)〜(m-1)を複数含むメモリアレイ100と、ワード線選択回路150とを含む。セルユニットNUは、N個のメモリセル、メモリセルの一端に接続されたソース線選択トランジスタSEL-S、メモリセルの他端に接続されたドレイン選択トランジスタSEL-D、およびメモリセルの中間に介在されたダミー選択トランジスタDSELを有する。ワード線選択回路150は、データの書き込みや消去等の動作に応じて、ブロックを第1のブロックまたは第2のブロックに分割して利用することを可能にする。
【選択図】 図2
Description
さらに本発明は、ブロック単位または分割されたブロック単位でデータの消去を可能にし、かつ分割されたブロック内でデータの書き込みを可能にする半導体記憶装置を提供することを目的とする。
上部ブロック、すなわち、メモリセルMC32〜MC63を含むブロックを消去する場合、ブロック選択線BSELにはHレベルの電圧が印加され、ブロック選択トランジスタが全てオンされ、当該ブロックが選択される。また、上部ブロック内のワード線WL32〜W63が選択され、ワード線WL32〜WL63には0Vが印加される。他方、下部ブロック内のワード線WL0〜WL31は選択されず、これらはフローティングにされる。ダミー選択線DSGもまた、フローティングにされる。さらに、グローバルビット線GBL0〜GBLn-1、ドレイン選択線SGS、ドレイン線選択線SGD、ソース線SLもフローティングにされる。そして、Pウエルには約20Vの消去電圧Versが印加される。
次に、上部ブロック内のページにデータを書き込む場合について説明する。先ず、ブロック選択線BSELにより当該ブロックが選択される。書込みを行うグローバルビット線GBLには0Vが印加され、書込み禁止のグローバルビット線GBLには2.4Vが印加され、ドレイン選択線SGDには5Vが印加され、ドレイン選択トランジスタSEL-Dは強くオンされる。ソース線SLには、2.4Vの電源電位Vccが印加され、ソース選択線SGSには5Vが印加され、ソース選択トランジスタSEL-Sは強くオンされる。ダミー選択線DSGには0Vが印加され、ダミー選択トランジスタDSELはオフされる。Pウエルには0Vが印加される。上部ブロックの選択されたワード線には、約18Vのプログラム電圧Vpgmが印加され、非選択のワード線には、約10Vのパス電圧Vpassが印加される。また、下部ブロックの全てのワード線には、4.2Vの中間電圧が印加される。
上部ブロックまたは下部ブロックのページのデータを読出す場合には、グローバルビット線GBLに1.2Vの電圧が印加され、ソース線SLには0Vが印加され、ドレイン選択線SGD、ダミー選択線DSG、ソース選択線SGSにはそれぞれ4.2Vが印加され、ドレイン選択トランジスタSEL-D、ダミー選択トランジスタDSEL、ソース選択トランジスタSEL-Sがオンされる。そして、選択されるワード線には0Vが印加され、非選択のワード線には4.5VのVreadが印加される。
100:メモリアレイ
110:入出力バッファ
120:アドレスレジスタ
130:データレジスタ
140:コントローラ
150:ワード線選択回路
160:ページバッファ/センス回路
170:列選択回路
BSEL:ブロック選択線
GBL:グローバルビット線
SGD:ドレイン選択線
DSG:ダミー選択線
SGS:ソース選択線
SLソース線
SEL−D:ドレイン選択トランジスタ
DSEL:ダミー選択トランジスタ
SEL−S:ソース選択トランジスタ
Claims (11)
- ブロック単位でデータの書き込みまたは消去が可能な半導体記憶装置であって、
ウエル内に複数のセルユニットが形成されたブロックを複数含むメモリアレイと、
前記ブロックの選択および選択されたブロック内のセルユニットのメモリセルを選択可能な選択回路とを有し、
1つのセルユニットは、直列に接続されたN個のメモリセル、前記N個のメモリセルの一端とソース線との間に接続された第1の選択トランジスタ、前記N個のメモリセルの他端とビット線との間に接続された第2の選択トランジスタ、および前記N個のメモリセルの中間に介在された第3の選択トランジスタを有し、
前記ブロック内の行方向の各メモリセルのゲートはワード線に接続され、第1の選択トランジスタのゲートは第1の選択線に接続され、各第2の選択トランジスタのゲートは第2の選択線に接続され、第3の選択トランジスタのゲートは第3の選択線に接続され、
前記選択回路は、前記ワード線、第1、第2、第3の選択線を駆動することで、データの書き込みまたは消去の動作に応じて、前記ブロックを前記第3の選択トランジスタを境界とする第1のブロックまたは第2のブロックに分割して利用することを可能にする、半導体記憶装置。 - 半導体記憶装置はさらに、前記ブロックを分割して利用することの有無を示すコマンドに基づき前記選択回路を制御する制御回路を含む、請求項1に記載の半導体記憶装置。
- 第1のブロック内のデータを消去する場合、第1のブロック内の各メモリセルのゲートには、ワード線を介して第1の電圧が印加され、前記第3の選択トランジスタは、前記第3の選択線によりフローティング状態にされ、第2のブロック内のメモリセルはフローティング状態にされ、前記第1および第2の選択トランジスタはフローティング状態にされ、前記ウエルには前記第1の電圧よりも大きな第2の電圧が印加される、請求項1または2に記載の半導体記憶装置。
- 第2のブロック内のデータを消去する場合、第2のブロック内の各メモリセルのゲートには、ワード線を介して第1の電圧が印加され、前記第3の選択トランジスタは、前記第3の選択線によりフローティング状態にされ、第1のブロック内のメモリセルはフローティング状態にされ、前記第1および第2の選択トランジスタはフローティング状態にされ、前記ウエルには前記第1の電圧よりも大きな第2の電位が印加される、請求項1または2に記載の半導体記憶装置。
- 第1および第2のブロック内のデータを消去する場合、第1および第2のブロック内の各メモリセルのゲートには、ワード線を介して第1の電圧が印加され、前記第3の選択トランジスタは前記第3の選択線により導通状態にされ、前記第1および第2の選択トランジスタはフローティング状態にされ、前記ウエルには前記第1の電圧よりも大きな第2の電圧が印加される、請求項1または2に記載の半導体記憶装置。
- 第1のブロック内のメモリセルにデータを書き込む場合、第1のブロック内の選択されたメモリセルのゲートには、ワード線を介してプログラム電圧が印加され、前記第3の選択トランジスタは、前記第3の選択線を介して導通状態にされ、第2のブロック内の各メモリセルのゲートには、ワード線を介して各メモリセルが導通し得る中間電圧が印加され、第1の選択トランジスタは、前記第1の選択線により非導通状態にされ、第2の選択トランジスタは、前記第2の選択線を介して前記ビット線に接続される、請求項1または2に記載の半導体記憶装置。
- 第2のブロック内のメモリセルにデータを書き込む場合、第2のブロック内の選択されたメモリセルのゲートには、ワード線を介してプログラム電圧が印加され、前記第3の選択トランジスタは、前記第3の選択線により非導通状態にされ、第1のブロック内の各メモリセルのゲートには、ワード線を介して各メモリセルが導通し得る中間電圧が印加され、第1の選択トランジスタは、前記第1の選択線により前記ソース線に接続され、第2の選択トランジスタは、前記第2の選択線を介して前記ビット線に接続される、請求項1または2に記載の半導体記憶装置。
- 第1のブロック内のメモリセルにデータを書き込む場合、第1および第2のブロック内の書込み禁止ビット線に接続されたセルユニットのローカルビット線がプリチャージされ、次いで、前記中間電圧の印加に応答して、第1のブロックの前記ローカルビット線が昇圧される、請求項6に記載の半導体記憶装置。
- 第2のブロック内のメモリセルにデータを書き込む場合、第1および第2のブロック内の書込み禁止ビット線に接続されたセルユニットのローカルビット線がプリチャージされ、次いで、前記中間電圧の印加に応答して、第2のブロックの前記ローカルビット線が昇圧される、請求項7に記載の半導体記憶装置。
- 第1または第2のブロック内のメモリセルからデータを読出す場合、選択されたメモリセルのゲートにはワード線を介して読み出し電圧が印加され、第1および第2のブロックの非選択のメモリセルのゲートには中間電位が印加され、第3のトランジスタは、前記第3の選択線を介して導通状態にされる、請求項1または2に記載の半導体記憶装置。
- 第1および第2のブロックは、それぞれN/2個のワード線を有する、請求項1ないし10いずれか1つに記載の半導体記憶装置。
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