JP2000222895A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
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-
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 １ＮＡＮＤセルブロック内に複数の消去ブロ
ックを設定可能としたＮＡＮＤ型ＥＥＰＲＯＭを提供す
る。 【解決手段】 メモリセルアレイのＮＡＮＤセルブロッ
ク１は、複数のメモリセルトランジスタＭＣがビット線
ＢＬとソース線ＳＬの間に直列接続されたＮＡＮＤセル
により構成される。ＮＡＮＤセルのビット線ＢＬとソー
ス線ＳＬの間にはそれぞれ選択トランジスタＳＳＴ，Ｇ
ＳＴが設けられている。ＮＡＮＤセルのなかの連接する
二つのメモリトランジスタＭＣ１５とＭＣ１６の間に
は、ブロック分離選択トランジスタＳＴが設けられて、
ＮＡＮＤセルブロック１が二つのメモリセルユニットＭ
Ｕ０，ＭＵ１に分割されている。これらのメモリセルユ
ニットの一つを選択して消去単位として、消去単位での
データの一括消去と、ページ単位のデータ書き込みが行
われる。
ックを設定可能としたＮＡＮＤ型ＥＥＰＲＯＭを提供す
る。 【解決手段】 メモリセルアレイのＮＡＮＤセルブロッ
ク１は、複数のメモリセルトランジスタＭＣがビット線
ＢＬとソース線ＳＬの間に直列接続されたＮＡＮＤセル
により構成される。ＮＡＮＤセルのビット線ＢＬとソー
ス線ＳＬの間にはそれぞれ選択トランジスタＳＳＴ，Ｇ
ＳＴが設けられている。ＮＡＮＤセルのなかの連接する
二つのメモリトランジスタＭＣ１５とＭＣ１６の間に
は、ブロック分離選択トランジスタＳＴが設けられて、
ＮＡＮＤセルブロック１が二つのメモリセルユニットＭ
Ｕ０，ＭＵ１に分割されている。これらのメモリセルユ
ニットの一つを選択して消去単位として、消去単位での
データの一括消去と、ページ単位のデータ書き込みが行
われる。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的書き換え
可能な複数のメモリセルを直列接続してＮＡＮＤセル
（メモリセルストリング）を構成してなる不揮発性半導
体記憶装置（ＥＥＰＲＯＭ）に関する。
可能な複数のメモリセルを直列接続してＮＡＮＤセル
（メモリセルストリング）を構成してなる不揮発性半導
体記憶装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】電気的書き換えを可能としたＥＥＰＲＯ
Ｍとして、従来より、ＮＡＮＤセル型ＥＥＰＲＯＭが知
られている。ＮＡＮＤセル型ＥＥＰＲＯＭの１つのメモ
リセルは、半導体基板上に絶縁膜を介して浮遊ゲート
（電荷蓄積層）と制御ゲートが積層されたスタック構造
のトランジスタを有する。複数個のメモリセルは、隣接
するもの同士でソース・ドレインを共有する形で直列接
続されてＮＡＮＤセルを構成する。このようなＮＡＮＤ
セルがマトリクス配列されてメモリセルアレイが構成さ
れる。
Ｍとして、従来より、ＮＡＮＤセル型ＥＥＰＲＯＭが知
られている。ＮＡＮＤセル型ＥＥＰＲＯＭの１つのメモ
リセルは、半導体基板上に絶縁膜を介して浮遊ゲート
（電荷蓄積層）と制御ゲートが積層されたスタック構造
のトランジスタを有する。複数個のメモリセルは、隣接
するもの同士でソース・ドレインを共有する形で直列接
続されてＮＡＮＤセルを構成する。このようなＮＡＮＤ
セルがマトリクス配列されてメモリセルアレイが構成さ
れる。
【０００３】メモリセルアレイの列方向に並ぶＮＡＮＤ
セルの一端側のドレインは、選択トランジスタを介して
ビット線に共通接続され、他端側ソースはやはり選択ト
ランジスタを介して共通ソース線に接続される。メモリ
セルトランジスタのワード線及び選択トランジスタのゲ
ート電極は、メモリセルアレイの行方向にそれぞれワー
ド線（制御ゲート線）、選択ゲート線として共通接続さ
れる。
セルの一端側のドレインは、選択トランジスタを介して
ビット線に共通接続され、他端側ソースはやはり選択ト
ランジスタを介して共通ソース線に接続される。メモリ
セルトランジスタのワード線及び選択トランジスタのゲ
ート電極は、メモリセルアレイの行方向にそれぞれワー
ド線（制御ゲート線）、選択ゲート線として共通接続さ
れる。
【０００４】このようなＮＡＮＤセル型ＥＥＰＲＯＭ
は、例えば次のような文献，により知られている。
は、例えば次のような文献，により知られている。
【０００５】 K. -D. Suh et al., "A 3.3V 32Mb NAN
D Flash Memory with IncrementalStep Pulse Programm
ing Scheme," IEEE J. Solid-State Circuits, Vol.30,
pp.1149-1156, Nov.1995 Y. Iwata et al., "A 35ns Cycle Time 3.3V Only 3
2Mb NAND Flash EEPROM," IEEE J. Solid-State Circui
ts, Vol.30, pp.1157-1164, Nov.1995.図１８は、ＮＡ
ＮＤセル型ＥＥＰＲＯＭのメモリセルアレイのひとつの
ＮＡＮＤセルブロックの構成を示している。複数個のメ
モリセルＭは、それらのソース、ドレインを隣接するも
の同士で共有する形で直列接続されてＮＡＮＤセルが構
成される。ＮＡＮＤセルの一端は選択トランジスタＳ１
を介してビット線ＢＬに、他端はやはり選択トランジス
タＳ２を介して共通接地線に接続される。図１８の横方
向に並ぶメモリセルＭの制御ゲートは、共通にワード線
ＷＬに接続される。選択トランジスタＳ１，Ｓ２のゲー
トも同様に選択ゲート線ＳＳＬ，ＧＳＬに共通接続され
る。一つのワード線により駆動されるＮＡＮＤセルの範
囲がＮＡＮＤセルブロックを構成している。
D Flash Memory with IncrementalStep Pulse Programm
ing Scheme," IEEE J. Solid-State Circuits, Vol.30,
pp.1149-1156, Nov.1995 Y. Iwata et al., "A 35ns Cycle Time 3.3V Only 3
2Mb NAND Flash EEPROM," IEEE J. Solid-State Circui
ts, Vol.30, pp.1157-1164, Nov.1995.図１８は、ＮＡ
ＮＤセル型ＥＥＰＲＯＭのメモリセルアレイのひとつの
ＮＡＮＤセルブロックの構成を示している。複数個のメ
モリセルＭは、それらのソース、ドレインを隣接するも
の同士で共有する形で直列接続されてＮＡＮＤセルが構
成される。ＮＡＮＤセルの一端は選択トランジスタＳ１
を介してビット線ＢＬに、他端はやはり選択トランジス
タＳ２を介して共通接地線に接続される。図１８の横方
向に並ぶメモリセルＭの制御ゲートは、共通にワード線
ＷＬに接続される。選択トランジスタＳ１，Ｓ２のゲー
トも同様に選択ゲート線ＳＳＬ，ＧＳＬに共通接続され
る。一つのワード線により駆動されるＮＡＮＤセルの範
囲がＮＡＮＤセルブロックを構成している。
【０００６】通常、この様なＮＡＮＤセルブロックがビ
ット線方向に複数個配置されてメモリセルアレイが構成
される。各ＮＡＮＤセルブロックはデータ消去の単位と
なっていわゆる一括消去が行われる。またＮＡＮＤセル
ブロック内のひとつの選択されたワード線に沿うメモリ
セル列は１ページと呼ばれ、１ページがデータ読み出し
及び書き込みの単位となる。
ット線方向に複数個配置されてメモリセルアレイが構成
される。各ＮＡＮＤセルブロックはデータ消去の単位と
なっていわゆる一括消去が行われる。またＮＡＮＤセル
ブロック内のひとつの選択されたワード線に沿うメモリ
セル列は１ページと呼ばれ、１ページがデータ読み出し
及び書き込みの単位となる。
【０００７】メモリセルＭは、例えばｎチャネルの場
合、浮遊ゲートに電子が注入されたしきい値が正の状態
（Ｅタイプ状態）と、浮遊ゲートの電子が放出されたし
きい値が負の状態（Ｄタイプ状態）とを二値に対応させ
ることにより、データ記憶を行う。例えば、Ｄタイプ状
態が“１”データの保持状態（消去状態）、Ｅタイプ状
態が“０”データ保持状態（書き込み状態）というよう
に定義される。また、“１”データを保持しているメモ
リセルのしきい値を正方向にシフトさせて“０”データ
を保持した状態に移行させる動作が「書き込み動作」、
“０”データを保持しているメモリセルのしきい値を負
方向にシフトさせて“１”データを保持した状態に移行
させる動作が「消去動作」というように定義される。こ
の明細書では、以下の説明をこの定義に従って行う。
合、浮遊ゲートに電子が注入されたしきい値が正の状態
（Ｅタイプ状態）と、浮遊ゲートの電子が放出されたし
きい値が負の状態（Ｄタイプ状態）とを二値に対応させ
ることにより、データ記憶を行う。例えば、Ｄタイプ状
態が“１”データの保持状態（消去状態）、Ｅタイプ状
態が“０”データ保持状態（書き込み状態）というよう
に定義される。また、“１”データを保持しているメモ
リセルのしきい値を正方向にシフトさせて“０”データ
を保持した状態に移行させる動作が「書き込み動作」、
“０”データを保持しているメモリセルのしきい値を負
方向にシフトさせて“１”データを保持した状態に移行
させる動作が「消去動作」というように定義される。こ
の明細書では、以下の説明をこの定義に従って行う。
【０００８】図１９は、メモリセルアレイの選択された
ＮＡＮＤセルブロックでのデータ消去、読み出し及び書
き込み動作の各部電位関係を示している。消去動作で
は、選択されたＮＡＮＤセルブロックの全ワード線を０
Ｖ、選択ゲート線ＳＳＬ，ＧＳＬ及びビット線ＢＬをフ
ローティング（Ｆ）とし、メモリセルのＰ型ウェルに高
い正の消去電圧Ｖｅｒａ（例えば、３ｍｓ、２１Ｖの消
去パルス）を与える。その結果、選択ブロックでは、ウ
ェルとワード線の間に消去電圧がかかり、浮遊ゲートの
電子がＦＮ（Fowler-Nordheim ）トンネル電流によりウ
ェルに放出される。これにより、そのＮＡＮＤセルブロ
ック内のメモリセルは“１”の消去状態になる。
ＮＡＮＤセルブロックでのデータ消去、読み出し及び書
き込み動作の各部電位関係を示している。消去動作で
は、選択されたＮＡＮＤセルブロックの全ワード線を０
Ｖ、選択ゲート線ＳＳＬ，ＧＳＬ及びビット線ＢＬをフ
ローティング（Ｆ）とし、メモリセルのＰ型ウェルに高
い正の消去電圧Ｖｅｒａ（例えば、３ｍｓ、２１Ｖの消
去パルス）を与える。その結果、選択ブロックでは、ウ
ェルとワード線の間に消去電圧がかかり、浮遊ゲートの
電子がＦＮ（Fowler-Nordheim ）トンネル電流によりウ
ェルに放出される。これにより、そのＮＡＮＤセルブロ
ック内のメモリセルは“１”の消去状態になる。
【０００９】このとき、非選択のＮＡＮＤセルブロック
では、フローティング状態のワード線とウェルとの容量
カップリングにより、消去パルスの影響を受けない。カ
ップリング比は、フローティング状態のワード線に接続
される容量から計算される。実際には、ポリシリコンの
ワード線とセル領域のＰウェルとの容量が全容量に対し
て支配的であり、実測結果から求めたカップリング比は
約０．９と大きく、これがＦＮトンネル電流が流れるの
を妨げる。消去ベリファイ（検証）は選択ブロック内の
全てのメモリセルのしきい値電圧が例えば−１Ｖ以下に
なったかどうかによって判定される。
では、フローティング状態のワード線とウェルとの容量
カップリングにより、消去パルスの影響を受けない。カ
ップリング比は、フローティング状態のワード線に接続
される容量から計算される。実際には、ポリシリコンの
ワード線とセル領域のＰウェルとの容量が全容量に対し
て支配的であり、実測結果から求めたカップリング比は
約０．９と大きく、これがＦＮトンネル電流が流れるの
を妨げる。消去ベリファイ（検証）は選択ブロック内の
全てのメモリセルのしきい値電圧が例えば−１Ｖ以下に
なったかどうかによって判定される。
【００１０】データ読み出し動作は、選択ワード線に０
Ｖ、非選択ワード線及び選択ゲート線に一定の読み出し
電圧Ｖｒｅａｄ（しきい値によらず、チャネルを導通さ
せるに必要な電圧）を与え、選択されたメモリセルの導
通の有無によるビット線ＢＬの電位変化を読むことによ
り行われる。
Ｖ、非選択ワード線及び選択ゲート線に一定の読み出し
電圧Ｖｒｅａｄ（しきい値によらず、チャネルを導通さ
せるに必要な電圧）を与え、選択されたメモリセルの導
通の有無によるビット線ＢＬの電位変化を読むことによ
り行われる。
【００１１】データ書き込み動作は、選択ワード線に正
の高い書き込み電圧Ｖｐｇｍ、非選択ワード線にはパス
電圧Ｖｐａｓｓ、ビット線側の選択ゲート線ＳＳＬにＶ
ｃｃ、共通ソース線側の選択ゲート線ＧＳＬにＶｓｓ＝
０Ｖを与え、“０”を書き込むべきビット線ＢＬにＶｓ
ｓ、書き込み禁止（即ち“１”の消去状態に保つべき）
ビット線ＢＬにＶｃｃを与えることにより行われる。こ
のとき、Ｖｓｓが与えられたビット線につながる選択メ
モリセルでは、チャネル電位がＶｓｓに保持され、制御
ゲートとチャネル間の大きな電界がかかって、チャネル
から浮遊ゲートにトンネル電流による電子注入が生じ
る。同じビット線につながるＶｐａｓｓが与えられた他
の非選択メモリセルでは、書き込みに十分に電界がかか
らず、書き込みは行われない。
の高い書き込み電圧Ｖｐｇｍ、非選択ワード線にはパス
電圧Ｖｐａｓｓ、ビット線側の選択ゲート線ＳＳＬにＶ
ｃｃ、共通ソース線側の選択ゲート線ＧＳＬにＶｓｓ＝
０Ｖを与え、“０”を書き込むべきビット線ＢＬにＶｓ
ｓ、書き込み禁止（即ち“１”の消去状態に保つべき）
ビット線ＢＬにＶｃｃを与えることにより行われる。こ
のとき、Ｖｓｓが与えられたビット線につながる選択メ
モリセルでは、チャネル電位がＶｓｓに保持され、制御
ゲートとチャネル間の大きな電界がかかって、チャネル
から浮遊ゲートにトンネル電流による電子注入が生じ
る。同じビット線につながるＶｐａｓｓが与えられた他
の非選択メモリセルでは、書き込みに十分に電界がかか
らず、書き込みは行われない。
【００１２】Ｖｃｃが与えられたビット線に沿うメモリ
セルでは、ＮＡＮＤセルのチャネルはＶｃｃ又はＶｃｃ
−Ｖｔｈ（Ｖｔｈは選択トランジスタのしきい値電圧）
に予備充電されて選択トランジスタがカットオフする。
そして制御ゲートに書き込み電圧Ｖｐｇｍ及びパス電圧
Ｖｐａｓｓが与えられると、フローティングとなってい
るＮＡＮＤセルのチャネルと、Ｖｐｇｍ又はＶｐａｓｓ
が与えられた制御ゲートとの容量結合によりチャネル電
位は上昇して、電子注入が起こらない。
セルでは、ＮＡＮＤセルのチャネルはＶｃｃ又はＶｃｃ
−Ｖｔｈ（Ｖｔｈは選択トランジスタのしきい値電圧）
に予備充電されて選択トランジスタがカットオフする。
そして制御ゲートに書き込み電圧Ｖｐｇｍ及びパス電圧
Ｖｐａｓｓが与えられると、フローティングとなってい
るＮＡＮＤセルのチャネルと、Ｖｐｇｍ又はＶｐａｓｓ
が与えられた制御ゲートとの容量結合によりチャネル電
位は上昇して、電子注入が起こらない。
【００１３】以上のようにして、Ｖｓｓが与えられたビ
ット線とＶｐｇｍが与えられた選択ワード線の交差部の
メモリセルでのみ、電子注入が行われて“０”書き込み
がなされる。選択ブロック内の書き込み禁止のメモリセ
ルにおいては、上述のようにチャネル電位がワード線と
チャネルとの容量結合によって決定されるから、書き込
み禁止電位を十分に高くするためには、チャネルの初期
充電を十分に行うことおよびワード線とチャネル間の容
量カップリング比を大きくすることが重要となる。
ット線とＶｐｇｍが与えられた選択ワード線の交差部の
メモリセルでのみ、電子注入が行われて“０”書き込み
がなされる。選択ブロック内の書き込み禁止のメモリセ
ルにおいては、上述のようにチャネル電位がワード線と
チャネルとの容量結合によって決定されるから、書き込
み禁止電位を十分に高くするためには、チャネルの初期
充電を十分に行うことおよびワード線とチャネル間の容
量カップリング比を大きくすることが重要となる。
【００１４】ワード線とチャネル間のカップリング比Ｂ
は、Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）により算出される。
ここで、Ｃｏｘはワード線とチャネルとの間のゲート容
量の総和、Ｃｊはメモリセルトランジスタのソースおよ
びドレインの接合容量の総和である。また、ＮＡＮＤセ
ルのチャネル容量とは、これらゲート容量の総和Ｃｏｘ
と接合容量の総和Ｃｊの合計となる。さらに、その他の
容量である選択ゲート線とソースのオーバラップ容量
や、ビット線とソースおよびドレインとの容量等は全チ
ャネル容量に比べて非常に小さいため、ここでは無視し
ている。
は、Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）により算出される。
ここで、Ｃｏｘはワード線とチャネルとの間のゲート容
量の総和、Ｃｊはメモリセルトランジスタのソースおよ
びドレインの接合容量の総和である。また、ＮＡＮＤセ
ルのチャネル容量とは、これらゲート容量の総和Ｃｏｘ
と接合容量の総和Ｃｊの合計となる。さらに、その他の
容量である選択ゲート線とソースのオーバラップ容量
や、ビット線とソースおよびドレインとの容量等は全チ
ャネル容量に比べて非常に小さいため、ここでは無視し
ている。
【００１５】
【発明が解決しようとする課題】以上に説明したＮＡＮ
Ｄ型ＥＥＰＲＯＭにおいては、従来より平面方向（デザ
イン・ルール）のスケーリングは行われているが、これ
に対応した深さ方向（酸化膜厚）のスケーリングは行わ
れていない。具体的に、トンネル酸化膜の膜厚は、１６
Ｍ、３２Ｍ、６４Ｍ、２５６ＭビットＮＡＮＤ型ＥＥＰ
ＲＯＭで１０ｎｍとほぼ一定である。そしてトンネル酸
化膜の膜厚が一定であれば、トンネル酸化膜にかかる電
界を一定にするために、メモリセルの書き換え電圧も一
定電圧を維持しなければならず、低電圧化できない。ト
ンネル酸化膜の膜厚について、プロセス技術者によりさ
らに薄膜化することが試みられてはいるが、例えば、５
ｎｍの酸化膜は実現していない。また、書き換え電圧を
低電圧化させるには、制御ゲートと浮遊ゲート間の容量
を増大させ、カップリング比を大きくすれば良い。しか
し、これも、制御ゲートと浮遊ゲート間の酸化膜を薄膜
化させる必要があったり、制御ゲートと浮遊ゲートの間
のキャパシタ面積を増やすなどの工夫が必要であり、容
易には成し遂げ得ない。
Ｄ型ＥＥＰＲＯＭにおいては、従来より平面方向（デザ
イン・ルール）のスケーリングは行われているが、これ
に対応した深さ方向（酸化膜厚）のスケーリングは行わ
れていない。具体的に、トンネル酸化膜の膜厚は、１６
Ｍ、３２Ｍ、６４Ｍ、２５６ＭビットＮＡＮＤ型ＥＥＰ
ＲＯＭで１０ｎｍとほぼ一定である。そしてトンネル酸
化膜の膜厚が一定であれば、トンネル酸化膜にかかる電
界を一定にするために、メモリセルの書き換え電圧も一
定電圧を維持しなければならず、低電圧化できない。ト
ンネル酸化膜の膜厚について、プロセス技術者によりさ
らに薄膜化することが試みられてはいるが、例えば、５
ｎｍの酸化膜は実現していない。また、書き換え電圧を
低電圧化させるには、制御ゲートと浮遊ゲート間の容量
を増大させ、カップリング比を大きくすれば良い。しか
し、これも、制御ゲートと浮遊ゲート間の酸化膜を薄膜
化させる必要があったり、制御ゲートと浮遊ゲートの間
のキャパシタ面積を増やすなどの工夫が必要であり、容
易には成し遂げ得ない。
【００１６】結局、ＮＡＮＤ型ＥＥＰＲＯＭでは、１６
Ｍから２５６Ｍビットまで書き換え電圧として２０Ｖ程
度の高電圧が必要となっている。このため、その高電圧
をワード線に駆動するロウデコーダのトランジスタを高
耐圧トランジスタで設計しなくてはならない。高耐圧ト
ランジスタは、周辺回路の通常のトランジスタよりもデ
ザイン・ルールを緩くして、トランジスタ内の各部の寸
法を長くすることにより、加わる電界を弱める工夫が成
されている。例えば、０．２５μｍルールで設計した２
５６ＭビットＮＡＮＤ型ＥＥＰＲＯＭの場合、この高耐
圧トランジスタは、周辺回路の通常のトランジスタより
もデザイン・ルールを数倍大きくしている。そして、２
５６ＭビットＮＡＮＤ型ＥＥＰＲＯＭの１６個のメモリ
セルと２個の選択トランジスタから成る１つのＮＡＮＤ
ストリングのピッチ（長さ）は、８．５μｍであり、そ
のピッチに２個以上の高耐圧トランジスタは配置でき
ず、１個の高耐圧トランジスタを配置するのが限界とな
っている。
Ｍから２５６Ｍビットまで書き換え電圧として２０Ｖ程
度の高電圧が必要となっている。このため、その高電圧
をワード線に駆動するロウデコーダのトランジスタを高
耐圧トランジスタで設計しなくてはならない。高耐圧ト
ランジスタは、周辺回路の通常のトランジスタよりもデ
ザイン・ルールを緩くして、トランジスタ内の各部の寸
法を長くすることにより、加わる電界を弱める工夫が成
されている。例えば、０．２５μｍルールで設計した２
５６ＭビットＮＡＮＤ型ＥＥＰＲＯＭの場合、この高耐
圧トランジスタは、周辺回路の通常のトランジスタより
もデザイン・ルールを数倍大きくしている。そして、２
５６ＭビットＮＡＮＤ型ＥＥＰＲＯＭの１６個のメモリ
セルと２個の選択トランジスタから成る１つのＮＡＮＤ
ストリングのピッチ（長さ）は、８．５μｍであり、そ
のピッチに２個以上の高耐圧トランジスタは配置でき
ず、１個の高耐圧トランジスタを配置するのが限界とな
っている。
【００１７】例えば、次世代１ＧビットＮＡＮＤ型ＥＥ
ＰＲＯＭでは、０．１５μｍのデザイン・ルールが適用
された場合、この１つのＮＡＮＤストリングのピッチ
は、約５ｕｍ程度になる。また、縦方向のスケーリング
がやはり困難であったとすると、上述した理由により書
き換え電圧を低くすることができない。従って、現在の
１６個のメモリセルトランジスタと２個の選択トランジ
スタから成る１つのＮＡＮＤストリングのピッチには、
サイズの大きいワード線駆動用の高耐圧トランジスタを
配置できない。このため、例えば、１つのＮＡＮＤスト
リングの直列接続のメモリセルトランジスタの数を増や
し、例えば、３２個のメモリセル構成とか、６４個のメ
モリセル構成とかして、１つのＮＡＮＤストリングのピ
ッチを大きくしなければならなくなる。
ＰＲＯＭでは、０．１５μｍのデザイン・ルールが適用
された場合、この１つのＮＡＮＤストリングのピッチ
は、約５ｕｍ程度になる。また、縦方向のスケーリング
がやはり困難であったとすると、上述した理由により書
き換え電圧を低くすることができない。従って、現在の
１６個のメモリセルトランジスタと２個の選択トランジ
スタから成る１つのＮＡＮＤストリングのピッチには、
サイズの大きいワード線駆動用の高耐圧トランジスタを
配置できない。このため、例えば、１つのＮＡＮＤスト
リングの直列接続のメモリセルトランジスタの数を増や
し、例えば、３２個のメモリセル構成とか、６４個のメ
モリセル構成とかして、１つのＮＡＮＤストリングのピ
ッチを大きくしなければならなくなる。
【００１８】しかし、単に１つのＮＡＮＤストリング内
のメモリセルトランジスタの個数を増やすと、同時に消
去ブロックサイズが増えてしまう。それは、従来のＮＡ
ＮＤ型ＥＥＰＲＯＭでは、ＮＡＮＤストリング（ＮＡＮ
Ｄセル）を１ブロックとし、ブロック単位での消去しか
許されなかったためである。ＮＡＮＤセルブロック単位
での消去しか許されない理由は、次の通りである。例え
ば、１６個のメモリセルからなるＮＡＮＤストリングを
８個ずつのメモリセルを書き換えの単位である１ブロッ
クとし、下部ブロックを何度も選択して書き換えたとす
る。そうすると、上部ブロックのワード線にはパス電圧
Ｖｐａｓｓのストレスが加わり、書き換えが多数回に及
ぶと、非選択ブロックのしきい値電圧も変化してしま
う。
のメモリセルトランジスタの個数を増やすと、同時に消
去ブロックサイズが増えてしまう。それは、従来のＮＡ
ＮＤ型ＥＥＰＲＯＭでは、ＮＡＮＤストリング（ＮＡＮ
Ｄセル）を１ブロックとし、ブロック単位での消去しか
許されなかったためである。ＮＡＮＤセルブロック単位
での消去しか許されない理由は、次の通りである。例え
ば、１６個のメモリセルからなるＮＡＮＤストリングを
８個ずつのメモリセルを書き換えの単位である１ブロッ
クとし、下部ブロックを何度も選択して書き換えたとす
る。そうすると、上部ブロックのワード線にはパス電圧
Ｖｐａｓｓのストレスが加わり、書き換えが多数回に及
ぶと、非選択ブロックのしきい値電圧も変化してしま
う。
【００１９】この消去ブロックのサイズは、１６Ｍビッ
トＮＡＮＤ型ＥＥＰＲＯＭでは、４Ｋバイト、３２Ｍビ
ットＮＡＮＤ型ＥＥＰＲＯＭでは、８Ｋバイト、２５６
ＭビットＮＡＮＤ型ＥＥＰＲＯＭでは、１６Ｋバイトと
大容量化に伴い、徐々に大きくはなっている。しかし、
例えば、デジタルカメラのフィルム媒体にＮＡＮＤ型Ｅ
ＥＰＲＯＭを使用した場合、コンパティビリティを保つ
ために急激なブロックサイズの増大はしたくないという
要請もある。したがって、大容量の１ＧビットＮＡＮＤ
型ＥＥＰＲＯＭでも、２５６ＭビットＮＡＮＤ型ＥＥＰ
ＲＯＭと同様に消去ブロックサイズを１６Ｋバイトとす
る必要が出てくる。
トＮＡＮＤ型ＥＥＰＲＯＭでは、４Ｋバイト、３２Ｍビ
ットＮＡＮＤ型ＥＥＰＲＯＭでは、８Ｋバイト、２５６
ＭビットＮＡＮＤ型ＥＥＰＲＯＭでは、１６Ｋバイトと
大容量化に伴い、徐々に大きくはなっている。しかし、
例えば、デジタルカメラのフィルム媒体にＮＡＮＤ型Ｅ
ＥＰＲＯＭを使用した場合、コンパティビリティを保つ
ために急激なブロックサイズの増大はしたくないという
要請もある。したがって、大容量の１ＧビットＮＡＮＤ
型ＥＥＰＲＯＭでも、２５６ＭビットＮＡＮＤ型ＥＥＰ
ＲＯＭと同様に消去ブロックサイズを１６Ｋバイトとす
る必要が出てくる。
【００２０】この発明は、上記事情を考慮してなされた
もので、１つのＮＡＮＤセルブロック内に複数の消去単
位を設定可能としたＮＡＮＤ型ＥＥＰＲＯＭを提供する
ことを目的としている。
もので、１つのＮＡＮＤセルブロック内に複数の消去単
位を設定可能としたＮＡＮＤ型ＥＥＰＲＯＭを提供する
ことを目的としている。
【００２１】
【課題を解決するための手段】この発明による不揮発性
半導体記憶装置の第１の態様は、第１の信号線と、第２
の信号線と、これら第１の信号線と第２の信号線の間に
電気的書き換え可能なメモリセルを複数個直列接続して
構成されたＮＡＮＤセルと、このＮＡＮＤセルを複数ブ
ロックに分割するためにＮＡＮＤセル内の所定の隣接メ
モリセルの間に介在させたブロック分離選択トランジス
タと、を有することを特徴とする。
半導体記憶装置の第１の態様は、第１の信号線と、第２
の信号線と、これら第１の信号線と第２の信号線の間に
電気的書き換え可能なメモリセルを複数個直列接続して
構成されたＮＡＮＤセルと、このＮＡＮＤセルを複数ブ
ロックに分割するためにＮＡＮＤセル内の所定の隣接メ
モリセルの間に介在させたブロック分離選択トランジス
タと、を有することを特徴とする。
【００２２】なお、この発明においては、複数ブロック
間の少なくとも２つ以上のブロック分離選択トランジス
タのゲートが共通接続されていても良い。
間の少なくとも２つ以上のブロック分離選択トランジス
タのゲートが共通接続されていても良い。
【００２３】また、この発明による不揮発性半導体記憶
装置の第２の態様は、ワード線により選択される電気的
書き換え可能なメモリセルが第１の信号線と第２の信号
線の間にそれぞれ選択トランジスタを介して複数個直列
接続されてＮＡＮＤセルを構成して、複数のＮＡＮＤセ
ルが配列されたメモリセルアレイと、アドレスにより前
記メモリセルアレイのメモリセル選択を行うアドレスデ
コーダと、前記メモリセルアレイからの読み出しデータ
をセンスし、前記メモリセルアレイへの書き込みデータ
をラッチする機能を有するセンスアンプ回路と、前記メ
モリセルアレイへのデータ書き込み、消去及び読み出し
の制御を行う制御回路とを備え、前記メモリセルアレイ
は、各ＮＡＮＤセル内の所定の隣接メモリセルの間に介
在させたブロック分離選択トランジスタにより複数のメ
モリセルユニットに分割されていることを特徴とする。
装置の第２の態様は、ワード線により選択される電気的
書き換え可能なメモリセルが第１の信号線と第２の信号
線の間にそれぞれ選択トランジスタを介して複数個直列
接続されてＮＡＮＤセルを構成して、複数のＮＡＮＤセ
ルが配列されたメモリセルアレイと、アドレスにより前
記メモリセルアレイのメモリセル選択を行うアドレスデ
コーダと、前記メモリセルアレイからの読み出しデータ
をセンスし、前記メモリセルアレイへの書き込みデータ
をラッチする機能を有するセンスアンプ回路と、前記メ
モリセルアレイへのデータ書き込み、消去及び読み出し
の制御を行う制御回路とを備え、前記メモリセルアレイ
は、各ＮＡＮＤセル内の所定の隣接メモリセルの間に介
在させたブロック分離選択トランジスタにより複数のメ
モリセルユニットに分割されていることを特徴とする。
【００２４】なお、この発明において、具体的には、前
記メモリセルアレイのデータ書き換え時、前記複数のメ
モリセルユニットの一つを消去単位として選択してデー
タ消去がなされ、１本のワード線に沿った複数のメモリ
セルの所定範囲を１ページとしてデータ書き込みがなさ
れる。
記メモリセルアレイのデータ書き換え時、前記複数のメ
モリセルユニットの一つを消去単位として選択してデー
タ消去がなされ、１本のワード線に沿った複数のメモリ
セルの所定範囲を１ページとしてデータ書き込みがなさ
れる。
【００２５】なおこの発明において、データ消去は、選
択されたメモリセルユニットの全ワード線に接地電位を
与え、非選択のメモリセルユニットの全ワード線、前記
第１の信号線側及び第２の信号線側の選択トランジスタ
及び前記ブロック分離選択トランジスタのゲートにそれ
ぞれつながる選択ゲート線をフローティングとし、且つ
前記メモリセルアレイが形成された基板領域に消去電圧
を与えることにより行われる。
択されたメモリセルユニットの全ワード線に接地電位を
与え、非選択のメモリセルユニットの全ワード線、前記
第１の信号線側及び第２の信号線側の選択トランジスタ
及び前記ブロック分離選択トランジスタのゲートにそれ
ぞれつながる選択ゲート線をフローティングとし、且つ
前記メモリセルアレイが形成された基板領域に消去電圧
を与えることにより行われる。
【００２６】なおこの発明において、データ書き込み
は、書き込むべきデータ“０”，“１”に応じて第１の
信号線に接地電位、電源電位を与え、選択されたメモリ
セルユニット内の非選択ワード線にメモリセルを導通さ
せるパス電圧を与え、非選択のメモリセルユニットの全
ワード線、及び非選択のメモリセルユニットと前記選択
されたメモリセルユニットの間の前記ブロック分離選択
トランジスタのゲートにつながる選択ゲート線にメモリ
セルを導通させる前記パス電圧より低い読み出し電圧を
与え、前記選択されたメモリセルユニットの選択ワード
線に前記パス電圧より高い書き込み電圧を与えることに
より行われる。
は、書き込むべきデータ“０”，“１”に応じて第１の
信号線に接地電位、電源電位を与え、選択されたメモリ
セルユニット内の非選択ワード線にメモリセルを導通さ
せるパス電圧を与え、非選択のメモリセルユニットの全
ワード線、及び非選択のメモリセルユニットと前記選択
されたメモリセルユニットの間の前記ブロック分離選択
トランジスタのゲートにつながる選択ゲート線にメモリ
セルを導通させる前記パス電圧より低い読み出し電圧を
与え、前記選択されたメモリセルユニットの選択ワード
線に前記パス電圧より高い書き込み電圧を与えることに
より行われる。
【００２７】なおこの発明において、具体的には、前記
メモリセルアレイは、各ＮＡＮＤセル内の所定の隣接メ
モリセルの間に介在させた２n −１（ｎ：正の整数）個
のブロック分離選択トランジスタにより、２n 個のメモ
リセルユニットに分割される。この場合、各メモリセル
ユニットが同数のメモリセルを含むようにしてもよい
し、或いは異なる数のメモリセルを含むようにしてもよ
い。
メモリセルアレイは、各ＮＡＮＤセル内の所定の隣接メ
モリセルの間に介在させた２n −１（ｎ：正の整数）個
のブロック分離選択トランジスタにより、２n 個のメモ
リセルユニットに分割される。この場合、各メモリセル
ユニットが同数のメモリセルを含むようにしてもよい
し、或いは異なる数のメモリセルを含むようにしてもよ
い。
【００２８】なおこの発明において好ましくは、前記ア
ドレスデコーダのなかのワード線駆動回路は、前記メモ
リセルアレイのワード線方向の両端部に、１乃至２メモ
リセルユニット毎に振り分けて配置される。
ドレスデコーダのなかのワード線駆動回路は、前記メモ
リセルアレイのワード線方向の両端部に、１乃至２メモ
リセルユニット毎に振り分けて配置される。
【００２９】また、この発明による不揮発性半導体記憶
装置の第３の態様は、それぞれ異なるワード線により選
択される電気的書き換え可能な複数のメモリセルがビッ
ト線に直列接続されてＮＡＮＤセルを構成し、ワード線
方向に並ぶ複数のＮＡＮＤセルがＮＡＮＤセルブロック
を構成し、且つ各ＮＡＮＤセルの所定の隣接メモリセル
の間に介在させたブロック分離選択トランジスタにより
前記ＮＡＮＤセルブロックが複数のメモリセルユニット
に分割されたメモリセルアレイと、アドレスにより前記
メモリセルアレイのメモリセル選択を行うアドレスデコ
ーダと、前記メモリセルアレイからの読み出しデータを
センスし、前記メモリセルアレイへの書き込みデータを
ラッチする機能を有するセンスアンプ回路と、前記複数
のメモリセルユニットの一つを消去単位として選択して
そのメモリセルユニット内のデータを一括消去し、１本
のワード線に沿った複数のメモリセルの所定範囲を１ペ
ージとしてデータ書き込みを行うデータ書き換え手段
と、を備えたことを特徴とする。
装置の第３の態様は、それぞれ異なるワード線により選
択される電気的書き換え可能な複数のメモリセルがビッ
ト線に直列接続されてＮＡＮＤセルを構成し、ワード線
方向に並ぶ複数のＮＡＮＤセルがＮＡＮＤセルブロック
を構成し、且つ各ＮＡＮＤセルの所定の隣接メモリセル
の間に介在させたブロック分離選択トランジスタにより
前記ＮＡＮＤセルブロックが複数のメモリセルユニット
に分割されたメモリセルアレイと、アドレスにより前記
メモリセルアレイのメモリセル選択を行うアドレスデコ
ーダと、前記メモリセルアレイからの読み出しデータを
センスし、前記メモリセルアレイへの書き込みデータを
ラッチする機能を有するセンスアンプ回路と、前記複数
のメモリセルユニットの一つを消去単位として選択して
そのメモリセルユニット内のデータを一括消去し、１本
のワード線に沿った複数のメモリセルの所定範囲を１ペ
ージとしてデータ書き込みを行うデータ書き換え手段
と、を備えたことを特徴とする。
【００３０】この発明によると、ＮＡＮＤセル内のブロ
ック分離選択トランジスタを介在させることによって、
１ＮＡＮＤセルブロック内に複数の消去ブロックを設定
することが可能であり、消去ブロックサイズを増やすこ
となく、１ＮＡＮＤストリング内のメモリセルの個数を
増やすことを可能となる。
ック分離選択トランジスタを介在させることによって、
１ＮＡＮＤセルブロック内に複数の消去ブロックを設定
することが可能であり、消去ブロックサイズを増やすこ
となく、１ＮＡＮＤストリング内のメモリセルの個数を
増やすことを可能となる。
【００３１】また、この発明による不揮発性半導体記憶
装置の第４の態様は、第１および第２の信号線と、第１
および第２の選択トランジスタと、各々が、電気的に書
き換え可能なメモリセルを複数個直列接続して構成され
た第１乃至第ｎ（ｎ≦３）のＮＡＮＤセルブロックと、
第１乃至第（ｎ−１）のブロック分離選択トランジスタ
と、を備え、前記第１の信号線に前記第１の選択トラン
ジスタが接続され、前記第１の選択トランジスタに前記
第１のＮＡＮＤセルブロックが接続され、第ｉ（１≦ｉ
≦ｎ−１）のＮＡＮＤセルブロックに第ｉのブロック分
離選択トランジスタが接続され、第ｉ（１≦ｉ≦ｎ−
１）のブロック分離選択トランジスタに第（ｉ＋１）の
ＮＡＮＤセルブロックが接続され、第ｎのＮＡＮＤセル
ブロックに第２の選択トランジスタが接続され、第２の
選択トランジスタに第２の信号線が接続され、前記第１
乃至第ｎのブロック分離選択トランジスタのうち、少な
くとも２つのブロック分離選択トランジスタのゲートが
共通接続されていることを特徴とする。
装置の第４の態様は、第１および第２の信号線と、第１
および第２の選択トランジスタと、各々が、電気的に書
き換え可能なメモリセルを複数個直列接続して構成され
た第１乃至第ｎ（ｎ≦３）のＮＡＮＤセルブロックと、
第１乃至第（ｎ−１）のブロック分離選択トランジスタ
と、を備え、前記第１の信号線に前記第１の選択トラン
ジスタが接続され、前記第１の選択トランジスタに前記
第１のＮＡＮＤセルブロックが接続され、第ｉ（１≦ｉ
≦ｎ−１）のＮＡＮＤセルブロックに第ｉのブロック分
離選択トランジスタが接続され、第ｉ（１≦ｉ≦ｎ−
１）のブロック分離選択トランジスタに第（ｉ＋１）の
ＮＡＮＤセルブロックが接続され、第ｎのＮＡＮＤセル
ブロックに第２の選択トランジスタが接続され、第２の
選択トランジスタに第２の信号線が接続され、前記第１
乃至第ｎのブロック分離選択トランジスタのうち、少な
くとも２つのブロック分離選択トランジスタのゲートが
共通接続されていることを特徴とする。
【００３２】また、この発明による不揮発性半導体記憶
装置の第５の態様は第１および第２の信号線と、第１お
よび第２の選択トランジスタと、各々が電気的に書き換
え可能な第１乃至第ｎのメモリセルと、第１乃至第（ｎ
−１）のブロック分離選択トランジスタと、を備え、前
記第１の信号線に前記第１の選択トランジスタが接続さ
れ、前記第１の選択トランジスタに前記第１のメモリセ
ルが接続され、第ｉ（１≦ｉ≦ｎ−１）のメモリセルに
第ｉのブロック分離選択トランジスタが接続され、第ｉ
（１≦ｉ≦ｎ−１）のブロック分離選択トランジスタに
第（ｉ＋１）のメモリセルが接続され、第ｎのメモリセ
ルに第２の選択トランジスタが接続され、第２の選択ト
ランジスタに第２の信号線が接続され、前記第１乃至第
ｎのブロック分離選択トランジスタのうち、少なくとも
２つのブロック分離選択トランジスタのゲートが共通接
続されていることを特徴とする。
装置の第５の態様は第１および第２の信号線と、第１お
よび第２の選択トランジスタと、各々が電気的に書き換
え可能な第１乃至第ｎのメモリセルと、第１乃至第（ｎ
−１）のブロック分離選択トランジスタと、を備え、前
記第１の信号線に前記第１の選択トランジスタが接続さ
れ、前記第１の選択トランジスタに前記第１のメモリセ
ルが接続され、第ｉ（１≦ｉ≦ｎ−１）のメモリセルに
第ｉのブロック分離選択トランジスタが接続され、第ｉ
（１≦ｉ≦ｎ−１）のブロック分離選択トランジスタに
第（ｉ＋１）のメモリセルが接続され、第ｎのメモリセ
ルに第２の選択トランジスタが接続され、第２の選択ト
ランジスタに第２の信号線が接続され、前記第１乃至第
ｎのブロック分離選択トランジスタのうち、少なくとも
２つのブロック分離選択トランジスタのゲートが共通接
続されていることを特徴とする。
【００３３】なお、第４および第５の態様において前記
第１および第２の選択トランジスタのゲートは、多結晶
シリコン、多結晶シリコンとシリサイドとの積層体、若
しくは金属電極から構成され、前記第１乃至第（ｎ−
１）のブロック分離選択トランジスタのゲートは多結晶
シリコン、多結晶シリコンとシリサイドとの積層体、若
しくは金属電極から構成されていても良い。
第１および第２の選択トランジスタのゲートは、多結晶
シリコン、多結晶シリコンとシリサイドとの積層体、若
しくは金属電極から構成され、前記第１乃至第（ｎ−
１）のブロック分離選択トランジスタのゲートは多結晶
シリコン、多結晶シリコンとシリサイドとの積層体、若
しくは金属電極から構成されていても良い。
【００３４】なお、第４および第５の態様において、前
記第１および第２の選択トランジスタのゲートは、多結
晶シリコン、多結晶シリコンとシリサイドとの積層体、
若しくは、金属電極から構成され、前記第１乃至第（ｎ
−１）のブロック分離選択トランジスタのゲートは、多
結晶シリコン、多結晶シリコンとシリサイドとの積層
体、若しくは、金属電極から構成されるように構成して
も良い。
記第１および第２の選択トランジスタのゲートは、多結
晶シリコン、多結晶シリコンとシリサイドとの積層体、
若しくは、金属電極から構成され、前記第１乃至第（ｎ
−１）のブロック分離選択トランジスタのゲートは、多
結晶シリコン、多結晶シリコンとシリサイドとの積層
体、若しくは、金属電極から構成されるように構成して
も良い。
【００３５】なお、データ書き込み時に、前記第１の選
択トランジスタおよび前記第１乃至第（ｎ−１）のブロ
ック分離選択トランジスタのゲートには、電源電圧Ｖｃ
ｃ若しくはそれ以上の読み出し電圧Ｖｒｅａｄが印加さ
れ、前記第２の選択トランジスタのゲートには、接地電
圧Ｖｓｓが印加されるように構成しても良い。
択トランジスタおよび前記第１乃至第（ｎ−１）のブロ
ック分離選択トランジスタのゲートには、電源電圧Ｖｃ
ｃ若しくはそれ以上の読み出し電圧Ｖｒｅａｄが印加さ
れ、前記第２の選択トランジスタのゲートには、接地電
圧Ｖｓｓが印加されるように構成しても良い。
【００３６】なお、前記第１の信号線はビット線で、前
記第２の信号線はセルソース線であることが好ましい。
記第２の信号線はセルソース線であることが好ましい。
【００３７】なお、前記メモリセルは浮遊ゲートと、前
記浮遊ゲート上に絶縁膜を介して形成された制御ゲート
と、を有する二層のスタック構造からなる電気的書き換
え可能なメモリセルであることが好ましい。
記浮遊ゲート上に絶縁膜を介して形成された制御ゲート
と、を有する二層のスタック構造からなる電気的書き換
え可能なメモリセルであることが好ましい。
【００３８】
【発明の実施の形態】第１の実施の形態 図１は、この発明の第１の実施の形態によるＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルアレイの１つのＮＡＮＤセル
ブロック１のメモリセルアレイの等価回路を示してい
る。この例では、ビット線ＢＬの本数として５２８バイ
ト（（５１２＋１６）×８＝４２２４本）を例にとり、
示している。この実施の形態では、１つのＮＡＮＤセル
は３２個のメモリセルトランジスタＭＣ０〜ＭＣ３１に
より構成されている。メモリセルトランジスタＭＣ０〜
ＭＣ３１はビット線ＢＬとソース線ＳＬの間に直列接続
される。ビット線ＢＬとメモリトランジスタＭＣ０の間
には選択トランジスタＳＳＴが設けられ、ソース線ＳＬ
とメモリセルトランジスタＭＣ３１の間にも同様に選択
トランジスタＧＳＴが設けられている。
ＥＥＰＲＯＭのメモリセルアレイの１つのＮＡＮＤセル
ブロック１のメモリセルアレイの等価回路を示してい
る。この例では、ビット線ＢＬの本数として５２８バイ
ト（（５１２＋１６）×８＝４２２４本）を例にとり、
示している。この実施の形態では、１つのＮＡＮＤセル
は３２個のメモリセルトランジスタＭＣ０〜ＭＣ３１に
より構成されている。メモリセルトランジスタＭＣ０〜
ＭＣ３１はビット線ＢＬとソース線ＳＬの間に直列接続
される。ビット線ＢＬとメモリトランジスタＭＣ０の間
には選択トランジスタＳＳＴが設けられ、ソース線ＳＬ
とメモリセルトランジスタＭＣ３１の間にも同様に選択
トランジスタＧＳＴが設けられている。
【００３９】この実施の形態においては、上述した二つ
の選択トランジスタＳＳＴ，ＧＳＴの他に、１つのＮＡ
ＮＤセルを２分割する形でブロック分離のための選択ト
ランジスタＳＴが設けられている。即ち、隣接するメモ
リセルトランジスタＭＣ１５とＭＣ１６の間にブロック
分離選択トランジスタＳＴを介在させることにより、Ｎ
ＡＮＤブロック１が二つのメモリユニットＭＵ０，ＭＵ
１に分割されている。この２分割されたメモリユニット
ＭＵ０，ＭＵ１がそれぞれデータ消去の単位ブロックサ
イズとなる。
の選択トランジスタＳＳＴ，ＧＳＴの他に、１つのＮＡ
ＮＤセルを２分割する形でブロック分離のための選択ト
ランジスタＳＴが設けられている。即ち、隣接するメモ
リセルトランジスタＭＣ１５とＭＣ１６の間にブロック
分離選択トランジスタＳＴを介在させることにより、Ｎ
ＡＮＤブロック１が二つのメモリユニットＭＵ０，ＭＵ
１に分割されている。この２分割されたメモリユニット
ＭＵ０，ＭＵ１がそれぞれデータ消去の単位ブロックサ
イズとなる。
【００４０】図２は、ＮＡＮＤセルブロック１のレイア
ウトであり、図３及び図４はそれぞれ、図２のＡ−
Ａ′、Ｂ−Ｂ′断面を示している。ｐ型シリコン基板１
０のメモリセルアレイ領域にはｎ型ウェル１１が形成さ
れ、このｎ型ウェル１１内にはｐ型ウェル１２が形成さ
れ、このｐ型ウェル１２には素子分離絶縁膜１３により
素子領域が区画されている。素子領域にトンネル酸化膜
１４を介して浮遊ゲート１５が各メモリセルトランジス
タ毎に形成され、この上に層間ゲート絶縁膜１６を介し
て制御ゲート１７が形成されている。
ウトであり、図３及び図４はそれぞれ、図２のＡ−
Ａ′、Ｂ−Ｂ′断面を示している。ｐ型シリコン基板１
０のメモリセルアレイ領域にはｎ型ウェル１１が形成さ
れ、このｎ型ウェル１１内にはｐ型ウェル１２が形成さ
れ、このｐ型ウェル１２には素子分離絶縁膜１３により
素子領域が区画されている。素子領域にトンネル酸化膜
１４を介して浮遊ゲート１５が各メモリセルトランジス
タ毎に形成され、この上に層間ゲート絶縁膜１６を介し
て制御ゲート１７が形成されている。
【００４１】制御ゲート１７は、図２に示すように行方
向に連続的に配設されて、これがワード線ＷＬとなる。
制御ゲート１７をマスクとしてイオン注入を行うことに
より、ソース、ドレイン拡散層２１が形成されている。
図３では、選択トランジスタＳＳＴ，ＳＴは、メモリセ
ルトランジスタＭＣと同様の構造として示しているが、
図４の断面に対応する断面では、浮遊ゲート１５に対応
する層と制御ゲート１７に対応する層とが、所定箇所で
共通接続されて連続的に配設されて、選択ゲート線ＳＳ
Ｌ，ＳＴＬとなる。ソース側の選択トランジスタＧＳＴ
も同様であり、そのゲートは連続的に配設されて、選択
ゲート線ＧＳＬとなる。ここで、選択トランジスタＳＳ
Ｔ，ＳＴとメモリセルトランジスタＭＣとはゲート酸化
膜厚を異ならせてもよい。
向に連続的に配設されて、これがワード線ＷＬとなる。
制御ゲート１７をマスクとしてイオン注入を行うことに
より、ソース、ドレイン拡散層２１が形成されている。
図３では、選択トランジスタＳＳＴ，ＳＴは、メモリセ
ルトランジスタＭＣと同様の構造として示しているが、
図４の断面に対応する断面では、浮遊ゲート１５に対応
する層と制御ゲート１７に対応する層とが、所定箇所で
共通接続されて連続的に配設されて、選択ゲート線ＳＳ
Ｌ，ＳＴＬとなる。ソース側の選択トランジスタＧＳＴ
も同様であり、そのゲートは連続的に配設されて、選択
ゲート線ＧＳＬとなる。ここで、選択トランジスタＳＳ
Ｔ，ＳＴとメモリセルトランジスタＭＣとはゲート酸化
膜厚を異ならせてもよい。
【００４２】ページ書き込み／読み出し機能を持つＮＡ
ＮＤ型ＥＥＰＲＯＭとしての全体ブロック構成は、図５
のようになる。図示のように、メモリセルアレイ５１
と、外部から入力されたアドレスに基いてメモリセルア
レイ５１のワード線を選択駆動するロウデコーダ５２
と、メモリセルアレイ５１のビット線ＢＬに接続され
る、入出力データのラッチ機能を持つセンスアンプ回路
５３とを有する。センスアンプ回路５３にはカラムゲー
ト５５が接続され、カラムデコーダ５４により外部から
入力されたアドレスに基いてカラムゲート５５を制御す
ることで、対応するビット線およびセンスアンプ回路が
選択される。
ＮＤ型ＥＥＰＲＯＭとしての全体ブロック構成は、図５
のようになる。図示のように、メモリセルアレイ５１
と、外部から入力されたアドレスに基いてメモリセルア
レイ５１のワード線を選択駆動するロウデコーダ５２
と、メモリセルアレイ５１のビット線ＢＬに接続され
る、入出力データのラッチ機能を持つセンスアンプ回路
５３とを有する。センスアンプ回路５３にはカラムゲー
ト５５が接続され、カラムデコーダ５４により外部から
入力されたアドレスに基いてカラムゲート５５を制御す
ることで、対応するビット線およびセンスアンプ回路が
選択される。
【００４３】センスアンプ回路５３は、カラムゲート５
５を介してデータ入出力（Ｉ／Ｏ）バッファ５８に接続
される。書き込み動作や消去動作に必要な高電圧を供給
するために昇圧回路５６が設けられ、またメモリセルア
レイ５１へのデータ書き込み、消去及び読み出しの制御
信号を生成してチップ内部を制御するとともに外部との
インターフェースをとるための制御回路５７が設けられ
ている。
５を介してデータ入出力（Ｉ／Ｏ）バッファ５８に接続
される。書き込み動作や消去動作に必要な高電圧を供給
するために昇圧回路５６が設けられ、またメモリセルア
レイ５１へのデータ書き込み、消去及び読み出しの制御
信号を生成してチップ内部を制御するとともに外部との
インターフェースをとるための制御回路５７が設けられ
ている。
【００４４】ロウデコーダ５２は、データの書き込み
時、消去時およびデータの読み出し時にそれぞれアドレ
ス信号に基づいて複数のワード線ＷＬを選択駆動するも
のであり、そのワード線ドライバには、所要の電圧が供
給される。センスアンプ回路５３は、読み出し時にビッ
ト線データをセンスする機能、書き込み時に外部からロ
ードされるデータを保持するデータラッチ機能、書き込
み及び消去の際にビット線ＢＬに対して所要の電圧をそ
れぞれ選択的に供給する機能を有する。
時、消去時およびデータの読み出し時にそれぞれアドレ
ス信号に基づいて複数のワード線ＷＬを選択駆動するも
のであり、そのワード線ドライバには、所要の電圧が供
給される。センスアンプ回路５３は、読み出し時にビッ
ト線データをセンスする機能、書き込み時に外部からロ
ードされるデータを保持するデータラッチ機能、書き込
み及び消去の際にビット線ＢＬに対して所要の電圧をそ
れぞれ選択的に供給する機能を有する。
【００４５】制御回路５７には、ＮＡＮＤセルに対する
消去／消去ベリファイ、書き込み／書き込みベリファ
イ、及び読み出し動作を制御するためのシーケンス制御
手段（例えばプログラマブルロジックアレイ）が含まれ
ている。
消去／消去ベリファイ、書き込み／書き込みベリファ
イ、及び読み出し動作を制御するためのシーケンス制御
手段（例えばプログラマブルロジックアレイ）が含まれ
ている。
【００４６】図６は、センスアンプ回路５３のなかの一
つのセンスアンプの構成を示している。センスアンプ
は、入出力が交差接続されたインバータＩ１，Ｉ２によ
り構成されたデータラッチ回路６１を主体とする。この
ラッチ回路６１の一方のノードＱｂはセンス用ＮＭＯＳ
トランジスタＭ１２と活性化用ＮＭＯＳトランジスタＭ
１３を介して接地される。センス用ＮＭＯＳトランジス
タＭ１２のゲートがセンスノードＮｓｅｎｓｅである。
センスノードＮｓｅｎｓｅは、トランスファゲートＮＭ
ＯＳトランジスタＭ１を介してビット線ＢＬｉに接続さ
れている。
つのセンスアンプの構成を示している。センスアンプ
は、入出力が交差接続されたインバータＩ１，Ｉ２によ
り構成されたデータラッチ回路６１を主体とする。この
ラッチ回路６１の一方のノードＱｂはセンス用ＮＭＯＳ
トランジスタＭ１２と活性化用ＮＭＯＳトランジスタＭ
１３を介して接地される。センス用ＮＭＯＳトランジス
タＭ１２のゲートがセンスノードＮｓｅｎｓｅである。
センスノードＮｓｅｎｓｅは、トランスファゲートＮＭ
ＯＳトランジスタＭ１を介してビット線ＢＬｉに接続さ
れている。
【００４７】ラッチ回路６１の他方のノードＱは、リセ
ット用ＮＭＯＳトランジスタＭ４を介してセンスノード
Ｎｓｅｎｓｅに接続され、またカラム選択ＮＭＯＳトラ
ンジスタＭ１１を介して入出力バッファに接続されてい
る。センスノードＮｓｅｎｓｅにはまた、センスノード
ＮｓｅｎｓｅをプリチャージするためのＮＭＯＳトラン
ジスタＭ２、及びディスチャージするためのＮＭＯＳト
ランジスタＭ３が設けられている。
ット用ＮＭＯＳトランジスタＭ４を介してセンスノード
Ｎｓｅｎｓｅに接続され、またカラム選択ＮＭＯＳトラ
ンジスタＭ１１を介して入出力バッファに接続されてい
る。センスノードＮｓｅｎｓｅにはまた、センスノード
ＮｓｅｎｓｅをプリチャージするためのＮＭＯＳトラン
ジスタＭ２、及びディスチャージするためのＮＭＯＳト
ランジスタＭ３が設けられている。
【００４８】次に、この実施の形態によるＮＡＮＤ型Ｅ
ＥＰＲＯＭのデータ消去、書き込み、及び読み出しの動
作を順次説明する。
ＥＰＲＯＭのデータ消去、書き込み、及び読み出しの動
作を順次説明する。
【００４９】図７は、データ消去動作での各部のバイア
ス電位関係を示している。前述のように、従来のＮＡＮ
Ｄ型ＥＥＰＲＯＭでは１つのＮＡＮＤセルブロックが消
去単位となるのに対し、この実施の形態では、図１に示
すメモリユニットＭＵ０，ＭＵ１がそれぞれ消去単位と
なる。図７では、下部メモリユニットＭＵ１を選択ブロ
ック、上部メモリユニットＭＵ０を非選択ブロックとし
たデータ消去動作の例を示している。
ス電位関係を示している。前述のように、従来のＮＡＮ
Ｄ型ＥＥＰＲＯＭでは１つのＮＡＮＤセルブロックが消
去単位となるのに対し、この実施の形態では、図１に示
すメモリユニットＭＵ０，ＭＵ１がそれぞれ消去単位と
なる。図７では、下部メモリユニットＭＵ１を選択ブロ
ック、上部メモリユニットＭＵ０を非選択ブロックとし
たデータ消去動作の例を示している。
【００５０】即ち、図１において、ワード線ＷＬ０〜Ｗ
Ｌ１５の範囲を非選択ブロック、ＷＬ１６〜ＷＬ３１の
範囲を選択ブロックとする。消去動作が開始されると、
消去する選択ブロックのワード線ＷＬ１６〜ＷＬ３１に
は、Ｖｓｓ（０Ｖ）が印加され、非選択ブロックのワー
ド線ＷＬ０〜ＷＬ１５および選択ゲート線ＳＳＬ，ＧＳ
Ｌ，ＳＴＬはフローティング状態にされる。この状態
で、メモリセルアレイのｐウェル（ｐ−ｗｅｌｌ）に消
去電圧Ｖｅｒａ（２０Ｖ）が印加される。
Ｌ１５の範囲を非選択ブロック、ＷＬ１６〜ＷＬ３１の
範囲を選択ブロックとする。消去動作が開始されると、
消去する選択ブロックのワード線ＷＬ１６〜ＷＬ３１に
は、Ｖｓｓ（０Ｖ）が印加され、非選択ブロックのワー
ド線ＷＬ０〜ＷＬ１５および選択ゲート線ＳＳＬ，ＧＳ
Ｌ，ＳＴＬはフローティング状態にされる。この状態
で、メモリセルアレイのｐウェル（ｐ−ｗｅｌｌ）に消
去電圧Ｖｅｒａ（２０Ｖ）が印加される。
【００５１】このとき、非選択ブロックのワード線ＷＬ
０〜ＷＬ１５および選択ゲート線ＳＳＬ、ＳＴＬ、ＧＳ
Ｌはｐウェルとの容量結合により、α×Ｖｅｒａに昇圧
される。αは約０．９であるから、１８Ｖ程度まで上が
る。また、ビット線ＢＬ０、ＢＬ１、およびソース線Ｓ
Ｌはｐウェルとビット線コンタクト部のｎ+ 型拡散層お
よびソース線ＳＬ部のｎ+ 型拡散層とのＰＮ接合が順バ
イアス状態となり、Ｖｅｒａ−Ｖｆまで上昇する。Ｖｆ
はＰＮ接合のビルトイン・ポテンシャルであり、約０．
７Ｖであるから、ビット線ＢＬ０、ＢＬ１及びソース線
ＳＬは約１９．３Ｖ程度となる。従って、非選択ブロッ
クのワード線ＷＬ０〜ＷＬ１５に沿ったメモリセルトラ
ンジスタでは、消去動作は起こらない。
０〜ＷＬ１５および選択ゲート線ＳＳＬ、ＳＴＬ、ＧＳ
Ｌはｐウェルとの容量結合により、α×Ｖｅｒａに昇圧
される。αは約０．９であるから、１８Ｖ程度まで上が
る。また、ビット線ＢＬ０、ＢＬ１、およびソース線Ｓ
Ｌはｐウェルとビット線コンタクト部のｎ+ 型拡散層お
よびソース線ＳＬ部のｎ+ 型拡散層とのＰＮ接合が順バ
イアス状態となり、Ｖｅｒａ−Ｖｆまで上昇する。Ｖｆ
はＰＮ接合のビルトイン・ポテンシャルであり、約０．
７Ｖであるから、ビット線ＢＬ０、ＢＬ１及びソース線
ＳＬは約１９．３Ｖ程度となる。従って、非選択ブロッ
クのワード線ＷＬ０〜ＷＬ１５に沿ったメモリセルトラ
ンジスタでは、消去動作は起こらない。
【００５２】選択ブロックのワード線ＷＬ１６〜ＷＬ３
１に沿ったメモリセルトランジスタでは、基板領域にＶ
ｅｒａ、制御ゲートにＶｓｓが印加されているため、浮
遊ゲートの電子はトンネル電流により基板領域（ｐウェ
ル）へと放出され、メモリセルトランジスタの記憶デー
タは一括消去される。
１に沿ったメモリセルトランジスタでは、基板領域にＶ
ｅｒａ、制御ゲートにＶｓｓが印加されているため、浮
遊ゲートの電子はトンネル電流により基板領域（ｐウェ
ル）へと放出され、メモリセルトランジスタの記憶デー
タは一括消去される。
【００５３】図８は、データ書き込み動作での各部のバ
イアス電位関係を示している。図８では、上の説明で一
括消去された選択ブロック（即ちメモリユニットＭＵ
１）内のワード線ＷＬ１７について書き込みを行う場合
を示している。また、ビット線ＢＬ０では“０”データ
書き込みを行い、ビット線ＢＬ１では“１”データ書き
込み（即ち、“１”データの消去状態を保つ書き込み禁
止）を行う場合を想定している。
イアス電位関係を示している。図８では、上の説明で一
括消去された選択ブロック（即ちメモリユニットＭＵ
１）内のワード線ＷＬ１７について書き込みを行う場合
を示している。また、ビット線ＢＬ０では“０”データ
書き込みを行い、ビット線ＢＬ１では“１”データ書き
込み（即ち、“１”データの消去状態を保つ書き込み禁
止）を行う場合を想定している。
【００５４】この場合、図９は、図１に示すビット線中
二つのビット線ＢＬ０，ＢＬ１のみ取り出して、電位関
係を示したものである。
二つのビット線ＢＬ０，ＢＬ１のみ取り出して、電位関
係を示したものである。
【００５５】このデータ書き込みでは、まずビット線Ｂ
Ｌ０，ＢＬ１にそれぞれ書き込み用の接地電位Ｖｓｓ、
書き込み禁止用の電源電位Ｖｃｃが与えられる。その後
ソース線側の選択ゲート線ＧＳＬはＶｓｓに保ったま
ま、他のワード線及び選択ゲート線に、Ｖｃｃよりわず
かに高い読み出し電圧Ｖｒｅａｄ（約３．５Ｖ程度）が
与えられる。これにより、ビット線ＢＬ０につながるＮ
ＡＮＤセルチャネルには書き込みのための電位Ｖｓｓが
伝達される。ビット線ＢＬ１につながるＮＡＮＤセルチ
ャネルには、書き込み禁止のためのＶｃｃが伝達される
が、そのチャネル電位がＶｒｅａｄ−Ｖｔｈ（選択トラ
ンジスタ、若しくは、メモリセルトランジスタのしきい
値電圧の内、高いしきい値電圧）だけ低下した値まで上
昇すると、選択トランジスタＳＳＴはオフになり、チャ
ネルはフローティングになる。
Ｌ０，ＢＬ１にそれぞれ書き込み用の接地電位Ｖｓｓ、
書き込み禁止用の電源電位Ｖｃｃが与えられる。その後
ソース線側の選択ゲート線ＧＳＬはＶｓｓに保ったま
ま、他のワード線及び選択ゲート線に、Ｖｃｃよりわず
かに高い読み出し電圧Ｖｒｅａｄ（約３．５Ｖ程度）が
与えられる。これにより、ビット線ＢＬ０につながるＮ
ＡＮＤセルチャネルには書き込みのための電位Ｖｓｓが
伝達される。ビット線ＢＬ１につながるＮＡＮＤセルチ
ャネルには、書き込み禁止のためのＶｃｃが伝達される
が、そのチャネル電位がＶｒｅａｄ−Ｖｔｈ（選択トラ
ンジスタ、若しくは、メモリセルトランジスタのしきい
値電圧の内、高いしきい値電圧）だけ低下した値まで上
昇すると、選択トランジスタＳＳＴはオフになり、チャ
ネルはフローティングになる。
【００５６】この状態で次に、選択ブロックのワード線
の内、書き込みを行わない非選択ワード線ＷＬ１６およ
びＷＬ１８〜ＷＬ３１には、読み出し電圧Ｖｒｅａｄよ
り高いパス電圧Ｖｐａｓｓ（約８Ｖ）が、書き込みを行
う選択ワード線ＷＬ１７には更に高い書き込み電圧Ｖｐ
ｇｍ（約１６Ｖ）が、それぞれ印加される。非選択ブロ
ックのワード線ＷＬ０〜ＷＬ１５、ドレイン側選択ゲー
ト線ＳＳＬ、及びブロック分離選択ゲート線ＳＴＬは、
電位を値Ｖｒｅａｄのまま保つ。
の内、書き込みを行わない非選択ワード線ＷＬ１６およ
びＷＬ１８〜ＷＬ３１には、読み出し電圧Ｖｒｅａｄよ
り高いパス電圧Ｖｐａｓｓ（約８Ｖ）が、書き込みを行
う選択ワード線ＷＬ１７には更に高い書き込み電圧Ｖｐ
ｇｍ（約１６Ｖ）が、それぞれ印加される。非選択ブロ
ックのワード線ＷＬ０〜ＷＬ１５、ドレイン側選択ゲー
ト線ＳＳＬ、及びブロック分離選択ゲート線ＳＴＬは、
電位を値Ｖｒｅａｄのまま保つ。
【００５７】この時、選択ブロック内のビット線ＢＬ１
側のチャネル領域は、初期状態の電位Ｖｃｃ−Ｖｔｈか
ら電位ＶｐａｓｓおよびＶｐｇｍに上昇するワードとの
容量結合により、β×（Ｖｐａｓｓ−Ｖｒｅａｄ）＋
（Ｖｃｃ−Ｖｔｈ）まで上昇する。電位Ｖｐｇｍが与え
られるワード線１本に対して、電位Ｖｐａｓｓが与えら
れるワード線数は１５本であるから、ほぼ値Ｖｐａｓｓ
により決まる上述のチャネル電位になる。ここで、β
は、ワード線とチャネル領域の容量カップリング比であ
り、約０．５である。
側のチャネル領域は、初期状態の電位Ｖｃｃ−Ｖｔｈか
ら電位ＶｐａｓｓおよびＶｐｇｍに上昇するワードとの
容量結合により、β×（Ｖｐａｓｓ−Ｖｒｅａｄ）＋
（Ｖｃｃ−Ｖｔｈ）まで上昇する。電位Ｖｐｇｍが与え
られるワード線１本に対して、電位Ｖｐａｓｓが与えら
れるワード線数は１５本であるから、ほぼ値Ｖｐａｓｓ
により決まる上述のチャネル電位になる。ここで、β
は、ワード線とチャネル領域の容量カップリング比であ
り、約０．５である。
【００５８】この時、書き込み禁止のビット線ＢＬ１側
のブロック分離選択トランジスタＳＴ１は、ゲート電圧
がＶｒｅａｄであり、チャネル電圧が上述のように昇圧
される結果、ゲート・ソース間電圧が負になりカットオ
フする。即ち、書き込み禁止のビット線ＢＬ１側では、
メモリセルトランジスタＭＣ１７１を含む選択ブロック
内のチャネル領域は、非選択ブロックであるメモリセル
ユニットＭＵ０側のチャネル領域とは切り離されたフロ
ーティング状態で昇圧される。
のブロック分離選択トランジスタＳＴ１は、ゲート電圧
がＶｒｅａｄであり、チャネル電圧が上述のように昇圧
される結果、ゲート・ソース間電圧が負になりカットオ
フする。即ち、書き込み禁止のビット線ＢＬ１側では、
メモリセルトランジスタＭＣ１７１を含む選択ブロック
内のチャネル領域は、非選択ブロックであるメモリセル
ユニットＭＵ０側のチャネル領域とは切り離されたフロ
ーティング状態で昇圧される。
【００５９】一方、電位Ｖｓｓが与えられたビット線Ｂ
Ｌ０側では、ビット線ＢＬ０から伝達される電位Ｖｓｓ
によりブロック分離選択トランジスタＳＴ０がオン状態
を保つ。従って、選択されたメモリセルトランジスタＭ
Ｃ１７０のチャネルまで電位Ｖｓｓが伝わっている。こ
の結果、書き込み電圧Ｖｐｇｍが与えられた選択ワード
線ＷＬ１７で駆動されるメモリセルトランジスタＭＣ１
７０では、トンネル注入による書き込み動作が起こる。
同じビット線ＢＬ０に沿った他のメモリセルでは、大き
な電界がかからず、書き込みは生じない。
Ｌ０側では、ビット線ＢＬ０から伝達される電位Ｖｓｓ
によりブロック分離選択トランジスタＳＴ０がオン状態
を保つ。従って、選択されたメモリセルトランジスタＭ
Ｃ１７０のチャネルまで電位Ｖｓｓが伝わっている。こ
の結果、書き込み電圧Ｖｐｇｍが与えられた選択ワード
線ＷＬ１７で駆動されるメモリセルトランジスタＭＣ１
７０では、トンネル注入による書き込み動作が起こる。
同じビット線ＢＬ０に沿った他のメモリセルでは、大き
な電界がかからず、書き込みは生じない。
【００６０】なお、実際のデータ書き込み動作は、図５
に示す制御回路５７によるシーケンス制御により、書き
込み電圧パルス印加と書き込み後のしきい値をチェック
するベリファイ（検証）動作を繰り返して、１ページ分
のデータを所定しきい値範囲に追い込むという制御が行
われる。１ページは例えば、１ワード線の範囲のビット
線数であるが、ページバッファ等との関係で１ワード線
の範囲を２ページとする場合もある。
に示す制御回路５７によるシーケンス制御により、書き
込み電圧パルス印加と書き込み後のしきい値をチェック
するベリファイ（検証）動作を繰り返して、１ページ分
のデータを所定しきい値範囲に追い込むという制御が行
われる。１ページは例えば、１ワード線の範囲のビット
線数であるが、ページバッファ等との関係で１ワード線
の範囲を２ページとする場合もある。
【００６１】この様なページ単位のデータ書き込みサイ
クルを説明すると、まず、図５のセンスアンプ回路５３
のデータラッチに連続的に書き込みデータがロードされ
る。このとき、“０”が書き込み動作を行うセルデータ
であり、“１”は書き込み禁止のセルデータである。書
き込みサイクルは、次のステップで構成される。 （１）ビット線のレベルを、センスアンプにラッチされ
ているデータに従って、Ｖｓｓ又はＶｃｃに設定する。 （２）選択ワード線に書き込み電圧パルスを印加する。 （３）選択ワード線を放電する。 （４）書き込みベリファイ読み出しを行う。
クルを説明すると、まず、図５のセンスアンプ回路５３
のデータラッチに連続的に書き込みデータがロードされ
る。このとき、“０”が書き込み動作を行うセルデータ
であり、“１”は書き込み禁止のセルデータである。書
き込みサイクルは、次のステップで構成される。 （１）ビット線のレベルを、センスアンプにラッチされ
ているデータに従って、Ｖｓｓ又はＶｃｃに設定する。 （２）選択ワード線に書き込み電圧パルスを印加する。 （３）選択ワード線を放電する。 （４）書き込みベリファイ読み出しを行う。
【００６２】ベリファイ動作では、十分な書き込みが行
われたセルに対応するデータラッチのデータが“０”か
ら“１”に変わり、それ以上の書き込み動作が行われな
いようにする。ベリファイ動作のバイアス条件は、基本
的に通常のデータ読み出しの場合と同様であるが、しき
い値の判定を行うために、選択ワード線に与えられる電
圧は通常の読み出しの場合の０Ｖより高く設定される。
このベリファイ動作で書き込みが不十分と判定されたセ
ルについてのみ、次のサイクルで再度書き込み動作を繰
り返される。
われたセルに対応するデータラッチのデータが“０”か
ら“１”に変わり、それ以上の書き込み動作が行われな
いようにする。ベリファイ動作のバイアス条件は、基本
的に通常のデータ読み出しの場合と同様であるが、しき
い値の判定を行うために、選択ワード線に与えられる電
圧は通常の読み出しの場合の０Ｖより高く設定される。
このベリファイ動作で書き込みが不十分と判定されたセ
ルについてのみ、次のサイクルで再度書き込み動作を繰
り返される。
【００６３】図１０は、データ読み出し動作での各部の
電位関係を示している。読み出しが開始されると、ビッ
ト線は初期状態の電位Ｖｂ１（約１．５Ｖ）に予備充電
される。そして、選択ブロックの選択ワード線（図１０
では、ＷＬ１９）の電位をＶｓｓにする以外は、選択Ｎ
ＡＮＤセル内の全ての選択ゲート線およびワード線の電
位を読み出し電圧Ｖｒｅａｄとする。これにより、
“０”データ（書き込み状態のメモリセル）を読み出す
ビット線の電位はＶｂ１を保ち、“１”データ（消去状
態のメモリセル）を読み出すビット線の電位はＶＢｂ１
からＶｓｓになる。このビット線電位の変化を、従来と
同様にセンスアンプにより“０”，“１”として判別す
る。
電位関係を示している。読み出しが開始されると、ビッ
ト線は初期状態の電位Ｖｂ１（約１．５Ｖ）に予備充電
される。そして、選択ブロックの選択ワード線（図１０
では、ＷＬ１９）の電位をＶｓｓにする以外は、選択Ｎ
ＡＮＤセル内の全ての選択ゲート線およびワード線の電
位を読み出し電圧Ｖｒｅａｄとする。これにより、
“０”データ（書き込み状態のメモリセル）を読み出す
ビット線の電位はＶｂ１を保ち、“１”データ（消去状
態のメモリセル）を読み出すビット線の電位はＶＢｂ１
からＶｓｓになる。このビット線電位の変化を、従来と
同様にセンスアンプにより“０”，“１”として判別す
る。
【００６４】以上のようにこの実施の形態によると、Ｎ
ＡＮＤセルブロック内をブロック分離選択トランジスタ
により二つのメモリセルユニットに分けて、一つのメモ
リセルユニットを消去単位とするデータ書き換えを可能
としている。これにより次のような効果が得られる。即
ち、現在より微細なデザイン・ルールでＮＡＮＤ型ＥＥ
ＰＲＯＭを作った場合に、メモリセルアレイを駆動する
高耐圧トランジスタを配置するためには一つのＮＡＮＤ
セル内のメモリセル数をより多くすることが必要にな
る。従来の方式では、ＮＡＮＤセルブロックがそのまま
消去ブロックサイズであるから、ＮＡＮＤセルのメモリ
セル数が増えると、消去ブロックサイズも大きくなって
しまうが、この実施の形態によれば、消去ブロックサイ
ズを大きくすることなく、ＮＡＮＤセルのメモリセル数
を多くすることができる。これにより高耐圧トランジス
タの配置が容易になる。また、ＥＥＰＲＯＭ容量が増大
した場合にも消去ブロックサイズの変更をしたくないと
いう要請にも、応えることが可能となる。
ＡＮＤセルブロック内をブロック分離選択トランジスタ
により二つのメモリセルユニットに分けて、一つのメモ
リセルユニットを消去単位とするデータ書き換えを可能
としている。これにより次のような効果が得られる。即
ち、現在より微細なデザイン・ルールでＮＡＮＤ型ＥＥ
ＰＲＯＭを作った場合に、メモリセルアレイを駆動する
高耐圧トランジスタを配置するためには一つのＮＡＮＤ
セル内のメモリセル数をより多くすることが必要にな
る。従来の方式では、ＮＡＮＤセルブロックがそのまま
消去ブロックサイズであるから、ＮＡＮＤセルのメモリ
セル数が増えると、消去ブロックサイズも大きくなって
しまうが、この実施の形態によれば、消去ブロックサイ
ズを大きくすることなく、ＮＡＮＤセルのメモリセル数
を多くすることができる。これにより高耐圧トランジス
タの配置が容易になる。また、ＥＥＰＲＯＭ容量が増大
した場合にも消去ブロックサイズの変更をしたくないと
いう要請にも、応えることが可能となる。
【００６５】また、データ消去後の書き込み動作時、メ
モリセルユニットの間に挿入されたブロック分離選択ト
ランジスタと非選択ブロック（メモリセルユニット）の
ワード線には、パス電圧Ｖｐａｓｓより低い読み出し電
圧Ｖｒｅａｄを与えた状態で非選択ブロックのチャネル
領域が選択ブロックのチャネル領域と分離されるように
している。従って、従来の構成でＮＡＮＤセルブロック
内に消去単位を設定して繰り返しデータ書き換えを行っ
た場合のように、非選択ブロックのワード線にパス電圧
Ｖｐａｓｓが与えられることがなく、ストレスが低減さ
れ、信頼性が向上する。
モリセルユニットの間に挿入されたブロック分離選択ト
ランジスタと非選択ブロック（メモリセルユニット）の
ワード線には、パス電圧Ｖｐａｓｓより低い読み出し電
圧Ｖｒｅａｄを与えた状態で非選択ブロックのチャネル
領域が選択ブロックのチャネル領域と分離されるように
している。従って、従来の構成でＮＡＮＤセルブロック
内に消去単位を設定して繰り返しデータ書き換えを行っ
た場合のように、非選択ブロックのワード線にパス電圧
Ｖｐａｓｓが与えられることがなく、ストレスが低減さ
れ、信頼性が向上する。
【００６６】第１の実施の形態では、一つのブロック分
離選択トランジスタＳＴを挿入することにより、ＮＡＮ
Ｄセルブロックを二つのメモリユニットに分割したが、
一般的には、２n −１（ｎ：正の整数）個のブロック分
離選択トランジスタを挿入することにより、２n 個のメ
モリセルユニットに分割することができる。またこの場
合、各メモリセルユニットが２m （ｍ：正の整数）個ず
つ同数のメモリセルを含むようにすることもできるし、
或いは各メモリセルユニットのメモリセル数２ m が異な
るように設定することもできる。
離選択トランジスタＳＴを挿入することにより、ＮＡＮ
Ｄセルブロックを二つのメモリユニットに分割したが、
一般的には、２n −１（ｎ：正の整数）個のブロック分
離選択トランジスタを挿入することにより、２n 個のメ
モリセルユニットに分割することができる。またこの場
合、各メモリセルユニットが２m （ｍ：正の整数）個ず
つ同数のメモリセルを含むようにすることもできるし、
或いは各メモリセルユニットのメモリセル数２ m が異な
るように設定することもできる。
【００６７】第２の実施の形態 図１１は、３２個のメモリセルトランジスタからなる１
ＮＡＮＤストリングを４個のメモリセルユニットＭＵ０
〜ＭＵ３に分割した第２の実施の形態の構成を示してい
る。４個のメモリセルユニットＭＵ０〜ＭＵ３はそれぞ
れビット線ＢＬ側の選択トランジスタＳＳＴ、ブロック
分離選択トランジスタＳＴ０〜ＳＴ２、および、ソース
線ＳＬ側の選択トランジスタＧＳＴを介してビット線Ｂ
Ｌとソース線ＳＬとの間に直列接続されている。各メモ
リセルユニットは、等しく８個のメモリセルトランジス
タを含む。
ＮＡＮＤストリングを４個のメモリセルユニットＭＵ０
〜ＭＵ３に分割した第２の実施の形態の構成を示してい
る。４個のメモリセルユニットＭＵ０〜ＭＵ３はそれぞ
れビット線ＢＬ側の選択トランジスタＳＳＴ、ブロック
分離選択トランジスタＳＴ０〜ＳＴ２、および、ソース
線ＳＬ側の選択トランジスタＧＳＴを介してビット線Ｂ
Ｌとソース線ＳＬとの間に直列接続されている。各メモ
リセルユニットは、等しく８個のメモリセルトランジス
タを含む。
【００６８】図１２は、この実施の形態において、メモ
リセルユニットＭＵ２が選択されて消去される場合のバ
イアス状態を示している。このとき選択ブロック（即ち
メモリセルユニットＭＵ２）内のワード線ＷＬ１６ＷＬ
２３には電位Ｖｓｓが与えられ、その他の非選択ワード
線及び選択ゲート線はフローティングとして、Ｐウェル
に消去電圧Ｖｅｒａが与えられる。これにより、第１の
実施の形態と同様に、選択ブロックの一括消去がなされ
る。
リセルユニットＭＵ２が選択されて消去される場合のバ
イアス状態を示している。このとき選択ブロック（即ち
メモリセルユニットＭＵ２）内のワード線ＷＬ１６ＷＬ
２３には電位Ｖｓｓが与えられ、その他の非選択ワード
線及び選択ゲート線はフローティングとして、Ｐウェル
に消去電圧Ｖｅｒａが与えられる。これにより、第１の
実施の形態と同様に、選択ブロックの一括消去がなされ
る。
【００６９】図１３はこの実施の形態において、ワード
線ＷＬ１９に関してデータ書き込みを行う場合のバイア
ス状態を示している。この場合も選択ＮＡＮＤセル内の
非選択ブロックであるメモリセルユニットＭＵ０，ＭＵ
１，ＭＵ３のワード線の電位は全て読み出し電圧Ｖｒｅ
ａｄとする。選択されたメモリセルユニットＭＵ２で
は、選択ワード線ＷＬ１９に書き込み電圧Ｖｐｇｍが、
その他の非選択ワード線にはパス電圧Ｖｐａｓｓが与え
られる。これにより、ワード線ＷＬ１９に沿って、ビッ
ト線ＢＬに与えられたデータ電位に応じて、書き込み及
び書き込み禁止のバイアス状態が得られる。
線ＷＬ１９に関してデータ書き込みを行う場合のバイア
ス状態を示している。この場合も選択ＮＡＮＤセル内の
非選択ブロックであるメモリセルユニットＭＵ０，ＭＵ
１，ＭＵ３のワード線の電位は全て読み出し電圧Ｖｒｅ
ａｄとする。選択されたメモリセルユニットＭＵ２で
は、選択ワード線ＷＬ１９に書き込み電圧Ｖｐｇｍが、
その他の非選択ワード線にはパス電圧Ｖｐａｓｓが与え
られる。これにより、ワード線ＷＬ１９に沿って、ビッ
ト線ＢＬに与えられたデータ電位に応じて、書き込み及
び書き込み禁止のバイアス状態が得られる。
【００７０】この実施の形態によっても、消去ブロック
サイズを大きくすることなく、ＮＡＮＤセルのメモリセ
ル数を多くすることができ、これにより高耐圧トランジ
スタの配置が容易になる。また、ＥＥＰＲＯＭ容量が増
大した場合にも消去ブロックサイズの変更をしたくない
という要請にも、応えることが可能となる。
サイズを大きくすることなく、ＮＡＮＤセルのメモリセ
ル数を多くすることができ、これにより高耐圧トランジ
スタの配置が容易になる。また、ＥＥＰＲＯＭ容量が増
大した場合にも消去ブロックサイズの変更をしたくない
という要請にも、応えることが可能となる。
【００７１】また、データ消去後の書き込み動作時、メ
モリセルユニットの間に挿入されたブロック分離選択ト
ランジスタと非選択ブロック（メモリセルユニット）の
ワード線には、パス電圧Ｖｐａｓｓより低い読み出し電
圧Ｖｒｅａｄを与えた状態で非選択ブロックのチャネル
領域が選択ブロックのチャネル領域と分離されるように
している。従って、非選択ブロックのワード線にパス電
圧Ｖｐａｓｓが与えられることがなく、ストレスが低減
され、信頼性が向上する。
モリセルユニットの間に挿入されたブロック分離選択ト
ランジスタと非選択ブロック（メモリセルユニット）の
ワード線には、パス電圧Ｖｐａｓｓより低い読み出し電
圧Ｖｒｅａｄを与えた状態で非選択ブロックのチャネル
領域が選択ブロックのチャネル領域と分離されるように
している。従って、非選択ブロックのワード線にパス電
圧Ｖｐａｓｓが与えられることがなく、ストレスが低減
され、信頼性が向上する。
【００７２】更にこの実施の形態では、書き込み動作に
おいて、選択されたメモリセルユニットＭＵ２の書き込
み禁止のチャネル領域のリーク電流を低減化させるた
め、ソース線ＳＬの電位はＶｃｃにしている。これによ
り、メモリセルユニットＭＵ３のチャネル領域はＶｃｃ
−Ｖｔｈまで充電される。この様にすると、ブロック分
離選択トランジスタＳＴ２にバックバイアス効果が働
き、リーク電流が低減される。同時にブロック分離選択
トランジスタＳＴ２に加わるドレイン・ソース間電圧も
低減化でき、トランジスタＳＴ２のパンチスルーも抑え
られる。
おいて、選択されたメモリセルユニットＭＵ２の書き込
み禁止のチャネル領域のリーク電流を低減化させるた
め、ソース線ＳＬの電位はＶｃｃにしている。これによ
り、メモリセルユニットＭＵ３のチャネル領域はＶｃｃ
−Ｖｔｈまで充電される。この様にすると、ブロック分
離選択トランジスタＳＴ２にバックバイアス効果が働
き、リーク電流が低減される。同時にブロック分離選択
トランジスタＳＴ２に加わるドレイン・ソース間電圧も
低減化でき、トランジスタＳＴ２のパンチスルーも抑え
られる。
【００７３】第３の実施の形態 図１４は、メモリセルユニット内のメモリセルトランジ
スタの個数を変えた第３の実施の形態の構成を示す図で
ある。この実施の形態では、メモリセルユニットＭＵ０
とＭＵ１はそれぞれ２個直列接続されたメモリセルトラ
ンジスタから構成され、ＭＵ２は４個、ＭＵ３は８個の
メモリセルトランジスタで構成されている。
スタの個数を変えた第３の実施の形態の構成を示す図で
ある。この実施の形態では、メモリセルユニットＭＵ０
とＭＵ１はそれぞれ２個直列接続されたメモリセルトラ
ンジスタから構成され、ＭＵ２は４個、ＭＵ３は８個の
メモリセルトランジスタで構成されている。
【００７４】この実施の形態によっても、消去ブロック
サイズを大きくすることなく、ＮＡＮＤセルのメモリセ
ル数を多くすることができ、その結果高耐圧トランジス
タの配置が容易になる。また、ＥＥＰＲＯＭ容量が増大
した場合にも消去ブロックサイズの変更をしたくないと
いう要請にも、応えることが可能となる。
サイズを大きくすることなく、ＮＡＮＤセルのメモリセ
ル数を多くすることができ、その結果高耐圧トランジス
タの配置が容易になる。また、ＥＥＰＲＯＭ容量が増大
した場合にも消去ブロックサイズの変更をしたくないと
いう要請にも、応えることが可能となる。
【００７５】また、データ消去後の書き込み動作時、メ
モリセルユニットの間に挿入されたブロック分離選択ト
ランジスタと非選択ブロック（メモリセルユニット）の
ワード線には、パス電圧Ｖｐａｓｓより低い読み出し電
圧Ｖｒｅａｄを与えた状態で非選択ブロックのチャネル
領域が選択ブロックのチャネル領域と分離されるように
している。従って、非選択ブロックのワード線にパス電
圧Ｖｐａｓｓが与えられることがなく、ストレスが低減
され、信頼性が向上する。
モリセルユニットの間に挿入されたブロック分離選択ト
ランジスタと非選択ブロック（メモリセルユニット）の
ワード線には、パス電圧Ｖｐａｓｓより低い読み出し電
圧Ｖｒｅａｄを与えた状態で非選択ブロックのチャネル
領域が選択ブロックのチャネル領域と分離されるように
している。従って、非選択ブロックのワード線にパス電
圧Ｖｐａｓｓが与えられることがなく、ストレスが低減
され、信頼性が向上する。
【００７６】更にこの実施の形態におけるようにメモリ
セル数の異なる複数種のメモリセルユニットを設ける
と、データ書き換えのサイズを適宜選択することができ
る。従って、多様な用途に好適である。
セル数の異なる複数種のメモリセルユニットを設ける
と、データ書き換えのサイズを適宜選択することができ
る。従って、多様な用途に好適である。
【００７７】第４の実施の形態 図１５は更に、各メモリセルユニットをメモリセルトラ
ンジスタ１個により構成し、ブロック分離選択トランジ
スタとメモリセルトランジスタとを交互に直列接続した
第４の実施の形態の構成を示す図である。
ンジスタ１個により構成し、ブロック分離選択トランジ
スタとメモリセルトランジスタとを交互に直列接続した
第４の実施の形態の構成を示す図である。
【００７８】この実施の形態によっても、消去ブロック
サイズを大きくすることなく、ＮＡＮＤセルのメモリセ
ル数を多くすることができ、その結果高耐圧トランジス
タの配置が容易になる。また、ＥＥＰＲＯＭ容量が増大
した場合にも消去ブロックサイズの変更をしたくないと
いう要請にも、応えることが可能となる。
サイズを大きくすることなく、ＮＡＮＤセルのメモリセ
ル数を多くすることができ、その結果高耐圧トランジス
タの配置が容易になる。また、ＥＥＰＲＯＭ容量が増大
した場合にも消去ブロックサイズの変更をしたくないと
いう要請にも、応えることが可能となる。
【００７９】また、データ消去後の書き込み動作時、ブ
ロック分離選択トランジスタと非選択ブロック（メモリ
セルユニット）のワード線に、パス電圧Ｖｐａｓｓより
低い読み出し電圧Ｖｒｅａｄを与えた状態で非選択ブロ
ックのチャネル領域が選択ブロックのチャネル領域と分
離されるようにすることで、ＮＡＮＤセルブロック内に
消去単位を設定して繰り返しデータ書き換えを行った場
合のストレスが低減され、信頼性が向上する。
ロック分離選択トランジスタと非選択ブロック（メモリ
セルユニット）のワード線に、パス電圧Ｖｐａｓｓより
低い読み出し電圧Ｖｒｅａｄを与えた状態で非選択ブロ
ックのチャネル領域が選択ブロックのチャネル領域と分
離されるようにすることで、ＮＡＮＤセルブロック内に
消去単位を設定して繰り返しデータ書き換えを行った場
合のストレスが低減され、信頼性が向上する。
【００８０】更にこの実施の形態の場合、消去ブロック
サイズが書き込みページのサイズと同じになるため、ペ
ージ単位でのデータ書き換えが可能となる。
サイズが書き込みページのサイズと同じになるため、ペ
ージ単位でのデータ書き換えが可能となる。
【００８１】第５の実施の形態 図１６は、第１の実施の形態のメモリセルアレイ構成の
場合に、ロウデコーダのなかのメモリセルユニットＭＵ
０に対するワード線駆動回路ＤＲＶ０と、メモリセルユ
ニットＭＵ１に対するワード線駆動回路ＤＲＶ１とを、
メモリセルアレイのワード線方向の両端部に振り分けて
配置した第５の実施の形態の構成を示す図である。メモ
リセルユニット数が４個以上と多い場合には、同様の手
法で、隣接する二つのメモリセルユニットでそれらのワ
ード線駆動回路を左右に振り分けるようにして、メモリ
セルアレイの両側にワード線駆動回路を配置する。
場合に、ロウデコーダのなかのメモリセルユニットＭＵ
０に対するワード線駆動回路ＤＲＶ０と、メモリセルユ
ニットＭＵ１に対するワード線駆動回路ＤＲＶ１とを、
メモリセルアレイのワード線方向の両端部に振り分けて
配置した第５の実施の形態の構成を示す図である。メモ
リセルユニット数が４個以上と多い場合には、同様の手
法で、隣接する二つのメモリセルユニットでそれらのワ
ード線駆動回路を左右に振り分けるようにして、メモリ
セルアレイの両側にワード線駆動回路を配置する。
【００８２】ＮＡＮＤセルブロック毎にワード線駆動回
路を左右に振り分ける手法は、既に特願平６−１９８８
４０号明細書（平成６年８月２３日出願）や、米国特許
第５，５１７，４５７号明細書、米国特許第５，６１
５，１６３号明細書等に開示されている。この発明で
は、ＮＡＮＤストリング内をメモリセルユニットとして
ブロック化しているから、そのブロック毎に、図示のよ
うにワード線駆動回路を振り分けて配置することによ
り、ＮＡＮＤストリング毎にワード線駆動回路を振り分
けた場合に比べて、レイアウト上のフレキシビリティが
より向上し、コンパクトな設計が可能となる。特にデザ
イン・ルールが小さくなり、一つのメモリセルユニット
の幅内にワード線駆動回路の高耐圧トランジスタを配置
できない場合に、有効である。
路を左右に振り分ける手法は、既に特願平６−１９８８
４０号明細書（平成６年８月２３日出願）や、米国特許
第５，５１７，４５７号明細書、米国特許第５，６１
５，１６３号明細書等に開示されている。この発明で
は、ＮＡＮＤストリング内をメモリセルユニットとして
ブロック化しているから、そのブロック毎に、図示のよ
うにワード線駆動回路を振り分けて配置することによ
り、ＮＡＮＤストリング毎にワード線駆動回路を振り分
けた場合に比べて、レイアウト上のフレキシビリティが
より向上し、コンパクトな設計が可能となる。特にデザ
イン・ルールが小さくなり、一つのメモリセルユニット
の幅内にワード線駆動回路の高耐圧トランジスタを配置
できない場合に、有効である。
【００８３】第６の実施の形態 図１７は更に、メモリセルユニットの２個ずつについ
て、ワード線駆動回路ＤＲＶ０，ＤＲＶ１を左右に振り
分け配置した第６の実施の形態の構成を示す図である。
図１６に示す第５の実施の形態の場合に比べて更にデザ
イン・ルールが小さくなり、二つのメモリセルユニット
の範囲内に高耐圧トランジスタを配置できない場合に
は、この様なワード線駆動回路の配置とすればよい。
て、ワード線駆動回路ＤＲＶ０，ＤＲＶ１を左右に振り
分け配置した第６の実施の形態の構成を示す図である。
図１６に示す第５の実施の形態の場合に比べて更にデザ
イン・ルールが小さくなり、二つのメモリセルユニット
の範囲内に高耐圧トランジスタを配置できない場合に
は、この様なワード線駆動回路の配置とすればよい。
【００８４】本発明の更に他の実施の形態を説明する前
に、図１５に示す第４の実施の形態において、ブロック
分離選択トランジスタＳＴ０〜ＳＴ６をメモリセルＭＣ
０〜ＭＣ７と同様な構造にした場合の例を考え、そのレ
イアウトを図２０に示し、この図２０のＡ−Ａ′断面を
図２１に示す。
に、図１５に示す第４の実施の形態において、ブロック
分離選択トランジスタＳＴ０〜ＳＴ６をメモリセルＭＣ
０〜ＭＣ７と同様な構造にした場合の例を考え、そのレ
イアウトを図２０に示し、この図２０のＡ−Ａ′断面を
図２１に示す。
【００８５】この場合のメモリセルサイズのブロック分
離選択トランジスタ間のメモリセル数依存性を図２２に
示す。ここでＦはFeature size、すなわちデザイン・ル
ールを示してい。また、この例においては、メモリサイ
ズは１つのメモリセルユニットが１６個のメモリセルで
構成されている場合を示している。
離選択トランジスタ間のメモリセル数依存性を図２２に
示す。ここでＦはFeature size、すなわちデザイン・ル
ールを示してい。また、この例においては、メモリサイ
ズは１つのメモリセルユニットが１６個のメモリセルで
構成されている場合を示している。
【００８６】この例においては、ブロック分離選択トラ
ンジスタを利用して、ブロック分割することにより、従
来のＮＡＮＤセルのストリングにおいて、選択トランジ
スタ間のメモリセル数を少なくしていく場合に比べて、
はるかに小さな面積のメモリセルが実現できる。例え
ば、選択トランジスタ若しくはブロック分離選択トラン
ジスタ間のメモリセル数を１個の場合、従来のＮＡＮＤ
セルのストリングの約半分のセルサイズが実現できる。
ンジスタを利用して、ブロック分割することにより、従
来のＮＡＮＤセルのストリングにおいて、選択トランジ
スタ間のメモリセル数を少なくしていく場合に比べて、
はるかに小さな面積のメモリセルが実現できる。例え
ば、選択トランジスタ若しくはブロック分離選択トラン
ジスタ間のメモリセル数を１個の場合、従来のＮＡＮＤ
セルのストリングの約半分のセルサイズが実現できる。
【００８７】しかし、選択トランジスタ間のメモリセル
数が１６個の場合のセルサイズを１００とすると、ブロ
ック分離選択トランジスタ間のメモリセル数が１個とな
ると、セルサイズが２１９と約２倍に増大してしまう
（図２２参照）。
数が１６個の場合のセルサイズを１００とすると、ブロ
ック分離選択トランジスタ間のメモリセル数が１個とな
ると、セルサイズが２１９と約２倍に増大してしまう
（図２２参照）。
【００８８】図２３（ａ），（ｂ），（ｃ）を用いてこ
の理由を説明する。従来型でしかも選択トランジスタ間
のメモリセル数が多い場合、メモリセル１個のサイズは
素子分離にＳＴＩ（Shallow Trench Isolation）を用い
ると、ビット線ピッチ２Ｆ×ワード線ピッチ２Ｆ＝４Ｆ
2 のセルサイズがほぼ実現できる（図２３（ａ）参
照）。しかし、本発明のＮＡＮＤストリングはビット線
ピッチ２Ｆ×ワード線ピッチ４Ｆ＝８Ｆ2 にほぼ等しく
なってしまう（図２３（ｂ）参照）。これは、図２３
（ｃ）で示しＡＮＤ型ＥＥＰＲＯＭのビット線ピッチ４
Ｆ×ワード線ピッチ２Ｆ＝８Ｆ2 とほぼ同じメモリサイ
ズとなる。なおこのＡＮＤ型ＥＥＰＲＯＭの断面図を図
２４に示す。
の理由を説明する。従来型でしかも選択トランジスタ間
のメモリセル数が多い場合、メモリセル１個のサイズは
素子分離にＳＴＩ（Shallow Trench Isolation）を用い
ると、ビット線ピッチ２Ｆ×ワード線ピッチ２Ｆ＝４Ｆ
2 のセルサイズがほぼ実現できる（図２３（ａ）参
照）。しかし、本発明のＮＡＮＤストリングはビット線
ピッチ２Ｆ×ワード線ピッチ４Ｆ＝８Ｆ2 にほぼ等しく
なってしまう（図２３（ｂ）参照）。これは、図２３
（ｃ）で示しＡＮＤ型ＥＥＰＲＯＭのビット線ピッチ４
Ｆ×ワード線ピッチ２Ｆ＝８Ｆ2 とほぼ同じメモリサイ
ズとなる。なおこのＡＮＤ型ＥＥＰＲＯＭの断面図を図
２４に示す。
【００８９】そこで、ブロック分離選択トランジスタ間
のメモリセル数を減らしてもメモリセルサイズが増加し
ない例を本発明の第７および第８実施の形態として以下
に説明する。
のメモリセル数を減らしてもメモリセルサイズが増加し
ない例を本発明の第７および第８実施の形態として以下
に説明する。
【００９０】第７の実施の形態 この第７の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭは、図
１１に示す第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭ
において、読み出し、消去、書き込みを図２５、図２
６、図２７に示すように制御するようにした構成となっ
ている。読み出し、書き込みに関しては、ワード線ＷＬ
１９が選択された場合を考える。基本的な特徴は、常に
ブロック分離選択トランジスタのゲート電圧はそれぞれ
の場合、等しい電圧に制御することである。
１１に示す第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭ
において、読み出し、消去、書き込みを図２５、図２
６、図２７に示すように制御するようにした構成となっ
ている。読み出し、書き込みに関しては、ワード線ＷＬ
１９が選択された場合を考える。基本的な特徴は、常に
ブロック分離選択トランジスタのゲート電圧はそれぞれ
の場合、等しい電圧に制御することである。
【００９１】すなわち、読み出し時は、選択ゲート線Ｓ
ＴＬ０，ＳＴＬ１，ＳＴＬ２は全て、電圧Ｖｒｅａｄに
する（図２５参照）。
ＴＬ０，ＳＴＬ１，ＳＴＬ２は全て、電圧Ｖｒｅａｄに
する（図２５参照）。
【００９２】また、消去時は選択ゲート線ＳＴＬ０，Ｓ
ＴＬ１，ＳＴＬ２は全てα×Ｖｅｒａフローティングに
する（図２５）。さらに、書き込み時は選択ゲート線Ｓ
ＴＬ０，ＳＴＬ１，ＳＴＬ２は全て電圧Ｖｒｅａｄと
し、選択ゲート線ＧＳＬをＶｓｓとする。選択ゲート線
ＳＴＬ２がＶｒｅａｄでも、非選択ブロックのワード線
ＷＬ２４〜ＷＬ３１がＶｒｅａｄとなるため、書き込み
禁止のＮＡＮＤストリング内のブロック分離選択トラン
ジスタＳＴ２はカットオフする。
ＴＬ１，ＳＴＬ２は全てα×Ｖｅｒａフローティングに
する（図２５）。さらに、書き込み時は選択ゲート線Ｓ
ＴＬ０，ＳＴＬ１，ＳＴＬ２は全て電圧Ｖｒｅａｄと
し、選択ゲート線ＧＳＬをＶｓｓとする。選択ゲート線
ＳＴＬ２がＶｒｅａｄでも、非選択ブロックのワード線
ＷＬ２４〜ＷＬ３１がＶｒｅａｄとなるため、書き込み
禁止のＮＡＮＤストリング内のブロック分離選択トラン
ジスタＳＴ２はカットオフする。
【００９３】したがって、この第７の実施の形態のＮＡ
ＮＤ型ＥＥＰＲＯＭは、図２８に示すように、ブロック
分離選択ゲート線ＳＴＬを共通にできる。
ＮＤ型ＥＥＰＲＯＭは、図２８に示すように、ブロック
分離選択ゲート線ＳＴＬを共通にできる。
【００９４】第８の実施の形態 本発明の第８の実施の形態は、図１５に示す第４の実施
の形態において、読み出し、消去、書き込みの電圧条件
を図２９、図３０、図３１に示すように構成したもので
ある。読み出し、書き込みに関しては、ワード線ＷＬ３
が選択された場合を示している。
の形態において、読み出し、消去、書き込みの電圧条件
を図２９、図３０、図３１に示すように構成したもので
ある。読み出し、書き込みに関しては、ワード線ＷＬ３
が選択された場合を示している。
【００９５】したがって、第７の実施と同様に、この第
８の実施の形態の構成も図３２に示すようにブロック分
離選択ゲート線ＳＴＬを共通にできる。また、ビット線
側の選択ゲートＳＳＬも共通にした場合、第７の実施の
形態、第８の実施の形態は各々図３３、図３４に示すよ
うに構成しても有効である。ただし、セルソース線側の
選択ゲートＧＳＬは、書き込み時にＶｓｓにする必要が
あり、これは、共通化できない。
８の実施の形態の構成も図３２に示すようにブロック分
離選択ゲート線ＳＴＬを共通にできる。また、ビット線
側の選択ゲートＳＳＬも共通にした場合、第７の実施の
形態、第８の実施の形態は各々図３３、図３４に示すよ
うに構成しても有効である。ただし、セルソース線側の
選択ゲートＧＳＬは、書き込み時にＶｓｓにする必要が
あり、これは、共通化できない。
【００９６】なお第７および第８の実施の形態において
は、ブロック分選択ゲート線を全て共通にしたが、少な
くとも２つのブロック分離選択ゲート線を共通に接続し
ても良い。
は、ブロック分選択ゲート線を全て共通にしたが、少な
くとも２つのブロック分離選択ゲート線を共通に接続し
ても良い。
【００９７】次に本発明のＮＡＮＤ型ＥＥＰＲＯＭの製
造方法およびプロセスの構成を説明する。ブースタプレ
ート技術が最近提案されているが、これと同様なプロセ
スを本発明の製造方法に利用すれば良い。
造方法およびプロセスの構成を説明する。ブースタプレ
ート技術が最近提案されているが、これと同様なプロセ
スを本発明の製造方法に利用すれば良い。
【００９８】まず、提案されたブースタプレートなる導
電体を用いて非書き込みＮＡＮＤ列のチャネル電位を高
くし、かつ、書き込み／消去／読み出しの電圧を低下さ
せるＮＡＮＤ型ＥＥＰＲＯＭについて説明する。
電体を用いて非書き込みＮＡＮＤ列のチャネル電位を高
くし、かつ、書き込み／消去／読み出しの電圧を低下さ
せるＮＡＮＤ型ＥＥＰＲＯＭについて説明する。
【００９９】このＮＡＮＤ型ＥＥＰＲＯＭについては文
献（J.D.Choi et al., "A Novel Booster Plate Techno
logy in High Density NAND Flash Memories for Volta
ge Scaling-Down and Zero Program Disturbance," in
Symp. VLSI Technology Dig.Tech. Papers, June 1996,
pp.238-239）に記載されている。
献（J.D.Choi et al., "A Novel Booster Plate Techno
logy in High Density NAND Flash Memories for Volta
ge Scaling-Down and Zero Program Disturbance," in
Symp. VLSI Technology Dig.Tech. Papers, June 1996,
pp.238-239）に記載されている。
【０１００】図３５は、ブースタプレートを有するＮＡ
ＮＤ型ＥＥＰＲＯＭの構成を示す斜視図であり、このＮ
ＡＮＤ型ＥＥＰＲＯＭは次のように構成されている。図
３５に示すように、基板７０はゲート絶縁膜７１を介し
て浮遊ゲート７２が形成され、この浮遊ゲート７２上に
ＯＮＯ膜７３を介して制御ゲート７４が形成されてい
る。そして、さらに前記制御ゲート７４上にはプレート
酸化膜７５を介してブースタプレート７６が形成されて
いる。
ＮＤ型ＥＥＰＲＯＭの構成を示す斜視図であり、このＮ
ＡＮＤ型ＥＥＰＲＯＭは次のように構成されている。図
３５に示すように、基板７０はゲート絶縁膜７１を介し
て浮遊ゲート７２が形成され、この浮遊ゲート７２上に
ＯＮＯ膜７３を介して制御ゲート７４が形成されてい
る。そして、さらに前記制御ゲート７４上にはプレート
酸化膜７５を介してブースタプレート７６が形成されて
いる。
【０１０１】すなわち、上記文献のＮＡＮＤ型ＥＥＰＲ
ＯＭは、従来のＮＡＮＤ型ＥＥＰＲＯＭを作製した後
に、プレート酸化膜７５であるＣＶＤ酸化膜（Ｓｉ
Ｏ2 ）とタングステン・ポリサイド（ｐｏｌｙ−Ｓｉと
ＷＳｉX ）を堆積し、その後、ポリサイド層をパターニ
ングし、各ブロックの全メモリセル・トランジスタを覆
うブースタプレート７６を形成したものである。
ＯＭは、従来のＮＡＮＤ型ＥＥＰＲＯＭを作製した後
に、プレート酸化膜７５であるＣＶＤ酸化膜（Ｓｉ
Ｏ2 ）とタングステン・ポリサイド（ｐｏｌｙ−Ｓｉと
ＷＳｉX ）を堆積し、その後、ポリサイド層をパターニ
ングし、各ブロックの全メモリセル・トランジスタを覆
うブースタプレート７６を形成したものである。
【０１０２】メモリセルの動作は、基本的には従来のＮ
ＡＮＤ型ＥＥＰＲＯＭとほぼ同様であるが、ブースタプ
レート７６には、書き込み時に書き込み電圧が、また消
去時に０Ｖがそれぞれ印加される。
ＡＮＤ型ＥＥＰＲＯＭとほぼ同様であるが、ブースタプ
レート７６には、書き込み時に書き込み電圧が、また消
去時に０Ｖがそれぞれ印加される。
【０１０３】ところで、前記ブースタプレートには２つ
の利点がある。一つは、書き込みの際の容量カップリン
グγが大きくなることである。ブースタプレートがない
従来のＮＡＮＤ型ＥＥＰＲＯＭにおいて、容量カップリ
ングγは、 γ＝Ｃｃｆ／（Ｃｆｓ＋Ｃｃｆ） と表わされる。ここで、Ｃｃｆは制御ゲート（ワード
線）７４と浮遊ゲート７２間の容量であり、Ｃｆｓは浮
遊ゲート７２と基板７０間の容量である。一方、ブース
タプレート７６を付加した場合の容量カップリング比γ
ｂは、 γｂ＝（Ｃｃｆ＋Ｃｂｆ）／（Ｃｆｓ＋Ｃｃｆ＋Ｃｂ
ｆ） と表わされ、従来のブースタプレートがない場合のγよ
りも大きくなる。したがって、書き込み時の書き込み電
圧を低下できる。ここで、Ｃｂｆはブースタプレート７
６と浮遊ゲート７２間の容量である。
の利点がある。一つは、書き込みの際の容量カップリン
グγが大きくなることである。ブースタプレートがない
従来のＮＡＮＤ型ＥＥＰＲＯＭにおいて、容量カップリ
ングγは、 γ＝Ｃｃｆ／（Ｃｆｓ＋Ｃｃｆ） と表わされる。ここで、Ｃｃｆは制御ゲート（ワード
線）７４と浮遊ゲート７２間の容量であり、Ｃｆｓは浮
遊ゲート７２と基板７０間の容量である。一方、ブース
タプレート７６を付加した場合の容量カップリング比γ
ｂは、 γｂ＝（Ｃｃｆ＋Ｃｂｆ）／（Ｃｆｓ＋Ｃｃｆ＋Ｃｂ
ｆ） と表わされ、従来のブースタプレートがない場合のγよ
りも大きくなる。したがって、書き込み時の書き込み電
圧を低下できる。ここで、Ｃｂｆはブースタプレート７
６と浮遊ゲート７２間の容量である。
【０１０４】また、消去時の容量カップリング比は、
（１−γｂ）で表わされるため、基板７０と浮遊ゲート
７２間の電位差を大きくでき、従来よりも高速な消去、
あるいは、消去電圧を低下することが可能となる。ま
た、γｂが大きくなることによって、読み出し時におけ
るパス・トランジスタへの印加電圧も低下できる。
（１−γｂ）で表わされるため、基板７０と浮遊ゲート
７２間の電位差を大きくでき、従来よりも高速な消去、
あるいは、消去電圧を低下することが可能となる。ま
た、γｂが大きくなることによって、読み出し時におけ
るパス・トランジスタへの印加電圧も低下できる。
【０１０５】もう一つの利点は、制御ゲート（ワード
線）７４とチャネル間の容量カップリング比が大きくな
ることである。ブースタプレート７６がある場合の容量
カップリング比Ｂｂは、 Ｂｂ＝（Ｃｏｘ＋Ｃｂｏｏｔ）／（Ｃｏｘ＋Ｃｂｏｏｔ
＋Ｃｊ） と表わされる。ここで、Ｃｏｘは制御ゲート（ワード
線）７４とチャネルとの間のゲート容量の総和、Ｃｂｏ
ｏｔはブースタプレート７６とチャネルとの間のゲート
容量の総和、Ｃｊはセルトランジスタのソースおよびド
レインの接合容量の総和である。したがって、書き込み
時にパス・トランジスタの電圧を過度に高めなくても、
書き込み禁止のＮＡＮＤ列のチャネル電位を高くするこ
とができ、誤書き込みに対するマージンが向上できる。
線）７４とチャネル間の容量カップリング比が大きくな
ることである。ブースタプレート７６がある場合の容量
カップリング比Ｂｂは、 Ｂｂ＝（Ｃｏｘ＋Ｃｂｏｏｔ）／（Ｃｏｘ＋Ｃｂｏｏｔ
＋Ｃｊ） と表わされる。ここで、Ｃｏｘは制御ゲート（ワード
線）７４とチャネルとの間のゲート容量の総和、Ｃｂｏ
ｏｔはブースタプレート７６とチャネルとの間のゲート
容量の総和、Ｃｊはセルトランジスタのソースおよびド
レインの接合容量の総和である。したがって、書き込み
時にパス・トランジスタの電圧を過度に高めなくても、
書き込み禁止のＮＡＮＤ列のチャネル電位を高くするこ
とができ、誤書き込みに対するマージンが向上できる。
【０１０６】このブースタプレートをブロック分離選択
ゲート線に利用すれば良い。
ゲート線に利用すれば良い。
【０１０７】次に本発明のＮＡＮＤ型ＥＥＰＲＯＭの製
造方法について説明する。図３６〜図５０は、本発明の
ＮＡＮＤ型ＥＥＰＲＯＭの製造工程を示す図である。図
３６，３９，４２，４５，４８は、本発明のＮＡＮＤ型
ＥＥＰＲＯＭの製造工程における平面図であり、図３
７，４０，４３，４６，４９はそれぞれの製造工程にお
ける平面図中のＸ−Ｘ′に沿った断面図、図３８，４
１，４４，４７，５０はそれぞれの製造工程における平
面図中のＹ−Ｙ′に沿った断面図である。
造方法について説明する。図３６〜図５０は、本発明の
ＮＡＮＤ型ＥＥＰＲＯＭの製造工程を示す図である。図
３６，３９，４２，４５，４８は、本発明のＮＡＮＤ型
ＥＥＰＲＯＭの製造工程における平面図であり、図３
７，４０，４３，４６，４９はそれぞれの製造工程にお
ける平面図中のＸ−Ｘ′に沿った断面図、図３８，４
１，４４，４７，５０はそれぞれの製造工程における平
面図中のＹ−Ｙ′に沿った断面図である。
【０１０８】図３６〜図３８に示すように、ｐ形シリコ
ン基板８１上にメモリセルｎウェル８２を形成し、この
メモリセルｎウェル８２内にメモリセルｐウェル８３を
形成する。このメモリセルｐウェル８３上に、フィール
ド酸化膜（素子分離絶縁膜）８４を形成する。以下に上
記フィールド酸化膜８４で囲まれた領域への、ＮＡＮＤ
セル、ここでは４個のメモリセルトランジスタとそれを
挟む２つの選択ゲートトランジスタからなるＮＡＮＤセ
ルの製造方法を示していく。
ン基板８１上にメモリセルｎウェル８２を形成し、この
メモリセルｎウェル８２内にメモリセルｐウェル８３を
形成する。このメモリセルｐウェル８３上に、フィール
ド酸化膜（素子分離絶縁膜）８４を形成する。以下に上
記フィールド酸化膜８４で囲まれた領域への、ＮＡＮＤ
セル、ここでは４個のメモリセルトランジスタとそれを
挟む２つの選択ゲートトランジスタからなるＮＡＮＤセ
ルの製造方法を示していく。
【０１０９】前記メモリセルｐウェル８３上にフィール
ド酸化膜８４を形成後、図３９〜図４１に示すように、
膜厚が５ｎｍ〜２０ｎｍの熱酸化膜からなる第１のゲー
ト絶縁膜８５を成膜する。さらに、この第１のゲート絶
縁膜８５上に、膜厚が１０００ｎｍ以上の第１の多結晶
シリコン膜あるいはシリサイド膜と多結晶シリコン膜と
の積層膜あるいは金属膜からなるブースタプレート８６
を成膜する。
ド酸化膜８４を形成後、図３９〜図４１に示すように、
膜厚が５ｎｍ〜２０ｎｍの熱酸化膜からなる第１のゲー
ト絶縁膜８５を成膜する。さらに、この第１のゲート絶
縁膜８５上に、膜厚が１０００ｎｍ以上の第１の多結晶
シリコン膜あるいはシリサイド膜と多結晶シリコン膜と
の積層膜あるいは金属膜からなるブースタプレート８６
を成膜する。
【０１１０】続いて、図４０に示すように、マスク材と
するシリコン窒化膜（ＳｉＮ）８７をリソグラフィ法に
より形成し、さらにこのシリコン窒化膜８７の側面に側
壁８８を形成する。そして、このシリコン窒化膜８７お
よび側壁８８をマスクとして、図４３に示すように、前
記第１のゲート絶縁膜８５およびブースタプレート８６
を制御ゲート線方向に沿った線状にエッチング加工す
る。
するシリコン窒化膜（ＳｉＮ）８７をリソグラフィ法に
より形成し、さらにこのシリコン窒化膜８７の側面に側
壁８８を形成する。そして、このシリコン窒化膜８７お
よび側壁８８をマスクとして、図４３に示すように、前
記第１のゲート絶縁膜８５およびブースタプレート８６
を制御ゲート線方向に沿った線状にエッチング加工す
る。
【０１１１】次に、図４２〜図４４に示すように、膜厚
が５ｎｍ〜１０ｎｍの熱酸化膜からなる第２のゲート絶
縁膜８９を成膜する。この第２のゲート絶縁膜８９上
に、膜厚が１０００ｎｍ以上の第２の多結晶シリコン膜
あるいはシリサイド膜と多結晶シリコン膜との積層膜あ
るいは金属膜からなる浮遊ゲート９０を成膜する。さら
に、図４４に示すように、制御ゲート線方向の隣接する
フィールド酸化膜８４上で浮遊ゲート９０間の分離溝９
１を形成する。
が５ｎｍ〜１０ｎｍの熱酸化膜からなる第２のゲート絶
縁膜８９を成膜する。この第２のゲート絶縁膜８９上
に、膜厚が１０００ｎｍ以上の第２の多結晶シリコン膜
あるいはシリサイド膜と多結晶シリコン膜との積層膜あ
るいは金属膜からなる浮遊ゲート９０を成膜する。さら
に、図４４に示すように、制御ゲート線方向の隣接する
フィールド酸化膜８４上で浮遊ゲート９０間の分離溝９
１を形成する。
【０１１２】その後、前記浮遊ゲート９０上に、膜厚が
１５ｎｍ〜４０ｎｍの第３のゲート絶縁膜９２を形成す
る。さらに、この第３のゲート絶縁膜９２上に、膜厚が
１００ｎｍ〜４００ｎｍの第３の多結晶シリコンあるい
はシリサイド膜と多結晶シリコン膜との積層体あるいは
金属からなる膜９３を堆積する。
１５ｎｍ〜４０ｎｍの第３のゲート絶縁膜９２を形成す
る。さらに、この第３のゲート絶縁膜９２上に、膜厚が
１００ｎｍ〜４００ｎｍの第３の多結晶シリコンあるい
はシリサイド膜と多結晶シリコン膜との積層体あるいは
金属からなる膜９３を堆積する。
【０１１３】次に、図４５〜図４７に示すように、上記
膜９３と浮遊ゲート９０を、互いに隣接するブースタプ
レート８６間及びブースタプレート８６の上面の一部上
で残存するように、セルフアラインでエッチング加工す
る。これにより、ワード線（制御ゲート）９３、選択ゲ
ート線９３ａ及び浮遊ゲート９０を形成する。
膜９３と浮遊ゲート９０を、互いに隣接するブースタプ
レート８６間及びブースタプレート８６の上面の一部上
で残存するように、セルフアラインでエッチング加工す
る。これにより、ワード線（制御ゲート）９３、選択ゲ
ート線９３ａ及び浮遊ゲート９０を形成する。
【０１１４】その後、ＮＡＮＤセルのドレイン部とソー
ス部に、イオン注入によりＮ+ 層１８４を、セルフアラ
インで形成する。この際、ＮＡＮＤセルのメモリセルト
ランジスタ間のドレイン／ソース領域はブースタプレー
ト８６で覆われているため、Ｎ+ 層が形成されない。
ス部に、イオン注入によりＮ+ 層１８４を、セルフアラ
インで形成する。この際、ＮＡＮＤセルのメモリセルト
ランジスタ間のドレイン／ソース領域はブースタプレー
ト８６で覆われているため、Ｎ+ 層が形成されない。
【０１１５】次に、図４８〜図５０に示すように、第４
の絶縁膜９５を全面に堆積し、この第４の絶縁膜９５に
コンタクト孔９６を開ける。さらに、このコンタクト孔
９６にタングステンプラグ９７を埋め込み、このタング
ステンプラグ９７に接続されるアルミニウム（Ａｌ）か
らなるビット線９８を配設する。そして、パシベーショ
ン膜９９で全面を覆う。以上により、本発明のＮＡＮＤ
型ＥＥＰＲＯＭは完成する。最後に、図４６、図４８の
Ａ，Ｂ，Ｃで示したブロック分離選択ゲート線をメモリ
アレイ端、若しくは、サブアレイ端で電気的に共通にな
るように、その他の配線若しくは、同一の配線で結線す
る。
の絶縁膜９５を全面に堆積し、この第４の絶縁膜９５に
コンタクト孔９６を開ける。さらに、このコンタクト孔
９６にタングステンプラグ９７を埋め込み、このタング
ステンプラグ９７に接続されるアルミニウム（Ａｌ）か
らなるビット線９８を配設する。そして、パシベーショ
ン膜９９で全面を覆う。以上により、本発明のＮＡＮＤ
型ＥＥＰＲＯＭは完成する。最後に、図４６、図４８の
Ａ，Ｂ，Ｃで示したブロック分離選択ゲート線をメモリ
アレイ端、若しくは、サブアレイ端で電気的に共通にな
るように、その他の配線若しくは、同一の配線で結線す
る。
【０１１６】
【発明の効果】以上のようにこの発明によれば、１つの
ＮＡＮＤセルブロック内に複数の消去ブロックを設定す
ることが可能であり、消去ブロックサイズを増やすこと
なく、１つのＮＡＮＤストリング内のメモリセルの個数
を増やすことを可能としたＮＡＮＤ型ＥＥＰＲＯＭが得
られる。
ＮＡＮＤセルブロック内に複数の消去ブロックを設定す
ることが可能であり、消去ブロックサイズを増やすこと
なく、１つのＮＡＮＤストリング内のメモリセルの個数
を増やすことを可能としたＮＡＮＤ型ＥＥＰＲＯＭが得
られる。
【図１】この発明の第１の実施の形態によるＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルアレイの等価回路。
ＥＥＰＲＯＭのメモリセルアレイの等価回路。
【図２】第１の実施の形態にかかるメモリセルアレイの
レイアウト。
レイアウト。
【図３】図２に示す切断線Ａ−Ａ′に沿った断面図。
【図４】図２に示す切断線Ｂ−Ｂ′に沿った断面図。
【図５】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの
ブロック構成を示す図。
ブロック構成を示す図。
【図６】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの
センスアンプ構成を示す図。
センスアンプ構成を示す図。
【図７】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの
データ消去動作のバイアス関係を示す図。
データ消去動作のバイアス関係を示す図。
【図８】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭの
データ書き込み動作のバイアス関係を示す図。
データ書き込み動作のバイアス関係を示す図。
【図９】図８のバイアス関係をメモリセルアレイ上で示
す図。
す図。
【図１０】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭ
のデータ読み出し動作のバイアス関係を示す図。
のデータ読み出し動作のバイアス関係を示す図。
【図１１】第２の実施の形態にかかるメモリセルアレイ
の構成を示す図。
の構成を示す図。
【図１２】第２の実施の形態でのデータ消去動作のバイ
アス関係を示す図。
アス関係を示す図。
【図１３】第２の実施の形態でのデータ書き込み動作の
バイアス関係を示す図。
バイアス関係を示す図。
【図１４】第３の実施の形態にかかるメモリセルアレイ
の構成を示す図。
の構成を示す図。
【図１５】第４の実施の形態にかかるメモリセルアレイ
の構成を示す図。
の構成を示す図。
【図１６】第５の実施の形態にかかるワード線駆動回路
の配置を示す図。
の配置を示す図。
【図１７】第６の実施の形態にかかるワード線駆動回路
の配置を示す図。
の配置を示す図。
【図１８】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイ構成を示す図。
アレイ構成を示す図。
【図１９】従来のＮＡＮＤ型ＥＥＰＲＯＭのデータ消
去、読み出し及び書き込みのバイアス関係を示す図。
去、読み出し及び書き込みのバイアス関係を示す図。
【図２０】第４の実施の形態によるメモリセルアレイの
レイアウト図。
レイアウト図。
【図２１】第４の実施の形態によるメモリセルアレイの
断面図。
断面図。
【図２２】選択トランジス間のメモリセル数とセルサイ
ズとの関係を示すグラフ。
ズとの関係を示すグラフ。
【図２３】各メモリセルのサイズを説明する図。
【図２４】ＡＮＤ型ＥＥＰＲＯＭの断面図。
【図２５】第７の実施の形態のデータ読出し動作のバイ
アス関係を示す図。
アス関係を示す図。
【図２６】第７の実施の形態のデータ消去動作のバイア
ス関係を示す図。
ス関係を示す図。
【図２７】第７の実施の形態のデータ書込み動作のバイ
アス関係を示す図。
アス関係を示す図。
【図２８】第７の実施の形態にかかるメモリセルアレイ
の構成を示す図。
の構成を示す図。
【図２９】第８の実施の形態のデータ読出し動作のバイ
アス関係を示す図。
アス関係を示す図。
【図３０】第８の実施の形態のデータ消去動作のバイア
ス関係を示す図。
ス関係を示す図。
【図３１】第８の実施の形態のデータ書込み動作のバイ
アス関係を示す図。
アス関係を示す図。
【図３２】第８の実施の形態にかかるメモリセルアレイ
の構成を示す図。
の構成を示す図。
【図３３】第７の実施の形態の変形例にかかるメモリセ
ルアレイの構成を示す図。
ルアレイの構成を示す図。
【図３４】第８の実施の形態の変形例にかかるメモリセ
ルアレイの構成を示す図。
ルアレイの構成を示す図。
【図３５】ブースタプレートを有するＮＡＮＤ型ＥＥＰ
ＲＯＭの構成を示す斜視図。
ＲＯＭの構成を示す斜視図。
【図３６】本発明によるＮＡＮＤ型ＥＥＰＲＯＭの製造
工程における平面図。
工程における平面図。
【図３７】図３６に示す切断線Ｘ−Ｘ’に沿った断面
図。
図。
【図３８】図３６に示す切断線Ｙ−Ｙ’に沿った断面
図。
図。
【図３９】本発明によるＮＡＮＤ型ＥＥＰＲＯＭの製造
工程における平面図。
工程における平面図。
【図４０】図３９に示す切断線Ｘ−Ｘ’に沿った断面
図。
図。
【図４１】図３９に示す切断線Ｙ−Ｙ’に沿った断面
図。
図。
【図４２】本発明によるＮＡＮＤ型ＥＥＰＲＯＭの製造
工程における平面図。
工程における平面図。
【図４３】図４２に示す切断線Ｘ−Ｘ’に沿った断面
図。
図。
【図４４】図４２に示す切断線Ｙ−Ｙ’に沿った断面
図。
図。
【図４５】本発明によるＮＡＮＤ型ＥＥＰＲＯＭの製造
工程における平面図。
工程における平面図。
【図４６】図４５に示す切断線Ｘ−Ｘ’に沿った断面
図。
図。
【図４７】図４５に示す切断線Ｙ−Ｙ’に沿った断面
図。
図。
【図４８】本発明によるＮＡＮＤ型ＥＥＰＲＯＭの製造
工程における平面図。
工程における平面図。
【図４９】図４８に示す切断線Ｘ−Ｘ’に沿った断面
図。
図。
【図５０】図４８に示す切断線Ｙ−Ｙ’に沿った断面
図。
図。
１ ＮＡＮＤセルブロック ＭＣ メモリセルトランジスタ ＳＳＴ，ＧＳＴ 選択トランジスタ ＳＴ ブロック分離選択トランジスタ ＷＬ ワード線 ＢＬ ビット線 ＳＬ ソース線 ＳＳＬ，ＧＳＬ，ＳＴＬ 選択ゲート線 ＭＵ０〜ＭＵ３ メモリセルユニット ５１ メモリセルアレイ ５２ ロウデコーダ ５３ センスアンプ回路 ５４ カラムデコーダ ５５ カラムゲート ５６ 昇圧回路 ５７ 制御回路 ＤＲＶ０，ＤＲＶ１ ワード線駆動回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792
Claims (20)
- 【請求項１】第１の信号線と、 第２の信号線と、 これら第１の信号線と第２の信号線の間に電気的書き換
え可能なメモリセルを複数個直列接続して構成されたＮ
ＡＮＤセルと、 このＮＡＮＤセルを複数ブロックに分割するためにＮＡ
ＮＤセル内の所定の隣接メモリセルの間に介在させたブ
ロック分離選択トランジスタと、を有することを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】ワード線により選択される電気的書き換え
可能なメモリセルが第１の信号線と第２の信号線の間に
それぞれ選択トランジスタを介して複数個直列接続され
てＮＡＮＤセルを構成して、複数のＮＡＮＤセルが配列
されたメモリセルアレイと、 アドレスにより前記メモリセルアレイのメモリセル選択
を行うアドレスデコーダと、 前記メモリセルアレイからの読み出しデータをセンス
し、前記メモリセルアレイへの書き込みデータをラッチ
する機能を有するセンスアンプ回路と、 前記メモリセルアレイへのデータ書き込み、消去及び読
み出しの制御を行う制御回路とを備え、 前記メモリセルアレイは、各ＮＡＮＤセル内の所定の隣
接メモリセルの間に介在させたブロック分離選択トラン
ジスタにより複数のメモリセルユニットに分割されてい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項３】前記メモリセルアレイのデータ書き換え
時、前記複数のメモリセルユニットの一つを消去単位と
して選択してデータ消去がなされ、１本のワード線に沿
った複数のメモリセルの所定範囲を１ページとしてデー
タ書き込みがなされることを特徴とする請求項２記載の
不揮発性半導体記憶装置。 - 【請求項４】前記データ消去は、 選択されたメモリセルユニットの全ワード線に接地電位
を与え、 非選択のメモリセルユニットの全ワード線、前記第１の
信号線側及び第２の信号線側の選択トランジスタ及び前
記ブロック分離選択トランジスタのゲートにそれぞれつ
ながる選択ゲート線をフローティングとし、且つ前記メ
モリセルアレイが形成された基板領域に消去電圧を与え
る、ことにより行われる請求項３記載の不揮発性半導体
記憶装置。 - 【請求項５】前記データ書き込みは、 書き込むべきデータ“０”，“１”に応じて第１の信号
線に接地電位、電源電位を与え、 選択されたメモリセルユニット内の非選択ワード線にメ
モリセルを導通させるパス電圧を与え、 非選択のメモリセルユニットの全ワード線、及び非選択
のメモリセルユニットと前記選択されたメモリセルユニ
ットの間の前記ブロック分離選択トランジスタのゲート
につながる選択ゲート線にメモリセルを導通させる前記
パス電圧より低い読み出し電圧を与え、 前記選択されたメモリセルユニットの選択ワード線に前
記パス電圧より高い書き込み電圧を与える、ことにより
行われる請求項３記載の不揮発性半導体記憶装置。 - 【請求項６】前記メモリセルアレイは、各ＮＡＮＤセル
内の所定の隣接メモリセルの間に介在させた２n −１
（ｎ：正の整数）個のブロック分離選択トランジスタに
より、２n 個のメモリセルユニットに分割されているこ
とを特徴とする請求項２記載の不揮発性半導体記憶装
置。 - 【請求項７】各メモリセルユニットが同数のメモリセル
を含むことを特徴とする請求項６記載の不揮発性半導体
記憶装置。 - 【請求項８】各メモリセルユニットが異なる数のメモリ
セルを含むことを特徴とする請求項６記載の不揮発性半
導体記憶装置。 - 【請求項９】前記アドレスデコーダのなかのワード線駆
動回路は、前記メモリセルアレイのワード線方向の両端
部に、１乃至２メモリセルユニット毎に振り分けて配置
されていることを特徴とする請求項２記載の不揮発性半
導体記憶装置。 - 【請求項１０】それぞれ異なるワード線により選択され
る電気的書き換え可能な複数のメモリセルがビット線に
直列接続されてＮＡＮＤセルを構成し、ワード線方向に
並ぶ複数のＮＡＮＤセルがＮＡＮＤセルブロックを構成
し、且つ各ＮＡＮＤセルの所定の隣接メモリセルの間に
介在させたブロック分離選択トランジスタにより前記Ｎ
ＡＮＤセルブロックが複数のメモリセルユニットに分割
されたメモリセルアレイと、 アドレスにより前記メモリセルアレイのメモリセル選択
を行うアドレスデコーダと、 前記メモリセルアレイからの読み出しデータをセンス
し、前記メモリセルアレイへの書き込みデータをラッチ
する機能を有するセンスアンプ回路と、 前記複数のメモリセルユニットの一つを消去単位として
選択してそのメモリセルユニット内のデータを一括消去
し、１本のワード線に沿った複数のメモリセルの所定範
囲を１ページとしてデータ書き込みを行うデータ書き換
え手段と、を備えたことを特徴とする不揮発性半導体記
憶装置。 - 【請求項１１】前記複数ブロック間の少なくとも２つ以
上の前記ブロック分離選択トランジスタのゲートが共通
接続されていることを特徴とする請求項１記載の不揮発
性半導体記憶装置。 - 【請求項１２】第１および第２の信号線と、 第１および第２の選択トランジスタと、 各々が、電気的に書き換え可能なメモリセルを複数個直
列接続して構成された第１乃至第ｎ（ｎ≦３）のＮＡＮ
Ｄセルブロックと、 第１乃至第（ｎ−１）のブロック分離選択トランジスタ
と、 を備え、 前記第１の信号線に前記第１の選択トランジスタが接続
され、 前記第１の選択トランジスタに前記第１のＮＡＮＤセル
ブロックが接続され、 第ｉ（１≦ｉ≦ｎ−１）のＮＡＮＤセルブロックに第ｉ
のブロック分離選択トランジスタが接続され、 第ｉ（１≦ｉ≦ｎ−１）のブロック分離選択トランジス
タに第（ｉ＋１）のＮＡＮＤセルブロックが接続され、 第ｎのＮＡＮＤセルブロックに第２の選択トランジスタ
が接続され、 第２の選択トランジスタに第２の信号線が接続され、 前記第１乃至第ｎのブロック分離選択トランジスタのう
ち、少なくとも２つのブロック分離選択トランジスタの
ゲートが共通接続されていることを特徴とする不揮発性
半導体記憶装置。 - 【請求項１３】前記第１および第２の選択トランジスタ
のゲートは、多結晶シリコン、多結晶シリコンとシリサ
イドとの積層体、若しくは金属電極から構成され、 前記第１乃至第（ｎ−１）のブロック分離選択トランジ
スタのゲートは多結晶シリコン、多結晶シリコンとシリ
サイドとの積層体、若しくは金属電極から構成されてい
ることを特徴とする請求項１２記載の不揮発性半導体記
憶装置。 - 【請求項１４】第１および第２の信号線と、 第１および第２の選択トランジスタと、 各々が電気的に書き換え可能な第１乃至第ｎのメモリセ
ルと、 第１乃至第（ｎ−１）のブロック分離選択トランジスタ
と、 を備え、 前記第１の信号線に前記第１の選択トランジスタが接続
され、 前記第１の選択トランジスタに前記第１のメモリセルが
接続され、第ｉ（１≦ｉ≦ｎ−１）のメモリセルに第ｉ
のブロック分離選択トランジスタが接続され、 第ｉ（１≦ｉ≦ｎ−１）のブロック分離選択トランジス
タに第（ｉ＋１）のメモリセルが接続され、 第ｎのメモリセルに第２の選択トランジスタが接続さ
れ、 第２の選択トランジスタに第２の信号線が接続され、 前記第１乃至第ｎのブロック分離選択トランジスタのう
ち、少なくとも２つのブロック分離選択トランジスタの
ゲートが共通接続されていることを特徴とする不揮発性
半導体記憶装置。 - 【請求項１５】前記第１および第２の選択トランジスタ
のゲートは、多結晶シリコン、多結晶シリコンとシリサ
イドとの積層体、若しくは、金属電極から構成され、 前記第１乃至第（ｎ−１）のブロック分離選択トランジ
スタのゲートは、多結晶シリコン、多結晶シリコンとシ
リサイドとの積層体、若しくは、金属電極から構成され
ていることを特徴とする請求項１４記載の不揮発性半導
体記憶装置。 - 【請求項１６】前記第１乃至第（ｎ−１）のブロック分
離選択トランジスタのゲート電圧はそれぞれが常に等し
い電圧に制御されることを特徴とする請求項１２または
１３記載の不揮発性半導体記憶装置。 - 【請求項１７】前記第１乃至第（ｎ−１）のブロック分
離選択トランジスタのゲート電圧はそれぞれが常に等し
い電圧に制御されることを特徴とする請求項１４または
１５記載の不揮発性半導体記憶装置。 - 【請求項１８】データ書き込み時に、 前記第１の選択トランジスタおよび前記第１乃至第（ｎ
−１）のブロック分離選択トランジスタのゲートには、
電源電圧Ｖｃｃ若しくはそれ以上の読み出し電圧Ｖｒｅ
ａｄが印加され、 前記第２の選択トランジスタのゲートには、接地電圧Ｖ
ｓｓが印加されることを特徴とする請求項１６または１
７記載の不揮発性半導体記憶装置。 - 【請求項１９】前記第１の信号線はビット線で、 前記第２の信号線はセルソース線であることを特徴とす
る請求項１１乃至１８のいずれかに記載の不揮発性半導
体記憶装置。 - 【請求項２０】前記メモリセルは浮遊ゲートと、 前記浮遊ゲート上に絶縁膜を介して形成された制御ゲー
トと、 を有する二層のスタック構造からなる電気的書き換え可
能なメモリセルであることを特徴とする請求項１１乃至
１９のいずれかに記載の不揮発性半導体記憶装置。
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