JP2001024163A

JP2001024163A - 半導体メモリ

Info

Publication number: JP2001024163A
Application number: JP11198978A
Authority: JP
Inventors: Yasushi Sakui; 康司作井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-07-13
Filing date: 1999-07-13
Publication date: 2001-01-26

Abstract

(57)【要約】【課題】微細化、高速化、低電圧化などに優れた新規
なメモリを提案する。【解決手段】メモリセルアレイは、複数のセルユニッ
トから構成される。セルユニットは、ビット線とソース
線の間に接続される。セルユニットは、実質的に同一構
造を有する直列接続された複数のＭＦＳＦＥＴから構成
される。複数のＭＦＳＦＥＴのうち、ビット線に最も近
い１つのＭＦＳＦＥＴとソース線に最も近い１つのＭＦ
ＳＦＥＴは、セレクトトランジスタとして用いられる。
セレクトトランジスタとして用いられるＭＦＳＦＥＴ以
外のＭＦＳＦＥＴは、メモリセルとして用いられる。デ
ータは、ＭＦＳＦＥＴの強誘電体膜の分極状態として、
メモリセルに記憶される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリに関
し、特に、ＦＲＡＭ（Ferroelectric Random Access Me
mory）に使用される。

【０００２】

【従来の技術】ＦＲＡＭは、メモリセルの一部に強誘電
体膜（Ferroelectric Film）を使用し、この強誘電体膜
の分極状態によりメモリセルのデータ（“０”，
“１”）が決定される半導体メモリのことである。ＦＲ
ＡＭは、高速動作、消費電力の低下、メモリ容量の増
大、許容できる書き換え回数の増加などが可能であると
共に、電源を切ってもデータが消えない不揮発性を有す
るという多くの特徴を持っている。

【０００３】ＦＲＡＭのメモリセルとしては、現在、例
えば、ＤＲＡＭ（Dynamic Random Access Memory）のメ
モリセルのキャパシタ絶縁膜を強誘電体膜に置き換えた
ものや、ＭＩＳＦＥＴ（Metal Insulated Semiconducto
r Field Effect Transistor）のゲート絶縁膜を強誘電
体膜に置き換えたものなどが知られている。

【０００４】ＭＩＳＦＥＴのゲート絶縁膜を強誘電体膜
に置き換えた構造を有するメモリセルは、ＭＦＳＦＥＴ
（Metal-Ferroelectric-Semiconductor Field Effect T
ransistor）と呼ばれる。ＭＦＳＦＥＴは、強誘電体膜
の分極状態（基板側がプラス、ゲート電極側がマイナス
のときを下向き、基板側がマイナス、ゲート電極側がプ
ラスのときを上向きとする）に応じてソース領域とドレ
イン領域の間に流れる電流を制御することによりメモリ
機能を発揮する。

【０００５】ＭＦＳＦＥＴは、ＤＲＡＭのキャパシタ絶
縁膜を強誘電体膜に置き換えたものと比較すると、比例
縮小則（スケーリング則）に基づくセルサイズの縮小が
可能なためにメモリ容量の増大やチップ面積の縮小に適
していると共に、データを非破壊で読み出すことができ
るという大きな特徴を有する。反面、ＭＦＳＦＥＴは、
強誘電体膜を半導体基板（シリコン基板）上に形成する
プロセス上の課題（原子の相互拡散、バッファ層を用い
た場合にはその比誘電率）など、実用化のための特有の
技術的課題も持っている。

【０００６】現在、ＭＦＳＦＥＴを有するＦＲＡＭに関
する研究論文としては、例えば、以下の文献が知られて
いる。文献１： H. Ishihara et al., "Proposal of a Singl
e-Transistor-Cell-Type Ferroelectric Memory Using
an SOI structure and Experimental Study onthe Inte
rference Problem in the Write Operation" Jpn J. Ap
pl. Phys. Vol.36, pp.1655-1658, March 1997. 文献２：石原宏、「強誘電体ゲートＦＥＴの作製
とニューロン回路への応用」応用物理第６６巻第１
２号頁１３３５−１３３９、１９９７文献３：石原宏、「強誘電体ゲートＦＥＴの現状
と問題点」信学技報ＥＤ９７−２１３、頁９−１６、
１９９８年３月現在のＭＦＳＦＥＴの原型となる技術は、例えば、１９
５５年にベル研究所から提出された特許（ W.L.Brown,
US Patent 2,791,759 、 I.M.Ross, US Patent2,791,76
0）に開示されている。

【０００７】この技術が提案されて以来、四十数年間に
わたり、ＭＦＳＦＥＴの研究開発が断続的に行われてき
た。しかし、ＭＦＳＦＥＴに関しては、上述したよう
に、解決が困難な特有の技術的課題、特に、強誘電体膜
と半導体膜（シリコン膜）の間における原子の相互拡散
を防止して良好な界面特性を得る、という課題が十分に
解決されておらず、現在においても実用化のレベルには
至っていない。

【０００８】一方、近年では、電子機器の高度化、複雑
化に対応するため、半導体メモリに関しても、高速動
作、消費電力の低下、メモリ容量の増大、許容できる書
き換え回数の増加、不揮発性であることなど、ユーザの
要求が一段と厳しくなってきている。そこで、このよう
な要求に応えることができるＦＲＡＭが再び注目を浴び
るようになり、特に、日本と韓国を中心に、ＭＦＳＦＥ
Ｔを有するＦＲＡＭの研究開発が活性化してきた。

【０００９】ＦＲＡＭの原型は、強誘電体膜の下部にＹ
方向に延びるストライプ電極を配置し、その上部にＸ方
向に延びるストライプ電極を配置したいわゆる単純マト
リックス構造を有する。しかし、この構造では、書き込
み時に、選択セル以外の非選択セルにも部分的に電圧が
印加されるため、書き込みの繰り返しにより非選択セル
のデータが反転するという干渉効果が生じる。

【００１０】そこで、現在では、この干渉効果を防ぐた
めに、セル選択用ＦＥＴを用いるアクティブマトリック
ス構造を有するＦＲＡＭや、単純マトリックス構造を有
するＦＲＡＭを改良したＦＲＡＭなどが研究開発されて
いる。

【００１１】図３１は、ＭＦＳＦＥＴを用いたＦＲＡＭ
の従来のセルアレイ構造の一例を示している。図３２
は、図３１のデバイスの等価回路を示している。このＦ
ＲＡＭＴは、文献３に開示されるものであり、単純マト
リックス構造を有する。

【００１２】シリコン基板１１上に、シリコン酸化膜
（ＳｉＯ_２）１２が形成され、シリコン酸化膜１２上
に、例えば、Ｙ方向に延びるストライプ状のシリコン膜
１３が形成される。シリコン膜１３は、ｐ型領域と、こ
のｐ型領域を挟み込む２つのｎ型領域とを有する。シリ
コン基板１１、シリコン酸化膜１２及びシリコン膜１３
により、ＳＯＩ（Silicon On Insulator）構造が形成さ
れる。

【００１３】シリコン膜１３上に、シリコン膜１３を完
全に覆う強誘電体膜１４が形成され、強誘電体膜１４上
に、例えば、Ｘ方向に延びるストライプ状の金属膜（ゲ
ート電極）１５が形成される。シリコン膜（シリコンス
トライプ）１３と金属膜（金属ストライプ）１５は、互
いに直交するように配置されるため、単純マトリックス
構造が形成される。シリコン膜１３と金属膜１５の交差
点には、ＭＦＳＦＥＴ１６が形成される。

【００１４】このセルアレイ構造では、１つのシリコン
ストライプ内に形成される複数のメモリセルが、並列接
続され、かつ、１つのソース領域と１つのドレイン領域
を共有しているため、メモリセルごとにソース領域及び
ドレイン領域に対するコンタクトホールを設ける必要が
なく、メモリセルの高密度化に適している。

【００１５】次に、図３１及び図３２のＦＲＡＭの基本
動作について説明する。以下の説明においては、便宜
上、シリコン膜１３に低電位、金属膜１５に高電位が印
加されるときに強誘電体膜に生じる電界を下向きの電界
とし、シリコン膜１３に高電位、金属膜１５に低電位が
印加されるときに強誘電体膜に生じる電界を上向きの電
界とする。また、シリコン膜側がプラス、金属膜側がマ
イナスの分極を下向きの分極とし、シリコン膜側がマイ
ナス、金属膜側がプラスの分極を上向きの分極とする。
さらに、下向きの分極（残留分極点）を“１”状態
（“１”書き込み状態）とし、上向きの分極（残留分極
点）を“０”状態（初期状態又は“０”書き込み状態）
とする。

【００１６】（１）書き込み動作まず、初期化を行う。初期化は、全てのシリコン膜（シ
リコンストライプ）１３にＶｐを印加し、かつ、全ての
金属膜（金属ストライプ）１５に０Ｖを印加することに
より行う。この時、全てのメモリセルに関して、強誘電
体膜１４内（シリコンストライプと金属ストライプが交
差する部分に限る。以下、この説明において同じ。）に
は、上向きの電界が発生する。

【００１７】そして、図３３に示すように、電界の印加
が一度も行われていない強誘電体膜１４については、分
極状態がＡ点からＢ点に移動する。また、“０”状態を
記憶する強誘電体膜１４については、分極状態がＣ点か
らＢ点に移動し、“１”状態を記憶する強誘電体膜１４
については、分極状態がＥ点からＧ点を経由してＢ点に
移動（分極反転）する。即ち、全てのメモリセルに関し
て、強誘電体膜１４は、上向きの分極を有し、かつ、そ
の分極値は、飽和分極値Ｐｍａｘとなる。

【００１８】また、シリコン膜１３に与える電位をＶｐ
から０Ｖに変化させると、全てのメモリセルに関して、
強誘電体膜１４内の電界は、０になるが、強誘電体膜１
４の上向きの分極の分極量は、０にならず、残留分極値
Ｐｒとなる（Ｃ点＝残留分極点）。つまり、全てのメモ
リセルは、“０”状態（閾値が高い状態）に初期化され
る（図３４参照）。

【００１９】次に、選択されたメモリセルについて、
“１”書き込みを行う。即ち、選択された金属ストライ
プにＶｐ、非選択の金属ストライプにＶｐ／３、選択さ
れたシリコンストライプに０Ｖ、非選択のシリコンスト
ライプに２Ｖｐ／３をそれぞれ印加する。

【００２０】この時、図３６に示すように、選択された
メモリセル（◎で示す）の強誘電体膜には、電圧（電位
差）Ｖｐが印加され、その強誘電体膜内には、下向きの
電界が発生する。この下向きの電界は、選択されたメモ
リセルの強誘電体膜の分極を上向きから下向きに反転さ
せる、即ち、強誘電体膜を分極反転させるのに十分な値
を有している。よって、選択されたメモリセルの強誘電
体膜の分極状態は、Ｃ点→Ｆ点→Ｄ点と移動し、その強
誘電体膜の下向きの分極の分極値は、飽和分極値−Ｐｍ
ａｘとなる。

【００２１】一方、選択メモリセル以外の全ての非選択
のメモリセル（白丸，黒丸で示す）の強誘電体膜には、
電圧＋Ｖｐ／３又は−Ｖｐ／３が印加される。

【００２２】電圧＋Ｖｐ／３が印加される強誘電体膜内
には、下向きの電界が発生する。しかし、この下向きの
電界は、非選択のメモリセルの強誘電体膜の分極を上向
きから下向きに反転させる、即ち、強誘電体膜を分極反
転させるのに十分な値を有していない。よって、電圧＋
Ｖｐ／３が印加される強誘電体膜の分極状態は、Ｃ点と
Ｆ点の間にあり、その強誘電体膜の分極は、上向きのま
まである。

【００２３】電圧−Ｖｐ／３が印加される強誘電体膜内
には、上向きの電界が発生する。よって、電圧−Ｖｐ／
３が印加される強誘電体膜の分極状態は、Ｃ点とＢ点の
間にあり、その強誘電体膜の分極は、上向きのままであ
る。

【００２４】この後、全てのシリコン膜１３及び全ての
金属膜１５の電位を０Ｖにすると、選択されたメモリセ
ルの分極状態は、Ｄ点からＥ点（残留分極点）に移動す
るため、選択されたメモリセルは、“１”状態（閾値が
低い状態）になる（図３５参照）。一方、非選択のメモ
リセルの分極状態は、Ｃ点（残留分極点）に戻るため、
非選択のメモリセルは、“０”状態を維持する（図３４
参照）。

【００２５】上述の書き込み動作では、選択されたシリ
コン膜１３に０Ｖ、非選択のシリコン膜１３に２Ｖｐ／
３が印加される。この時、複数のシリコン膜（シリコン
ストライプ）１３は、互いに物理的に離れているため、
１つのシリコン膜に複数のウェルを形成するウェル分離
に比べて、メモリセル同士の絶縁性は十分である。

【００２６】また、図３７に示すように、例えば、上述
の書き込み動作を行った後に、シリコン膜１３及び金属
膜１５に所定の電位を与えてもよい。この場合、大部分
のメモリセルの強誘電体膜１４に対して、書き込み動作
時に印加される電圧に対して大きさが等しく逆向きの電
圧が印加されるため、干渉効果を有効に低減することが
できる。

【００２７】（２）読み出し動作 “１”状態のメモリセル（ｎチャネルＭＦＳＦＥＴ）で
は、強誘電体膜１４の下向きの残留分極により、チャネ
ルの表面、即ち、シリコン膜１３のｐ型領域の表面に負
電荷が誘起される。よって、“１”状態のメモリセル
は、“０”状態のメモリセルに比べ、閾値が低くなって
いる。

【００２８】“０”状態のメモリセル（ｎチャネルＭＦ
ＳＦＥＴ）では、強誘電体膜１４の上向きの残留分極に
より、チャネルの表面、即ち、シリコン膜１３のｐ型領
域の表面に正電荷が誘起される。よって、“０”状態の
メモリセルは、“１”状態のメモリセルに比べ、閾値が
高くなっている。

【００２９】そこで、図３８に示すように、“１”状態
のメモリセルについては、ドレイン電流Ｉｄが流れ、
“０”状態のメモリセルについては、ドレイン電流Ｉｄ
が流れないような所定の読み出し電位Ｖｒｅａｄを設定
し、選択された金属膜（金属ストライプ）１５にこの読
み出し電位Ｖｒｅａｄを与える。そして、選択されたメ
モリセルにセル電流が流れるか否かを検出することによ
り、読み出し動作が完了する。

【００３０】ところで、シリコンストライプ内に１０^３
個のメモリセルが並列に接続され、非選択の金属膜１５
に０Ｖを与えたときにシリコンストライプ内の非選択の
メモリセルにリーク電流Ｉｌｅａｋが生じたと仮定する
と、正確な読み出しを行うためには、読み出し電流（ド
レイン電流Ｉｄ）は、少なくともリーク電流Ｉｌｅａｋ
の１０^４倍程度でなければならない。

【００３１】そして、ＦＥＴのサブスレッショルド領域
において電流を１桁増加させるために、約０．１Ｖが必
要であると仮定すると、読み出し電位Ｖｒｅａｄは、約
０．４Ｖとなる。

【００３２】

【発明が解決しようとする課題】図３９は、上述の文献
１〜３に開示されるＦＲＡＭのセルアレイ構造の平面図
を示している。また、図４０は、図３９のＸＬ−ＸＬ線
に沿う断面図を示している。

【００３３】メモリセルは、上述のように、シリコンス
トライプと金属ストライプの交差点に形成される。シリ
コンストライプ内には、ｐ型領域（チャネル）とこれを
挟み込む２つのｎ型領域（ソース及びドレイン）が形成
される。金属ストライプは、ワード線となる。シリコン
ストライプは、互いに物理的に分離され、シリコンスト
ライプ同士は、一定の距離だけ離れている。

【００３４】このようなセルアレイ構造を採用する場合
のセルサイズについて検討する。シリコンストライプ同
士の間隔（素子分離幅）が、Ｆ（Ｆは、Feature size
で、デザインルールの最小値を示す。）であると仮定す
ると、メモリセルのＸ方向のサイズ（又はビット線のピ
ッチ）は、４Ｆとなり、メモリセルのＹ方向のサイズ
（又はワード線のピッチ）は、２Ｆとなる。従って、１
つのメモリセルのサイズは、８Ｆ^２（＝４Ｆ×２Ｆ）と
なる。

【００３５】しかし、このメモリセルサイズは、フラッ
シュメモリのような不揮発性半導体メモリのセルサイズ
よりも大きい。例えば、直列接続された１６個のメモリ
セルからなるＮＡＮＤストリングを有するＮＡＮＤ型の
フラッシュＥＥＰＲＯＭでは、１つのメモリセルサイズ
は、４．５Ｆ^２（詳しくは、後述する。）となる。この
ため、大きなメモリ容量を有するＦＲＡＭを作製しよう
とすると、チップサイズが大きくなり、歩留りが低下
し、コストが増大する、といった問題が生じる。また、
上述のようなセルアレイ構造を有するＦＲＡＭでは、デ
ータの書き換え時（上書き時）に各シリコンストライプ
に与える電位を制御するためのデコーダが必要となるた
め、制御回路の複雑化やチップサイズの増大を招くとい
う問題がある。

【００３６】本発明は、上述の問題を解決すべくなされ
たもので、その目的は、メモリセルの微細化、チップサ
イズの縮小化、書き換え電圧の低電圧化、低消費電力
化、製造プロセスの簡略化などに優れ、かつ、高速動
作、高信頼性などを達成できる半導体メモリ（ＦＲＡ
Ｍ）を提供することにある。

【００３７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体メモリは、直列接続された複数のト
ランジスタから構成されるセルユニットと、前記セルユ
ニットの一端に接続されるビット線と、前記セルユニッ
トの他端に接続されるソース線とを備え、各トランジス
タは、実質的に同一構造を有すると共に、データを不揮
発に記憶する機能を有し、前記複数のトランジスタのう
ち、前記ビット線に最も近い１つのトランジスタと前記
ソース線に最も近い１つのトランジスタは、セレクトト
ランジスタとして用いられ、前記セレクトトランジスタ
として用いられるトランジスタ以外のトランジスタは、
メモリセルとして用いられる。前記セレクトトランジス
タとして用いるトランジスタは、常に、消去状態又は書
き込み状態に設定される。

【００３８】本発明の半導体メモリの動作方法は、前記
半導体メモリにおいて、前記複数のトランジスタの全て
を消去状態にした後、前記セレクトトランジスタとして
用いられるトランジスタを書き込み状態にする、という
ものである。そして、前記セレクトトランジスタとして
用いられるトランジスタを書き込み状態にした後、前記
メモリセルとして用いられるトランジスタに対してデー
タ書き込み動作を実行する。

【００３９】本発明の半導体メモリの動作方法は、前記
半導体メモリにおいて、前記複数のトランジスタの全て
を消去状態にした後、前記メモリセルとして用いられる
トランジスタに対してデータ書き込み動作を実行する、
というものである。

【００４０】本発明の半導体メモリは、実質的に同一構
造を有する直列接続された複数のＭＦＳＦＥＥＴから構
成されるセルユニットと、前記セルユニットの一端に接
続されるビット線と、前記セルユニットの他端に接続さ
れるソース線とを備え、前記複数のＭＦＳＦＥＴのう
ち、前記ビット線に最も近い１つのＭＦＳＦＥＴと前記
ソース線に最も近い１つのＭＦＳＦＥＴは、セレクトト
ランジスタとして用いられ、前記セレクトトランジスタ
として用いられるＭＦＳＦＥＴ以外のＭＦＳＦＥＴは、
メモリセルとして用いられる。前記セレクトトランジス
タとして用いるＭＦＳＦＥＴは、常に、消去状態又は書
き込み状態に設定される。

【００４１】本発明の半導体メモリの動作方法は、前記
半導体メモリにおいて、前記複数のＭＦＳＦＥＴの全て
を消去状態にした後、前記セレクトトランジスタとして
用いられるＭＦＳＦＥＴを書き込み状態にする、という
ものである。そして、前記セレクトトランジスタとして
用いられるＭＦＳＦＥＴを書き込み状態にした後、前記
メモリセルとして用いられるＭＦＳＦＥＴに対してデー
タ書き込み動作を実行する。

【００４２】本発明の半導体メモリの動作方法は、前記
半導体メモリにおいて、前記複数のＭＦＳＦＥＴの全て
を消去状態にした後、前記メモリセルとして用いられる
ＭＦＳＦＥＴに対してデータ書き込み動作を実行する、
というものである。

【００４３】本発明の半導体メモリの動作方法は、前記
半導体メモリにおいて、前記メモリセルとして用いられ
るＭＦＳＦＥＴのゲート電極に低電位を与え、前記メモ
リセルとして用いられるＭＦＳＦＥＴのうち、非選択の
ＭＦＳＦＥＴのゲート電極をフローティング状態にした
後、前記複数のＭＦＳＦＥＴが形成される半導体基板に
高電位を与え、前記メモリセルとして用いられるＭＦＳ
ＦＥＴのうち、選択されたＭＦＳＦＥＴに対してデータ
消去動作を実行する、というものである。

【００４４】本発明の半導体メモリの動作方法は、前記
半導体メモリにおいて、前記ビット線に所定電位を与
え、前記メモリセルとして用いられるＭＦＳＦＥＴのチ
ャネルを初期電位に充電した後、前記メモリセルとして
用いられるＭＦＳＦＥＴのチャネルをフローティング状
態にし、この後、前記メモリセルとして用いられるＭＦ
ＳＦＥＴのゲート電極に書き込み電位又は転送電位を与
え、前記メモリセルとして用いられるＭＦＳＦＥＴのう
ち、選択されたＭＦＳＦＥＴに対してデータ書き込み動
作を実行する、というものである。

【００４５】本発明の半導体メモリの動作方法は、前記
半導体メモリにおいて、前記ビット線に接地電位を与
え、前記メモリセルとして用いられるＭＦＳＦＥＴのチ
ャネルを接地電位に設定し、この後、前記メモリセルと
して用いられるＭＦＳＦＥＴのゲート電極に書き込み電
位又は転送電位を与え、前記メモリセルとして用いられ
るＭＦＳＦＥＴのうち、選択されたＭＦＳＦＥＴに対し
てデータ書き込み動作を実行する、というものである。

【００４６】

【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体メモリについて詳細に説明する。

【００４７】図１は、本発明の第１実施の形態に関わる
強誘電体メモリのセルアレイ構造の平面図を示してい
る。図２は、図１のＩＩ−ＩＩ線に沿う断面図、図３
は、図１のＩＩＩ−ＩＩＩ線に沿う断面図、図４は、図
１のＩＶ−ＩＶ線に沿う断面図である。図５は、図１乃
至図４に示すデバイスの等価回路を示している。

【００４８】このセルアレイ構造の特徴は、メモリセル
アレイが直列接続された複数のメモリセルからなるＮＡ
ＮＤストリング（又はセルユニット）の集合から構成さ
れている点、及び、ビット線とソース線の間には実質的
に同じ構造を有する複数のＭＦＳＦＥＴのみが直列接続
され、その両端の２つのＭＦＳＦＥＴがセレクトトラン
ジスタとして機能し、残りのＭＦＳＦＥＴがＮＡＮＤス
トリングを構成するメモリセルとして機能する点にあ
る。このようなセルアレイ構造を有する強誘電体メモリ
をＮＡＮＤ型ＦＲＡＭと称することにする。

【００４９】以下、本発明の第１実施の形態に関わる強
誘電体メモリのセルアレイ構造について具体的に説明す
る。

【００５０】ｐ型シリコン基板２１内には、ｎ型ウェル
領域２２とｐ型ウェル領域２３から構成されるいわゆる
ツインウェルが形成される。メモリセルは、ツインウェ
ルのｐ型ウェル領域２３内に形成される。但し、シリコ
ン基板２１内にツインウェルを設けることなく、シリコ
ン基板２１内に直接メモリセルを形成してもよい。ま
た、ｎ型又はｐ型のシリコン基板内に形成した通常のｐ
ウェル領域内にメモリセルを形成してもよい。

【００５１】シリコン基板２１内には、ＳＴＩ（Shallo
w Trench Isolation）構造を有する素子分離層２４が形
成される。素子分離層２４は、例えば、酸化シリコンか
ら構成される。素子分離層２４は、カラム方向にライン
状に延びており、全体として規則的なストライプ形状を
有している。素子分離層２４の幅及びピッチ（又は素子
領域の幅）は、例えば、共に、Ｆ（Ｆは、Feature size
で、デザインルールの最小値を示す。以下、この説明に
おいて同じ。）に設定される。

【００５２】ｐ型ウェル領域（シリコン基板）２３上及
び素子分離層２４上には、バッファ層２５が形成され
る。また、バッファ層２５上には、強誘電体膜２６が形
成される。バッファ層２５は、上述の文献２にも開示さ
れているように、ｐ型ウェル領域（シリコン基板）２３
と強誘電体膜２６の間の原子の相互拡散を防ぐために設
けられる。

【００５３】具体的には、ＰＺＴ（チタンジルコン酸
鉛，ＰｂＺｒ_１−ＸＴｉ_ＸＯ３）などのＰｂを含む強誘
電体材料をシリコン上（又は酸化シリコン上）に直接形
成する場合、強誘電体材料の形成時（温度は、例えば、
４００℃程度）に、強誘電体材料内のＰｂ原子とシリコ
ン内のＳｉ原子が顕著に相互拡散することが知られてい
る。つまり、強誘電体膜２６をｐ型ウェル領域（シリコ
ン基板）２３上に直接形成すると、ｐ型ウェル領域（シ
リコン基板）２３と強誘電体膜２６の良好な界面が得ら
れないという問題がある。

【００５４】そこで、ｐ型ウェル領域（シリコン基板）
２３と強誘電体膜２６の間にバッファ層２５を配置し、
ｐ型ウェル領域２３と強誘電体膜２６の間の原子の相互
拡散を防ぐようにしている。

【００５５】なお、バッファ層２５に関しては、以下の
点に注意する必要がある。強誘電体材料（例えば、ＰＺ
Ｔ）は、一般的に高い比誘電率を有する。このため、バ
ッファ層２５を、強誘電体膜２６の比誘電率に比べて極
端に低い比誘電率を有する材料から構成すると、ゲート
電極とチャネルの間に印加される電圧のうちのほとんど
がバッファ層２５に印加され、強誘電体膜２６には少し
の電圧しか印加されなくなる。つまり、強誘電体膜２６
に分極反転に必要な電圧を印加しようとすると、ゲート
電極とチャネルの間に非常に大きな電圧を印加しなけれ
ばならず、結果として、分極反転が生じる前に、バッフ
ァ層２５に絶縁破壊が生じたり、バッファ層２５内へ電
荷が注入されたりする。

【００５６】また、バッファ層２５内に電荷が注入され
ると、強誘電体膜２６の分極方向（下向き又は上向き）
を反転させる方向に働く電界が強誘電体膜２６に印加さ
れる場合があり、この場合には、残留分極の保持時間
（データ保持時間）が極端に短くなる。

【００５７】以上の点を考慮すると、バッファ層２５と
しては、その比誘電率が強誘電体膜２６の比誘電率と同
じ程度か又はそれよりも高い材料から構成するのがよ
く、また、バッファ層２５の厚さとしては、できるだけ
薄くするのがよいことがわかる。このような条件を満足
させることができる材料の候補としては、例えば、Ｓｒ
ＴｉＯ_３，ＣｅＯ_２，ＺｒＯ_２などがある。

【００５８】強誘電体膜２６上には、ゲート電極２７が
形成される。ゲート電極２７は、ロウ方向にライン状に
延びており、全体として規則的なストライプ形状を有し
ている。ゲート電極２７の幅及びピッチ（但し、ドレイ
ンコンタクト部Ａ及びソースコンタクト部Ｂを除く）
は、例えば、共に、Ｆに設定される。

【００５９】ゲート電極２７の間のスペース部分におい
て、ｐ型ウェル領域（シリコン基板）２３の表面には、
ソース・ドレイン領域２８が形成される。ドレインコン
タクト部Ａにおいて、ｐ型ウェル領域２３の表面には、
ドレイン領域２８ｄが形成される。ソースコンタクト部
Ｂにおいて、ｐ型ウェル領域２３の表面には、ソース領
域２８ｓが形成される。

【００６０】本例では、ドレイン領域２８ｄとソース領
域２８ｓの間に、セルユニット、即ち、１８個のＭＦＳ
ＦＥＴが直列接続される。これら１８個のＭＦＳＦＥＴ
は、全て、実質的に同じ構造を有し、かつ、実質的に同
じ特性を有している。しかし、本例では、これら１８個
のＭＦＳＦＥＴのうち、最もドレイン領域２８ｄ寄りの
１つのＭＦＳＦＥＴと最もソース領域２８ｓ寄りの１つ
のＭＦＳＦＥＴを、セレクトトランジスタとして機能さ
せる。また、残りの１６個のＭＦＳＦＥＴをメモリセル
として機能させる。よって、ゲート電極２７（ＳＳ
Ｌ），２７（ＧＳＬ）は、セレクトゲート線となり、ゲ
ート電極２７（ＷＬ０），２７（ＷＬ１），…２７（Ｗ
Ｌ１５）は、ワード線となる。

【００６１】同一構造のＭＦＳＦＥＴをセレクトトラン
ジスタとして機能させたり、又はメモリセルとして機能
させる手法については、ＮＡＮＤ型ＦＲＡＭの基本動作
の説明において詳述する。

【００６２】なお、ドレイン領域２８ｄとソース領域２
８ｓの間に接続されるＭＦＳＦＥＴの数は、３個以上な
らば、特に、特定数に限定されることはない。つまり、
ドレイン領域２８ｄとソース領域２８ｓの間には、少な
くとも２個のセレクトトランジスタと少なくとも１個の
メモリセルが存在すれば足りる。

【００６３】強誘電体膜２６上及びゲート電極２７上に
は、ゲート電極２７を完全に覆う層間絶縁膜（例えば、
酸化シリコン）２９が形成される。層間絶縁膜２９の表
面は、平坦になっている。層間絶縁膜２９、強誘電体膜
２６及びバッファ層２５には、ドレイン領域２８ｄに達
するコンタクトホール３０ｄとソース領域２８ｓに達す
るコンタクトホール３０ｓが形成される。コンタクトホ
ール３０ｄ内には、コンタクトプラグ３１ｄが形成さ
れ、コンタクトホール３０ｓ内には、コンタクトプラグ
３１ｓが形成される。コンタクトプラグ３１ｄ，３１ｓ
は、例えば、ポリシリコンやタングステンなどから構成
される。

【００６４】層間絶縁膜２９上には、層間絶縁膜（例え
ば、酸化シリコン）３２が形成される。層間絶縁膜３２
には、配線溝が形成され、この配線溝内には、コンタク
トプラグ３１ｄに接続する配線３３ｄとコンタクトプラ
グ３１ｓに接続するソース線３３（ＳＬ）が形成され
る。配線３３ｄ及びソース線３３（ＳＬ）は、例えば、
タングステンやアルミニウムなどから構成される。

【００６５】層間絶縁膜３２上、配線３３ｄ上及びソー
ス線３３（ＳＬ）上には、配線３３ｄ及びソース線３３
（ＳＬ）を覆う層間絶縁膜（例えば、酸化シリコン）３
４が形成される。層間絶縁膜３４には、配線３３ｄに達
するビアホールが形成される。層間絶縁膜３４上には、
層間絶縁膜（例えば、酸化シリコン）３５が形成され
る。層間絶縁膜３５には、配線溝が形成される。ビット
線３６（ＢＬ）は、この配線溝内に形成され、かつ、ビ
アホールを介して配線３３ｄに接続される。ビット線３
６（ＢＬ）は、例えば、アルミニウムから構成される。
ビット線３６（ＢＬ）上には、パッシベーション膜３７
が形成される。

【００６６】図６は、本発明の第２実施の形態に関わる
強誘電体メモリのセルアレイ構造の平面図を示してい
る。図７は、図６のＶＩＩ−ＶＩＩ線に沿う断面図、図
８は、図６のＶＩＩＩ−ＶＩＩＩ線に沿う断面図、図９
は、図６のＩＸ−ＩＸ線に沿う断面図である。

【００６７】この実施の形態に関わるセルアレイ構造の
特徴は、上述の第１実施の形態に関わるセルアレイ構造
と同様に、メモリセルアレイが直列接続された複数のメ
モリセルからなるＮＡＮＤストリング（又はセルユニッ
ト）の集合から構成されている点、及び、ビット線とソ
ース線の間には実質的に同じ構造を有する複数のＭＦＳ
ＦＥＴのみが直列接続され、その両端の２つのＭＦＳＦ
ＥＴがセレクトトランジスタとして機能し、残りのＭＦ
ＳＦＥＴがＮＡＮＤストリングを構成するメモリセルと
して機能する点にある。

【００６８】また、この実施の形態に関わるセルアレイ
構造は、上述の第１実施の形態に関わるセルアレイ構造
と異なり、以下の特徴を含んでいる。即ち、本例では、
強誘電体膜２６が、メモリセル及びセレクトトランジス
タのチャネル上に、１つのメモリセル又は１つのセレク
トトランジスタごとに設けられている。具体的には、上
述の第１実施の形態では、強誘電体膜２６をシリコン基
板２１上の全体に形成し、データを、強誘電体膜２６の
一部（チャネル上の部分）の分極状態により記憶してい
たが、この実施の形態では、強誘電体膜２６を各トラン
ジスタ（メモリセル及びセレクトトランジスタ）のチャ
ネル上にそれぞれ独立して形成し、データを、トランジ
スタごとに設けられる強誘電体膜２６の分極状態により
記憶している。

【００６９】なお、各強誘電体膜２６は、素子分離層２
４上に跨って配置されていてもよい。即ち、チャネル上
の強誘電体膜２６のエッジ部が素子分離層２４にオーバ
ーラップしていても構わない。

【００７０】以下、本発明の第２実施の形態に関わる強
誘電体メモリのセルアレイ構造について具体的に説明す
る。

【００７１】ｐ型シリコン基板２１内には、ｎ型ウェル
領域２２とｐ型ウェル領域２３から構成されるいわゆる
ツインウェルが形成される。メモリセルは、ツインウェ
ルのｐ型ウェル領域２３内に形成される。但し、シリコ
ン基板２１内にツインウェルを設けることなく、シリコ
ン基板２１内に直接メモリセルを形成してもよい。ま
た、ｎ型又はｐ型のシリコン基板内に形成した通常のｐ
ウェル領域内にメモリセルを形成してもよい。

【００７２】シリコン基板２１内には、ＳＴＩ（Shallo
w Trench Isolation）構造を有する素子分離層２４が形
成される。素子分離層２４は、例えば、酸化シリコンか
ら構成される。素子分離層２４は、カラム方向にライン
状に延びており、全体として規則的なストライプ形状を
有している。素子分離層２４の幅及びピッチ（又は素子
領域の幅）は、例えば、共に、Ｆ（Ｆは、Feature size
で、デザインルールの最小値を示す。以下、この説明に
おいて同じ。）に設定される。

【００７３】ｐ型ウェル領域（シリコン基板）２３上及
び素子分離層２４上には、バッファ層２５が形成され
る。また、バッファ層２５上には、強誘電体膜２６が形
成される。バッファ層２５は、ｐ型ウェル領域（シリコ
ン基板）２３と強誘電体膜２６の間の原子の相互拡散を
防ぐために設けられる。強誘電体膜２６は、トランジス
タ（メモリセル及びセレクトトランジスタ）のチャネル
上に配置され、かつ、トランジスタごとに独立して設け
られている。

【００７４】ＭＦＳＦＥＴにおいては、データの値
（“０”又は“１”）は、チャネル上の強誘電体膜２６
の分極状態により判断されるため、少なくともチャネル
上に強誘電体膜２６が存在すれば、ＮＡＮＤ型ＦＲＡＭ
として機能させることができる。従って、第１及び第２
実施の形態では、互いにデバイス構造は異なるが、ＭＦ
ＳＦＥＴとしての機能は、全く同じである。

【００７５】なお、製造プロセスのステップ数に関して
は、第１実施の形態のセルアレイ構造は、第２実施の形
態のセルアレイ構造よりも少なくなる。これについて
は、本発明のＦＲＡＭの製造方法の説明において詳述す
る。

【００７６】強誘電体膜２６上には、ゲート電極２７が
形成される。ゲート電極２７は、ロウ方向にライン状に
延びており、全体として規則的なストライプ形状を有し
ている。ゲート電極２７の幅及びピッチ（但し、ドレイ
ンコンタクト部Ａ及びソースコンタクト部Ｂを除く）
は、例えば、共に、Ｆに設定される。

【００７７】ゲート電極２７の間のスペース部分におい
て、ｐ型ウェル領域（シリコン基板）２３の表面には、
ソース・ドレイン領域２８が形成される。ドレインコン
タクト部Ａにおいて、ｐ型ウェル領域２３の表面には、
ドレイン領域２８ｄが形成される。ソースコンタクト部
Ｂにおいて、ｐ型ウェル領域２３の表面には、ソース領
域２８ｓが形成される。

【００７８】本例では、ドレイン領域２８ｄとソース領
域２８ｓの間に、セルユニット、即ち、１８個のＭＦＳ
ＦＥＴが直列接続される。これら１８個のＭＦＳＦＥＴ
は、全て、実質的に同じ構造を有し、かつ、実質的に同
じ特性を有している。しかし、本例では、これら１８個
のＭＦＳＦＥＴのうち、最もドレイン領域２８ｄ寄りの
１つのＭＦＳＦＥＴと最もソース領域２８ｓ寄りの１つ
のＭＦＳＦＥＴを、セレクトトランジスタとして機能さ
せる。また、残りの１６個のＭＦＳＦＥＴをメモリセル
として機能させる。よって、ゲート電極２７（ＳＳ
Ｌ），２７（ＧＳＬ）は、セレクトゲート線となり、ゲ
ート電極２７（ＷＬ０），２７（ＷＬ１），…２７（Ｗ
Ｌ１５）は、ワード線となる。

【００７９】同一構造のＭＦＳＦＥＴをセレクトトラン
ジスタとして機能させたり、又はメモリセルとして機能
させる手法については、ＮＡＮＤ型ＦＲＡＭの基本動作
の説明において詳述する。

【００８０】なお、ドレイン領域２８ｄとソース領域２
８ｓの間に接続されるＭＦＳＦＥＴの数は、３個以上な
らば、特に、特定数に限定されることはない。つまり、
ドレイン領域２８ｄとソース領域２８ｓの間には、少な
くとも２個のセレクトトランジスタと少なくとも１個の
メモリセルが存在すれば足りる。

【００８１】強誘電体膜２６上及びゲート電極２７上に
は、ゲート電極２７を完全に覆う層間絶縁膜（例えば、
酸化シリコン）２９が形成される。層間絶縁膜２９の表
面は、平坦になっている。層間絶縁膜２９、強誘電体膜
２６及びバッファ層２５には、ドレイン領域２８ｄに達
するコンタクトホール３０ｄとソース領域２８ｓに達す
るコンタクトホール３０ｓが形成される。コンタクトホ
ール３０ｄ内には、コンタクトプラグ３１ｄが形成さ
れ、コンタクトホール３０ｓ内には、コンタクトプラグ
３１ｓが形成される。コンタクトプラグ３１ｄ，３１ｓ
は、例えば、ポリシリコンやタングステンなどから構成
される。

【００８２】層間絶縁膜２９上には、層間絶縁膜（例え
ば、酸化シリコン）３２が形成される。層間絶縁膜３２
には、配線溝が形成され、この配線溝内には、コンタク
トプラグ３１ｄに接続する配線３３ｄとコンタクトプラ
グ３１ｓに接続するソース線３３（ＳＬ）が形成され
る。配線３３ｄ及びソース線３３（ＳＬ）は、例えば、
タングステンやアルミニウムなどから構成される。

【００８３】層間絶縁膜３２上、配線３３ｄ上及びソー
ス線３３（ＳＬ）上には、配線３３ｄ及びソース線３３
（ＳＬ）を覆う層間絶縁膜（例えば、酸化シリコン）３
４が形成される。層間絶縁膜３４には、配線３３ｄに達
するビアホールが形成される。層間絶縁膜３４上には、
層間絶縁膜（例えば、酸化シリコン）３５が形成され
る。層間絶縁膜３５には、配線溝が形成される。ビット
線３６（ＢＬ）は、この配線溝内に形成され、かつ、ビ
アホールを介して配線３３ｄに接続される。ビット線３
６（ＢＬ）は、例えば、アルミニウムから構成される。
ビット線３６（ＢＬ）上には、パッシベーション膜３７
が形成される。

【００８４】上述の第１及び第２実施の形態に関わるセ
ルアレイ構造によれば、実質的に同一構造を有する複数
（３個以上）のＭＦＳＦＥＴがビット線とソース線の間
に直列接続される。また、この複数のＭＦＳＦＥＴのう
ち、最もビット線寄りのＭＦＳＦＥＴと最もソース線寄
りのＭＦＳＦＥＴをセレクトトランジスタとして機能さ
せ、それ以外のＭＦＳＦＥＴをメモリセルとして機能さ
せている。

【００８５】つまり、本発明の半導体メモリのセルアレ
イ構造は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（２つの
セレクトトランジスタの間に１つのメモリセルが接続さ
れる場合を含む）において、メモリセル及びセレクトト
ランジスタを、共に、ＭＦＳＦＥＴから構成したもの
（ＮＡＮＤ型ＦＲＡＭ）ということができる。

【００８６】この場合、以下の効果が得られる。

【００８７】セルサイズの縮小ＭＦＳＦＥＴを有する従来のＦＲＡＭ（図３９）では、
シリコンストライプ同士の間隔（素子分離幅）を、Ｆ
（Ｆは、Feature sizeで、デザインルールの最小値を示
す。）とすると、メモリセルのＸ方向のサイズ（又はビ
ット線のピッチ）は、４Ｆとなり、メモリセルのＹ方向
のサイズ（又はワード線のピッチ）は、２Ｆとなる。従
って、１つのメモリセルのサイズは、８Ｆ^２（＝４Ｆ×
２Ｆ）となる。

【００８８】これに対し、ＮＡＮＤ型ＦＲＡＭのセルサ
イズは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのセルサイ
ズと同程度と考えることができる。なぜなら、本発明の
ＦＲＡＭのセルアレイ部のレイアウトは、ＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭのセルアレイ部のレイアウトと実
質的に同じになるからである。図１０は、ＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭのセルアレイ部のレイアウトを示
しているが、このレイアウトは、図１及び図６に示すＮ
ＡＮＤ型ＦＲＡＭのセルアレイ部のレイアウトと実質的
に同じである。

【００８９】具体的には、メモリセルのＸ方向のサイズ
（又はビット線のピッチ）は、２Ｆとなり、メモリセル
のＹ方向のサイズ（又はワード線のピッチ）も、２Ｆと
なるため、１つのメモリセルのサイズは、４Ｆ^２（＝２
Ｆ×２Ｆ）となる。また、本発明のＦＲＡＭでは、ＮＡ
ＮＤストリングの両端のそれぞれに、セレクトトランジ
スタ及びコンタクト部（ドレインコンタクト部、ソース
コンタクト部）が設けられる。従って、本発明のＦＲＡ
Ｍの実際のセルサイズは、４Ｆ^２＋α（αは、セレクト
トランジスタ及びコンタクト部による１セル当りの面積
の増加分）となる。

【００９０】仮に、ＮＡＮＤストリングが１６個のメモ
リセルから構成され、メモリ容量が２５６メガビットで
ある場合を考えると、αは、約０．５Ｆ^２となる。従っ
て、この場合、本発明のＦＲＡＭにおける１つのセルサ
イズは、４．５Ｆ^２となる。このセルサイズは、ＭＦＳ
ＦＥＴを有する従来のＦＲＡＭのセルサイズ（８Ｆ^２）
よりも十分に小さい。

【００９１】このように、本発明のＮＡＮＤ型ＦＲＡＭ
は、メモリセルのサイズを縮小するのに適しているた
め、メモリ容量の増大やチップサイズの縮小に貢献でき
る。

【００９２】書き換え電圧の低電圧化ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、書き換え電圧
の低電圧化が困難であることが知られている。その理由
を簡単に説明すると、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍのメモリセルは、横方向のサイズ（デザインルール）
については、比例縮小則（スケーリング則）に基づいて
縮小できるが、縦方向のサイズ（ゲート絶縁膜の厚さ）
については、プロセス技術の問題により比例縮小則に基
づいて縮小できないためである。

【００９３】つまり、メモリ容量が、１６→３２→６４
→２５６メガビットと増大するにつれて、メモリセルの
横方向のサイズは、縮小されるが、その縦方向のサイズ
は一定（例えば、ゲート酸化膜の厚さは、常に約１０ｎ
ｍに設定される。）であり、結果として、フローティン
グゲート電極に対して電荷の出し入れを行うために必要
な電圧（書き換え電圧）を、メモリ容量の増大又はメモ
リセルの横方向のサイズの縮小に応じて低くすることが
できない。

【００９４】一方、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
では、書き換え電圧は、コントロールゲート電極とフロ
ーティングゲート電極の間の容量Ｃ１と、フローティン
グゲート電極とシリコン基板の間の容量Ｃ２との比（カ
ップリング比）にも影響を受ける。即ち、容量Ｃ１を大
きくすれば（容量Ｃ２は一定とする。）、コントロール
ゲート電極とシリコン基板の間に印加される電圧（書き
換え電圧）のうち、フローティングゲート電極とシリコ
ン基板の間に印加される電圧の割合が大きくなり、結果
として、書き換え電圧を低くすることも可能である。

【００９５】しかし、容量Ｃ１を大きくするためには
（材料は変えないものとする。）、コントロールゲート
電極とフローティングゲート電極の間の絶縁膜を厚さを
薄くする必要がある。つまり、書き換え電圧を低電圧化
するためには、フローティングゲート電極とシリコン基
板の間の絶縁膜（ゲート絶縁膜）の厚さを薄くして、フ
ローティングゲート電極に対する電荷の出し入れを行い
易くするか、又は、コントロールゲート電極とフローテ
ィングゲート電極の間の絶縁膜の厚さを薄くして、容量
Ｃ１を大きくする必要がある。

【００９６】いずれにしても、書き換え電圧を低電圧化
するためには、膜質の良い薄い絶縁膜（例えば、約５ｎ
ｍ）を形成するためのプロセス技術が必要であり、この
技術が開発されない限り、書き換え電圧を低電圧化は困
難となる（現在の書き換え電圧は、２０Ｖ程度と非常に
大きい。）。

【００９７】これに対し、本発明のＮＡＮＤ型ＦＲＡＭ
では、メモリセルとしてＭＦＳＦＥＴを使用している。
つまり、ＭＦＳＦＥＴは、データを強誘電体膜の分極状
態として記憶するため、書き換え電圧は、強誘電体膜を
分極反転させるために必要な電圧（臨界電圧）であれば
よい。この臨界電圧は、トンネル効果やホットエレクト
ロンによりフローティングゲート電極に対して電荷の出
し入れを行うための電圧よりも十分に小さい。具体的に
は、書き換え電圧は、数Ｖ程度（例えば、５Ｖ程度）で
十分である。従って、本発明のＮＡＮＤ型ＦＲＡＭによ
れば、書き換電圧の低電圧化を達成することができる。

【００９８】チップサイズの縮小（ワード線駆動回
路のレイアウトの容易化）ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、上記で説明
したように、書き換え電圧の低電圧化が困難であり、結
果として、２０Ｖ程度の高い書き換え電圧が必要とな
る。従って、ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、
高い書き換え電圧を発生させるための電圧発生回路（昇
圧回路）を設け、かつ、この書き換え電圧をワード線に
与えるワード線駆動回路を高耐圧トランジスタから構成
しなければならない。

【００９９】通常、高耐圧トランジスタのサイズは、通
常トランジスタ（高電圧が印加されないトランジスタ）
のサイズよりも大きい。例えば、０．２５μｍルールで
設計される２５６メガビットのＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭの場合、高耐圧トランジスタのサイズ（デザ
インルール）は、通常トランジスタのサイズ（デザイン
ルール）よりも数倍大きくなる。このように、高耐圧ト
ランジスタのサイズを大きくすることにより、高電圧に
より生じる電界を弱めることができ、トランジスタの破
壊を防止することができる。

【０１００】しかし、高耐圧トランジスタのサイズを大
きくすると、ロウデコーダ又はワード線駆動回路の面積
が巨大化する。また、ロウデコーダやワード線駆動回路
は、例えば、メモリセルアレイのブロックに対応して設
けられるため、これらの巨大化は、メモリチップ上にお
いてロウデコーダやワード線駆動回路が占める面積の増
大を意味し、結果として、チップサイズが増大する。ま
た、チップサイズは、無制限に大きくすることができな
いため、ロウデコーダ又はワード線駆動回路の面積が巨
大化は、メモリ容量の増大にとって不利である。

【０１０１】具体例について考える。例えば、０．２５
μｍルールで設計される２５６メガビットのメモリ容量
を有するＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、
１つのＮＡＮＤストリングが、１６個のメモリセルと２
個のセレクトトランジスタから構成される場合、図１１
に示すように、ＮＡＮＤストリングのピッチは、約８．
５μｍとなる。一方、このようなＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭにおいて、高耐圧トランジスタのサイズ、
例えば、ゲート幅方向の長さは、８〜９μｍとなる。従
って、ＮＡＮＤストリングのピッチ内には、１つの高耐
圧トランジスタのみしか配置することができず、ロウデ
コーダやワード線駆動回路のレイアウトが非常に難しく
なる。

【０１０２】また、次世代の１ギガビットＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭでは、例えば、メモリセルに対し
て０．１５μｍのデザインルールが適用される。この場
合、１つのＮＡＮＤストリングが、１６個のメモリセル
と２個のセレクトトランジスタから構成されるとする
と、ＮＡＮＤストリングのピッチは、約５μｍとなる。
ところで、高耐圧トランジスタのサイズについては、信
頼性を確保するため、メモリセルが縮小されても、縮小
することができず、例えば、ゲート幅方向の長さは、８
〜９μｍのままである。従って、ＮＡＮＤストリングの
ピッチ内に、高耐圧トランジスタを配置することができ
なくなり、ロウデコーダやワード線駆動回路のレイアウ
トが不可能になる。

【０１０３】ロウデコーダやワード線駆動回路のレイア
ウトを可能にするためには、１つのＮＡＮＤストリング
を構成するメモリセルの数を増やせばよい。つまり、Ｎ
ＡＮＤストリング内のメモリセルの数を増やせば、ＮＡ
ＮＤストリングのピッチが大きくなるため、高耐圧トラ
ンジスタをＮＡＮＤストリングのピッチ内に収めること
ができる。例えば、１つのＮＡＮＤストリング内のメモ
リセルの数を１６個から３２個に増やせば、ＮＡＮＤス
トリングのピッチは、約２倍になる。

【０１０４】ＮＡＮＤ型フラッシュＥＥＰＲＯＭは、消
去ブロック単位で、複数のメモリセルを同時消去する点
に特徴を有するものであり、消去ブロックサイズ（同時
消去を行うメモリセルの数）は、ＮＡＮＤストリングを
構成するメモリセルの数に比例する。従って、ＮＡＮＤ
ストリングを構成するメモリセルの数を増やすことは、
消去ブロックサイズを増やすことを意味する。ＮＡＮＤ
型フラッシュＥＥＰＲＯＭの開発の歴史を見ると、現実
に、メモリ容量が増加する度に、ＮＡＮＤストリング内
のメモリセルの数を増やし、消去ブロックサイズを大き
くしている。

【０１０５】即ち、１６メガビットＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭの消去ブロックサイズは、４キロバイト
であり、３２メガビットＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭの消去ブロックサイズは、８キロバイトであり、２
５６メガビットＮＡＮＤ型フラッシュＥＥＰＲＯＭの消
去ブロックサイズは、１６キロバイトである。

【０１０６】しかし、近年では、消去ブロックサイズの
増大を欲しないユーザが多くなっている。例えば、デジ
タルカメラのメモリにＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍを使用しているユーザにおいては、旧製品と新製品と
の間のコンパチビリティを保つために、消去ブロックサ
イズの急激な変更（増大）は行わないでほしい、という
要望がある。

【０１０７】このような状況から、次世代の１ギガビッ
トＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、消去ブロッ
クサイズを、２５６メガビットＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭと同様に、１６キロバイトとする必要性が出
てきている。

【０１０８】消去ブロックサイズを増大させずに、ロウ
デコーダ及びワード線駆動回路のレイアウトを可能にす
る技術として、ＮＡＮＤストリング内のメモリセルを動
作的に２つに分割することで、消去ブロックサイズを小
さくするものがある。１ギガビットＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭを考えると、例えば、図１２に示すよう
に、ＮＡＮＤストリングを構成するメモリセルの数は、
３２個となる。この時、従来方式では、消去ブロックサ
イズが３２キロバイトとなるが、本方式では、消去ブロ
ックサイズは、１６キロバイトのままである（２５６メ
ガビットＮＡＮＤ型ＥＥＰＲＯＭと同じ。）。

【０１０９】しかし、この場合、例えば、一方の消去ブ
ロック（選択ブロック）内のメモリセルに対して、何度
も、繰り返し、データの書き換えを行ったとすると、こ
の書き換え中に、他方の消去ブロック（非選択ブロッ
ク）内のメモリセルには、所定の電圧ストレスＶｐａｓ
ｓが印加されることになる。従って、書き換え回数が多
数回に及ぶと、非選択ブロック内のメモリセルの閾値が
徐々に変化し、最悪の場合には、非選択ブロック内のメ
モリセルのデータが反転してしまう場合も考えられる。

【０１１０】従って、図１２のＮＡＮＤストリング内の
メモリセルを動作的に２つに分割する技術は、現実的と
は言えない。

【０１１１】このように、１ギガビットＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭに関しては、消去ブロックサイズの
増加なく（１６キロバイトを保ったままで）、ロウデコ
ーダ及びワード線駆動回路のレイアウトを決定する、と
いう課題が未解決のままであり、この課題を解決しない
限り、１ギガビットＮＡＮＤ型フラッシュＥＥＰＲＯＭ
を現実のものとすることはでいない。

【０１１２】これに対し、本発明のＮＡＮＤ型ＦＲＡＭ
によれば、上記で説明したように、書き換え電圧の低
電圧化（５Ｖ程度）が可能である。従って、ＮＡＮＤ型
ＦＲＡＭでは、高い書き換え電圧を発生させるための電
圧発生回路（昇圧回路）が不要であり、かつ、書き換え
電圧をワード線に与えるワード線駆動回路も通常のトラ
ンジスタから構成することができる。

【０１１３】このため、ロウデコーダやワード線駆動回
路が巨大化することもなく、チップサイズの縮小に貢献
できる。また、高耐圧トランジスタが必要ないため、例
えば、１ギガビットＮＡＮＤ型フラッシュＥＥＰＲＯＭ
において、消去ブロックサイズの増加なく（１６キロバ
イトを保ったままで）、かつ、非選択ブロック内のメモ
リセルに対するストレスＶｐａｓｓなしに、ロウデコー
ダ及びワード線駆動回路のレイアウトを容易に決定する
ことができる。

【０１１４】また、本発明のＮＡＮＤ型ＦＲＡＭによれ
ば、書き換え電圧の低電圧化が可能なため、例えば、メ
モリセル同士の電気的分離を確保するための素子分離領
域の幅を狭くすることができる。即ち、互いに電気的に
分離しなければならない２つのメモリセルの間の絶縁が
確保できなくなる電圧（破壊電圧）は、素子分離領域の
幅に比例する。ここで、書き換え電圧が低くなるという
ことは、破壊電圧が低くてもよいことを意味するため、
結果として、素子分離領域の幅を狭めることができる。
このことも、チップサイズの縮小にとって有効である。

【０１１５】セルアレイ構造及び製造プロセスの簡
略化ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、直列接続され
る複数のメモリセルの両端（ビット線側、ソース線側）
に、それぞれ１つずつ、セレクトトランジスタを接続す
る必要がある。これらセレクトトランジスタは、例え
ば、書き込み（プログラム）動作において、選択ブロッ
ク内の非書き込みセル（“１”書き込みセル）を含むＮ
ＡＮＤストリング内のメモリセルのチャネルを書き込み
禁止電位に上昇させるために設けられる。

【０１１６】具体的には、選択ブロック内においては、
書き込み動作時、まず、ソース線側のセレクトトランジ
スタの全てをオフとし、ビット線側のセレクトトランジ
スタのゲート及び全てのワード線に電源電位ＶＣＣを印
加する。そして、書き込みセル（“０”書き込みセル）
を含むＮＡＮＤストリング内のメモリセルのチャネルに
接地電位ＶＳＳを供給し、非書き込みセル（“１”書き
込みセル）を含むＮＡＮＤストリング内のメモリセルの
チャネルに対しては、ビット線から初期電位（例えば、
電源電位ＶＣＣ）を供給する。

【０１１７】この時、非書き込みセル（“１”書き込み
セル）を含むＮＡＮＤストリング内のメモリセルのチャ
ネルは、ＶＣＣ−Ｖｔｈ（Ｖｔｈは、セレクトトランジ
スタの閾値）にプリチャージされ、かつ、そのＮＡＮＤ
ストリング内のビット線側のセレクトトランジスタは、
カットオフ状態となる。

【０１１８】この後、選択ブロック内において、例え
ば、選択されたワード線を書き込み電位Ｖｐｒｏｇに上
げ、非選択のワード線を転送電位Ｖｐａｓｓに上げる
と、非書き込みセル（“１”書き込みセル）を含むＮＡ
ＮＤストリング内のメモリセルのチャネルは、ワード線
とチャネルの間の容量カップリングにより書き込み禁止
電位まで上昇する。

【０１１９】このように、ＮＡＮＤストリング内の２つ
のセレクトトランジスタは、書き込み動作時に、メモリ
セルのチャネルをフローティングにし、容量カップリン
グにより書き込み禁止電位を生成するために重要な役割
を果たす。

【０１２０】ここで、書き込み動作時、書き込みセル
（“０”書き込みセル）を含むＮＡＮＤストリング内の
メモリセルのチャネルに接地電位ＶＳＳを供給するた
め、セレクトトランジスタのゲートには、電源電位ＶＣ
Ｃが印加される。このため、セレクトトランジスタに関
しては、（ＶＣＣ−ＶＳＳ）／２よりも低い正の電圧
（例えば、０．７Ｖ程度）を閾値とする必要がある。従
って、セレクトトランジスタに関しては、メモリセルと
別個のプロセスにより形成するとか、ゲート電極を形成
する前にチャネル部に閾値制御のためのイオン注入を行
うなどのプロセスの追加が必要であった。

【０１２１】しかし、メモリセルとセレクトトランジス
タをそれぞれ別々に形成すると、製造プロセスが、長
く、かつ、複雑になると共に、熱工程が増えるため、信
頼性も低下するという問題がある。

【０１２２】そこで、現在のＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭでは、メモリセルとセレクトトランジスタを、
共に、２層のポリシリコン層を積み上げた構造、いわゆ
るスタックゲート構造とし、メモリセルとセレクトトラ
ンジスタを同一の製造プロセスで形成している。

【０１２３】しかし、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍでは、メモリセルとセレクトトランジスタは、互いに
同一構造を有しておらず、かつ、機能、性能も互いに異
なっている。例えば、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍのメモリセルは、周知のように、フローティングゲー
ト電極とコントロールゲート電極（ワード線）を有する
のに対し、セレクトトランジスタは、フローティングゲ
ート電極を有していない。セレクトトランジスタでは、
例えば、２層のポリシリコン層をゲート電極（セレクト
ゲート線）として用い、一定間隔で、上下のポリシリコ
ン層を接続するシャント領域が設けられる。

【０１２４】シャント領域の意義は、セレクトゲート線
の低抵抗化にある。一般に、１層目（下層）のポリシリ
コン層の比抵抗は、２層目（上層）のポリシリコン層
（又はポリシリコン層とシリサイド層の積層でもよ
い。）の比抵抗よりも大きい。そこで、シャント領域を
一定間隔（例えば、３２カラムごと）で設けてセレクト
ゲート線の低抵抗化を図っている。

【０１２５】しかし、シャント領域では、上下のポリシ
リコン層をそれぞれ露出させ、かつ、アルミニウムなど
の低抵抗材料により上下のポリシリコン層を電気的に接
続するため、レイアウト面積が大きくなる欠点がある。
例えば、０．２５μｍルールで設計された２５６メガビ
ットＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、ビット線
コンタクト部を挟み込む２本のセレクトゲート線の間隔
は、シャント領域のサイズに制限され、縮小することが
できない。

【０１２６】これに対し、本発明のＮＡＮＤ型ＦＲＡＭ
では、メモリセルとセレクトトランジスタは、実質的に
同一構造を有し、かつ、実質的に同一の機能及び特性を
有している。即ち、メモリセルとセレクトトランジスタ
は、共に、ＭＦＳＦＥＴから構成される。但し、実際の
動作（後述する。）においては、強誘電体膜の分極状態
を制御することにより、メモリセルは、メモリセルとし
て機能させ、セレクトトランジスタは、セレクトトラン
ジスタとして機能させる。

【０１２７】従って、本発明のＮＡＮＤ型ＦＲＡＭにお
いては、メモリセルとセレクトトランジスタは、完全
に、同一の製造プロセスにより同時に形成することがで
き、製造プロセスが簡略化される。なお、ＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭでは、セレクトトランジスタをス
タックゲート構造とすることで、メモリセルとセレクト
トランジスタのプロセスの一部を共通化することはでき
るが、例えば、フローティングゲート電極を形成するた
めのスリット形成プロセスや、シャント領域を形成する
ためのプロセスなどが必要であるため、ＮＡＮＤ型ＦＲ
ＡＭのように、完全に共通化することはできない。

【０１２８】また、本発明のＮＡＮＤ型ＦＲＡＭでは、
セレクトトランジスタがＭＦＳＦＥＴから構成されるた
め（スタックゲート構造を有していないため）、シャン
ト領域を設ける必要がない。従って、ビット線コンタク
ト部を挟み込む２本のセレクトゲート線の間隔は、比例
縮小則（スケーリング則）に基づき、ワード線同士の間
隔程度に縮小することができる。

【０１２９】このように、本発明のＮＡＮＤ型ＦＲＡＭ
では、セルアレイ構造が簡略化されることにより、メモ
リセルの微細化、高集積化や、製造プロセスの簡略化な
どに貢献できる。

【０１３０】プログラムベリファイが不要本発明のＮＡＮＤ型ＦＲＡＭの重要な特徴の一つに、プ
ログラムベリファイが不要であるという点がある。

【０１３１】メモリセルをＮＡＮＤ型に接続したメモリ
セルアレイ（ＮＡＮＤ型フラッシュＥＥＰＲＯＭ）で
は、書き込み（プログラム）は、ページ単位（１ロウご
と）に行われる。しかし、書き込み特性は、メモリセル
ごとに異なるため、１回の書き込み動作で十分に閾値が
上昇し、“０”書き込みが完了するメモリセルもあれ
ば、数回の書き込み動作を行っても十分に閾値が上昇せ
ず、“０”書き込みが完了しないメモリセルもある。

【０１３２】従って、全てのメモリセルに対して、同一
条件で、書き込み（プログラム）動作を行うと、全ての
メモリセルの書き込みが完了した時点で、あるメモリセ
ルについては、閾値が、読み出し時に非選択のワード線
に与えるパス電位を越えてしまう場合がある（オーバー
プログラム）。これでは、読み出し時に、オン状態でな
ければならない非選択セルがオフ状態となり、正確に、
選択セルのデータを読み出すことができなくなる（ＮＯ
Ｒ型のセルでオーバーイレーズが問題となるように、Ｎ
ＡＮＤ型セルでは、オーバープログラムが問題とな
る。）。

【０１３３】そこで、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍでは、書き込み（プログラム）動作を行った後に、書
き込み（“０”書き込み）が完了したか否かを検証する
プログラムベリファイ動作が必要不可欠となる。また、
プログラムベリファイによりＮＧ（書き込み未完了）と
されたセルについてのみ、再書き込みを行い、オーバー
プログラムのメモリセルが発生しないようにしている
（いわゆるビット毎ベリファイ）。

【０１３４】以下、参考のために、ＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭの基本動作について説明する。ＮＡＮＤ
型フラッシュＥＥＰＲＯＭの公知例としては、例えば、
文献４（K.-D. Suh et al., "A 3.3V 32Mb NAND Flash
Memory with Incremental Step PulseProgramming Sche
me" IEEE J. Solid-State Circuits, vol.30, pp.1149-
1156,Nov. 1995）、文献５（Y. Iwata et al., "A 35 n
s Cycle Time 3.3V Only 32Mb NAND Flash EEPROM" IEE
E J. Solid-State Circuits, vol.30, pp.1157-1164, N
ov. 1995）などが知られている。

【０１３５】また、文献４には、ＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭの基本動作が詳細に説明されているので、
以下では、文献４に開示される基本動作について、簡単
に説明する。

【０１３６】なお、メモリセルアレイ部は、図１３、図
１４及び図１５に示すような回路により構成されている
ものとする。この場合、消去（Erase）、読み出し（Rea
d）、書き込み（program）の各動作時におけるメモリセ
ル及びセレクトトランジスタに対するバイアス状態は、
表１に示すようになる。

【０１３７】

【表１】

【０１３８】但し、ＢＳＥＬは、ブロック選択信号、Ｗ
Ｌ０，…ＷＬ１５は、ワード線、ＢＬ０，…ＢＬ４２２
３は、ビット線、ＳＳＬは、ビット線側のセレクトゲー
ト線、ＧＳＬは、ソース線側のセレクトゲート線、Ｓｅ
ｌ．Ｗ／Ｌは、選択されたブロック内の選択されたワ
ード線、ＰａｓｓＷ／Ｌは、選択されたブロック内の
非選択のワード線、“０”Ｂ／Ｌは、“０”書き込みを
行うメモリセルが接続されるビット線、“１”Ｂ／Ｌ
は、“１”書き込みを行うメモリセルが接続されるビッ
ト線、Ｂｕｌｋは、基板（チャネル）である。

【０１３９】・消去動作消去動作時では、まず、全てのワード線ＷＬ０，…ＷＬ
１５が接地電位Ｖｓｓに設定される（Ｓｅｌ．Ｗ／
Ｌ，ＰａｓｓＷ／Ｌ＝０Ｖ）。この後、選択され
たブロック内のブロック選択信号ＢＳＥＬは、“Ｈ（例
えば、電源電位Ｖｃｃ）”になり、非選択のブロック内
のブロック選択信号ＢＳＥＬは、“Ｌ（接地電位Ｖｓ
ｓ）”を維持する。

【０１４０】従って、選択されたブロック内のワード線
ＷＬ０，…ＷＬ１５は、接地電位Ｖｓｓを維持し、非選
択のブロック内のワード線ＷＬ０，…ＷＬ１５は、接地
電位Ｖｓｓで、フローティング状態になる。

【０１４１】この後、消去パルス（例えば、２１Ｖ、３
ｍｓ）がバルク（例えば、セルｐウェル）Ｂｕｌｋに供
給される。その結果、選択されたブロックでは、バルク
Ｂｕｌｋとワード線ＷＬ０，…ＷＬ１５の間に消去電圧
（２１Ｖ）が印加され、フローティングゲート電極内の
電荷（電子）が、Ｆ−Ｎ（Fowler-Nordheim）トンネル
電流により、バルクＢｕｌｋに移動する。

【０１４２】ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、
ＮＯＲ型フラッシュＥＥＰＲＯＭとは異なり、過消去
（オーバーイレーズ）が問題とならないため、選択され
たブロック内のメモリセルは、１回の消去パルスによ
り、−３Ｖ程度まで十分に消去される。

【０１４３】一方、非選択のブロック内では、消去パル
スがバルクＢｕｌｋに供給されると同時に、ワード線Ｗ
Ｌ０，…ＷＬ１５とバルクＢｕｌｋの間の容量カップリ
ングにより、フローティング状態のワード線ＷＬ０，…
ＷＬ１５の電位も上昇する。このため、ワード線ＷＬ
０，…ＷＬ１５とバルクＢｕｌｋの間には、ＦＮトンネ
ル現象を生じさせるために十分な消去電圧が印加され
ず、非選択のブロック内のメモリセルのデータは、消去
されない。

【０１４４】ここで、ワード線ＷＬ０，…ＷＬ１５とバ
ルクＢｕｌｋの間のカップリング比について検討する。
カップリング比は、フローティング状態のワード線ＷＬ
０，…ＷＬ１５に生じる容量から計算される。ここで、
フローティング状態のワード線ＷＬ０，…ＷＬ１５は、
ブロック選択信号ＢＳＥＬにより制御されるＭＯＳトラ
ンジスタのソースに接続され、かつ、そのソースとワー
ド線ＷＬ０，…ＷＬ１５は、金属配線により互いに接続
されていると仮定する。

【０１４５】この場合、カップリング比は、ブロック選
択信号ＢＳＥＬにより制御されるＭＯＳトランジスタの
ソースの接合容量、そのＭＯＳトランジスタのソースと
ゲートのオーバーラップ容量、そのＭＯＳトランジスタ
のソースとワード線ＷＬ０，…ＷＬ１５を接続する金属
配線に生じる容量（特に、フィールド領域の容量）、ワ
ード線（ポリシリコン層）ＷＬ０，…ＷＬ１５とバルク
（セルｐウェル）Ｂｕｌｋの間に生じる容量などにより
決定される。

【０１４６】これら容量の中でも、特に、ワード線ＷＬ
０，…ＷＬ１５とバルクＢｕｌｋの間に生じる容量は、
カップリング比に大きな影響を与える。実験結果から求
めたカップリング比は、約０．９であり、よって、バル
クＢｕｌｋに消去パルスを与えたときに、ワード線ＷＬ
０，…ＷＬ１５の電位は、十分に上昇するため、ＦＮト
ンネル電流の発生が防止される。

【０１４７】消去ベリファイ動作では、例えば、選択さ
れたブロック内の全てのメモリセルの閾値が−１Ｖ以下
になったか否かが検証される。そして、全てのメモリセ
ルの閾値が−１Ｖ以下になるまで、繰り返し、消去動作
が実行される。所定回数、消去動作を繰り返しても、選
択されたブロック内の全てのメモリセルの閾値が−１Ｖ
以下にならない場合、消去ＮＧとして、消去動作が終了
する。

【０１４８】ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、
上述したように、過消去（オーバーイレーズ）が問題と
ならないため、消去動作においては、メモリセルの閾値
を所定値（上限）以下にすればよく、その閾値の下限
は、存在しない。よって、消去ベリファイをビットごと
に行う（ビット毎ベリファイを行う）必要はない。

【０１４９】・読み出し動作読み出し動作は、１ページ（１ロウ）分のメモリセルの
データを同時にページバッファのラッチ回路に転送した
後、ページバッファから、例えば、１ビットずつ、連続
的にデータを出力することにより行う。

【０１５０】図１６は、読み出し動作時における主要な
信号の動作波形を示している。まず、ページバッファＰ
／Ｂが“０”に初期化される。即ち、ＰＧＭ及びＤＩＳ
が電源電位Ｖｃｃであるため、全てのページバッファＰ
／Ｂ内のラッチ回路ＬＨのノードＡがＭＯＳトランジス
タＴ１，Ｔ２を経由して接地点ＧＮＤに短絡され、その
結果、ノードＡの値が“０”になる（Ｌａｔｃｈ“０”
＝“０”，ＬＡＴＣＨ“１”＝“０”）。また、全ての
ビット線ＢＬ０，…ＢＬ４２４３は、接地電位Ｖｓｓに
設定され、全てのワード線ＷＬ０，…ＷＬ１５は、接地
電位Ｖｓｓに設定され、セレクトゲート線ＳＳＬ，ＧＳ
Ｌは、約４．５Ｖに設定される（時刻ｔ１）。

【０１５１】この後、選択されたブロック内の非選択の
ワード線ＰａｓｓＷ／Ｌは、約４．５Ｖに設定され、
選択されたブロック内の選択されたワード線Ｓｅｌ．
Ｗ／Ｌは、接地電位Ｖｓｓを維持する（時刻ｔ２）。

【０１５２】非選択のワード線ＰａｓｓＷ／Ｌに与え
る約４．５Ｖという電位は、消去セル（“１”書き込み
セル）の閾値よりも高く、かつ、“０”書き込みセルの
閾値よりも高くなることを条件に決められたものであ
る。つまり、読み出し動作時、非選択のワード線Ｐａｓ
ｓＷ／Ｌに接続される非選択のメモリセルは、データ
の値（“１”又は“０”）にかかわらず、オン状態とな
り、いわゆるパストランジスタとして機能する。

【０１５３】一方、選択されたワード線Ｓｅｌ．Ｗ／
Ｌは、接地電位（０Ｖ）Ｖｓｓに設定されている。ま
た、データ“１”を記憶するメモリセル（消去セル）の
閾値は、マイナスに設定され、データ“０”を記憶する
メモリセル（書き込みセル）の閾値は、プラスに設定さ
れている。従って、選択されたワード線Ｓｅｌ．Ｗ／
Ｌに接続されるメモリセルについては、データが“１”
（消去セル）のとき、オン状態となり、データが“０”
（書き込みセル）のときオフ状態となる。

【０１５４】従って、消去セル（“１”書き込みセル）
のデータが読み出されるビット線ＢＬｉは、ＮＡＮＤス
トリングを経由してソース線（接地電位Ｖｓｓ）に電気
的に接続され、書き込みセル（“０”書き込みセル）の
データが読み出されるビット線ＢＬｉは、ソース線から
切断され、オープン状態（一端が電気的にどこにも接続
されていない状態をいう。）になる。

【０１５５】この後、ＰＧＭ及びＤＩＳが、電源電位Ｖ
ｃｃから接地電位Ｖｓｓに変化し、Ｖｒｅｆが、０Ｖか
ら約１．５Ｖに変化する（時刻ｔ３）。この時、ＭＯＳ
トランジスタＴ１，Ｔ２がオフ状態になり、ページバッ
ファＰ／Ｂ内のラッチ回路ＬＨのノードＡは、接地点Ｇ
ＮＤから切り離される。また、Ｖｒｅｆによりカレント
ミラー回路が活性化され、ＭＯＳトランジスタＴＣＬに
約２μＡの負荷電流が流れる。

【０１５６】一方、ＭＯＳトランジスタＴ３は、デプレ
ッション型であり、ＰＧＭが０Ｖでもオン状態となって
いる。

【０１５７】よって、消去セル（“１”書き込みセル）
のデータが読み出されるビット線ＢＬｉに接続されるペ
ージバッファでは、この負荷電流が接地点ＧＮＤに垂れ
流され、そのビット線ＢＬｉの電位は、低い値（約０．
４Ｖ）となる。このため、センス用のＭＯＳトランジス
タＴＳは、オフ状態となる。書き込みセル（“０”書き
込みセル）のデータが読み出されるビット線ＢＬｉに接
続されるページバッファでは、そのビット線ＢＬｉがオ
ープン状態であるため、ビット線ＢＬｉの電位は、高い
値（約２Ｖ）となる。このため、センス用のＭＯＳトラ
ンジスタＴＳは、オン状態となる。

【０１５８】この後、ＲＥＡＤが０Ｖから電源電位Ｖｃ
ｃに変化すると、ＭＯＳトランジスタＴ４がオン状態と
なるため、ビット線ＢＬｉの電位に応じて、ラッチ回路
ＬＨのデータが決定される（時刻ｔ４）。

【０１５９】即ち、消去セル（“１”書き込みセル）の
データが読み出されるビット線ＢＬｉの電位は、低い値
（約０．４Ｖ）であるため、そのビット線ＢＬｉが接続
されるページバッファでは、ＭＯＳトランジスタＴＳ
は、オフ状態である。よって、ＲＥＡＤが電源電位Ｖｃ
ｃになり、ＭＯＳトランジスタＴ４がオン状態になって
も、ラッチ回路ＬＨのデータ（ノードＡの値）は、
“０”のままである。

【０１６０】また、書き込みセル（“０”書き込みセ
ル）のデータが読み出されるビット線ＢＬｉの電位は、
高い値（約２Ｖ）であるため、そのビット線ＢＬｉに接
続されるページバッファでは、ＭＯＳトランジスタＴＳ
は、オン状態である。よって、ＲＥＡＤが電源電位Ｖｃ
ｃになり、ＭＯＳトランジスタＴ４がオン状態になる
と、ラッチ回路ＬＨのデータ（ノードＡの値）は、
“１”に反転する。

【０１６１】このようにして、１ページ（１ロウ）分の
メモリセルのデータは、同時に、ページバッファのラッ
チ回路に転送され、かつ、ラッチされる。この後、ペー
ジバッファＰ／Ｂごとに、Ｙ１が制御され、例えば、選
択されたページバッファ内のラッチ回路ＬＨのデータを
データ線ＤＬに転送する。

【０１６２】・書き込み動作書き込み動作では、まず、書き込みデータのロードが行
われる。書き込みデータのロードは、書き込みデータ
を、メモリチップの内部にシリアルかつ連続的に入力
し、この書き込みデータを、全て又は複数のページバッ
ファ内のラッチ回路にラッチすることにより完了する。

【０１６３】選択セルに対して“０”書き込みを行う場
合には、ラッチ回路ＬＨには、データ“０”がラッチさ
れる（ノードＡ＝“０”）。選択セルに対して“１”書
き込み（消去状態の維持）を行う場合には、ラッチ回路
ＬＨには、データ“１”がラッチされる（ノードＡ＝
“１”）。

【０１６４】この後、１ページ分のデータが、同時に、
１ページ分の選択セルに書き込まれる。書き込みは、
“０”書き込みを行う選択セルに対して“０”書き込み
が完了するまで、繰り返し、行われる。但し、書き込み
が所定回数に達しても、“０”書き込みが完了しない選
択セルが存在する場合には、書き込みＮＧとして、書き
込み動作を終了する。

【０１６５】１回の書き込みサイクルは、書き込み（プ
ログラム）動作とプログラムベリファイ動作から構成さ
れる。書き込み動作では、書き込みパルスが選択された
ワード線に与えられ、プログラムベリファイ動作では、
“０”書き込みを行う選択セルの閾値が所定の範囲内に
収まったか否かを検証する。特に、プログラムベリファ
イ動作では、過書き込み（オーバープログラム）を防止
するために、ビット毎ベリファイが実行される。

【０１６６】具体的には、書き込み動作は、以下のよう
なステップから構成される。なお、１回の書き込みサイ
クルは、約４０μｓで終了するものとする。

【０１６７】ａ．ビット線のセットアップ（約８μ
ｓ）このステップでは、ページバッファ内のラッチ回路のデ
ータに応じて、ビット線の電位をセットアップする。例
えば、選択セルに対して“０”書き込みを行う場合に
は、ラッチ回路のデータは、“０”になるため、ビット
線ＢＬｉのレベルは、Ｖｓｓ（書き込み実行レベル）に
なる。また、選択セルに対して“１”書き込み（消去状
態の維持）を行う場合には、ラッチ回路のデータは、
“１”になるため、ビット線ＢＬｉのレベルは、Ｖｃｃ
（書き込み禁止レベル）になる。

【０１６８】ｂ．データ書き込み（約２０μｓ）ＧＳＬを接地電位Ｖｓｓ、ＳＳＬを電源電位Ｖｃｃに
し、ビット線の電位を、選択されたブロック内のＮＡＮ
Ｄストリングを構成するメモリセルのチャネルに転送す
る。この時、“０”書き込みを実行する選択セル（書き
込み実行セル）のチャネルは、接地電位（ビット線と同
じ電位）Ｖｓｓとなり、“１”書き込みを実行する選択
セル（書き込み禁止セル）のチャネルは、Ｖｃｃ−Ｖｔ
ｈに充電された後、フローティングとなる。この後、選
択されたブロック内において、選択された１本のワード
線Ｓｅｌ．Ｗ／Ｌにパルス状の書き込み電位（１５．
５〜２０Ｖ）を与え、残りの全ての非選択のワード線Ｐ
ａｓｓＷ／Ｌに転送電位（約１０Ｖ）を与える。その
結果、書き込み実行セルでは、ＦＮトンネル電流により
フローティングゲート電極に電荷（電子）が注入され、
“０”書き込みが実行される。一方、書き込み禁止セル
では、容量カップリングによりチャネルの電位が上昇す
るため、“０”書き込みが禁止される（言い換えれば、
“１”書き込みが実行される、又は消去状態が維持され
る）。

【０１６９】ｃ．ワード線の放電（約４μｓ）選択されたブロック内の全てのワード線の電荷を放電し
（Ｓｅｌ．Ｗ／Ｌ，ＰａｓｓＷ／Ｌ＝Ｖｓｓ）、こ
の後に行われるプログラムベリファイの準備を行う。

【０１７０】ｄ．プログラムベリファイ（約８μｓ）プログラムベリファイでは、選択されたワード線に繋が
る選択セルのうち、書き込みセル（“０”書き込みセ
ル）の閾値が目標値（下限）以上になったか否かを検証
する。プログラムベリファイは、選択されたワード線に
繋がる１ページ分の選択セルのデータを読み出すことに
より実行される（プログラムベリファイリード）。

【０１７１】なお、通常の読み出し動作では、上述のよ
うに、例えば、選択されたワード線に０Ｖを与え、非選
択のワード線に約４．５Ｖを与えるが、プログラムベリ
ファイリードでは、例えば、選択されたワード線に約
０．７Ｖを与え、非選択のワード線に約４．５Ｖを与え
る。つまり、プログラムベリファイでは、メモリセルの
閾値が０．７Ｖを越えたときに、“０”書き込みが完了
したと判断される。

【０１７２】プログラムベリファイでは、“０”書き込
みが完了したメモリセル（閾値が０．７Ｖを越えるも
の）が繋がるページバッファ内のラッチ回路のデータ
は、“０”から“１”に変化する。従って、“０”書き
込みが完了したメモリセルについては、以後、書き込み
動作が行われることはない。これにより、過書き込み
（オーバープログラムを防止する。

【０１７３】プログラムベリファイでは、ページバッフ
ァ内のラッチ回路のデータは、“０”から“１”にのみ
変化し、“１”から“０”には変化しないように制御さ
れる。よって、“１”書き込みセル（書き込み禁止セ
ル）が繋がるページバッファ内のラッチ回路のデータ
は、“１（書き込み禁止）”を維持し、“０”書き込み
セル（書き込み実行セル）が繋がるページバッファ内の
ラッチ回路のデータは、その“０”書き込みセルの閾値
に応じて、“０（書き込み実行）”から“１（書き込み
禁止）”に変化する。

【０１７４】そして、全てのページバッファ内のラッチ
回路のデータが“１”になるまで、繰り返し、書き込み
動作とプログラムベリファイ動作が実行される。但し、
書き込み動作（プログラムベリファイ動作を含む）に要
した時間が最大時間（例えば、１０サイクル）に達した
ときは、書き込みＮＧとして、書き込み動作を終了させ
る。

【０１７５】図１７及び図１８は、書き込み動作時にお
ける選択されたワード線に繋がる選択セル（書き込み実
行セルと書き込み禁止セル）のバイアス条件を示してい
る。ＧＳＬを接地電位Ｖｓｓ、ＳＳＬを電源電位Ｖｃｃ
にし、ビット線の電位を、選択されたブロック内のＮＡ
ＮＤストリングを構成するメモリセルのチャネルに転送
する。この時、“０”書き込みを実行する選択セル（書
き込み実行セル）のチャネルは、接地電位（ビット線と
同じ電位）Ｖｓｓとなり、“１”書き込みを実行する選
択セル（書き込み禁止セル）のチャネルは、Ｖｃｃ−Ｖ
ｔｈに充電された後、フローティングとなる。

【０１７６】この後、選択されたブロック内において、
選択された１本のワード線にパルス状の書き込み電位
（例えば、１８Ｖ）Ｖｐｇｍを与え、残りの全ての非選
択のワード線に転送電位（約１０Ｖ）Ｖｐａｓｓを与え
る。その結果、書き込み実行セルでは、フローティング
ゲート電極とチャネルの間に大きな電位差が生じ、ＦＮ
トンネル電流により、チャネルからフローティングゲー
ト電極へ電荷（電子）が注入され、“０”書き込みが実
行される。

【０１７７】一方、書き込み禁止セルでは、書き込み電
位Ｖｐｇｍ又は転送電位Ｖｐａｓｓがワード線に供給さ
れると、ワード線（コントロールゲート電極）とチャネ
ルの間の容量カップリングによりチャネルの電位が上昇
する。このため、書き込み禁止セルでは、フローティン
グゲート電極とチャネルの間に大きな電位差が生じるこ
とはなく、“０”書き込みが禁止される（言い換えれ
ば、“１”書き込みが実行される、又は消去状態が維持
される）。

【０１７８】なお、書き込み動作時に、書き込み禁止セ
ルのチャネル電位（書き込み禁止電位）を十分に上昇さ
せれば、書き込み禁止セルに対する誤書き込み（“０”
書き込み）を防止することができる。また、書き込み禁
止電位は、チャネルの初期充電を十分に行うこと、及
び、ワード線とチャネルの間のカップリング比を大きく
することにより、十分に大きくすることができる。

【０１７９】ところで、ワード線とチャネルの間のカッ
プリング比Ｂは、以下の式で表すことができる。Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）但し、Ｃｏｘは、ワード線とチャネルの間のゲート容量
の総和であり、Ｃｊは、メモリセルのソース及びドレイ
ンの接合容量の総和である。

【０１８０】また、ＮＡＮＤストリングのチャネル容量
は、ＣｏｘとＣｊの合計となる。この他にも、セレクト
ゲート線とソース（又はドレイン）の間のオーバーラッ
プ容量や、ビット線やソース線に生じる容量などが存在
するが、これらの容量は、ＣｏｘやＣｊに比べると、非
常に小さいため、無視しても差し支えない。

【０１８１】これに対し、本発明のＮＡＮＤ型ＦＲＡＭ
のメモリセルは、ＭＦＳＦＥＴから構成される。ＭＦＳ
ＦＥＴは、データを強誘電体膜の分極状態として記憶す
るものである。また、強誘電体膜は、臨界電圧以上の電
圧（又は電界）が印加されることにより分極反転すると
共に、電圧（又は電界）が零になると、常に一定の分極
量（残留分極量）、即ち、閾値を持つことになる。つま
り、メモリセルがＭＦＳＦＥＴから構成される場合、全
てのメモリセルの書き込み特性は、ほぼ同じと仮定で
き、例えば、１回の書き込みに対して、メモリセルの間
に閾値のばらつきが生じることはない（フラッシュメモ
リのメモリセルのように閾値が徐々に変化することがな
いため、閾値分布の裾が広がらない。）。

【０１８２】従って、本発明のＮＡＮＤ型ＦＲＡＭで
は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのように、セル
の書き込み特性を考慮した複数回の書き込みを行う必要
がなく、臨界電圧以上の電圧を用いた１回の書き込みの
みを行えば足りる。また、本発明のＮＡＮＤ型ＦＲＡＭ
では、強誘電体膜に印加される電圧を、臨界電圧以上の
電圧にした後、零にすると、強誘電体膜には、常に、一
定の分極量（残留分極量）が生じる。このため、１回の
書き込み動作により、メモリセルの閾値が一定値に設定
されるため、プログラムベリファイが不要となる（オー
バープログラムも当然に生じない）。

【０１８３】このように、本発明のＮＡＮＤ型ＦＲＡＭ
によれば、書き込み動作を１回で済ませることができる
と共に、プログラムベリファイも不要となる。これに伴
い、書き込み動作のシーケンスが簡略化され、書き込み
時の制御が容易になり、かつ、ベリファイ回路も不要と
なる。また、データの書き込み時間が大幅に短縮される
ため、高速書き込みが可能となる。

【０１８４】ページ単位及びバイト（ビット）単位
の書き換えが可能ＮＡＮＤ型フラッシュＥＥＰＲＯＭなどのフラッシュメ
モリでは、データが、フローティングゲート電極中の電
荷量（電子量）として記憶され、かつ、ブロック単位の
データ消去を前提とするため、ページ単位の書き換えを
行うことができない。即ち、ページ単位のデータ書き換
えは、ブロック内の一部のデータのみを変え、その他の
部分のデータを変化させないことにより達成できるが、
フラッシュメモリでは、メモリセルに、直接、データを
上書きすることができず、また、消去に際しては、ブロ
ック内の全てのデータが同時に消去されてしまうため、
一部のデータのみを変えることは不可能である。

【０１８５】これに対し、本発明のＮＡＮＤ型ＦＲＡＭ
では、データが、強誘電体膜の分極状態として記憶され
る。また、強誘電体膜の分極状態（メモリセルのデー
タ）は、強誘電体膜に、臨界電圧以上の電圧を印加する
か、又は、臨界電圧未満の電圧を印加するかにより、維
持したり、又は、変化させたりすることができる。

【０１８６】従って、本発明のＮＡＮＤ型ＦＲＡＭによ
れば、例えば、ページ単位の書き換えは、選択されたワ
ード線に繋がる１ページ分のメモリセルのデータの消去
を行った後、これら１ページ分のメモリセルに新たなデ
ータを書き込むことにより達成できる。

【０１８７】その他の効果本発明のＮＡＮＤ型ＦＲＡＭは、メモリセルがＭＦＳＦ
ＥＴから構成される。従って、ＭＦＳＦＥＴの特徴を、
そのまま本発明のＮＡＮＤ型ＦＲＡＭの特徴とすること
ができる。

【０１８８】第一に、本発明のＮＡＮＤ型ＦＲＡＭは、
非破壊読み出しが可能、即ち、読み出し時にメモリセル
のデータが破壊されないという特徴を有する。ＤＲＡＭ
のセルキャパシタを強誘電体膜から構成したＦＲＡＭで
は、読み出し時にデータが破壊されるため、読み出し動
作においてデータの再書き込みというステップが必要と
なる。一方、本発明のＮＡＮＤ型ＦＲＡＭでは、強誘電
体膜の分極状態に応じてメモリセル（ＭＦＳＦＥＴ）の
閾値が変化するため、メモリセルのデータは、ゲートに
読み出し電位を与えたときのドレイン電流の値として検
出することができる。よって、本発明のＮＡＮＤ型ＦＲ
ＡＭでは、読み出し時にデータが破壊されることがな
い。

【０１８９】第二に、本発明のＮＡＮＤ型ＦＲＡＭは、
高速書き込みが可能、即ち、書き込み時間が短いという
特徴を有する。ＮＡＮＤ型フラッシュＥＥＰＲＯＭで
は、フローティングゲート電極に所定量の電荷（電子）
を注入することにより書き込みを行う。このため、フロ
ーティング電極内の電荷量（閾値）を検証するためのベ
リファイが必要であり、書き込み時間がＤＲＡＭやＳＲ
ＡＭなどのメモリよりも長い（１０μｓ程度）という欠
点がある。これに対し、本発明のＮＡＮＤ型ＦＲＡＭで
は、１回の書き込みにより所定の分極量（閾値）を得る
ことができるため、書き込み時間は、１０ｎｓ程度とな
り、ＤＲＡＭやＳＲＡＭなどのメモリと同程度となる。

【０１９０】第三に、本発明のＮＡＮＤ型ＦＲＡＭは、
多くの書き換え回数を保証できるという特徴を有する。
ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、フローティン
グゲート電極とチャネルの間にトンネル酸化膜を設け、
このトンネル酸化膜にＦＮトンネル電流を流すことによ
り、データの消去及び書き込みを実行している。従っ
て、書き換え動作を繰り返し行うと、次第に、トンネル
酸化膜が劣化し、正確な書き換えを行えなくなる。この
ため、信頼性の面からＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍの書き換え回数は制限され、具体的には、１０^６回程
度が限度であった。これに対し、本発明のＮＡＮＤ型Ｆ
ＲＡＭでは、データの消去及び書き込みは、強誘電体膜
の分極状態を変化させることにより行う。従って、強誘
電体膜自体の劣化は、ほとんどなく、ＮＡＮＤ型ＦＲＡ
Ｍの書き換え回数は、実質的に無制限、具体的には、１
０^１６回程度まで可能となる。

【０１９１】以上、説明したように、本発明のＮＡＮＤ
型ＦＲＡＭによれば、メモリセルをＭＦＳＦＥＴから構
成し、かつ、ビット線とソース線の間にメモリセルをＮ
ＡＮＤ型に接続（直列接続）することにより、また、セ
レクトトランジスタを、実質的にメモリセルと同じ構造
を有するＭＦＳＦＥＴから構成することにより、上述の
ような〜の顕著な効果を得ることができる。

【０１９２】次に、本発明のＮＡＮＤ型ＦＲＡＭのセル
アレイ部の製造方法について詳細に説明する。

【０１９３】まず、図１９に示すように、イオン注入法
により、ｐ型シリコン基板２１内にｎ型不純物を注入
し、ｎ型ウェル領域２２を形成すると共に、ｎ型ウェル
領域２２内にｐ型不純物を注入し、ｐ型ウェル領域２３
を形成する。また、シリコン基板２１上に、例えば、カ
ラム方向に延びるライン状の素子分離層を形成する。素
子分離層は、ＬＯＣＯＳ法により形成されるフィールド
酸化膜であっても、又は、ＳＴＩ（Shallow Trench Iso
lation）構造を有するものであってもよい。

【０１９４】この後、エピタキシャル成長法により、シ
リコン基板２１上にバッファ層２５を形成する。バッフ
ァ層２５を構成する材料としては、例えば、ＳｒＴｉＯ
_３，ＣｅＯ_２，ＺｒＯ_２などを使用する。続けて、エピ
タキシャル成長法により、バッファ層２５上に、例え
ば、ＰＺＴ（ＰｂＺｒ_１−ＸＴｉ_ＸＯ_３）などの強誘電
体から構成される強誘電体膜２６を形成する。また、Ｌ
ＰＣＶＤ法により、強誘電体膜２６上に、例えば、不純
物を含むポリシリコン膜２７を形成する。

【０１９５】次に、図１９及び図２０に示すように、Ｐ
ＥＰ（Photo Engraving Process）により、ポリシリコ
ン膜２７上にレジストパターンを形成する。このレジス
トパターンをマスクにして、例えば、ＲＩＥ（Reactive
Ion Etching）により、ポリシリコン膜２７をエッチン
グし、ロウ方向に延びる複数のワード線（メモリセルの
ゲート電極）２７（ＷＬ０），２７（ＷＬ１），…２７
（ＷＬ１５）及びロウ方向に延びる複数のセレクトゲー
ト線（セレクトトランジスタのゲート電極）２７（ＧＳ
Ｌ），２７（ＳＳＬ）を形成する。この時、同時に、セ
ルアレイ部の周辺に配置される周辺回路（Peripheral C
ircuit）を構成するトランジスタのゲート電極も形成さ
れる。

【０１９６】本例では、トランジスタ（メモリセル及び
セレクトトランジスタ）のゲート加工時に、ポリシリコ
ン膜２７のみをエッチングしている。従って、セルアレ
イ部においては、ほぼ全体に、強誘電体膜２６が配置さ
れる（周辺回路が形成される部分には、当然に、強誘電
体膜２６は、存在しない。）。

【０１９７】しかし、例えば、ポリシリコン膜２７をエ
ッチングした後、続けて、強誘電体膜２６もエッチング
し、ワード線２７（ＷＬ０），２７（ＷＬ１），…２７
（ＷＬ１５）やセレクトゲート線２７（ＧＳＬ），２７
（ＳＳＬ）の直下のみに強誘電体膜２６が配置されるよ
うにしてもよい。

【０１９８】また、例えば、トランジスタのチャネル上
のみに、強誘電体膜２６を配置することもできる。この
場合、ポリシリコン膜２７を形成する前に、素子分離層
上の強誘電体膜２６にカラム方向に延びるスリットを予
め設けておく。このようにすれば、トランジスタのゲー
ト加工時に、トランジスタのチャネル上のみに強誘電体
膜２６が残存する。

【０１９９】この後、イオン注入法により、自己整合的
に、シリコン基板２１内（実際は、ｐ型ウェル領域２３
内）にｎ型不純物が注入され、ソース・ドレイン領域２
８，２８ｓ，２８ｄが形成される。このイオン注入で
は、不純物（イオン）が強誘電体膜２６及びバッファ層
２５を経由してシリコン基板２１内に注入されるため、
高い加速エネルギーを用いたイオン注入、いわゆる高加
速インプラ（high acceleration ion implantation）が
採用される。

【０２００】次に、図２１に示すように、ＬＰＣＶＤ法
により、強誘電体膜２６上及びゲート電極２７上に、ゲ
ート電極２７を完全に覆う層間絶縁膜（例えば、酸化シ
リコン）２９が形成される。この後、層間絶縁膜２９、
強誘電体膜２６及びバッファ層２５に、ドレイン領域２
８ｄに達するコンタクトホール３０ｄとソース領域２８
ｓに達するコンタクトホール３０ｓが形成される。ま
た、コンタクトホール３０ｄ内には、コンタクトプラグ
３１ｄが形成され、コンタクトホール３０ｓ内には、コ
ンタクトプラグ３１ｓが形成される。コンタクトプラグ
３１ｄ，３１ｓは、例えば、ポリシリコンやタングステ
ンなどから構成される。

【０２０１】また、ＬＰＣＶＤ法により、層間絶縁膜２
９上には、層間絶縁膜（例えば、酸化シリコン）３２が
形成される。層間絶縁膜３２には、配線溝が形成され、
この配線溝内には、コンタクトプラグ３１ｄに接続する
配線３３ｄとコンタクトプラグ３１ｓに接続するソース
線３３（ＳＬ）が形成される。配線３３ｄ及びソース線
３３（ＳＬ）は、例えば、タングステンやアルミニウム
などから構成される。

【０２０２】また、層間絶縁膜３２上、配線３３ｄ上及
びソース線３３（ＳＬ）上には、配線３３ｄ及びソース
線３３（ＳＬ）を覆う層間絶縁膜（例えば、酸化シリコ
ン）３４が形成される。層間絶縁膜３４には、配線３３
ｄに達するビアホールが形成される。また、周知の方法
により、層間絶縁膜３４上に、ビット線３６（ＢＬ）が
形成される。ビット線３６（ＢＬ）は、ビアホールを介
して配線３３ｄに接続される。ビット線３６（ＢＬ）
は、例えば、アルミニウムから構成される。

【０２０３】最後に、ＬＰＣＶＤ法により、ビット線３
６（ＢＬ）上に、パッシベーション膜３７が形成され
る。

【０２０４】以上、本発明のＮＡＮＤ型ＦＲＡＭの製造
方法の一例について説明したが、本発明のＮＡＮＤ型Ｆ
ＲＡＭは、上述の方法以外の方法、例えば、ＮＡＮＤ型
フラッシュＥＥＰＲＯＭの製造方法をそのまま利用する
ことも可能である。

【０２０５】次に、本発明のＮＡＮＤ型ＦＲＡＭの基本
動作について説明する。本発明のＮＡＮＤ型ＦＲＡＭの
基本動作は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの基本
動作に近似している。しかし、メモリセル及びセレクト
トランジスタが共にＭＦＳＦＥＴから構成されていると
いう理由から、従来のＦＲＡＭやＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭにはない特有の動作も必要である。

【０２０６】以下、消去（erase）動作、書き込み（pro
gram）動作、読み出し（read）動作について順に説明す
る。なお、セルアレイ部は、図２２に示す回路から構成
され、メモリセル及びセレクトトランジスタは、ｎチャ
ネルＭＦＳＦＥＴから構成されるものとする。また、便
宜上、チャネルに低電位、ゲート電極に高電位が印加さ
れるときに強誘電体膜に生じる電界を下向きの電界と
し、チャネルに高電位、ゲート電極に低電位が印加され
るときに強誘電体膜に生じる電界を上向きの電界とす
る。また、チャネル側がプラス、ゲート電極側がマイナ
スの分極を下向きの分極とし、チャネル側がマイナス、
ゲート電極側がプラスの分極を上向きの分極とする。さ
らに、下向きの分極（残留分極点）を“１”状態
（“１”書き込み状態）とし、上向きの分極（残留分極
点）を“０”状態（“０”書き込み状態又は消去状態）
とする。

【０２０７】・消去動作（ブロック消去）データ消去
を実行する選択されたブロックをブロック０とし、デー
タ消去を実行しない非選択のブロックをブロック１とす
る。

【０２０８】

【表２】

【０２０９】まず、表２並びに図２３及び図２４に示す
ように、全てのワード線ＷＬ０，ＷＬ１，…ＷＬ１５及
び全てのセレクトゲート線ＧＳＬ，ＳＳＬを接地電位Ｖ
ｓｓにする。そして、選択されたブロック０内のワード
線ＷＬ０，ＷＬ１，…ＷＬ１５及びセレクトゲート線Ｇ
ＳＬ，ＳＳＬについては、接地電位Ｖｓｓを与え続け、
非選択のブロック１内のワード線ＷＬ０，ＷＬ１，…Ｗ
Ｌ１５及びセレクトゲート線ＧＳＬ，ＳＳＬについて
は、フローティング状態にする。

【０２１０】この後、消去電位（例えば、約５Ｖ）Ｖｅ
ｒａがシリコン基板（例えば、セルｐウェル）に供給さ
れる。

【０２１１】この時、選択されたブロック０内のソース
線側のセレクトトランジスタのソース領域（ｎ型）とシ
リコン基板（ｐ型）が順バイアス状態となり、ソース線
ＳＬの電位は、Ｖｅｒａ−Ｖｆ（Ｖｆは、ｐｎ接合のビ
ルトインポテンシャルであり、約０．７Ｖである。）に
上昇する。また、選択されたブロック０内のビット線側
のセレクトトランジスタのドレイン領域（ｎ型）とシリ
コン基板（ｐ型）が順バイアス状態となり、ビット線Ｂ
Ｌ０，ＢＬ１，ＢＬ２，…の電位も、Ｖｅｒａ−Ｖｆに
上昇する。つまり、ソース線ＳＬ及びビット線ＢＬ０，
ＢＬ１，ＢＬ２，…の電位は、共に、Ｖｅｒａ−Ｖｆ
（＝約４．３Ｖ）となる。

【０２１２】その結果、選択されたブロック０では、シ
リコン基板とワード線ＷＬ０，ＷＬ１，…ＷＬ１５の
間、及び、シリコン基板とセレクトゲート線ＧＳＬ，Ｓ
ＳＬの間に、それぞれ消去電圧（Ｖｅｒａ−Ｖｓｓ）が
印加される。この消去電圧は、ＭＦＳＦＥＴの強誘電体
膜を分極反転させるために必要な最低限の電圧（臨界電
圧）よりも高い値に設定される。しかし、この消去電圧
（例えば、約５Ｖ）は、例えば、ＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭのメモリセルに対してＦＮトンネル現象を
利用した書き込み又は消去を実行するために必要な電圧
（約１５Ｖ〜約２１Ｖ）に比べると、十分に小さい。

【０２１３】選択されたブロック０では、シリコン基板
とワード線ＷＬ０，ＷＬ１，…ＷＬ１５の間、及び、シ
リコン基板とセレクトゲート線ＧＳＬ，ＳＳＬの間に、
強誘電体膜を分極反転させるために十分な上向きの電界
が生じるため、選択ブロック０内の全てのメモリセル及
び全てのセレクトトランジスタの強誘電体膜には、上向
きの分極が発生し、その分極値は、飽和分極値Ｐｍａｘ
となる（図２５）。

【０２１４】一方、非選択のブロック１では、消去電位
（例えば、約５Ｖ）Ｖｅｒａがシリコン基板（例えば、
セルｐウェル）に供給されると、シリコン基板とワード
線ＷＬ０，ＷＬ１，…ＷＬ１５の間の容量カップリング
により、及び、シリコン基板とセレクトゲート線ＧＳ
Ｌ，ＳＳＬの間の容量カップリングにより、ワード線Ｗ
Ｌ０，ＷＬ１，…ＷＬ１５の電位及びセレクトゲート線
ＧＳＬ，ＳＳＬの電位は、α×Ｖｅｒａに上昇する。

【０２１５】ここで、αは、シリコン基板とワード線Ｗ
Ｌ０，ＷＬ１，…ＷＬ１５の間及びシリコン基板とセレ
クトゲート線ＧＳＬ，ＳＳＬの間の容量カップリングの
カップリング比であり、約０．９となる。よって、ワー
ド線ＷＬ０，ＷＬ１，…ＷＬ１５の電位及びセレクトゲ
ート線ＧＳＬ，ＳＳＬの電位は、α×Ｖｅｒａ（＝約
４．５Ｖ）となる。

【０２１６】その結果、非選択のブロック１では、シリ
コン基板とワード線ＷＬ０，ＷＬ１，…ＷＬ１５の間、
及び、シリコン基板とセレクトゲート線ＧＳＬ，ＳＳＬ
の間には、それぞれ臨界電圧よりも十分に小さい電圧、
即ち、Ｖｅｒａ（１−α）程度の電圧（約０．５Ｖ）が
印加される。つまり、非選択ブロック１内の全てのメモ
リセル及び全てのセレクトトランジスタの強誘電体膜の
分極状態は、変化しない。

【０２１７】この後、シリコン基板に与える電位をＶｅ
ｒａからＶｓｓに変化させると、全てのメモリセル及び
セレクトトランジスタに関して、強誘電体膜内の電界
は、０になる。この時、選択されたブロック０内のメモ
リセル及びセレクトトランジスタの強誘電体膜の上向き
の分極の分極量は、残留分極値Ｐｒとなる（図２５）。
つまり、図２６に示すように、選択されたブロック０内
の全てのメモリセル及び全てのセレクトトランジスタ
は、“０”状態（閾値が高い状態）、即ち、消去状態と
なる。

【０２１８】なお、上述の消去動作では、データ消去の
対象を、選択されたブロック０内のメモリセルとセレク
トトランジスタにしたが、データ消去の対象を、選択さ
れたブロック０内のメモリセルのみ又はセレクトトラン
ジスタのみとすることも可能である。

【０２１９】例えば、選択されたブロック０内のメモリ
セルのみを消去する場合には、表３に示すように、選択
されたブロック０内のセレクトゲート線ＳＳＬ，ＧＳＬ
に接地電位Ｖｓｓを与えた後、選択されたブロック０内
のセレクトゲート線ＳＳＬ，ＧＳＬをフローティング状
態にする。この後、シリコン基板（ｐウェル）に消去電
位Ｖｅｒａを与えると、容量カップリングにより、選択
されたブロック０内のセレクトゲート線ＳＳＬ，ＧＳＬ
の電位がＶｅｒａ×αに上昇する。つまり、選択された
ブロック０内のセレクトトランジスタの強誘電体膜に
は、分極反転に必要な十分な電界が発生しない。

【０２２０】

【表３】

【０２２１】また、選択されたブロック０内のセレクト
トランジスタのみを消去する場合には、表４に示すよう
に、選択されたブロック０内のワード線ＷＬ０，ＷＬ
１，…ＷＬ１５に接地電位Ｖｓｓを与えた後、選択され
たブロック０内のワード線ＷＬ０，ＷＬ１，…ＷＬ１５
をフローティング状態にする。この後、シリコン基板
（ｐウェル）に消去電位Ｖｅｒａを与えると、容量カッ
プリングにより、選択されたブロック０内のワード線Ｗ
Ｌ０，ＷＬ１，…ＷＬ１５の電位がＶｅｒａ×αに上昇
する。つまり、選択されたブロック０内のメモリセルの
強誘電体膜には、分極反転に必要な十分な電界が発生し
ない。

【０２２２】

【表４】

【０２２３】また、本発明のＮＡＮＤ型ＦＲＡＭでは、
データ消去の対象を、選択されたブロック０内の１ペー
ジ又は複数ページのメモリセルとすることもできる。例
えば、選択されたブロック０内の１ページ分のメモリセ
ルのみを消去する場合には、表５に示すように、選択さ
れたブロック０内の選択された１つのワード線のみに接
地電位Ｖｓｓを与え、残りの非選択の全てのワード線及
びセレクトゲート線を接地電位Ｖｓｓにした後にフロー
ティング状態にする。この後、シリコン基板（ｐウェ
ル）に消去電位Ｖｅｒａを与えると、容量カップリング
により、選択されたブロック０内の非選択の全てのワー
ド線及びセレクトゲート線の電位がＶｅｒａ×αに上昇
する。つまり、選択されたブロック０内の非選択のメモ
リセル及びセレクトトランジスタの強誘電体膜には、分
極反転に必要な十分な電界が発生しない。

【０２２４】

【表５】

【０２２５】本発明のＮＡＮＤ型ＦＲＡＭでは、消去動
作において、過消去（オーバーイレーズ）が問題となら
ない。なぜなら、本発明のＮＡＮＤ型ＦＲＡＭでは、メ
モリセルの消去特性は、ゲート電極とチャネルの間のカ
ップリング比に影響を受けず、メモリセルの閾値は、臨
界電圧以上の所定の電圧を強誘電体膜に印加することに
より一律に決定されるためである。

【０２２６】・書き込み動作（メモリセルに対して）データ書き込みの対象となる選択されたブロックをブロ
ック０とし、データ書き込みの対象とならない非選択の
ブロックをブロック１とする。また、以下の説明では、
ワード線ＷＬ１が選択され、その他のワード線ＷＬ０，
ＷＬ２，…ＷＬ１５は選択されていない場合を想定す
る。

【０２２７】

【表６】

【０２２８】まず、選択されたブロック０内の全てのメ
モリセルのデータを消去する。データ消去は、上述の消
去動作により行う。セレクトトランジスタについては、
“０”書き込み状態（消去状態）であっても、又は、
“１”書き込み状態であってもよい。セレクトトランジ
スタに対する書き込み動作については、後述する。

【０２２９】次に、表６並びに図２７及び図２８に示す
ように、“１”書き込みを行う選択セルが接続されるビ
ット線を接地電位Ｖｓｓに設定し、“０”書き込みを行
う（消去状態を維持する）選択セルが接続されるビット
線を電源電位（例えば、約３Ｖ）Ｖｃｃに設定する。な
お、書き込みデータが“１”のときは、ビット線の電位
が“０”（＝Ｖｓｓ）となり、書き込みデータが“０”
のときは、ビット線の電位が“１”（＝Ｖｃｃ）となる
点に注意する。また、ソース線ＳＬを電源電位Ｖｃｃに
設定し、シリコン基板（ｐウェル）を接地電位Ｖｓｓに
設定する。

【０２３０】また、選択されたブロック０内のビット線
側のセレクトゲート線ＳＳＬは、選択されたブロック０
内のビット線側のセレクトトランジスタがオン状態にな
るようなオン電位Ｖｏｎに設定され、選択されたブロッ
ク０内のソース線側のセレクトゲート線ＧＳＬは、選択
されたブロック０内のソース線側のセレクトトランジス
タがオフ状態になるようなオフ電位Ｖｏｆｆに設定され
る。非選択のブロック１内の２つのセレクトゲート線Ｓ
ＳＬ，ＧＳＬは、共に、セレクトトランジスタがオフ状
態になるようなオフ電位Ｖｏｆｆに設定される。

【０２３１】オン電位Ｖｏｎ及びオフ電位Ｖｏｆｆは、
セレクトトランジスタ（ＭＦＳＦＥＴ）の強誘電体膜の
分極状態によって変わる。セレクトトランジスタが
“０”書き込み状態（消去状態）、即ち、セレクトトラ
ンジスタの強誘電体膜の分極が上向きの場合には、その
閾値は、高い状態にあるため、例えば、オン電位Ｖｏｎ
は、約３Ｖ、オフ電位Ｖｏｆｆは、０Ｖとなる。また、
セレクトトランジスタが“１”書き込み状態、即ち、セ
レクトトランジスタの強誘電体膜の分極が下向きの場合
には、その閾値は、低い状態にあるため、例えば、オン
電位Ｖｏｎは、０Ｖ、オフ電位Ｖｏｆｆは、約−３Ｖと
なる。

【０２３２】このような電位関係において、“１”書き
込みを行う選択セルを含むＮＡＮＤストリング内のメモ
リセルのチャネル電位は、接地電位Ｖｓｓとなる。ま
た、“０”書き込みを行う（消去状態を維持する）選択
セルを含むＮＡＮＤストリング内のメモリセルのチャネ
ル電位は、Ｖｃｃ−Ｖｔｈ（Ｖｔｈは、ＭＦＳＦＥＴ
（メモリセル又はセレクトトランジスタ）の閾値）に予
備充電される。また、“０”書き込みを行う選択セルを
含むＮＡＮＤストリング内のビット線側のセレクトトラ
ンジスタは、カットオフ状態となる。

【０２３３】この後、選択されたブロック０内の選択さ
れたワード線ＷＬ１を書き込み電位（例えば、約５Ｖ）
Ｖｐｒｏｇに設定し、選択されたブロック０内の非選択
のワード線ＷＬ０，ＷＬ２，…ＷＬ１５を転送電位（例
えば、約３Ｖ）Ｖｐａｓｓに設定し、非選択のブロック
１内の全てのワード線ＷＬ１，ＷＬ２，…ＷＬ１５を接
地電位Ｖｓｓに設定する。

【０２３４】この時、選択されたブロック０内の選択さ
れたワード線ＷＬ１に接続されるメモリセルのうち、
“１”書き込みを行う選択セルの強誘電体膜には、臨界
電圧以上の電圧Ｖｐｒｏｇ−Ｖｓｓ（＝約５Ｖ）が印加
される。従って、“１”書き込みを行う選択セルの強誘
電体膜には、分極反転に十分な下向きの電界が生じるた
め、下向きの分極が発生し、その分極値は、飽和分極値
−Ｐｍａｘとなる（図２５）。

【０２３５】一方、選択されたブロック０内の選択され
たワード線ＷＬ１に接続されるメモリセルのうち、
“０”書き込みを行う（消去を維持する）選択セルにつ
いては、書き込み電位（例えば、約５Ｖ）Ｖｐｒｏｇが
ワード線ＷＬ１に供給され、かつ、転送電位（例えば、
約３Ｖ）Ｖｐａｓｓがワード線ＷＬ０，ＷＬ２，…ＷＬ
１５に供給されると、チャネル（フローティング）とワ
ード線ＷＬ０，ＷＬ１，…ＷＬ１５の間の容量カップリ
ングにより、そのチャネルの電位は、β×（Ｖｐａｓｓ
−Ｖｒｅａｄ）＋（Ｖｃｃ−Ｖｔｈ）に上昇する。

【０２３６】ここで、βは、チャネルとワード線ＷＬ
０，ＷＬ１，…ＷＬ１５の間の容量カップリングのカッ
プリング比であり、約０．５となる。

【０２３７】従って、選択されたブロック０内の選択さ
れたワード線ＷＬ１に接続されるメモリセルのうち、
“０”書き込みを行う（消去を維持する）選択セルにつ
いては、強誘電体膜に臨界電圧以上の電圧が印加されな
いため、その強誘電体膜の分極状態は変化しない
（“１”書き込みが禁止される。）。

【０２３８】この後、全てのワード線ＷＬ０，ＷＬ１，
…ＷＬ１５の電位を接地電位Ｖｓｓに変化させると、選
択セル（“１”書き込みセル）の強誘電体膜の下向きの
分極の分極量は、残留分極値−Ｐｒとなり、選択セル
（“０”書き込みセル）の強誘電体膜の上向きの分極の
分極量は、残留分極値Ｐｒとなる（図２５）。

【０２３９】つまり、図２９に示すように、選択された
ブロック０内の選択されたワード線ＷＬ１に接続される
メモリセルのうち、選択セル（“１”書き込みセル）の
閾値は、低い値となり、選択セル（“０”書き込みセ
ル）の閾値は、高い値を維持する。

【０２４０】本発明のＮＡＮＤ型ＦＲＡＭでは、書き込
み動作において、過書き込み（オーバープログラム）が
問題とならない。なぜなら、本発明のＮＡＮＤ型ＦＲＡ
Ｍでは、メモリセルの書き込み特性は、ゲート電極とチ
ャネルの間のカップリング比に影響を受けず、メモリセ
ルの閾値は、臨界電圧以上の所定の電圧を強誘電体膜に
印加することにより一律に決定されるためである。

【０２４１】・書き込み動作（セレクトトランジスタ
に対して）セレクトトランジスタの強誘電体膜の分極は、上向き
（閾値が高い状態）であっても、又は、下向き（閾値が
低い状態）であっても、いずれでもよい。セレクトトラ
ンジスタの強誘電体膜の分極を上向きに設定するには、
上述したセレクトトランジスタに対する消去動作を行え
ばよい。

【０２４２】以下では、セレクトトランジスタの分極を
下向きに設定する手法について説明する。

【０２４３】

【表７】

【０２４４】まず、全てのワード線ＷＬ０，ＷＬ１，…
ＷＬ１５、全てのセレクトゲート線ＳＳＬ，ＧＳＬ、全
てのビット線ＢＬ０，ＢＬ１，…、ソース線ＳＬ及びシ
リコン基板（ｐウェル）を接地電位Ｖｓｓに設定する。
この後、“１”書き込みを行うセレクトトランジスタの
ゲート電極（セレクトゲート線）を書き込み電位（例え
ば、約５Ｖ）に設定する。通常は、全てのブロック内の
全てのセレクトトランジスタの閾値を等しくするため、
全てのセレクトゲート線ＳＳＬ，ＧＳＬを接地電位Ｖｓ
ｓから書き込み電位Ｖｐｒｏｇに上昇させる。

【０２４５】この時、全てのセレクトトランジスタの強
誘電体膜には、臨界電圧以上の電圧が印加され、下向き
の電界により分極反転が生じ、下向きの分極（飽和分極
値−Ｐｍａｘ）が発生する。この後、全てのセレクトゲ
ート線ＳＳＬ，ＧＳＬを接地電位Ｖｓｓに戻すと、セレ
クトトランジスタの強誘電体膜の下向きの分極は、飽和
分極値−Ｐｒとなる。

【０２４６】・書き換え動作（ページ単位の書き換
え）本発明のＮＡＮＤ型ＦＲＡＭでは、ページ単位の書き換
えが可能である。まず、上述の消去動作により、書き換
えの対象となる１ページ分のメモリセルのデータを消去
する。この後、上述の書き込み動作により、書き換えの
対象となる１ページ分のメモリセルに対して、データ書
き込みを実行する。このように、本発明のＮＡＮＤ型Ｆ
ＲＡＭでは、消去動作及び書き込み動作がページ単位で
行えるため、結果として、ページ単位の書き換えが可能
となる。

【０２４７】・読み出し動作 “１”書き込み状態のメモリセル（ｎチャネルＭＦＳＦ
ＥＴ）では、強誘電体膜１４の下向きの残留分極によ
り、チャネル（シリコン基板）の表面、即ち、ｐ型ウェ
ル領域の表面に負電荷が誘起される。従って、図３０に
示すように、“１”書き込み状態のメモリセルは、
“０”書き込み状態のメモリセルに比べ、閾値が低くな
っている。

【０２４８】“０”書き込み状態のメモリセル（ｎチャ
ネルＭＦＳＦＥＴ）では、強誘電体膜１４の上向きの残
留分極により、チャネル（シリコン基板）の表面、即
ち、ｐ型ウェル領域の表面に正電荷が誘起される。従っ
て、図３０に示すように、“０”書き込み状態のメモリ
セルは、“１”書き込み状態のメモリセルに比べ、閾値
が高くなっている。

【０２４９】

【表８】

【０２５０】そこで、表８に示すように、まず、全ての
ビット線ＢＬ０，ＢＬ１，…を初期電位（例えば、約
１．５Ｖ）ＶＢＬに予備充電した後、フローティング状
態にする。この後、選択されたブロック内の選択された
ワード線に読み出し電位Ｖｒｅａｄを与え、選択された
ブロック内の非選択のワード線に転送電位Ｖｐａｓｓ
（ｒｅａｄ）を与える。

【０２５１】読み出し電位Ｖｒｅａｄは、“１”書き込
み状態のメモリセルについてはドレイン電流Ｉｄが流
れ、“０”書き込み状態のメモリセルについてはドレイ
ン電流Ｉｄが流れないような値、例えば、約１Ｖに設定
される。また、転送電位Ｖｐａｓｓ（ｒｅａｄ）は、
“１”書き込み状態のメモリセルと“０”書き込み状態
のメモリセルの双方に対してドレイン電流Ｉｄが流れる
ような値、例えば、約３Ｖに設定される。なお、非選択
ブロック内のワード線には、接地電位Ｖｓｓが与えられ
る。

【０２５２】また、選択されたブロック内のセレクトゲ
ート線ＳＳＬ，ＧＳＬには、Ｖｏｎが与えられる。Ｖｏ
ｎは、書き込み動作時に使用するＶｏｎと同じである。
例えば、セレクトトランジスタが“０”書き込み状態
（消去状態）にあるときは、Ｖｏｎは、Ｖｐａｓｓ（ｒ
ｅａｄ）に設定され、セレクトトランジスタが“１”書
き込み状態にあるときは、Ｖｏｎは、接地電位Ｖｓｓに
設定される。但し、ＶｏｎをＶｐａｓｓ（ｒｅａｄ）に
設定しておけば、セレクトトランジスタは、その状態に
よらず、常にオン状態になる。

【０２５３】非選択ブロック内のセレクトゲート線ＳＳ
Ｌ，ＧＳＬには、Ｖｏｆｆが与えられる。Ｖｏｆｆは、
書き込み動作時に使用するＶｏｆｆと同じである。例え
ば、セレクトトランジスタが“０”書き込み状態（消去
状態）にあるときは、Ｖｏｆｆは、接地電位Ｖｓｓに設
定され、セレクトトランジスタが“１”書き込み状態に
あるときは、Ｖｏｆｆは、負電位、例えば、約−３Ｖに
設定される。また、ソース線ＳＬ及びシリコン基板（ｐ
ウェル）は、接地電位Ｖｓｓに設定される。

【０２５４】この時、選択されたブロック内の非選択の
ワード線に繋がる全てのメモリセルは、オン状態とな
る。また、選択されたブロック内の選択されたワード線
に繋がるメモリセルのうち、“１”書き込み状態のメモ
リセルは、オン状態、“０”書き込み状態のメモリセル
は、オフ状態となる。

【０２５５】従って、“１”書き込み状態のメモリセル
のデータを読み出すビット線の電位は、ＶＢＬからＶｓ
ｓに変化し、“０”書き込み状態のメモリセルのデータ
を読み出すビット線の電位は、ＶＢＬを維持する。

【０２５６】そして、メモリセルのデータに応じて生じ
たビット線の電位差（Ｖｓｓ，ＶＢＬ）は、センスアン
プ機能を有するラッチ回路により増幅され、かつ、保持
される。例えば、データ“１”に対応するＶｓｓは、Ｖ
ｓｓのままとされ、データ“０”に対応するＶＢＬは、
Ｖｃｃ（例えば、約３Ｖ）に増幅される。センスアンプ
機能を有するラッチ回路のデータは、出力バッファを経
由してメモリチップの外部に出力される。

【０２５７】なお、読み出しデータが“１”のときは、
ビット線の電位が“０”（＝Ｖｓｓ）となり、読み出し
データが“０”のときは、ビット線の電位が“１”（＝
ＶＢＬ）となる点に注意する。

【０２５８】上述の消去、書き込み及び読み出しの各動
作においては、例えば、セレクトトランジスタの状態
は、常に、固定しておくのがよい。例えば、予め、全て
のセレクトトランジスタを“０”書き込み状態又は
“１”書き込み状態にしておき、この後、メモリセルに
対して、消去動作、書き込み動作又は読み出し動作を行
うようにする。この場合、Ｖｏｎ及びＶｏｆｆが固定さ
れるため、各動作の制御が容易となる。

【０２５９】

【発明の効果】以上、説明したように、本発明の半導体
メモリ、即ち、ＭＦＳＦＥＴを用いたＮＡＮＤ型ＦＲＡ
Ｍによれば、従来のＦＲＡＭや従来のＮＡＮＤ型フラッ
シュＥＥＰＲＯＭから得られる効果以上の多くの効果、
例えば、１）メモリセルの微細化、チップサイズの縮
小化、書き換え電圧の低電圧化、低消費電力化、製造プ
ロセスの簡略化に優れる、２）高速動作（書き換え時
間が短くなる）、高信頼性（書き換え回数が多くなる）
を達成できる、３）非破壊読み出しやページ書き換え
が可能で、ベリファイが不要である、などの効果を得る
ことができる。

【図面の簡単な説明】

【図１】本発明の第１実施の形態に関わるＮＡＮＤ型Ｆ
ＲＡＭを示す平面図。

【図２】図１のＩＩ−ＩＩ線に沿う断面図。

【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。

【図４】図１のＩＶ−ＩＶ線に沿う断面図。

【図５】図１の半導体デバイスの等価回路を示す図。

【図６】本発明の第２実施の形態に関わるＮＡＮＤ型Ｆ
ＲＡＭを示す平面図。

【図７】図５のＶＩＩ−ＶＩＩ線に沿う断面図。

【図８】図５のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。

【図９】図５のＩＸ−ＩＸ線に沿う断面図。

【図１０】ＮＡＮＤ型フラッシュＥＥＰＲＯＭを示す平
面図。

【図１１】ＮＡＮＤストリングのサイズと高耐圧トラン
ジスタのサイズを比較する図。

【図１２】図１０のメモリで１つのブロック範囲を決め
る２つの方式を示す図。

【図１３】図１０のメモリのセルアレイ部を構成する回
路を示す図。

【図１４】図１３のページバッファを詳細に示す図。

【図１５】図１０のメモリの消去、書き込み及び読み出
し時の電位関係を示す図。

【図１６】図１０のメモリの読み出し時の信号波形を示
す図。

【図１７】図１０のメモリの書き込み時の様子を示す
図。

【図１８】図１０のメモリのメモリセルに生じる容量を
示す図。

【図１９】図１のＮＡＮＤ型ＦＲＡＭの製造方法の一工
程を示す断面図。

【図２０】図１のＮＡＮＤ型ＦＲＡＭの製造方法の一工
程を示す断面図。

【図２１】図１のＮＡＮＤ型ＦＲＡＭの製造方法の一工
程を示す断面図。

【図２２】本発明のＮＡＮＤ型ＦＲＡＭのセルアレイの
等価回路を示す図。

【図２３】消去動作後の選択セルの分極状態を示す図。

【図２４】消去動作後の非選択セルの分極状態を示す
図。

【図２５】ＭＦＳＦＥＴの強誘電体膜のヒステリシス特
性を示す図。

【図２６】消去動作後のメモリセルのゲート電位とドレ
イン電流の関係を示す図。

【図２７】書き込み動作後の選択セルの分極状態を示す
図。

【図２８】書き込み動作後の非選択セルの分極状態を示
す図。

【図２９】書き込み動作後のメモリセルのゲート電位と
ドレイン電流の関係を示す図。

【図３０】“１”，“０”の各セルに関しゲート電位と
ドレイン電流の関係を示す図。

【図３１】従来のＦＲＡＭのデバイス構造の一例を示す
図。

【図３２】図３１のＦＲＡＭの等価回路を示す図。

【図３３】強誘電体膜のヒステリシス特性を示す図。

【図３４】上向きの分極とチャネルに誘起されるプラス
電荷を示す図。

【図３５】下向きの分極とチャネルに誘起されるマイナ
ス電荷を示す図。

【図３６】書き込み動作時の電位関係を示す図。

【図３７】補償パルス発生時の電位関係を示す図。

【図３８】“１”，“０”の各セルに関しゲート電位と
ドレイン電流の関係を示す図。

【図３９】従来のＦＲＡＭを示す平面図。

【図４０】図３９のＸＬ−ＸＬ線に沿う断面図。

【符号の説明】

１１，２１：シリコン基板、１２：シリコン酸化膜、１３：シリコン膜、１４，２６：強誘電体膜、１５：金属膜、１６：メモリセル、２２：ｎ型ウェル領域、２３：ｐ型ウェル領域、２４：素子分離層、２５：バッファ層、２７：ゲート電極、２８：ソース・ドレイン領
域、２８ｓ：ソース領域、２８ｄ：ドレイン領域、２９，３２，３４，３５：層間絶縁膜、３０ｓ，３０ｄ：コンタクトホール、３１ｓ，３１ｄ：コンタクトプラグ、３３：配線、３６：ビット線、３７：パッシベーション
膜。

Claims

【特許請求の範囲】

【請求項１】直列接続された複数のトランジスタから
構成されるセルユニットと、前記セルユニットの一端に
接続されるビット線と、前記セルユニットの他端に接続
されるソース線とを具備し、各トランジスタは、実質的
に同一構造を有すると共に、データを不揮発に記憶する
機能を有し、前記複数のトランジスタのうち、前記ビッ
ト線に最も近い１つのトランジスタと前記ソース線に最
も近い１つのトランジスタは、セレクトトランジスタと
して用いられ、前記セレクトトランジスタとして用いら
れるトランジスタ以外のトランジスタは、メモリセルと
して用いられることを特徴とする半導体メモリ。
【請求項２】前記セレクトトランジスタとして用いる
トランジスタは、常に、消去状態又は書き込み状態に設
定されていることを特徴とする請求項１記載の半導体メ
モリ。
【請求項３】請求項１記載の半導体メモリにおいて、
前記複数のトランジスタの全てを消去状態にした後、前
記セレクトトランジスタとして用いられるトランジスタ
を書き込み状態にすることを特徴とする半導体メモリの
動作方法。
【請求項４】前記セレクトトランジスタとして用いら
れるトランジスタを書き込み状態にした後、前記メモリ
セルとして用いられるトランジスタに対してデータ書き
込み動作を実行することを特徴とする請求項３記載の半
導体メモリの動作方法。
【請求項５】請求項１記載の半導体メモリにおいて、
前記複数のトランジスタの全てを消去状態にした後、前
記メモリセルとして用いられるトランジスタに対してデ
ータ書き込み動作を実行することを特徴とする半導体メ
モリの動作方法。
【請求項６】実質的に同一構造を有する直列接続され
た複数のＭＦＳＦＥＥＴから構成されるセルユニット
と、前記セルユニットの一端に接続されるビット線と、
前記セルユニットの他端に接続されるソース線とを具備
し、前記複数のＭＦＳＦＥＴのうち、前記ビット線に最
も近い１つのＭＦＳＦＥＴと前記ソース線に最も近い１
つのＭＦＳＦＥＴは、セレクトトランジスタとして用い
られ、前記セレクトトランジスタとして用いられるＭＦ
ＳＦＥＴ以外のＭＦＳＦＥＴは、メモリセルとして用い
られることを特徴とする半導体メモリ。
【請求項７】前記セレクトトランジスタとして用いる
ＭＦＳＦＥＴは、常に、消去状態又は書き込み状態に設
定されていることを特徴とする請求項６記載の半導体メ
モリ。
【請求項８】請求項６記載の半導体メモリにおいて、
前記複数のＭＦＳＦＥＴの全てを消去状態にした後、前
記セレクトトランジスタとして用いられるＭＦＳＦＥＴ
を書き込み状態にすることを特徴とする半導体メモリの
動作方法。
【請求項９】前記セレクトトランジスタとして用いら
れるＭＦＳＦＥＴを書き込み状態にした後、前記メモリ
セルとして用いられるＭＦＳＦＥＴに対してデータ書き
込み動作を実行することを特徴とする請求項８記載の半
導体メモリの動作方法。
【請求項１０】請求項６記載の半導体メモリにおい
て、前記複数のＭＦＳＦＥＴの全てを消去状態にした
後、前記メモリセルとして用いられるＭＦＳＦＥＴに対
してデータ書き込み動作を実行することを特徴とする半
導体メモリの動作方法。
【請求項１１】請求項６記載の半導体メモリにおい
て、前記メモリセルとして用いられるＭＦＳＦＥＴのゲ
ート電極に低電位を与え、前記メモリセルとして用いら
れるＭＦＳＦＥＴのうち、非選択のＭＦＳＦＥＴのゲー
ト電極をフローティング状態にした後、前記複数のＭＦ
ＳＦＥＴが形成される半導体基板に高電位を与え、前記
メモリセルとして用いられるＭＦＳＦＥＴのうち、選択
されたＭＦＳＦＥＴに対してデータ消去動作を実行する
ことを特徴とする半導体メモリの動作方法。
【請求項１２】請求項６記載の半導体メモリにおい
て、前記ビット線に所定電位を与え、前記メモリセルと
して用いられるＭＦＳＦＥＴのチャネルを初期電位に充
電した後、前記メモリセルとして用いられるＭＦＳＦＥ
Ｔのチャネルをフローティング状態にし、この後、前記
メモリセルとして用いられるＭＦＳＦＥＴのゲート電極
に書き込み電位又は転送電位を与え、前記メモリセルと
して用いられるＭＦＳＦＥＴのうち、選択されたＭＦＳ
ＦＥＴに対してデータ書き込み動作を実行することを特
徴とする半導体メモリの動作方法。
【請求項１３】請求項６記載の半導体メモリにおい
て、前記ビット線に接地電位を与え、前記メモリセルと
して用いられるＭＦＳＦＥＴのチャネルを接地電位に設
定し、この後、前記メモリセルとして用いられるＭＦＳ
ＦＥＴのゲート電極に書き込み電位又は転送電位を与
え、前記メモリセルとして用いられるＭＦＳＦＥＴのう
ち、選択されたＭＦＳＦＥＴに対してデータ書き込み動
作を実行することを特徴とする半導体メモリの動作方
法。