JP2019160374A - 半導体記憶装置 - Google Patents

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Abstract

【課題】長寿命な半導体記憶装置を提供する。【解決手段】一の実施形態に係る半導体記憶装置は、強誘電体膜を備えるメモリセルと、このメモリセルを制御する制御回路と、を備える。また、制御回路は、メモリセルへの書込処理又は消去処理の実行回数が所定の回数に達したか否かを判定し、実行回数が所定の回数に達した場合、上記強誘電体膜に、第１極性の第１電圧と、第１極性と反対の第２極性の第２電圧と、を印加する電圧印加処理を実行する。【選択図】図２０

Description

本実施形態は、半導体記憶装置に関する。
強誘電体膜の自発分極を利用する半導体記憶装置が注目されている。この様な半導体記憶装置では、メモリセルが強誘電体膜を備えており、この強誘電体膜に電圧を印加することによって自発分極の方向や分極率等が制御され、これによってデータが記憶される。
特開２０１４−０５３５７１号公報
この様な半導体記憶装置においては、データの書込／消去のために、強誘電体膜に対する正電圧及び負電圧の印加が繰り返し行われる。しかしながら、この様な電圧の印加が繰り返し行われると、強誘電体膜の自発分極が徐々に小さくなってしまうことがあった。以下、この様な現象を「疲労」と呼ぶ。
下記の実施形態に係る発明は、この様な点に鑑みなされたもので、強誘電体膜の「疲労」の影響を抑制し、長寿命な半導体記憶装置を提供することを目的とする。
本発明の一の実施形態に係る半導体記憶装置は、強誘電体膜を備えるメモリセルと、このメモリセルを制御する制御回路と、を備える。また、制御回路は、メモリセルへの書込処理又は消去処理の実行回数が所定の回数に達したか否かを判定し、実行回数が所定の回数に達した場合、上記強誘電体膜に、第１極性の第１電圧と、第１極性と反対の第２極性の第２電圧と、を印加する電圧印加処理を実行する。
本発明の他の実施形態に係る半導体記憶装置は、強誘電体膜を備える複数のメモリセルと、これら複数のメモリセルを制御する制御回路と、を備える。また、制御回路は、複数のメモリセルから読み出されたデータのビット誤り率が所定の率以上であるか否かを判定し、ビット誤り率が所定の率以上である場合、複数のメモリセルの強誘電体膜に、第１極性の第１電圧と、第１極性と反対の第２極性の第２電圧と、を印加する電圧印加処理を実行する。
第１の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す概略的な平面図である。 メモリブロックＭＢｉの構成を示す等価回路図である。 メモリフィンガーＭＦの構成を示す概略的な斜視図である。 図３に示す構成の一部の拡大図である。 メモリセルＭＣの特性を説明するための模式的なグラフである。 メモリセルＭＣの状態Ｓ１を説明するための模式的な断面図である。 メモリセルＭＣの状態Ｓ２を説明するための模式的な断面図である。 メモリセルＭＣの状態Ｓ３を説明するための模式的な断面図である。 メモリセルＭＣの状態Ｓ５を説明するための模式的な断面図である。 メモリセルＭＣの状態Ｓ６を説明するための模式的な断面図である。 メモリセルＭＣの閾値分布について説明するための模式的なヒストグラムである。 発明者らが行った第１の実験の結果を説明するための模式的なグラフである。 発明者らが行った第２の実験の結果を説明するための模式的なグラフである。 第１の実施形態に係る半導体記憶装置の構成を示す機能ブロック図である。 読出処理について説明するための等価回路図である。 書込処理について説明するための等価回路図である。 消去シーケンスについて説明するためのフローチャートである。 消去処理について説明するための等価回路図である。 再ウェイクアップ処理（電圧印加処理）について説明するための等価回路図である。 再ウェイクアップ処理（電圧印加処理）について説明するための波形図である。 第２の実施形態に係る半導体記憶装置の構成を示す機能ブロック図である。 消去シーケンスについて説明するためのフローチャートである。 第３の実施形態に係る半導体記憶装置の一部の構成を示す等価回路図である。 メモリセルＭＣの構成を示す模式的な断面図である。 第４の実施形態に係る半導体記憶装置の一部の構成を示す等価回路図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
例えば、本明細書において「メモリセル」と言った場合には、１ビット以上のデータを記憶可能な記憶素子を意味することとする。「メモリセル」は、例えば、電界効果トランジスタ（FET, Field-Effect Transistor）のゲート絶縁膜として強誘電体膜を備えるＦｅＦＥＴ（Ferroelectric Field Effect Transistor）を含んでいても良いし、一対の電極の間に絶縁膜として強誘電体膜を備える強誘電体キャパシタを含んでいても良いし、一対の電極の間にトンネル絶縁膜として強誘電体膜を備えるＦＴＪ（Ferroelectric Tunnel Junction）を含んでいても良い。
また、本明細書において「メモリセルアレイ」と言った場合には、複数の「メモリセル」、及び、これら「メモリセル」に接続された複数の配線等を含む構造を意味することとする。「メモリセルアレイ」は、例えば、直列に接続された複数のＦｅＦＥＴを備えるＦｅＮＡＮＤであっても良いし、ＤＲＡＭ（Dynamic Random Access Memory）中のトランジスタとしてＦｅＦＥＴを備え、又は、キャパシタとして強誘電体キャパシタを備えるＦｅＲＡＭ（Ferroelectric Random Access Memory）であっても良いし、クロスポイント型のメモリセルアレイ構造を備え、メモリセルとしてＦＴＪを備えるものであっても良い。
また、本明細書においては強誘電体膜等に電圧を印加する方法について例示するが、これらの方法は適宜変更可能である。例えば、強誘電体膜等に第１極性の電圧を印加する場合、この極性側に接続された電極等に第１極性の電圧を印加しても良いし、反対側に接続された電極等に、第１極性と反対の第２極性の電圧を印加しても良い。
［第１の実施形態］
［メモリセルアレイ］
次に、図面を参照して、第１の実施形態に係るメモリセルアレイの構成について説明する。尚、本実施形態においては、メモリセルとしてＦｅＦＥＴを備え、メモリセルアレイとしてＦｅＮＡＮＤを備える例について説明する。
図１に示す通り、メモリチップ１００は、メモリセルアレイ１１０と、メモリセルアレイ１１０の周辺に設けられた周辺回路１２０と、を備える。
メモリセルアレイ１１０は、Ｙ方向に配設された複数のメモリブロックＭＢ０〜ＭＢｊ（ｊは自然数）を備える。これらメモリブロックＭＢ０〜ＭＢｊは、それぞれ、複数のページＰを備える。本実施形態において、データの読出処理及び書込処理はページＰ毎に実行され、データの消去処理はメモリブロックＭＢｉ（ｉは０以上ｊ以下の整数）毎に実行される。
周辺回路１２０は、外部から受信した命令に応じて電圧を生成し、メモリセルアレイ１１０に印加して、指定されたページＰ又はメモリブロックＭＢｉに対するデータの読出処理、書込処理、消去処理等を実行する。
図２は、メモリブロックＭＢｉの構成を示す等価回路図である。尚、説明の都合上、図２においては、一部の構成を省略する。
メモリブロックＭＢｉは、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ドレイン選択線ＳＧＤ及びソース選択線ＳＧＳ）を介して周辺回路１２０に接続される。
メモリブロックＭＢｉは、複数のメモリフィンガーＭＦを備える。これらメモリフィンガーＭＦは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通の配線ＬＩを介してソース線ＳＬに接続される。
メモリユニットＭＵは、ビット線ＢＬ及び配線ＬＩの間に直列に接続されたドレイン選択トランジスタＳＴＤ、メモリストリングＭＳ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。本実施形態に係るメモリセルＭＣは、チャネル領域として機能する半導体層、強誘電体膜を含むゲート絶縁膜、及び、ゲート電極を備える強誘電体トランジスタであり、２ビット（４値）のデータを記憶する。メモリセルＭＣの閾値電圧は、強誘電体膜の自発分極の状態に応じて変化する。尚、１のメモリストリングＭＳに属する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリフィンガーＭＦ中の全てのメモリストリングＭＳに共通に接続される。また、１のメモリブロックＭＢｉ中において、１のメモリフィンガーＭＦに接続された複数のワード線は、それぞれ、残りのメモリフィンガーＭＦに接続された複数のワード線に共通に接続される。尚、１のメモリフィンガーＭＦ中において、１のワード線ＷＬに共通に接続された複数のメモリセルＭＣは、上述のページＰを構成する。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果トランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。選択ゲート線（ＳＧＤ、ＳＧＳ）は、それぞれ、１のメモリフィンガーＭＦ中の全ての選択トランジスタ（ＳＴＤ、ＳＴＳ）に共通に接続される。また、１のメモリブロックＭＢｉ中の複数のドレイン選択線ＳＧＤは、メモリフィンガーＭＦ毎に独立して周辺回路１２０に接続される。一方、１のメモリブロックＭＢｉ中において、１のメモリフィンガーＭＦに接続されたソース選択線ＳＧＳは、残りのメモリフィンガーＭＦに接続されたソース選択線ＳＧＳに共通に接続される。
図３は、メモリフィンガーＭＦの構成を示す概略的な斜視図である。図４は、図３に示す構成の一部の拡大図である。尚、図３及び図４においては、一部の構成を省略する。
図３に示す通り、メモリフィンガーＭＦは、基板２０１上に設けられる。メモリフィンガーＭＦは、Ｚ方向に配設された複数の導電層２０２と、Ｚ方向に延伸しこれら複数の導電層２０２と対向する半導体層２０３と、これら導電層２０２及び半導体層２０３の間に設けられたゲート絶縁膜２０４と、を備える。この構成においては、導電層２０２と半導体層２０３との交差部分が、それぞれ、メモリセルＭＣとして機能する。
基板２０１は、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板２０１は、例えば、半導体基板の上面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。
導電層２０２は、Ｘ方向に延伸する板状の導電層であり、例えば窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜等からなる。導電層２０２は、それぞれ、Ｘ方向及びＹ方向から半導体層２０３の側面を覆い、ワード線ＷＬ及びメモリセルＭＣのゲート電極、又は、選択ゲート線（ＳＧＤ，ＳＧＳ）及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のゲート電極として機能する。導電層２０２は、それぞれ、Ｘ方向の端部においてＺ方向に延伸するコンタクト２１１に接続され、このコンタクト２１１を介して周辺回路１２０（図２）に接続される。
半導体層２０３は、Ｚ方向に延伸する略円柱状又は略円筒状の半導体層であり、例えばポリシリコン（ｐ−Ｓｉ）等からなる。半導体層２０３は、メモリセルＭＣ及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネル領域として機能する。半導体層２０３の上端はコンタクト２１２を介してＹ方向に延伸するビット線ＢＬに接続される。半導体層２０３の下端は基板２０１の表面、並びに、Ｚ方向及びＸ方向に延伸する配線ＬＩを介してＹ方向に延伸するソース線ＳＬに接続される。尚、図示の例においては、半導体層２０３の下端が基板２０１の上面を介して配線ＬＩに接続されるが、他の配線等を通じて接続されても良い。
ゲート絶縁膜２０４は、図４に示す通り、導電層２０２及び半導体層２０３の間に設けられた強誘電体膜２０５と、強誘電体膜２０５及び半導体層２０３の間に設けられた界面絶縁膜２０６と、を備える。
強誘電体膜２０５は、例えば、ハフニウム（Ｈｆ）及び酸素（Ｏ）を主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、バリウム（Ｂａ）、ジルコニウム（Ｚｒ）及びイットリウム（Ｙ）の少なくとも一つが添加された膜等である。
界面絶縁膜２０６は、例えば、酸化シリコン（ＳｉＯ２）等からなる。
尚、図３に示す通り、Ｚ方向に隣り合うメモリセルＭＣは、それぞれゲート絶縁膜２０４を有するが、これらゲート絶縁膜２０４は、お互いに接続されていても良いし、メモリセルＭＣ毎に分断されていても良い。
［メモリセルＭＣ］
次に、メモリセルＭＣの特性について簡単に説明する。
図５は、メモリセルＭＣの特性を説明するための模式的なグラフであり、横軸はメモリセルＭＣのゲート−ソース間電圧ＶＧを、縦軸は強誘電体膜２０５の分極率Ｐを示している。図６〜図１０は、メモリセルＭＣの状態を説明するための模式的な断面図である。
図５に示す通り、メモリセルＭＣのゲート−ソース間に正極性の書込電圧ＶＷＣ及び負極性の消去電圧Ｖｅｒａｓｅを交互に印加すると、強誘電体膜２０５の強誘電性を示すヒステリシス曲線が観察される。図では、この曲線上に、状態Ｓ１〜Ｓ７を示す。
状態Ｓ１は、分極率Ｐが負の分極率ＰＥであり、電圧ＶＧがゼロの状態である。この状態では、図６に示す通り、強誘電体膜２０５の半導体層２０３側の面に負電荷が誘起される。この状態では、半導体層２０３にチャネルが形成されず、メモリセルＭＣはＯＦＦ状態である。
状態Ｓ２は、状態Ｓ１から、電圧ＶＧを所定の正極性の電圧まで増大させた状態である。この状態では、図７に示す通り強誘電体膜２０５の自発分極は反転せず、分極率ＰはＰＥからほぼ変化しない。ただし、導電層２０２からの電界によって半導体層２０３にチャネルが形成され、メモリセルＭＣはＯＮ状態となる。
状態Ｓ３は、状態Ｓ２から、電圧ＶＧを書込電圧ＶＷＡまで更に増大させた状態である。この状態では、図８に示す通り、強誘電体膜２０５の自発分極の方向が一部反転し、分極率Ｐが急峻に増大する。尚、一度自発分極の反転が生じると、電圧ＶＧをゼロに戻してもこの状態が維持される。例えば、図５に示す通り、状態Ｓ３から電圧ＶＧをゼロに戻した場合、分極率ＰはＰＥよりも高い負の分極率ＰＡとなる。
状態Ｓ４は、状態Ｓ３から、電圧ＶＧを書込電圧ＶＷＢまで更に増大させた状態である。この状態では、強誘電体膜２０５の自発分極の反転が更に進行し、分極率Ｐは正の大きさまで増大する。この状態で電圧ＶＧをゼロに戻すと、分極率ＰはＰＡよりも更に高い正の分極率ＰＢとなる。
状態Ｓ５は、状態Ｓ４から、電圧ＶＧを書込電圧ＶＷＣまで更に増大させた状態である。この状態では、図９に示す通り、強誘電体膜２０５の自発分極の方向がほぼ完全に反転し、分極率Ｐは更に増大して飽和する。
状態Ｓ６は、状態Ｓ５から、電圧ＶＧをゼロまで戻した状態である。この状態では、図１０に示す通り、強誘電体膜２０５の半導体層２０３側の面に正電荷が誘起され、この正電荷によって半導体層２０３内の電子が引き寄せられる。この状態では、電圧ＶＧがゼロであっても半導体層２０３にチャネルが形成され、メモリセルＭＣはＯＮ状態となる。
状態Ｓ７は、状態Ｓ６から、電圧ＶＧを負極性の消去電圧Ｖｅｒａｓｅまで減少させた状態である。この状態では、図６に示す通り、強誘電体膜２０５の自発分極の方向が正方向から負方向にほぼ完全に反転し、分極率Ｐは再び負の分極率に減少して飽和する。
図１１は、メモリセルＭＣの閾値分布について説明するための模式的なヒストグラムであり、横軸はメモリセルＭＣのゲート−ソース間電圧ＶＧを、縦軸はメモリセルＭＣの数を示している。
分布Ｅは、強誘電体膜２０５の分極率ＰがＰＥ（図５）であるメモリセルＭＣの閾値電圧の分布である。分極率ＰＥは負の分極率である。従って、図６を参照して説明した通り、強誘電体膜２０５の半導体層２０３側の面には負電荷が誘起される。これにより、閾値電圧は正の大きさとなる。尚、本実施形態においては、分布Ｅに、データ“００”を割り当てる。
分布Ａは、強誘電体膜２０５の分極率ＰがＰＡ（図５）であるメモリセルＭＣの閾値電圧の分布である。分極率ＰＡは分極率ＰＥよりも高い（絶対値が分極率ＰＥよりも小さい）負の分極率であるため、分布Ａにおける閾値電圧は、分布Ｅにおける閾値電圧よりも低い正の大きさとなる。尚、本実施形態においては、分布Ａに、データ“０１”を割り当てる。
分布Ｂは、強誘電体膜２０５の分極率ＰがＰＢ（図５）であるメモリセルＭＣの閾値電圧の分布である。分極率ＰＢは分極率ＰＡよりも高い正の分極率であるため、分布Ｂにおける閾値電圧は分布Ａにおける閾値電圧よりも低い負の大きさとなる。尚、本実施形態においては、分布Ｂに、データ“１１”を割り当てる。
分布Ｃは、強誘電体膜２０５の分極率ＰがＰＣ（図５）であるメモリセルＭＣの閾値電圧の分布である。分極率ＰＣは分極率ＰＢよりも高い正の分極率であるため、分布Ｃにおける閾値電圧は、分布Ｂにおける閾値電圧よりも低い（絶対値が分布Ｂにおける閾値電圧よりも大きい）負の大きさとなる。尚、本実施形態においては、分布Ｃに、データ“１０”を割り当てる。
また、図１１には、読出電圧ＶＲ１、ＶＲ２及びＶＲ３、読出パス電圧Ｖｒｅａｄ、並びに、書込パス電圧Ｖｐａｓｓを示している。これらの電圧は、強誘電体膜２０５の自発分極が変化しない程度の大きさに設定される。
読出電圧ＶＲ１は負極性の電圧であり、分布Ｃに属するメモリセルＭＣの閾値電圧と、分布Ｂに属するメモリセルＭＣの閾値電圧と、の間の大きさを有する。
読出電圧ＶＲ２はほぼゼロであり、分布Ｂに属するメモリセルＭＣの閾値電圧と、分布Ａに属するメモリセルＭＣの閾値電圧と、の間の大きさを有する。
読出電圧ＶＲ３は正極性の電圧であり、分布Ａに属するメモリセルＭＣの閾値電圧と、分布Ｅに属するメモリセルＭＣの閾値電圧と、の間の大きさを有する。
読出パス電圧Ｖｒｅａｄ及び書込パス電圧Ｖｐａｓｓは、正極性の電圧であり、分布Ｅに属するメモリセルＭＣの閾値電圧よりも大きい。
［強誘電体膜２０５の「疲労」］
次に、強誘電体膜２０５の「疲労」について説明する。上述の通り、強誘電体膜を利用する半導体記憶装置においては、データの書込／消去のために、強誘電体膜に対する正電圧及び負電圧の印加が繰り返し行われる。この様な電圧の印加が繰り返し行われると、強誘電体膜の「疲労」が生じてしまう場合があった。
そこで、発明者らは、強誘電体膜の「疲労」について検討すべく、２つの実験を行った。まず、第１の実験として、強誘電体膜に所定の正電圧Ｖ１及び負電圧−Ｖ１を繰り返し印加して、この時の分極率ＰＦを測定した。次に、第２の実験として、第１の実験が行われた強誘電体膜に、上記正電圧Ｖ１よりも大きい正電圧Ｖ２、及び、上記負電圧−Ｖ１よりも小さい負電圧−Ｖ２を繰り返し印加して、この時の分極率ＰＦを測定した。
図１２は、第１の実験の結果を説明するための模式的なグラフである。
曲線ｌ１及びｌ２は、実験を開始した直後における強誘電体膜の特性を示している。図示の通り、実験を開始した直後においては、良好なヒステリシスループが観察された。これは、強誘電体膜の自発分極が好適に制御されたことを示している。
曲線ｌ３及びｌ４は、実験を終了する直前における強誘電体膜の特性を示している。図示の通り、実験を終了する直前においては、分極率が低下し、良好なヒステリシスループが観察されなくなった。これは、強誘電体膜に「疲労」が生じて、強誘電体膜の自発分極が小さくなったことを示している。
例えば、メモリセルＭＣ中の強誘電体膜２０５にこの様な「疲労」が生じると、メモリセルＭＣにデータを書込むことが困難になってしまう。
尚、第１の実験において、この様な強誘電体膜の「疲労」は、強誘電体膜に印加される電圧Ｖ１，−Ｖ１が小さい時程顕著に発生する傾向があった。
図１３は、第２の実験の結果を説明するための模式的なグラフである。
曲線ｌ５及びｌ６は、実験を開始した直後における強誘電体膜の特性を示している。図示の通り、実験を開始した直後においては、図１２中の曲線ｌ３及びｌ４で示した特性と同様に分極率が低く、良好なヒステリシスループは観察されなかった。
曲線ｌ７及びｌ８は、実験を終了する直前における強誘電体膜の特性を示している。図示の通り、実験を終了する直前においては、再び良好なヒステリシスループが観察されるようになった。これは、強誘電体膜の自発分極が再度好適に制御可能となったことを示している。
［再ウェイクアップ処理（電圧印加処理）］
発明者らの実験により、一旦強誘電体膜の「疲労」が生じてしまっても、強誘電体膜に正極性の第１電圧及び負極性の第２電圧を印加することにより、強誘電体膜の自発分極が再度好適に制御可能となることが分かった。そこで、本実施形態に係る半導体記憶装置においては、「疲労」の発生が懸念される強誘電体膜に対して第１電圧及び第２電圧を印加し、「疲労」の影響を抑制して、半導体記憶装置の長寿命化を図っている。以下、強誘電体膜に対して第１電圧及び第２電圧を印加する処理を、「再ウェイクアップ処理」又は「電圧印加処理」と呼ぶ。
尚、第１電圧及び第２電圧の大きさは、強誘電体膜２０５の材料、結晶構造、膜厚、「疲労」の態様等によって適宜調整可能である。例えば、第１電圧は、図５を参照して説明した書込電圧ＶＷＣの様に、書込処理において印加される最大の電圧と同じ電圧であっても良いし、強誘電体膜２０５の分極率が飽和する電圧であっても良いし、これらより大きい電圧であっても良い。また、第２電圧の大きさ（絶対値）は、消去電圧Ｖｅｒａｓｅの様に、消去処理において印加される最大の電圧と同じ電圧であっても良いし、強誘電体膜２０５の分極率が飽和する電圧であっても良いし、これらより大きい電圧であっても良い。尚、本実施形態においては書込処理において３通りの書込電圧ＶＷＡ，ＶＷＢ，ＶＷＣを用いるが、例えば書込処理において使用される書込電圧が１通りである場合には、第１電圧をこの書込電圧より大きくしても良い。
また、第１電圧及び第２電圧が印加される回数も適宜調整可能である。例えば、１回ずつ印加しても良いし、複数回ずつ印加しても良いし、強誘電体膜２０５の特性の変化を監視しつつ適宜印加しても良い。複数回ずつ印加する場合には、第１電圧及び第２電圧を交互に印加しても良いし、特定のパターンで印加しても良い。また、電圧を印加する周期、パルス幅、波形等も、適宜調整可能である。
また、一括して再ウェイクアップ処理を実行する範囲についても、適宜調整可能である。この様な範囲は、例えば、メモリセルＭＣでも良いし、ページＰでも良いし、データの消去処理が一括して実行される消去単位ブロックでも良い。尚、本実施形態では消去単位ブロックがメモリブロックＭＢｉである例を説明しているが、消去単位ブロックは、例えば上述のメモリフィンガーＭＦ（図２，図３）であっても良いし、その他の範囲であっても良い。
また、再ウェイクアップ処理を実行するタイミングについても、適宜調整可能である。例えば、メモリセルＭＣからデータを消去する消去シーケンスにおいて実行しても良いし、メモリセルＭＣにデータを書込む書込シーケンスにおいて実行しても良いし、消去シーケンスが実行されてから書込シーケンスが実行されるよりも前に実行しても良い。消去シーケンスにおいて実行する場合には、消去処理の前又は後に実行しても良いし、消去処理に換えて実行しても良い。書込シーケンスにおいて実行する場合には、書込処理よりも前に実行しても良い。
また、上記タイミングで再ウェイクアップ処理を実行する条件についても、適宜調整可能である。この様な条件は、例えば、書込処理又は消去処理の実行回数に応じて判定しても良いし、メモリセルＭＣ等の特性の変化に応じて判定しても良いし、その他の情報に基づいて判定しても良い。書込処理又は消去処理の実行回数に応じて判定する場合には、例えば、この回数が所定の回数に達したか否かを判定し、所定の回数ごとに再ウェイクアップ処理を実行しても良い。また、メモリセルＭＣ等の特性の変化に応じて判定する場合には、例えば、メモリセルＭＣからデータを読み出す読出シーケンスにおいてビット誤り率を検出し、所定の率以上となった場合に再ウェイクアップ処理を実行しても良い。また、書込処理又は消去処理においてベリファイを行う場合には、所定回数以上エラーが生じた場合に再ウェイクアップ処理を実行しても良い。また、例えば、メモリセルＭＣ等に有効なデータが記憶されているか否かを判定しても良い。尚、これらの判定方法は、独立して使用しても良いし、組み合わせて使用しても良い。
［制御回路］
次に、上記再ウェイクアップ処理を実現するための制御回路の構成例について説明する。尚、以下の説明においては、メモリブロックＭＢｉ毎に消去処理が実行された回数を監視し、所定の回数ごとに再ウェイクアップ処理を実行する例について説明する。また、本実施形態に係る制御回路はウェアレベリング処理に用いられる消去回数保持部３０３を備えており、この消去回数保持部３０３を、監視のための「実行回数保持部」として利用する。
図１４に示す通り、本実施形態に係る制御回路は、メモリチップ１００上に設けられた周辺回路１２０と、コントロールチップ３００と、を備える。コントロールチップ３００は、論物変換テーブル３０１、ＦＡＴ（File Allocation Table）３０２、消去回数保持部３０３、ＥＣＣ回路３０４、及び、ＭＰＵ（Micro Processor Unit）３０５を備える。
論物変換テーブル３０１は、ホスト４００から受信した論理アドレスと、メモリセルアレイ１１０の各ページＰに割り当てられた物理アドレスと、を対応付けて保持する。
ＦＡＴ３０２は、各ページＰの状態を示すＦＡＴ情報を保持する。この様なＦＡＴ情報としては、例えば、「有効」、「無効」、「消去済」を示す情報がある。例えば、「有効」であるページＰは、ホスト４００からの命令に応じて読出される有効なデータを記憶している。また、「無効」であるページＰは、ホスト４００からの命令に応じて読出されない無効なデータを記憶している。また、「消去済」であるページＰには、消去処理が実行されてからデータが記憶されていない。
消去回数保持部３０３は、メモリブロックＭＢ０〜ＭＢｊに対応する物理アドレスと、メモリブロックＭＢ０〜ＭＢｊに対して実行された消去動作の回数と、を対応付けて保持する。
ＥＣＣ回路３０４は、メモリチップ１００から読み出されたデータの誤りを検出し、可能な場合にはデータの訂正を行う。
ＭＰＵ３０５は、論物変換テーブル３０１、ＦＡＴ３０２、消去回数保持部３０３及びＥＣＣ回路３０４を参照してメモリチップ１００の制御を行う。
［動作］
次に、上述の様なメモリチップ１００及びコントロールチップ３００を備える半導体記憶装置の動作について説明する。本実施形態に係る半導体記憶装置は、ホスト４００からの命令に応じて、読出シーケンス、書込シーケンス及び消去シーケンスを実行する。尚、上述の再ウェイクアップ処理は、消去シーケンスにおいて実行される。
［読出シーケンス］
コントロールチップ３００（図１４）のＭＰＵ３０５は、例えば、ホスト４００からの読出命令に応じて、読出シーケンスを実行する。例えば、まず、論物変換テーブル３０１を参照してホスト４００から受信した論理アドレスに対応する物理アドレスを取得する。次に、メモリチップ１００に、取得した物理アドレス及び読出命令を送信して、読出処理を実行する。次に、メモリチップ１００からデータを受信し、ＥＣＣ回路３０４に送信して誤りの検出及びデータの訂正を行い、ホスト４００に送信する。
読出処理においては、図１５に示す通り、コントロールチップ３００から受信した物理アドレスに対応するページＰを選択し、このページＰ内のメモリセルＭＣをビット線ＢＬに接続する。例えば、図示しないブロックデコーダによってメモリブロックＭＢｉを選択し、ドレイン選択線ＳＧＤにオン電圧ＶＯＮ又はオフ電圧ＶＯＦＦを印加してメモリフィンガーＭＦを選択し、非選択ワード線ＷＬに読出パス電圧Ｖｒｅａｄを印加する。また、ソース選択線ＳＧＳにオン電圧ＶＯＮを印加し、ページＰ内のメモリセルＭＣをソース線ＳＬに接続する。次に、例えば、ビット線ＢＬに所定のビット線電圧ＶＢＬＲを、ソース線ＳＬに接地電圧ＶＳＳを印加する。次に、選択ワード線ＷＬに読出電圧ＶＲ１、ＶＲ２及びＶＲ３を順次印加して、メモリセルＭＣがＯＮ状態となったタイミング、例えば、ビット線ＢＬの電圧や電流が変化したタイミングを検知する。これにより、メモリセルＭＣが記憶するデータを判別可能である。次に、この様にして判別したページＰのデータを、コントロールチップ３００に送信する。
［書込シーケンス］
コントロールチップ３００（図１４）のＭＰＵ３０５は、例えば、ホスト４００からの書込命令に応じて、書込シーケンスを実行する。例えば、まず、受信した論理アドレスに対して物理アドレスを割り当てる割当処理を実行し、物理アドレスを取得する。尚、割当処理においては、必要に応じてウェアレベリング処理を実行する。次に、メモリチップ１００に、取得した物理アドレス、書込命令、及び、ホスト４００から受信したデータを送信して、書込処理を実行する。
割当処理においては、例えば、まず、論物変換テーブル３０１を参照し、受信した論理アドレスが保持されているか否かを判定する。保持されていた場合には、この論理アドレス及びこれに対応する物理アドレスを論物変換テーブル３０１から消去する。また、ＦＡＴ３０２を参照して、消去した物理アドレスに対応するＦＡＴ情報を「無効」にする。次に、ＦＡＴ３０２から「消去済」であるページＰの物理アドレスを取得し、受信した論理アドレスと共に論物変換テーブル３０１に書き込む。
ウェアレベリング処理は、一部のメモリブロックＭＢｉに対する集中的な書込処理及び消去処理を抑制するするための処理である。ウェアレベリング処理においては、例えば、消去回数保持部３０３を参照してメモリセルアレイ１１０におけるメモリブロックＭＢ０〜ＭＢｊの消去回数の平均値を取得し、この平均値よりも消去回数が少ないメモリブロックＭＢｉを検出し、検出されたメモリブロックＭＢｉ内のページＰに対応する物理アドレスを取得する。
書込処理においては、図１６に示す通り、上記読出処理と同様に、コントロールチップ３００から受信した物理アドレスに対応するページＰを選択し、このページＰ内のメモリセルＭＣをビット線ＢＬに接続する。ただし、書込処理においては、非選択ワード線ＷＬに書込パス電圧Ｖｐａｓｓを印加する。次に、例えば、データ“００”に対応するメモリセルＭＣに接続されたビット線ＢＬに所定のビット線電圧ＶＢＬＷを、データ“０１”，“１１”又は“１０”に対応するメモリセルＭＣに接続されたビット線ＢＬに接地電圧ＶＳＳを、それぞれ印加する。次に、選択ワード線ＷＬに書込電圧ＶＷＡ、ＶＷＢ又はＶＷＣ（図５参照）を印加して、メモリセルＭＣの状態を“００”から“０１”、“１１”又は“１０”に遷移させる。
尚、書込処理においては、書込電圧ＶＷＡ、ＶＷＢ又はＶＷＣの印加と、書込ベリファイと、を交互に行っても良い。書込ベリファイにおいては、例えば上述の読出処理と同様の処理を実行し、所望のメモリセルＭＣの閾値が分布Ａ，Ｂ又はＣ（図１１）の範囲内まで変化したか否か確認する。変化していなかった場合には再度書込電圧ＶＷＡ、ＶＷＢ又はＶＷＣを印加し、変化していた場合には書込処理を終了する。尚、書込ベリファイにおいて選択ワード線ＷＬに印加される電圧は、読出電圧ＶＲ１、ＶＲ２及びＶＲ３と同じでも良いし、それより大きくても良い。また、書込電圧ＶＷＡ、ＶＷＢ及びＶＷＣは、書込ベリファイの回数に応じて増大させても良い。
［消去シーケンス］
コントロールチップ３００（図１４）のＭＰＵ３０５は、例えば、メモリブロックＭＢｉの数が一定数以下になってしまった場合や、ホスト４００から消去命令を受信した場合等に、消去シーケンスを実行する。
図１７は、本実施形態に係る消去シーケンスについて説明するためのフローチャートである。消去シーケンスにおいては、例えば、ＦＡＴ３０２を参照し、全てのページＰの状態が「無効」であるメモリブロックＭＢｉを検出して、このメモリブロックＭＢｉに対応する物理アドレスを取得する（ステップＳ１０１）。次に、メモリチップ１００に、取得した物理アドレス及び消去命令を送信して、消去処理を実行する（ステップＳ１０２）。次に、消去回数保持部３０３を参照し、上記物理アドレスに対応するメモリブロックＭＢｉの消去回数Ｎｃｙｃｌｅに１を加算する（ステップＳ１０３）。次に、このメモリブロックＭＢｉの消去回数Ｎｃｙｃｌｅが所定の回数に達したか否かを判定する（ステップＳ１０４）。例えば、消去回数Ｎｃｙｃｌｅが所定の整数Ｎｌｉｍｉｔの倍数であるか否かを判定する。所定の回数に達した場合、例えば、所定の整数Ｎｌｉｍｉｔの倍数である場合、メモリチップ１００に、該当する物理アドレス及び所定の命令を送信して、上述の再ウェイクアップ処理を実行する（ステップＳ１０５）。
消去処理（ステップＳ１０２）においては、図１８に示す通り、コントロールチップ３００から受信した物理アドレスに対応するメモリブロックＭＢｉを選択し、このメモリブロックＭＢｉ内のメモリストリングＭＳをソース線ＳＬ及びビット線ＢＬに接続する。例えば、図示しないブロックデコーダによってメモリブロックＭＢｉを選択し、選択ゲート線（ＳＧＤ、ＳＧＳ）にオン電圧ＶＯＮを印加する。次に、メモリブロックＭＢｉ内の全てのワード線ＷＬに電圧Ｖｅｒａｓｅ（図５参照）を印加し、ビット線ＢＬ及びソース線ＳＬに接地電圧ＶＳＳを印加して、メモリブロックＭＢｉ内の全てのメモリセルＭＣの状態を“００”に遷移させる。尚、消去処理に際してキャリアとなるホールは、ＧＩＤＬ（Gate Induced Drain Leakage）等の方法によって発生させても良いし、ソース線ＳＬ等から供給しても良い。
尚、消去処理においては、消去電圧Ｖｅｒａｓｅの印加と、消去ベリファイと、を交互に行っても良い。消去ベリファイにおいては、例えば上述の読出処理と同様の処理を実行し、メモリブロックＭＢｉ内の全てのメモリセルＭＣの閾値が分布Ｅの範囲内まで変化したか否か確認する。変化していなかった場合には再度消去電圧Ｖｅｒａｓｅを印加し、変化していた場合には消去処理を終了する。尚、消去ベリファイにおいてワード線ＷＬに印加される電圧は、読出電圧ＶＲ３と同じでも良いし、それより小さくても良い。また、消去電圧Ｖｅｒａｓｅは、消去ベリファイの回数に応じて減少させても良い。
再ウェイクアップ処理（ステップＳ１０５）においては、図１９に示す通り、上記消去処理と同様に、コントロールチップ３００から受信した物理アドレスに対応するメモリブロックＭＢｉを選択し、このメモリブロックＭＢｉ内のメモリストリングＭＳをソース線ＳＬ及びビット線ＢＬに接続する。次に、ビット線ＢＬ及びソース線ＳＬに接地電圧ＶＳＳを印加し、図２０に示す通り、メモリブロックＭＢｉ内の全てのワード線ＷＬに対し、正極性の第１電圧ＶＶ１と、負極性の第２の電圧ＶＶ２と、を複数回交互に印加する。尚、第１電圧ＶＶ１は、上記書込電圧ＶＷＣ（図５参照）以上の電圧であり、第２の電圧ＶＶ２は、上記消去電圧Ｖｅｒａｓｅ（図５参照）以下の電圧である。尚、第２の電圧ＶＶ２の印加に際しては、ＧＩＤＬによってホールを発生させ、又は、ソース線ＳＬ等からホールを供給しても良い。
［第２の実施形態］
次に、図２１及び図２２を参照して、第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様に構成されるが、再ウェイクアップ処理を実行する条件が第１の実施形態と異なる。即ち、第２の実施形態においては、読出シーケンスにおいてビット誤り率を検出し、ビット誤り率が所定の率以上となった場合に再ウェイクアップ処理を実行する。尚、以下の説明において、第１の実施形態と同様の部分については説明を省略する。
図２１に示す通り、本実施形態に係るコントロールチップ３１０は、第１の実施形態に係るコントロールチップ３００（図１４）内の構成に加え、ビット誤り率保持部３１１を備える。ビット誤り率保持部３１１は、メモリブロックＭＢ０〜ＭＢｊに対応する物理アドレスと、メモリブロックＭＢ０〜ＭＢｊに対応するビット誤り率と、を対応付けて保持する。尚、保持されるビット誤り率は、例えば、メモリブロックＭＢｉ内のページＰについて算出されたビット誤り率の平均値でも良いし、最大値でも良い。
ＭＰＵ３０５は、読出シーケンスにおいて、メモリチップ１００から受信したデータをＥＣＣ回路３０４に送信し、このデータのビット誤り率を取得する。即ち、本実施形態において、ＥＣＣ回路３０４は、ビット誤り率を算出するビット誤り率算出部として機能する。次に、取得したビット誤り率を、適切な物理アドレスと対応付けてビット誤り率保持部３１１に保持させる。
また、ＭＰＵ３０５は、消去シーケンスにおいて、図２２に示す通り、消去処理（ステップＳ１０２）を実行した後で、ビット誤り率保持部３１１を参照し、消去処理を実行したメモリブロックＭＢｉのビット誤り率が所定の率ＢＥＲｌｉｍｉｔより大きいか否かを判定する（ステップＳ２０１）。大きい場合、メモリチップ１００に、該当する物理アドレス及び所定の命令を送信して、再ウェイクアップ処理を実行する（ステップＳ１０５）。
［第３の実施形態］
次に、図２３及び図２４を参照して、第３の実施形態に係る半導体記憶装置について説明する。本実施形態においては、メモリセルが電界効果トランジスタ及び強誘電体キャパシタを備えるＦｅＲＡＭについて説明する。尚、以下の説明においては制御回路の詳細な動作等については省略するが、第１の実施形態において説明した処理等を本実施形態に適用しても良い。
図２３に示す通り、本実施形態に係るメモリチップは、メモリセルアレイ１３０と、メモリセルアレイ１３０の周辺に設けられた周辺回路１４０と、を備える。
メモリセルアレイ１３０は、複数のワード線ＷＬ及びプレート線ＰＬと、これらと交差する複数のビット線ＢＬと、これら配線に接続された複数のメモリセルＭＣと、を備える。尚、１つのワード線ＷＬに接続された複数のメモリセルＭＣは、ページＰを構成する。
メモリセルＭＣは、電界効果トランジスタ（ＦＥＴ）１３１と、強誘電体キャパシタ１３２と、を備える。電界効果トランジスタ１３１は、ドレイン端子においてビット線ＢＬに接続され、ソース端子において強誘電体キャパシタ１３２の一端に接続され、ゲート端子においてワード線ＷＬと接続される。強誘電体キャパシタ１３２の他端は、プレート線ＰＬに接続される。
強誘電体キャパシタ１３２は、図２４に示す通り、第１電極１３３と、第２電極１３４と、これらの間に設けられた強誘電体膜１３５と、を備える。尚、強誘電体膜１３５は、例えば、図４を参照して説明した強誘電体膜２０５と同様の材料等から構成される。
周辺回路１４０（図２３）は、外部から受信した命令に応じて電圧を生成し、メモリセルアレイ１３０に印加して、指定されたページＰ等に対するデータの書込処理、読出処理、消去処理、再ウェイクアップ処理等を実行する。
書込処理においては、例えば、受信した物理アドレスに対応するページＰを選択し、このページＰ内の強誘電体キャパシタ１３２をビット線ＢＬに接続する（図２４）。例えば、選択ワード線ＷＬにオン電圧を印加し、非選択ワード線ＷＬにオフ電圧を印加する。次に、ビット線ＢＬに、それぞれの強誘電体キャパシタ１３２に書込むデータに応じた書込電圧を印加し、プレート線ＰＬに接地電圧を印加する。これにより、強誘電体キャパシタ１３２の強誘電体膜１３５に電圧が印加され、データが書き込まれる。
読出処理においては、例えば、上記書込処理と同様に、受信した物理アドレスに対応するページＰを選択し、このページＰ内の強誘電体キャパシタ１３２をビット線ＢＬに接続する。次に、例えばプレート線ＰＬに所定の読出電圧を印加し、ビット線ＢＬに接地電圧を印加する。次に、ビット線ＢＬの電流又は電荷を検知して、メモリセルＭＣが記憶するデータを判別する。
消去処理においては、例えば、消去処理の対象である全てのページＰを選択し、これらのページＰ内の強誘電体キャパシタ１３２をビット線ＢＬに接続する。次に、例えばプレート線ＰＬに所定の消去電圧を印加し、ビット線ＢＬに接地電圧を印加する。
再ウェイクアップ処理においては、例えば、消去処理と同様に、対象である全てのページＰを選択し、これらのページＰ内の強誘電体キャパシタ１３２をビット線ＢＬに接続する。次に、例えばプレート線ＰＬ及びビット線ＢＬの少なくとも一方の電圧を制御して、強誘電体膜１３５に上述の様な第１電圧及び第２電圧を印加する。
本実施形態の様に、例えばメモリセルＭＣが強誘電体キャパシタ１３２を備えるＦｅＲＡＭであっても、再ウェイクアップ処理を実行することが可能である。尚、第１の実施形態に係る構成は非破壊読出しのメモリであるのに対し、本実施形態に係る構成は破壊読出しである。この様な構成において消去処理の監視を行う場合には、通常の消去処理に加え、読出処理としての消去処理の回数を合わせて監視しても良い。
［第４の実施形態］
次に、図２５を参照して、第４の実施形態に係る半導体記憶装置について説明する。本実施形態においては、メモリセルとしてＦＴＪを備えるクロスポイント型のメモリセルアレイについて説明する。尚、以下の説明においては制御回路の詳細な動作等については省略するが、第１の実施形態において説明した処理等を本実施形態に適用しても良い。
図２５に示す通り、本実施形態に係るメモリチップは、メモリセルアレイ１５０と、メモリセルアレイ１５０の周辺に設けられた周辺回路１６０と、を備える。
メモリセルアレイ１５０は、複数のワード線ＷＬと、これら複数のワード線ＷＬと交差する複数のビット線ＢＬと、これら配線に接続された複数のメモリセルＭＣと、を備える。尚、１つのワード線ＷＬに接続された複数のメモリセルＭＣは、ページＰを構成する。
メモリセルＭＣは、ＦＴＪ１５１を備える。ＦＴＪ１５１は、図２４を参照して説明した強誘電体キャパシタ１３２とほぼ同様の構成を備える。ただし、ＦＴＪ１５１においては強誘電体膜１３５がトンネル絶縁膜として構成されており、トンネル電流が流れる程度の膜厚を有する。尚、メモリセルＭＣは、ＦＴＪに加え、ダイオード等の整流素子を備えていても良い。
周辺回路１６０（図２５）は、外部から受信した命令に応じて電圧を生成し、メモリセルアレイ１３０に印加して、指定されたページＰ等に対するデータの書込処理、読出処理、消去処理、再ウェイクアップ処理等を実行する。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…メモリチップ、１１０…メモリセルアレイ、１２０…周辺回路、ＭＢ０〜ＭＢｊ…メモリブロック、Ｐ…ページ、ＭＣ…メモリセル、２０１…基板、２０２…導電層、２０３…半導体層、２０４…ゲート絶縁膜、２０５…強誘電体膜、２０６…界面絶縁膜、３００…コントロールチップ、３０１…論物変換テーブル、３０２…ＦＡＴ、３０３…消去回数保持部、３０４…ＥＣＣ回路、３０５…ＭＰＵ、４００…ホスト。

Claims (12)

  1. 強誘電体膜を備えるメモリセルと、
    前記メモリセルを制御する制御回路と
    を備え、
    前記制御回路は、
    前記メモリセルへの書込処理又は消去処理の実行回数が所定の回数に達したか否かを判定し、
    前記実行回数が前記所定の回数に達した場合、前記強誘電体膜に、第１極性の第１電圧と、前記第１極性と反対の第２極性の第２電圧と、を印加する電圧印加処理を実行する
    半導体記憶装置。
  2. 前記制御回路は、
    前記実行回数の判定に際して前記実行回数が所定の整数の倍数であるか否かを判定し、
    前記実行回数が前記所定の整数の倍数である場合に前記電圧印加処理を実行する
    請求項１記載の半導体記憶装置。
  3. 前記制御回路は、
    前記実行回数を保持する実行回数保持部を備え、
    前記書込処理又は消去処理の実行に応じて前記実行回数保持部内の実行回数を更新し、
    前記実行回数の判定に際しては前記実行回数保持部を参照する
    請求項１又は２記載の半導体記憶装置。
  4. 前記制御回路は、
    前記書込処理において、前記強誘電体膜に前記第１極性の電圧を印加し、
    前記消去処理において、前記強誘電体膜に前記第２極性の電圧を印加し、
    前記第１電圧の大きさは、前記書込処理において前記強誘電体膜に印加される最大の電圧の大きさ以上であり、
    前記第２電圧の大きさは、前記消去処理において前記強誘電体膜に印加される最大の電圧の大きさ以上である
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 強誘電体膜を備える複数のメモリセルと、
    前記複数のメモリセルを制御する制御回路と
    を備え、
    前記制御回路は、
    前記複数のメモリセルから読み出されたデータのビット誤り率が所定の率以上であるか否かを判定し、
    前記ビット誤り率が前記所定の率以上である場合、前記複数のメモリセルの強誘電体膜に、第１極性の第１電圧と、前記第１極性と反対の第２極性の第２電圧と、を印加する電圧印加処理を実行する
    半導体記憶装置。
  6. 前記制御回路は、
    前記ビット誤り率を算出するビット誤り率算出部と、
    算出された前記ビット誤り率を保持するビット誤り率保持部と、
    を備え、
    前記複数のメモリセルから読み出されたデータを前記ビット誤り率算出部に送信して前記ビット誤り率を取得し、
    取得した前記ビット誤り率を前記ビット誤り率保持部に保持し、
    前記ビット誤り率の判定に際しては前記ビット誤り率保持部を参照する
    請求項５記載の半導体記憶装置。
  7. 前記制御回路は、
    前記強誘電体膜に前記第１極性の電圧を印加する書込処理と、
    前記強誘電体膜に前記第２極性の電圧を印加する消去処理と
    を実行可能であり、
    前記第１電圧の大きさは、前記書込処理において前記強誘電体膜に印加される最大の電圧の大きさ以上であり、
    前記第２電圧の大きさは、前記消去処理において前記強誘電体膜に印加される最大の電圧の大きさ以上である
    請求項５又は６記載の半導体記憶装置。
  8. 前記制御回路は、
    前記メモリセルからデータを消去する消去シーケンスを実行可能であり、
    前記消去シーケンスにおいて、前記消去処理に加え、又は、前記消去処理に換えて前記電圧印加処理を実行する
    請求項１〜４及び７のいずれか１項記載の半導体記憶装置。
  9. 前記制御回路は、前記消去処理を実行してから前記書込処理を実行する前に前記電圧印加処理を実行する
    請求項１〜４、７及び８のいずれか１項記載の半導体記憶装置。
  10. 前記制御回路は、前記電圧印加処理において、前記強誘電体膜に、前記第１電圧と前記第２電圧とを複数回印加する
    請求項１〜９のいずれか１項記載の半導体記憶装置。
  11. 前記制御回路は、前記電圧印加処理において、前記第１電圧と前記第２電圧とを交互に印加する
    請求項１０記載の半導体記憶装置。
  12. 前記強誘電体膜は、ハフニウム（Ｈｆ）及び酸素（Ｏ）を主成分とし、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、バリウム（Ｂａ）、ジルコニウム（Ｚｒ）及びイットリウム（Ｙ）の少なくとも一つが添加された膜である
    請求項１〜１１のいずれか１項記載の半導体記憶装置。
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