JP2011040146A - ビット誤り閾値、及びメモリ装置のリマッピング - Google Patents
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Abstract
【課題】メモリ装置の寿命を、比較的少数のメモリセルにおける寿命よりも、大多数のメモリセルにおける寿命まで延ばし信頼性の向上を図る。
【解決手段】メモリの特定部分から読み出した情報を表す信号に関連する、ビット誤り率および/またはビット誤り数を決定するステップと、前記ビット誤り率および/または前記ビット誤り数をエラー閾値と比較するステップと、および少なくとも部分的には前記比較に基づいて、前記メモリの前記特定部分を退役させるか否かを決定するステップとを有する。
【選択図】図2
【解決手段】メモリの特定部分から読み出した情報を表す信号に関連する、ビット誤り率および/またはビット誤り数を決定するステップと、前記ビット誤り率および/または前記ビット誤り数をエラー閾値と比較するステップと、および少なくとも部分的には前記比較に基づいて、前記メモリの前記特定部分を退役させるか否かを決定するステップとを有する。
【選択図】図2
Description
本発明は、メモリ装置のリマッピングに関する。
メモリ装置は、様々なタイプの電子機器、数例を挙げるなら、コンピュータ、携帯電話、PDA、データロガー、ナビゲーション機器等に使用される。このような電子機器において、数例を挙げるならNANDまたはNORフラッシュメモリ、SRAM、DRAM、および相変化メモリなど、様々なタイプの不揮発性メモリ装置が使用される。一般的に、書き込みまたはプログラミングプロセスを使用して、そのようなメモリ装置に情報を記憶し、読み出しプロセスを使用して、記憶された情報を読み出すことができる。
このような不揮発性メモリ装置は、時間が経つにつれ徐々に劣化するメモリセルから構成されるため、メモリセルへのアクセス時に読み出しおよび/または書き込みにおけるエラーが起こる可能性が高まる。このようなエラーは、例えばメモリ装置内で後に補正されるものの、エラーの数が増加するにつれ、そのようなエラー補正は困難または不可能となる。
本明細書にわたる用語「一実施形態(one embodiment)」、「実施形態(an embodiment)」とは、実施形態に関連する特別な特徴、構造、または特性が、特許請求の範囲における発明要旨としての、少なくとも1つの実施形態に含まれることを意味する。従って、本明細書を通して散見される「一実施形態」、「実施形態」という表現は、必ずしも全て同じ実施形態を示すわけではない。さらに、特別な特徴、構造、または特性は、1つ以上の実施形態において組み合わさることもある。
一実施形態において、メモリ装置は、時間と共に徐々に劣化するメモリセルから構成されており、メモリ装置の読み出し中に1つ以上のエラーが起こる可能性を高める。このようなエラーは、例えばエラー補正コード(ECC)または他のアルゴリズムを用いるコンピュータシステム内の幾つかの領域で補正される。システムの観点から、このようなエラー傾向があるセルの使用を継続するか否かについて決定することができる。以下に詳細に説明するように、このような決定は、少なくとも部分的にはエラーの数と、例えばメモリ装置の設計段階で定義されるエラー閾値との比較に基づく。特定のメモリセルの使用を中止する場合、メモリ装置の全容量を維持するように、代替メモリセルを選択する。
従って、一実施形態において、メモリ装置のサイズ容量を維持するプロセスは、エラー傾向があるメモリ位置を、全体的なシステムメモリ空間(例えば、メモリ装置容量)を失わずに、適切に機能するメモリ位置にリマップすることを含む。このようなリマッピングは、少なくとも部分的には、エラー傾向があるメモリ位置からの読み出し結果として起こるエラーの量および/または頻度に関する情報に基づく。ここで、メモリ位置は、このようなメモリ位置および/またはメモリ部分を識別するアドレスを用いて、読み出しおよび/または書き込みプロセスなどを介してアクセスされるメモリ装置の一部を指して言う。以下に詳細に説明するように、メモリの特定部分の読み出しに関連するビットエラー率および/またはビットエラー数を決定するためには、例えばECCデコーダを使用する。その後、ビットエラー率および/またはビットエラー数を、例えばエラーの許容数の実質的制限から構成されるエラー閾値と比較する。その比較の結果によって、エラーを発生するメモリの特定部分に対する使用中止などの退役に関する決定を行う。
特定の実施形態では、メモリ装置の一部の退役プロセスはメモリ装置の退役予定部分に記憶されたデータを表す信号を、メモリ装置の他の部分に移動または移転することを含む。ある実施例においては、メモリ装置の退役部分から移転されたデータを表す信号は、メモリ装置のスペア部分に移動する。以下に詳細を説明するように、例えば、このようなメモリのスペア部分は、初めにメモリ装置の全容量の一部として認識または考慮されていなかったメモリ装置の物理的位置である。メモリ装置の一部の退役プロセスはまた、メモリ装置の退役予定部分のアドレスを、メモリ装置の新しいスペア部分のアドレスと一致するようにリマップすることを含む。もちろん、このようなプロセスは単なる一例でしかなく、特許請求の範囲の要旨を限定するものではない。
一実施形態において、上記のようなプロセスは、相変化メモリ(PCM)装置より構成されるメモリ装置に関連する。従って、PCMが古くなると、PCMの一部分により引き起こされるビット誤り率および/またはビット誤り数は増加する。このようなエラーは、ある程度までは、例えばECCデコーダおよび/または他のエラー補正アルゴリズムを用いて補正することができる。しかし、エラー数はそのようなエラー補正技術の許容量を超えて増加する。従って、メモリ部分が過剰な数のエラーを引き起こしている、もしくは引き起こし始めたことを示した時に、そのようなメモリ部分を退役させることが望ましい。
上記のような実施形態は、例えば、信頼性検査結果に劣る、現在無視されているダイまたはPCMダイのような、比較的信頼性の低い技術を含むメモリ装置を有効利用できるようにする。さらにこのような実施形態によれば、メモリ装置の寿命を、比較的少数のメモリセルにおける寿命よりも、大多数のメモリセルにおける寿命まで延ばすことができる。
限定するものではない、また排他的なものではない実施形態を、添付図面につき説明するが、特に明示しない限り、図面において同一参照符号は同様の部分を示す。
限定するものではない、また排他的なものではない実施形態を、添付図面につき説明するが、特に明示しない限り、図面において同一参照符号は同様の部分を示す。
図1は、本発明の一実施形態による、メモリ構成の概略図である。メモリ装置100を、メインメモリ110とスペアメモリ120とに分割する。メモリ装置100は、数例を挙げるなら、NANDまたはNORフラッシュメモリ、SRAM、DRAM、もしくはPCMなどから構成する。メモリ装置100は、互いに隣接する、しないに係わらず、また単独装置内に存在する、しないに係わらず、このようなメインおよびスペアメモリ部分、および/または1つ以上の他のメモリ部分を含む、ユーザがアドレス指定可能なメモリ空間から構成される。メインメモリ110およびスペアメモリ120は、例えば、読み出し、書き込みおよび/または消去のプロセスによってアクセスできる独立したアドレス指定可能な空間により構成される。
一実施形態によれば、メモリ装置100の1つ以上の部分は、メモリ装置100の特別な状態で表現されるデータおよび/または情報を表す信号を記憶する。例えば、データおよび/または情報を表す電子信号は、メモリ装置の一部に「記憶」し、この記憶は、データおよび/または情報を二進法(1と0など)で表すようにメモリ装置100のその部分の状態に作用する、もしくは状態を変更することで行う。従って、特別な実施例において、データおよび/または情報を表す信号を記憶するメモリの一部におけるこのような状態変更は、メモリ装置100の異なる状態もしくは異なるものへの変換を構成する。
メモリ装置100は、初期的にメモリ装置100の完全に使用可能な容量と一致するメインメモリ110を構成する。このような初期構成には、メモリ装置の容量決定に含む必要のないスペアメモリ120を付加的に設ける。しかし、メインメモリの一部が、例えば読み込み/書き込みプロセス中に使用不能もしくは過剰な数のエラーを生ずるようになった場合、メインメモリ110の一部を置換するためにスペアメモリ120を使用する。1つの実施例においては、メモリ装置100を含むメモリシステムが、メモリ装置100に記憶されたデータのプロセッサまたは外部リクエスタが、エラーのないデータを特定の要求されたアドレス範囲から、たとえそのアドレス範囲が退役させたメインメモリから構成されるとしても、受け取るようにする。この場合、例えば、大量のデータがメインメモリおよび(退役させたメインメモリと置換された)スペアメモリの両方から、リクエスタに知られずに読み出される。もちろん、このようなメモリ装置の構成は単なる一例でしかなく、特許請求の範囲の要旨を限定するものではない。
図2は、一実施形態による、メモリ読み出しプロセス200のフローチャートである。ブロック205において、メモリ装置の一部に記憶された情報を表す信号の読み出しプロセスの開始は、例えば、記憶されたデータを読み出すべき1つ以上のメモリ位置のそれぞれを識別する1つ以上の読み出しアドレスを提供するシステムアプリケーションによって開始する。例えば、読み出しデータをパリティチェックすることによる、ECCのハードウエアおよび/またはソフトウエアを使用して、読み出しデータ内のエラーをチェックおよび/または補正する。その後、ブロック210において、最初に読み出したデータを補正した読み出しデータと比較し、これによりメモリ読み出しプロセスにおいて発生したエラー数を決定する。このようなエラー数は、ビット誤り率(BER)として表すことができ、このビット誤り率(BER)は、例えば読み出しビットの合計数に対する誤りビットの割合である。ブロック220において、メモリ装置の一部からの情報を表す信号の読み出しによるBERまたはエラー数は、例えばそれ以上のさらなるエラーはうまく補正できない最高許容BERもしくは最高許容エラー数等の値で構成したエラー閾値と比較し、このようなエラー閾値は、特定のメモリ装置、例えば図1に示すメモリ装置100のような特定のメモリ装置が許容可能なBERのほぼ上限値またはエラー数を示す数で構成される。このようなエラー閾値またはそれ以下では、ECCのハードウエアおよび/またはソフトウエアは、読み出しデータを補正できる。しかし、エラー閾値を越えると、全ての読み出しエラーが補正されない可能性が比較的高くなる。
ブロック230では、メモリ装置の一部を退役させるか否かについて、少なくとも部分的にはメモリのそのような一部からの読み出しが過多数のエラーを生ずるか否かにより決定される。もしエラー数がエラー閾値以下である場合、読み出しプロセス200はブロック240に進み、例えば読み出しデータを要求したアプリケーションに読み出しデータを供給する。一方、もしエラー数がエラー閾値を越える場合、読み出しプロセス200はブロック250に進み、例えば、過多数のエラーを引き起こしたメモリの一部分の退役させることを開始する。特定の実施例においては、このようなエラー傾向があるメモリ部分に初期的に記憶されていたデータを、有効および/または正常であることがわかっている他のメモリ部分に移動する。このような新たなメモリ部分は、例えば図1に示すスペアメモリ120のようなスペアメモリの一部により構成される。ブロック260では、データの元のメモリ位置を識別する1つまたは複数のメモリアドレスを、データを移転する新しいメモリ位置を認識するようリマッピングする。ある実施例において、リマッピングは、例えばベクトルを介して元のアドレスと一致する新しいアドレスを割り当てるステップを有し、このステップにより、元のアドレスの呼び出しが移転されたデータの位置を特定する新しいアドレスにリダイレクトすることができるようにする。そのようなリマッピングされたアドレスに関する情報は、以下に詳細に説明するベクトルリマッリマップテーブルに記憶する。メモリのエラー傾向がある部分のリマッピング後、読み出しプロセス200はブロック240に進み、例えば、読み出しデータを要求したアプリケーションに読み出しデータを供給する。もちろん、このような読み出しプロセスは、単なる一例でしかなく、特許請求の範囲の要旨を限定するものではない。
図3は、一実施形態による、ベクトルリマップテーブル300の説明図である。他の実施例において、テーブル300に含まれる情報は、テーブルにフォーマットする必要がなく、このような情報は、例えば情報を整理する項目列または他の手段で構成する。このような情報は、例えば図1に示すメモリ装置100のようなメモリ装置に記憶された1つ以上の信号を表す情報である。項目列310は、アドレス1、アドレス2、アドレス3などの元アドレス340のリストで構成し、状態項目列320は、項目列310にリストされている、対応する元アドレスがリマップされたか否かに関する情報で構成し、項目列330は、項目列310に記載された元アドレス340と対応する、アドレス1′、アドレス2′、アドレス3′等のリマップしたリマップアドレス350のリストで構成する。
ある実施例において、元アドレス340は、アプリケーションおよび/または1つ以上のアドレス位置でメモリ装置100に記憶された情報を要求するシステムによる読み出しリクエストに含まれる1つ以上のアドレスで構成される。状態項目列320は、元アドレス340がリマップされたか否かを表すメタデータで構成する。このようなリマッピングが行われた場合、項目列330は元アドレス340に対応するリマップしたリマップアドレス350で構成する。図1に示す例を説明すると、アドレス1、アドレス5、アドレス7およびアドレス8は、それぞれアドレス1′、アドレス5′、アドレス7′およびアドレス8′にリマップされており、アドレス2、アドレス3、アドレス4およびアドレス6はリマップされていない。ここで、リマップされていない元アドレスは、対応するリマップアドレスを項目列330に持たない。他の実施例においては、例えば、リマップアドレス350の存在が特定の元アドレス340のリマッピングが行われたことを充分に示すため、状態項目列320がテーブル300に含ませる必要がない。もちろん、ベクトルリマップテーブルのこのような実施は単なる一例でしかなく、特許請求の範囲の要旨を限定するものではない。
図4は、一実施形態による、メモリシステム400のブロック図である。コントローラ410は、データが読み出されるメモリ装置425の位置を特定するアドレスを含む読み出しリクエスト405を受け取るよう構成する。メモリ装置425は、例えば上述のように、メインメモリ420およびスペアメモリ430により構成する。コントローラ410は、読み出しリクエスト405がリマップされたアドレスを含むか否かを決定する。この決定に従って、コントローラ410は読み出しリクエスト405をメインメモリ420またはスペアメモリ430に命令してデータを読み出す。例えば、読み出しリクエスト405のアドレスがリマップされていない場合、コントローラ410は読み出しリクエストをメインメモリ420に転送し、一方、アドレスがリマッピングされている場合、コントローラ410は、スペアメモリ430に向けられる読み出しリクエスト405がリマップされたアドレスから構成されるよう変更する。その後、メインメモリ420または430は読み出しデータ435を、例えばエラーカウンタおよび/またはECCデコーダから構成されるエラー検出ブロック440に提供する。一実施例において、ECCデコーダから構成されるエラー検出ブロック440は、メモリ装置425のダイ素子内に配置する。他の実施例では、ECCデコーダから構成されるエラー検出ブロック440は、例えば、アプリケーション内のようなシステムレベルに配置する。エラー検出ブロック440は、読み出しデータ435に存在するいかなるエラーも検出および/または補正することができ、検出されたエラーをBERおよび/またはビット誤り数として表す。従って、エラー検出ブロック440は、アプリケーションおよび/またはホストシステムのような、読み出しリクエスト405を発生させる構成要素に、補正された読み出しデータ445を提供することができる。エラー検出ブロック440はまた、読み出しデータ435に存在するエラーの数に関する情報を、比較エンジン450に提供する。エラー検出ブロック440をメモリ装置425のダイ素子内に配置したECCデコーダで構成する場合、このようなエラー情報は、システムレベルの比較エンジンアプリケーションによりアクセス可能である。ある実施において、たとえば、ECCデコーダは、検出されたエラー数とエラー閾値とを比較する比較エンジン450がアクセスできるエラー情報レジスタを含む。
上述のように、エラー閾値は許容可能なBERまたはエラー数における限定値で構成する。比較エンジン450は、このような比較の結果460をコントローラ410に提供する。少なくとも部分的にはこの比較結果に基づいて、コントローラ410はメモリ装置425の特定部分を退役させるか否かを決定する。この比較が、メモリ装置425の特定部分が例えば読み出しプロセス中に過多数のビット誤りを引き起こしたことを示す場合、コントローラ410はメモリのエラー傾向がある部分を退役させるプロセスを開始する。この退役プロセスは、メモリの退役部分に記憶されたデータをメモリの他の部分へ移転するステップを有する。例えば、データはメインメモリ420の特定部分からスペアメモリ430に移動される。従って、コントローラ410はメモリの退役部分を認識するアドレスを、移転されたデータを含むメモリの新たな部分を識別するアドレスに変更する。このメモリ退役プロセスは、例えば読み出しリクエスト405を発生するアプリケーションおよび/またはホストシステムに関してシームレスに起こる。もちろん、メモリシステムのこのような実施例は単なる一例でしかなく、特許請求の範囲の要旨を限定するものではない。
図5は、例えば上述のようにメイン部分およびスペア部分に分割されるメモリ装置510を含むコンピュータシステム500の実施形態を示す概略図である。コンピュータ装置504は、メモリ装置510を管理するよう構成することができる任意の装置、機器および/または機械を代表する。メモリ装置510は、メモリコントローラ515およびメモリ522で構成する。限定するものではなく単なる一例として、コンピュータ装置504としては、1つ以上のコンピュータ装置および/またはプラットフォーム、例えばデスクトップコンピュータ、ノート型コンピュータ、ワークステーション、サーバー装置等、1つ以上のパーソナルコンピュータまたはコミュニケーション装置または機器、例えばパーソナル・デジタル・アシスタント、移動通信装置等、コンピュータシステムおよび/または関連するサービスプロバイダの能力、例えばデータベースまたはデータ保存サービスプロバイダ/システム等、および/またはこれらの任意の組み合わせがある。
システム500に示す様々な装置のすべてまたは一部、およびさらにここに表すプロセスや手段が、ハードウエア、ファームウエア、ソフトウエア、またはそれらの任意の組み合わせを使用または含んで実施されることを認識すべきである。従って、限定するものではなく単なる一例として、コンピュータ装置504は、バス540およびホストまたはメモリコントローラ515を介してメモリ522に動作可能に結合される、少なくとも1つの処理ユニット520を含む。処理ユニット520は、データ計算手順または処理の少なくとも1部を実行するよう構成可能な1つ以上の回路を代表する。限定するものではなく一例として、処理ユニット520としては、1つ以上のプロセッサ、コントローラ、マイクロプロセッサ、マイクロコントローラ、特定用途向け集積回路、デジタル信号プロセッサ、プログラム可能論理回路、フィールド・プログラマブル・ゲートアレイ等またはこれらの任意の組み合わせがあり得る。処理ユニット520は、例えば上述のメモリ分割処理と同様、読み出し、書き込みおよび/または消去などのメモリ関連の操作を処理するメモリコントローラ515と通信することができる。処理ユニット520としては、メモリコントローラ515と通信するよう構成したオペレーティングシステムがあり得る。例えば、このようなオペレーティングシステムは、バス540を超えてメモリコントローラ515に送られるコマンドを生成する。このようなコマンドは、例えば、メモリ522の少なくとも一部を分割し、1つ以上の属性を特定の位置に関連付け、部分的にはプログラムおよび記憶されるデータのタイプに基づいて特定の位置をプログラムするための命令を含む。
メモリ522は、任意のデータ記憶装置を代表する。例えば、メモリ522は、物理的記憶位置が特定アドレスに関連付けられるアドレス可能なメモリで構成する。従って、このような記憶位置は、読み出し/書き込みプロセスで記憶位置に関連付けられたアドレスを特定することにより、アクセスされる。メモリ522は、例えば、第1メモリ524および/または第2メモリ526を含む。特定の実施例において、メモリ522は、上述のように、少なくとも部分的には1つ以上のメモリの属性および/またはメモリ管理プロセスに基づいて分割されたメモリで構成することができる。第1メモリ524としては、例えばランダム・アクセス・メモリ、リード・オンリー・メモリ等がある。図示の実施例においては、処理ユニット520から分離して示しているが、第1メモリ524の全てまたは一部を、処理ユニット520内に設ける、またはコロケーション/結合することができると理解されたい。
第2メモリ526としては、例えば第1メモリと同一または同種のメモリ、および/または、例えばディスクドライブ、光学ディスクドライブ、テープドライブ、固体メモリドライブ等の、1つ以上のデータ記憶装置またはシステムがあり得る。ある実施例において、第2メモリ526は、コンピュータ可読媒体528を動作可能に受け入れ可能な、もしくは結合するよう構成することができる。コンピュータ可読媒体528としては、例えば、システム500内の1つ以上の装置に対するアクセス可能なデータ、コードおよび/または命令を有する、および/または生成することができる任意の媒体があり得る。
コンピュータ装置504としては、例えば、入力/出力装置532があり得る。入力/出力装置532は、人間および/または機械による入力を受け付けまたはその反対に発生させるよう構成することができる、1つ以上の装置または構成、および/または、人間および/または機械による出力を供給またはその反対に提供するよう構成され得る1つ以上の装置または構成を代表するものである。限定するものではなく一例として、入力/出力装置532としては、動作可能に構成されたディスプレイ、スピーカー、キーボード、マウス、トラックボール、タッチスクリーン、データポート等があり得る。
上述の詳細な説明において、特許請求の範囲の要旨を完全に理解できるよう、多数の特定の詳細を記載した。しかし、特許請求の範囲の要旨は、これらの特定の詳細無しで実施できることを、当業者であれば理解できるであろう。当業者には周知の方法、装置またはシステムは、特許請求の範囲の要旨を不明瞭にしないよう、詳細には記載しなかった。
上述の詳細に説明したいくつかの部分は、特定装置のメモリ内もしくは専用コンピュータ装置またはプラットフォーム内に記憶されたバイナリデジタル信号の操作のアルゴリズムまたは象徴的な表現として提示されている。この特定の明細書内の文脈において、特定装置等の用語は、プログラムソフトウエアからの命令に従って特定の操作を行うよう一度プログラムされれば、汎用コンピュータを含む。アルゴリズムに関する記述または象徴的表現は、信号処理またはそれに関連する技術における当業者によって、彼らがその研究内容を他の当業者に伝えるために使用する技術の例である。ここでは、そして一般的には、アルゴリズムは、所望の結果をもたらす操作または同様の信号処理の自己一貫性を有するシーケンスであると考えられる。この文脈において、操作または処理は物理的な量の物理的操作を含む。必ずしもそうであるとは限らないが、通常そのような量は、記憶、移動、連結または他の操作が可能な電気的または磁気的信号の形式を取る。主に一般使用の理由で、このような信号は、ビット、データ、値、要素、シンボル、文字、用語、数字、数詞等と呼ぶことが便利であることが時々証明されている。しかし、これらの全てまたは類似用語は適切な物理的量に関連付けられ、単に便利なラベルであるにすぎないことを理解されたい。以下の説明から明らかなように、特に明記しない限り、本明細書の考察を通して使用されている用語「処理」、「計算」、「演算」、「決定」等は、専用コンピュータまたは類似の専用電子コンピュータ装置等における特定装置の作用または処理を示す。従って、本明細書の文脈において、専用コンピュータまたは類似の専用電子コンピュータ装置は、専用コンピュータまたは類似の専用電子コンピュータ装置のメモリ、レジスタ、または他の情報記憶装置、送信装置またはディスプレイ装置内における物理電子的量または物理磁気的量として一般的に代表される信号を操作または変換できる。
本明細書で使用される用語「および」、「および/または」、「または」は、少なくとも部分的にはそれが使用される文脈によって、様々な意味を含む。一般的には、「または」と同様に「および/または」は、A, BまたはC、のような羅列を関連付けるために用いられた場合、ここではA, BまたはCを意味する排他的意味と同様に、A, BおよびCを意味する両立的な意味が意図される。本明細書にわたる「一実施形態」または「実施形態」という言及は、実施例に関連して表された特定の特徴、構造、または特性が、特許請求の範囲における要旨の少なくとも1つの実施形態に含まれることを意味する。従って、本明細書の様々な個所において出現する表現「一実施形態」または「実施形態」の全てが同じ実施形態を示している訳ではない。さらに、特定の特徴、構造、または特性を、1つ以上の実施形態において組み合わせることも可能である。ここで説明する実施形態としては、デジタル信号を用いて作動するマシン、デバイス、エンジン、または装置があり得る。このような信号としては、電子信号、光学信号、電磁的信号、または位置間で情報を提供する任意の形式のエネルギーがある。
実施形態と現在考えられるものを図示および説明したが、特許請求の範囲の要旨から逸脱することなく様々な変更を行うことや均等物による代替が可能であることは、当業者であれば理解できるであろう。加えて、本明細書に記載した主要概念から逸脱せずに特定の状況を特許請求の範囲における要旨の教示に適応するよう様々な変更を行うことも可能である。従って、特許請求の範囲の要旨は、開示された特定実施形態に限定されず、添付の特許請求の範囲内にある全ての実施形態およびその均等物を含むことを意図する。
Claims (20)
- メモリの特定部分から読み出した情報を表す信号に関連する、ビット誤り率および/またはビット誤り数を決定するステップと、
前記ビット誤り率および/または前記ビット誤り数をエラー閾値と比較するステップと、および
少なくとも部分的には前記比較に基づいて、前記メモリの前記特定部分を退役させるか否かを決定するステップと
有することを特徴とする方法。 - 請求項1記載の方法において、前記メモリの前記特定部分を退役させるステップは、信号で表される前記情報を前記メモリの前記特定部分から前記メモリの他の部分に移転するステップを有する、方法。
- 請求項2記載の方法において、前記メモリの前記他の部分はスペアメモリ領域で構成する、方法。
- 請求項1記載の方法において、前記メモリは相変化メモリ装置で構成する、方法。
- 請求項2記載の方法において、さらに、前記メモリの前記特定部分のアドレスを前記メモリの前記他の部分にリマップするステップを更に有する、方法。
- 請求項1記載の方法において、前記ビット誤り率および/または前記ビット誤り数は、少なくとも部分的には前記メモリの物理的劣化に基づいて生ずるものとした、方法。
- アドレス可能なメモリと、
前記アドレス可能なメモリの特定部分から読み出された情報を表す信号に関連付けられた、ビット誤り率および/またはビット誤り数を決定するエラーカウンタと、
前記ビット誤り率および/または前記ビット誤り数とエラー閾値とを比較する比較エンジンと、および
少なくとも部分的に前記比較に基づいて、前記アドレス可能なメモリの前記特定部分を退役させるか否かを決定するコントローラと
を備えた、ことを特徴とする装置。 - 請求項7記載の装置において、前記コントローラは、さらに、信号で表される前記情報を、アドレス可能な前記特定部分から前記アドレス可能なメモリの他の部分へ移転するよう構成した、装置。
- 請求項8記載の装置において、前記アドレス可能な前記他の部分は、スペアメモリ領域で構成した、装置。
- 請求項7記載の装置において、前記アドレス可能なメモリは、相変化メモリ装置で構成した、装置。
- 請求項8記載の装置において、前記コントローラは、さらに、前記アドレス可能なメモリの前記特定部分のアドレスを、前記アドレス可能なメモリの前記他の部分へリマップするよう構成した、装置。
- 請求項7記載の装置において、前記ビット誤り率および/または前記ビット誤り数は、少なくとも部分的には前記メモリの物理的劣化に基づいて生ずるものとした、装置。
- メモリの特定部分から読み出された情報を表す信号に関連付けられた、ビット誤り率および/またはビット誤り数を決定する手段と、
前記ビット誤り率および/または前記ビット誤り数をエラー閾値と比較する手段と、および
少なくとも部分的には前記比較に基づいて、前記メモリの前記特定部分を退役させるか否かを決定する退役手段と
を備えたことを特徴とする、装置。 - 請求項13記載の装置において、メモリの前記特定部分の退役手段は、
信号で表される情報をメモリの前記特定部分から前記メモリの他の部分に移転する手段を有する、装置。 - 請求項14記載の装置において、さらに、
前記メモリの前記特定部分のアドレスを前記メモリの前記他の部分へリマップする手段を備えた、装置。 - 請求項13記載の装置において、前記ビット誤り率および/または前記ビット誤り数は、少なくとも部分的には前記メモリの物理的劣化に基づいて生ずるものとした、装置。
- 機械読取可能な命令を記憶した記憶媒体であって、前記命令が、専用コンピュータ装置により実行された場合、前記専用コンピュータ装置が、以下のことを行う、すなわち、
メモリの特定部分から読み出された情報を表す信号に関連付けられた、ビット誤り率および/または前記ビット誤り数を決定し、
前記ビット誤り率および/または前記ビット誤り数をエラー閾値と比較し、そして
少なくとも部分的には前記比較に基づいて、前記メモリの前記特定部分を退役させるか否かを決定する
ことができるよう構成した、
該記憶媒体を備えたことを特徴とする物品。 - 請求項17記載の物品において、前記命令は、さらに、前記専用コンピュータ装置により実行された場合、前記専用コンピュータ装置が、前記情報を前記メモリの特定部分から前記メモリの他の部分へ移転することにより、メモリの前記特定部分を退役させることができるように構成した命令とした、物品。
- 請求項17記載の物品において、前記メモリは、相変化メモリ装置で構成した、物品。
- 請求項18記載の物品において、前記命令は、さらに、前記専用コンピュータ装置により実行された場合、前記専用コンピュータ装置が前記メモリの前記特定部分のアドレスを前記メモリの他の部分へリマップできるよう構成した命令とした、物品。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016071893A (ja) * | 2014-09-30 | 2016-05-09 | イーエムシー コーポレイションEmc Corporation | 持続性記憶装置を管理する方法およびシステム、ならびに非一時的コンピュータ読み取り可能媒体 |
JP2019160374A (ja) * | 2018-03-15 | 2019-09-19 | 東芝メモリ株式会社 | 半導体記憶装置 |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI389122B (zh) * | 2008-10-30 | 2013-03-11 | Silicon Motion Inc | 用來存取一快閃記憶體之方法以及相關之記憶裝置及其控制器 |
JP5796317B2 (ja) * | 2011-03-23 | 2015-10-21 | セイコーエプソン株式会社 | メディア処理システム、メディア処理システムの制御方法およびメディア処理装置 |
US9292392B2 (en) | 2011-06-30 | 2016-03-22 | Hewlett Packard Enterprise Development Lp | Memory module that includes a memory module copy engine for copying data from an active memory die to a spare memory die |
US9230620B1 (en) * | 2012-03-06 | 2016-01-05 | Inphi Corporation | Distributed hardware tree search methods and apparatus for memory data replacement |
US9146856B2 (en) | 2012-04-10 | 2015-09-29 | Micron Technology, Inc. | Remapping and compacting in a memory device |
US9021333B1 (en) | 2012-05-22 | 2015-04-28 | Pmc-Sierra, Inc. | Systems and methods for recovering data from failed portions of a flash drive |
US9021337B1 (en) * | 2012-05-22 | 2015-04-28 | Pmc-Sierra, Inc. | Systems and methods for adaptively selecting among different error correction coding schemes in a flash drive |
US8972824B1 (en) | 2012-05-22 | 2015-03-03 | Pmc-Sierra, Inc. | Systems and methods for transparently varying error correction code strength in a flash drive |
US9047214B1 (en) | 2012-05-22 | 2015-06-02 | Pmc-Sierra, Inc. | System and method for tolerating a failed page in a flash device |
US9183085B1 (en) | 2012-05-22 | 2015-11-10 | Pmc-Sierra, Inc. | Systems and methods for adaptively selecting from among a plurality of error correction coding schemes in a flash drive for robustness and low latency |
US9021336B1 (en) | 2012-05-22 | 2015-04-28 | Pmc-Sierra, Inc. | Systems and methods for redundantly storing error correction codes in a flash drive with secondary parity information spread out across each page of a group of pages |
US8996957B1 (en) * | 2012-05-22 | 2015-03-31 | Pmc-Sierra, Inc. | Systems and methods for initializing regions of a flash drive having diverse error correction coding (ECC) schemes |
US9176812B1 (en) | 2012-05-22 | 2015-11-03 | Pmc-Sierra, Inc. | Systems and methods for storing data in page stripes of a flash drive |
US8788910B1 (en) | 2012-05-22 | 2014-07-22 | Pmc-Sierra, Inc. | Systems and methods for low latency, high reliability error correction in a flash drive |
US8793556B1 (en) | 2012-05-22 | 2014-07-29 | Pmc-Sierra, Inc. | Systems and methods for reclaiming flash blocks of a flash drive |
US20130346812A1 (en) * | 2012-06-22 | 2013-12-26 | Micron Technology, Inc. | Wear leveling memory using error rate |
WO2014113572A1 (en) | 2013-01-16 | 2014-07-24 | Maxlinear, Inc. | Dynamic random access memory for communications systems |
US9009565B1 (en) | 2013-03-15 | 2015-04-14 | Pmc-Sierra, Inc. | Systems and methods for mapping for solid-state memory |
US9026867B1 (en) | 2013-03-15 | 2015-05-05 | Pmc-Sierra, Inc. | Systems and methods for adapting to changing characteristics of multi-level cells in solid-state memory |
US9053012B1 (en) | 2013-03-15 | 2015-06-09 | Pmc-Sierra, Inc. | Systems and methods for storing data for solid-state memory |
US9081701B1 (en) | 2013-03-15 | 2015-07-14 | Pmc-Sierra, Inc. | Systems and methods for decoding data for solid-state memory |
US9208018B1 (en) | 2013-03-15 | 2015-12-08 | Pmc-Sierra, Inc. | Systems and methods for reclaiming memory for solid-state memory |
US9274715B2 (en) * | 2013-08-02 | 2016-03-01 | Qualcomm Incorporated | Methods and apparatuses for in-system field repair and recovery from memory failures |
US9229806B2 (en) | 2013-11-14 | 2016-01-05 | Sandisk Technologies Inc. | Block closure techniques for a data storage device |
US8982617B1 (en) | 2013-11-14 | 2015-03-17 | Sandisk Technologies Inc. | Block closure techniques for a data storage device |
US9165670B2 (en) | 2013-11-14 | 2015-10-20 | Sandisk Technologies Inc. | Data retention detection techniques for a data storage device |
US9299457B2 (en) | 2014-02-23 | 2016-03-29 | Qualcomm Incorporated | Kernel masking of DRAM defects |
US9811415B2 (en) * | 2014-03-31 | 2017-11-07 | Symbol Technologies, Llc | Apparatus and method for detecting and correcting read disturb errors on a flash memory |
US9472270B2 (en) | 2014-10-24 | 2016-10-18 | Sandisk Technologies Llc | Nonvolatile storage reflow detection |
JP6216897B2 (ja) * | 2015-01-20 | 2017-10-18 | 株式会社日立製作所 | ストレージシステム |
US9558064B2 (en) * | 2015-01-28 | 2017-01-31 | Micron Technology, Inc. | Estimating an error rate associated with memory |
US9996299B2 (en) * | 2015-06-25 | 2018-06-12 | Western Digital Technologies, Inc | Memory health monitoring |
CN105677504A (zh) * | 2015-12-30 | 2016-06-15 | 深圳市芯海科技有限公司 | 一种解决处理器死机问题的方法 |
US10445195B2 (en) | 2017-08-07 | 2019-10-15 | Micron Technology, Inc. | Performing data restore operations in memory |
US10269422B2 (en) * | 2017-09-08 | 2019-04-23 | Cnex Labs, Inc. | Storage system with data reliability mechanism and method of operation thereof |
KR102451163B1 (ko) | 2018-02-01 | 2022-10-06 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 리페어 방법 |
US11048597B2 (en) | 2018-05-14 | 2021-06-29 | Micron Technology, Inc. | Memory die remapping |
US11106518B2 (en) * | 2019-03-01 | 2021-08-31 | Western Digital Technologies, Inc. | Failure mode study based error correction |
TWI708248B (zh) * | 2020-02-11 | 2020-10-21 | 華邦電子股份有限公司 | 記憶體裝置和調整用於記憶體裝置的參數的方法 |
CN112908394B (zh) * | 2021-02-23 | 2022-07-12 | 中国科学院微电子研究所 | 一种自动校验数据的sram安全存储系统及其方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2617026B2 (ja) * | 1989-12-22 | 1997-06-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 障害余裕性メモリ・システム |
US5867642A (en) * | 1995-08-10 | 1999-02-02 | Dell Usa, L.P. | System and method to coherently and dynamically remap an at-risk memory area by simultaneously writing two memory areas |
TW446955B (en) * | 1998-10-30 | 2001-07-21 | Siemens Ag | The read/write memory with self-testing device and its associated test method |
AU7313600A (en) * | 1999-09-17 | 2001-04-24 | Hitachi Limited | Storage where the number of error corrections is recorded |
US20050120265A1 (en) * | 2003-12-02 | 2005-06-02 | Pline Steven L. | Data storage system with error correction code and replaceable defective memory |
US7644323B2 (en) * | 2004-11-30 | 2010-01-05 | Industrial Technology Research Institute | Method and apparatus of build-in self-diagnosis and repair in a memory with syndrome identification |
JP2006179101A (ja) * | 2004-12-22 | 2006-07-06 | Fujitsu Ltd | 半導体記憶装置 |
US7346815B2 (en) * | 2005-03-31 | 2008-03-18 | Intel Corporation | Mechanism for implementing redundancy to mask failing SRAM |
US8060774B2 (en) * | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
US7661044B2 (en) * | 2007-02-12 | 2010-02-09 | International Business Machines Corporation | Method, apparatus and program product to concurrently detect, repair, verify and isolate memory failures |
US20090132876A1 (en) * | 2007-11-19 | 2009-05-21 | Ronald Ernest Freking | Maintaining Error Statistics Concurrently Across Multiple Memory Ranks |
KR101019986B1 (ko) * | 2008-10-10 | 2011-03-09 | 주식회사 하이닉스반도체 | 성장 방식에 의해 형성되는 콘택 구조를 절연시키는 절연막을 포함하는 상변화 메모리 소자, 이를 포함하는 반도체 소자, 및 그들의 제조방법 |
-
2009
- 2009-06-30 US US12/494,904 patent/US20100332894A1/en not_active Abandoned
-
2010
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016071893A (ja) * | 2014-09-30 | 2016-05-09 | イーエムシー コーポレイションEmc Corporation | 持続性記憶装置を管理する方法およびシステム、ならびに非一時的コンピュータ読み取り可能媒体 |
US9690655B2 (en) | 2014-09-30 | 2017-06-27 | EMC IP Holding Company LLC | Method and system for improving flash storage utilization by predicting bad m-pages |
JP2018085122A (ja) * | 2014-09-30 | 2018-05-31 | イーエムシー コーポレイションEmc Corporation | 持続性記憶装置を管理する方法およびシステム、ならびに非一時的コンピュータ読み取り可能媒体 |
US10339001B2 (en) | 2014-09-30 | 2019-07-02 | EMC IP Holding Company LLC | Method and system for improving flash storage utilization by predicting bad M-pages |
JP2019160374A (ja) * | 2018-03-15 | 2019-09-19 | 東芝メモリ株式会社 | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
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