KR20190091041A - 메모리 컨트롤러 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 컨트롤러 및 이를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20190091041A
KR20190091041A KR1020180009994A KR20180009994A KR20190091041A KR 20190091041 A KR20190091041 A KR 20190091041A KR 1020180009994 A KR1020180009994 A KR 1020180009994A KR 20180009994 A KR20180009994 A KR 20180009994A KR 20190091041 A KR20190091041 A KR 20190091041A
Authority
KR
South Korea
Prior art keywords
information
error
memory
test
memory device
Prior art date
Application number
KR1020180009994A
Other languages
English (en)
Other versions
KR102350644B1 (ko
Inventor
조대곤
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180009994A priority Critical patent/KR102350644B1/ko
Priority to US16/120,801 priority patent/US10748638B2/en
Publication of KR20190091041A publication Critical patent/KR20190091041A/ko
Priority to US16/932,188 priority patent/US11309050B2/en
Application granted granted Critical
Publication of KR102350644B1 publication Critical patent/KR102350644B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 기술은 에러 테스트 동작을 위한 에러 주입 정보(error injection information)와 상기 에러 테스트 동작의 결과인 에러 테스트 정보(error test information)를 저장하는 내부 메모리; 및 호스트로부터 제1 섹터 데이터(sector data)를 수신받고, 상기 제1 섹터 데이터에 상기 에러 주입 정보가 포함되어 있으면 상기 에러 주입 정보에 따라 메모리 장치에 대한 에러 테스트 동작을 수행하는 중앙 처리 장치를 포함하는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템을 포함한다.

Description

메모리 컨트롤러 및 이를 포함하는 메모리 시스템{Memory controller and memory system having the same}
본 발명은 메모리 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것으로, 보다 구체적으로는 에러 테스트를 수행하는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템(memory system)은 메모리 장치(memory device) 및 메모리 컨트롤러(memory controller)를 포함할 수 있다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
메모리 컨트롤러는 호스트(host)와 메모리 장치 사이의 데이터 통신을 제어할 수 있다.
호스트는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 컨트롤러를 통해 메모리 장치와 통신할 수 있다. 호스트와 메모리 시스템 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들이 포함될 수 있다.
메모리 시스템의 에러 처리 능력을 테스트하는 경우, 기존에는 호스트로부터 벤더 커맨드(vendor command)와 같은 특정 커맨드를 사용하였다. 하지만, 이러한 특정 커맨드는 호스트와 메모리 시스템 간 프로토콜에 따라 다르게 설정되어야 하기 때문에 테스트에 한계가 있다.
본 발명의 실시예는 프로토콜(protocol) 제약 없이 호스트와 메모리 시스템 간 에러 테스트를 진행할 수 있는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 메모리 컨트롤러는, 에러 테스트 동작을 위한 에러 주입 정보(error injection information)와 상기 에러 테스트 동작의 결과인 에러 테스트 정보(error test information)를 저장하는 내부 메모리; 및 호스트로부터 제1 섹터 데이터(sector data)를 수신받고, 상기 제1 섹터 데이터에 상기 에러 주입 정보가 포함되어 있으면 상기 에러 주입 정보에 따라 메모리 장치에 대한 에러 테스트 동작을 수행하는 중앙 처리 장치를 포함하는 메모리 컨트롤러를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 데이터가 저장되는 메모리 장치; 및 호스트로부터 에러 주입 정보를 수신받고, 상기 에러 주입 정보에 따라 프로그램, 리드 또는 소거 커맨드를 생성하여 상기 메모리 장치에 대한 에러 테스트 동작을 수행하고, 상기 에러 테스트 동작의 결과인 에러 테스트 정보를 상기 호스트로 출력하는 메모리 컨트롤러를 포함하는 메모리 시스템을 포함한다.
본 기술은 호스트와 메모리 시스템 간 프로토콜(protocol) 제약 없이 에러 테스트를 수행할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 4는 도 1의 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 5는 도 4의 내부 메모리를 구체적으로 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따라 내부 메모리에 저장되는 정보를 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 에러 테스트 동작을 설명하기 위한 도면이다.
도 8은 도 7의 에러 주입 정보를 전송하는 동작을 설명하기 위한 도면이다.
도 9는 도 7의 에러 테스트 결과를 전송하는 동작을 설명하기 위한 도면이다.
도 10은 도 4에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 도 4에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 도 4에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 도 4에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 인터페이스 프로토콜들이 더 포함될 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이에서 커맨드(command; CMD), 어드레스(address) 및 데이터(data)가 통신될 수 있도록 수신된 정보를 변환하고 및 변환된 정보를 저장 및 출력할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 프로그램, 리드 또는 소거 동작이 수행되도록 메모리 장치(1100)를 제어할 수 있다.
본 실시예에 따른 메모리 컨트롤러(1200)는 캐시 리드(cache read) 커맨드를 생성하여 캐시 리드 동작이 수행되도록 메모리 장치(1100)를 제어할 수 있다. 메모리 장치(1100)는 캐시 리드 커맨드에 응답하여 특정 래치들에 리드된 데이터를 임시로 저장하고, 다음 데이터를 리드할 때 이전에 리드된 데이터를 동시에 출력할 수 있다. 이러한 캐시 리드 동작 시, 메모리 컨트롤러(1200)는 캐시 리드 동작 이후의 동작에 따라 캐시 리드 동작에서 마지막으로 리드된 데이터를 관리할 수 있다.
메모리 장치(1100)는 데이터를 저장하도록 구성될 수 있다. 예를 들면, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 2의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들에는 사용자 데이터(user data) 및 메모리 장치(1100)의 동작에 필요한 정보가 저장될 수 있다. 메모리 블록들은 2차원 또는 3차원 구조로 구현될 수 있으며, 최근에는 집적도 향상을 위해 3차원 구조로 주로 구현되고 있다. 예를 들면, 2차원 구조를 가지는 메모리 블록들은 기판에 평행하게 배열된 메모리 셀들을 포함하며, 3차원 구조를 가지는 메모리 블록들은 기판에 수직하게 적층된 메모리 셀들을 포함할 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(VOLTAGE GENERATION CIRCUIT; 210), 로우 디코더(ROW DECODER; 220), 페이지 버퍼 그룹(PAGE BUFFER GROUP; 230), 컬럼 디코더(COLUMN DECODER; 240), 입출력 회로(INPUT/OUTPUT CIRCUIT; 250) 및 전류 센싱 회로(CURRENT SENSING CIRCUIT; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라, 프로그램 전압, 검증 전압, 패스 전압, 보상 프로그램 전압, 리드 전압, 소거 전압 및 턴온 전압 등을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(100)의 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines), 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line)과 같이 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
페이지 버퍼 그룹(230)은 메모리 셀 어레이(100)의 메모리 블록들에 연결된 비트 라인들(BL1~BLI)에 연결될 수 있다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다. 페이지 버퍼들(PB1~PBI) 각각은 데이터가 임시로 저장될 수 있는 다수의 래치들(latches)을 포함할 수 있다. 예를 들면, 캐시 리드 동작을 수행하기 위해서 페이지 버퍼들(PB1~PBI) 각각은 적어도 세 개 이상의 래치들을 포함할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBI)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신한 센싱 전압(VPB)과 기준전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 제어 로직(300)은 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다. 예를 들면, 제어 로직(300)은 에러 테스트 커맨드에 따라 다양한 동작들에 대한 테스트 동작을 수행할 수 있다.
도 3은 도 2의 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들을 포함할 수 있다. 다수의 메모리 블록들을 제1 내지 제A 메모리 블록들(MB_1 ~ MB_A; A는 양의 정수)이라 하면, 제1 내지 제A 메모리 블록들(MB_1 ~ MB_A) 중 일부 메모리 블록들(B01)에는 사용자 데이터(user DATA)가 저장될 수 있고, 나머지 메모리 블록(B02)에는 메모리 시스템(1000)의 동작에 필요한 시스템 정보(system information)가 저장될 수 있다. 시스템 정보는 에러 주입 정보(error injection information) 및 에러 테스트 정보(error test information)를 포함할 수 있다. 사용자 데이터는 메모리 시스템(1000)을 사용하는 사용자가 저장하는 데이터일 수 있다. 에러 주입 정보는 에러 타입(error type) 정보, 대상 블록(target block) 정보, 대상 동작(target operation) 정보 등을 포함할 수 있다. 에러 테스트 정보는 에러 주입 결과(error injection result) 정보, 테스트 결과(test result) 정보 및 에러 어드레스(error address) 정보 등을 포함할 수 있다.
도 4는 도 1의 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어하기 위하여 버퍼 메모리(BUFFER MEMORY; 1210), 중앙 처리 장치(Central Processing Unit; CPU; 1220), 내부 메모리(INTERNAL MEMORY; 1230), 호스트 인터페이스(HOST INTERFACE; 1240), 에러 정정 회로(Error Correction Circuit; ECC; 1250) 및 메모리 인터페이스(MEMORY INTERFACE; 1260)를 포함할 수 있다. 버퍼 메모리(1210), 중앙 처리 장치(1220), 내부 메모리(1230), 호스트 인터페이스(1240), 에러 정정 회로(1250) 및 메모리 인터페이스(1260)는 버스(bus; 1270)를 통해 서로 통신할 수 있으며, 메모리 인터페이스(1260)는 채널(channel; 1280)을 통해 메모리 장치(1100)와 통신할 수 있다.
버퍼 메모리(1210)는 메모리 컨트롤러(1200)와 메모리 장치(1100) 사이에서 송수신되는 데이터를 임시로 저장할 수 있다. 예를 들면, 프로그램 동작 시, 프로그램될 데이터는 메모리 장치(1100)에 전송되기 이전에 버퍼 메모리(1210)에 임시로 저장될 수 있으며, 이때 저장된 데이터를 메모리 장치(1100)에서 프로그램 동작이 페일된 경우 재 사용될 수 있다. 또한, 리드 동작 시, 메모리 장치(1100)로부터 리드된 데이터를 버퍼 메모리(1210)에 임시로 저장될 수 있다. 예를 들면, 리드 동작 시 버퍼 메모리(1210)에 정해진 용량의 리드된 데이터가 임시로 저장되면, 리드된 데이터는 호스트 인터페이스(1240)를 통해 호스트(2000)로 출력될 수 있다.
중앙 처리 장치(1220)는 메모리 장치(1100)를 제어하기 위한 각종 연산을 수행하거나 펌웨어(firmware)를 수행할 수 있다. 중앙 처리 장치(1220)는 호스트로부터 수신된 요청(request)에 따라 에러 주입 정보를 저장하고, 에러 테스트 동작을 수행할 수 있으며, 에러 테스트 결과를 출력하도록 메모리 컨트롤러(1200)를 제어할 수 있다. 예를 들면, 중앙 처리 장치(1220)는 호스트(2000)의 요청에 따라 에러 테스트 커맨드를 생성할 수 있고, 에러 테스트 커맨드를 메모리 장치(1100)로 전송하도록 메모리 인터페이스(1260)를 제어할 수 있다.
내부 메모리(1230)는 메모리 컨트롤러(1200)의 동작에 필요한 다양한 시스템 정보들을 저장할 수 있는 SRAM으로 구현될 수 있다. 예를 들면, 내부 메모리(1230)에는 에러 주입 정보 및 에러 테스트 정보가 저장될 수 있다.
호스트 인터페이스(1240)는 중앙 처리 장치(1220)의 제어에 따라 메모리 시스템(1000)과 접속되는 외부의 호스트(2000)와 통신하도록 구성될 수 있다. 예를 들면, 호스트 인터페이스(1240)는 호스트(2000)로부터 특정 동작을 위한 요청(request)을 수신 받을 수 있고, 메모리 컨트롤러(1200)에서 출력하는 정보를 호스트(2000)로 전달할 수 있다. 또한, 호스트 인터페이스(1240)에 따라 프로토콜(protocol)이 달라질 수 있다.
에러 정정 회로(1250)는 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출하거나 정정할 수 있다. 예를 들면, 에러 정정 회로(1250)는 메모리 인터페이스(1260)를 통해 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding) 동작을 수행할 수 있다. 에러 정정 인코딩 동작이 수행된 데이터는 메모리 인터페이스(1260)를 통해 메모리 장치(1100)로 전달될 수 있다. 또한, 에러 정정 회로(1250)는 메모리 인터페이스(1260)를 통해 메모리 장치(1100)로부터 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 에러 정정 회로(1250)는 보즈-초두리-오켄젬 코드(BCH code) 또는 저밀도 패리티 체크 코드(LDPC code)에 기초하여 에러 정정 동작을 수행할 수 있다.
메모리 인터페이스(1260)는 중앙 처리 장치(1220)의 제어에 따라 메모리 장치(1100)와 통신하도록 구성될 수 있다.
도 5는 도 4의 내부 메모리를 구체적으로 설명하기 위한 도면이다.
도 5를 참조하면, 내부 메모리(1230)는 다수의 섹터들(sectors)로 구분될 수 있고, 각 섹터들에 데이터가 저장될 수 있다. 예를 들면, 내부 메모리(1230)는 제1 내지 제B 섹터들(SEC_1~B; B는 양의 정수)을 포함할 수 있다. 제1 내지 제B 섹터들(SEC_1~B) 각각은 512 바이트(byte)로 구성될 수 있으나, 512 바이트로 제한되지는 않는다. 제1 내지 제B 섹터들(SEC_1~B) 중 일부 섹터에는 호스트(2000)로부터 수신된 데이터 패턴 정보(DATA pattern information) 및 에러 주입 정보(error injection information)가 저장될 수 있다. 또한, 제1 내지 제B 섹터들(SEC_1~B) 중 일부 섹터에는 메모리 시스템(1000)의 에러 테스트 정보(error test information)가 저장될 수 있다. 에러 테스트 정보는 에러 주입 정보가 저장된 섹터에 저장될 수도 있고, 다른 섹터에 저장될 수도 있다. 에러 주입 정보와 에러 테스트 정보가 제1 섹터(SEC_1)에 저장되는 경우를 예를 들어 설명하면 다음과 같다.
도 6은 본 발명의 실시예에 따라 내부 메모리에 저장되는 정보를 설명하기 위한 도면으로써, 내부 메모리(1230)의 제1 섹터(SEC_1)를 예를 들어 설명하도록 한다.
도 6을 참조하면, 제1 섹터(SEC_1)에는 다양한 정보가 저장될 수 있다. 예를 들면, 제1 섹터(SEC_1)에는 데이터 패턴 정보(DATA_PT), 에러 주입 정보(error injection information; EI_IF) 및 에러 테스트 정보(error test information; EI_RES)가 저장될 수 있다.
데이터 패턴 정보(DATA pattern information; DATA_PT)는 호스트(2000)와 메모리 시스템(1000) 사이에서 규정된 다양한 패턴들의 정보를 포함할 수 있다. 예를 들면, 데이터 패턴 정보(DATA_PT)에는 데이터가 ‘0’ 패턴인지, ‘1’ 패턴인지에 대한 정보가 포함될 수 있고, ‘1’이 증가하는 패턴인지 감소하는 패턴인지에 대한 정보가 포함될 수 있으며, 운영체제(OS) 패턴인지에 대한 정보가 포함될 수 있다. 이 외에도 데이터 패턴 정보(DATA_PT)에는 호스트(2000)와 메모리 시스템(1000)에서 규정된 다양한 패턴 정보가 포함될 수 있다.
에러 주입 정보(EI_IF)는 데이터 패턴 정보(DATA_PT)와 함께 섹터 데이터에 포함될 수 있으며, 섹터 데이터는 호스트(2000)로부터 메모리 시스템(1000)으로 전송될 수 있다. 예를 들면, 에러 주입 정보(EI_IF)는 에러 타입 정보(error type information; ET_IF), 대상 블록 정보(target block information; B_IF) 및 대상 동작 정보(target operation information; OP_IF) 등을 포함할 수 있다. 에러 타입 정보(ET_IF)는 메모리 시스템(1000)에 주입하고자 하는 에러 타입에 대한 정보를 포함할 수 있다. 예를 들면, 에러 타입은 프로그램 타입(program type), 리드 타입(read type) 또는 소거 타입(erase type)일 수 있다. 대상 블록 정보(B_IF)는 에러 테스트를 수행할 메모리 장치, 플래인 및 메모리 블록의 어드레스 정보를 포함할 수 있다. 대상 동작 정보(OP_IF)는 호스트(2000)의 요청 없이 메모리 시스템 자체적으로 수행되는 동작에 대한 정보를 포함할 수 있다. 예를 들면, 내부 동작은 가비지 컬렉션(garbage collection), 웨어 레벨링(wear leveling) 또는 리드 리클레임(read reclaim) 등의 동작을 포함할 수 있다.
에러 테스트 정보(EI_RES)는 메모리 시스템(1000)에서 수행된 에러 테스트의 결과를 포함할 수 있다. 예를 들면, 에러 테스트 정보(EI_RES)는 에러 주입 결과 정보(error injection result information; IR_IF), 테스트 결과 정보(test result information; TR_IF) 및 에러 어드레스 정보(error address information; ADD_IF) 등을 포함할 수 있다. 에러 주입 결과 정보(IR_IF)는 에러 주입(error injection) 동작이 정상적으로 수행되었는지에 대한 정보를 포함할 수 있다. 테스트 결과 정보(TR_IF)는 메모리 시스템(1000)에 주입된 에러에 대한 처리가 정상적으로 수행되었는지에 대한 정보를 포함할 수 있다. 즉, 테스트 결과 정보(TR_IF)에는 에러가 발생한 경우 메모리 시스템(1000)에서 에러에 대한 후속 처리가 정상적으로 수행되었는지에 대한 정보가 포함될 수 있다. 에러 어드레스 정보(ADD_IF)는 에러가 발생한 어드레스 정보를 포함할 수 있다. 예를 들면, 에러 어드레스 정보(ADD_IF)에는 메모리 장치(1100)에서 에러가 발생한 플래인(plane), 메모리 블록(memory block) 또는 페이지(page)의 어드레스 정보가 포함될 수 있다.
에러 테스트 정보(EI_RES)는 메모리 시스템(1000) 내부적으로 에러 테스트 동작을 수행한 결과에 대한 정보이므로, 제1 섹터(SEC_1)에 임시로 저장된 후 섹터 데이터와 함께 호스트(2000)로 출력될 수 있다.
상술한 메모리 시스템(1000)에서 수행되는 에러 테스트 동작을 구체적으로 설명하면 다음과 같다.
도 7은 본 발명의 실시예에 따른 에러 테스트 동작을 설명하기 위한 도면이고, 도 8은 도 7의 에러 주입 정보를 전송하는 동작을 설명하기 위한 도면이고, 도 9는 도 7의 에러 테스트 결과를 전송하는 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 호스트(2000)는 에러 주입 정보(EI_IF)가 포함된 제1 섹터 데이터(SEC_DATA1)를 메모리 시스템(1000)으로 전송할 수 있다(S71). 예를 들면, 호스트(2000)는 프로그램 커맨드(program command)를 메모리 시스템(1000)으로 전송하고, 이어서 제1 섹터 데이터(SEC_DATA1)를 메모리 시스템(1000)으로 전송할 수 있다. 여기서, 프로그램 커맨드는 사용자 데이터를 프로그램하기 위해 일반적으로 사용되는 커맨드일 수 있으며, 제1 섹터 데이터(SEC_DATA1)는 다수의 섹터들로 구분된 데이터를 포함할 수 있으며, 이 중 어느 하나의 섹터에 에러 주입 정보(EI_IF)가 포함될 수 있다.
도 8을 참조하여 ‘S71’ 단계를 더욱 구체적으로 설명하면, 호스트(2000)는 섹터 단위로 제1 섹터 데이터(SEC_DATA1)를 메모리 시스템(1000)으로 전송할 수 있다. 여기서 제1 섹터 데이터(SEC_DATA1)는 제1 내지 제B 섹터들(SEC1~B)의 데이터를 모두 포함할 수 있다. 예를 들면, 제1 내지 제B 섹터들(SEC_1~B) 각각은 512 바이트(byte)로 구성될 수 있으며, 호스트(2000)는 이 중에서 어느 하나의 섹터, 예를 들면 제1 섹터(SEC_1)의 데이터에 에러 주입 정보(EI_IF)를 포함시켜 전송할 수 있다. 제1 내지 제B 섹터들(SEC_1~B)의 데이터는 순차적으로 메모리 시스템(1000)으로 전송될 수 있다.
다시 도 7을 참조하면, 메모리 시스템(1000)에 제1 섹터 데이터(SEC_DATA1)가 수신되면, 중앙 처리 장치(도 4의 1220)는 제1 섹터 데이터(SEC_DATA1)에 에러 주입 정보(EI_IF)가 포함되어 있는지를 판단할 수 있다(S72).
‘S72’ 단계에서, 판단 결과 제1 섹터 데이터(SEC_DATA1)에 에러 주입 정보(EI_IF)가 포함되어 있지 않으면, 중앙 처리 장치(1220)는 일반 프로그램 동작(PGM)이 수행되도록 메모리 장치(1100)를 제어할 수 있다(S73).
‘S72’ 단계에서, 판단 결과 제1 섹터 데이터(SEC_DATA1)에 에러 주입 정보(EI_IF)가 포함되어 있으면, 중앙 처리 장치(1220)는 에러 주입 정보(EI_IF)를 내부 메모리(도 4의 1230)에 저장하고, 에러 테스트 동작(S74)을 수행할 수 있다.
에러 테스트 동작(S74)을 수행하기 위하여, 중앙 처리 장치(1220)는 테스트 요청 신호(TS_DIG)를 호스트(2000)로 출력할 수 있다(S74a). 호스트(2000)는 테스트 요청 신호(TS_DIG)가 수신되면 테스트 커맨드(TS_CMD)를 메모리 시스템(1000)으로 출력할 수 있다(S74b). 메모리 시스템(1000)의 중앙 처리 장치(1220)는 테스트 커맨드(TS_CMD)에 응답하여 메모리 장치(1100)에 대한 테스트 동작(Test operation)을 수행할 수 있다(S74c).
중앙 처리 장치(1220)는 호스트(2000)로부터 수신된 테스트 커맨드(TS_CMD)에 응답하여, 내부 메모리(1230)에 저장된 에러 주입 정보(EI_IF)에 따라 테스트 동작(S74c)을 수행할 수 있다. 예를 들면, 에러 주입 정보(EI_IF)의 에러 타입 정보에 따라 프로그램, 리드 또는 소거 동작에 대한 테스트 방법이 결정될 수 있다. 즉, 중앙 처리 장치(1220)는 에러 주입 정보(EI_IF)의 에러 타입 정보에 따라 프로그램, 리드 또는 소거 커맨드를 생성할 수 있다. 에러 주입 정보(EI_IF)에 포함된 대상 블록 정보에 따라 메모리 장치(1100)가 선택될 수 있고, 선택된 메모리 장치(1100)에 포함된 플래인(plane) 및 메모리 블록(memory block)이 선택될 수 있다. 즉, 중앙 처리 장치(1220)는 에러 타입 정보와 대상 블록 정보에 따라 선택된 메모리 장치(1100)에 대한 에러 테스트 동작을 수행할 수 있다.
또한, 에러 주입 정보(EI_IF)에 포함된 대상 동작 정보(OP_IF)에 따라 메모리 시스템(1000)의 내부 동작 테스트가 수행될 수도 있다. 여기서, 내부 동작은 호스트(2000)의 요청 없이 메모리 시스템(1000) 자체적으로 수행되는 동작을 의미할 수 있다. 예를 들면, 내부 동작으로 가비지 컬렉션(garbage collection), 웨어 레벨링(wear leveling) 또는 리드 리클레임(read reclaim) 등의 동작이 수행될 수 있다.
따라서, 내부 메모리(1230)에 저장된 에러 주입 정보(EI_IF)에 따라 테스트 동작(S74c)이 수행될 수 있다.
테스트 동작(S74c)이 종료되면, 테스트 동작(S74c)의 결과에 대한 에러 테스트 정보(EI_RES)가 메모리 장치(1100)에 저장될 수 있다(Store Result; S74d). 예를 들면, 메모리 장치(1100)가 낸드(NAND) 메모리로 구현되면, 에러 테스트 정보(EI_RES)는 낸드(NAND) 메모리에 포함된 메모리 블록들 중 선택된 메모리 블록(도 3의 B02)에 저장될 수 있다.
메모리 장치(1100)에 저장된 에러 테스트 정보(EI_RES)는 메모리 컨트롤러(1200)의 내부 메모리(1230)에도 임시로 저장될 수 있다. 내부 메모리(1230)는 SRAM으로 구현될 수 있으며, SRAM에 에러 테스트 정보(EI_RES)가 저장되면 에러 테스트 동작(S74)은 종료될 수 있다.
메모리 컨트롤러(1200)는 내부 메모리(1230)에 저장된 에러 테스트 정보(EI_RES)가 포함된 제2 섹터 데이터(SEC_DATA2)를 호스트(2000)로 출력할 수 있다(S75).
도 9를 참조하여 ‘S75’ 단계를 더욱 구체적으로 설명하면, 메모리 시스템(1000)은 섹터 단위로 제2 섹터 데이터(SEC_DATA2)를 호스트(2000)로 출력할 수 있다. 여기서 제2 섹터 데이터(SEC_DATA2)는 제1 내지 제B 섹터들(SEC1~B)의 데이터를 모두 포함할 수 있다. 메모리 시스템(1000)은 이 중에서 어느 하나의 섹터, 예를 들면 제1 섹터(SEC_1)의 데이터에 에러 테스트 정보(EI_RES)를 포함시켜 전송할 수 있다. 즉, 호스트(2000)로부터 수신된 제1 섹터(SEC_1)의 데이터에 에러 테스트 정보(EI_RES)가 업데이트된 제2 섹터 데이터(SEC_DATA2)가 호스트(2000)로 출력될 수 있다. 제2 섹터 데이터(SEC_DATA2)도 호스트(2000)로부터 수신된 순서에 따라 제1 내지 제B 섹터들(SEC_1~B)의 데이터가 순차적으로 호스트(2000)로 전송될 수 있다.
호스트(S75)는 수신된 제2 섹터 데이터(SEC_DATA2)에 포함된 에러 테스트 정보(EI_RES)에 따라 에러 테스트 동작의 결과를 체크(Check Result)할 수 있다(S76).
도 10은 도 4에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 11은 도 4에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 12는 도 4에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 13은 도 4에 도시된 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 2000: 호스트
1100: 메모리 장치 1200: 메모리 컨트롤러
1210: 버퍼 메모리 1220: 중앙 처리 장치
1230: 내부 메모리 1240: 호스트 인터페이스
1250: 에러 정정 회로 1260: 메모리 인터페이스
SEC: 섹터

Claims (20)

  1. 에러 테스트 동작을 위한 에러 주입 정보(error injection information)와 상기 에러 테스트 동작의 결과인 에러 테스트 정보(error test information)를 저장하는 내부 메모리; 및
    호스트로부터 제1 섹터 데이터(sector data)를 수신받고, 상기 제1 섹터 데이터에 상기 에러 주입 정보가 포함되어 있으면 상기 에러 주입 정보에 따라 메모리 장치에 대한 에러 테스트 동작을 수행하는 중앙 처리 장치를 포함하는 메모리 컨트롤러.
  2. 제1항에 있어서,
    상기 내부 메모리는 상기 에러 주입 정보 및 에러 테스트 정보 외에도 시스템 정보를 저장하는 SRAM으로 구현되는 메모리 컨트롤러.
  3. 제1항에 있어서, 상기 중앙 처리 장치는,
    상기 호스트로부터 프로그램 커맨드를 수신받을 때 수신되는 상기 제1 섹터 데이터에 상기 에러 주입 정보가 포함되는지를 판단하는 메모리 컨트롤러.
  4. 제3항에 있어서, 상기 중앙 처리 장치는,
    상기 제1 섹터 데이터에는 데이터 패턴이 포함되거나, 상기 데이터 패턴과 상기 에러 주입 정보가 포함되는 메모리 컨트롤러.
  5. 제3항에 있어서, 상기 중앙 처리 장치는,
    상기 제1 섹터 데이터에 상기 에러 주입 정보가 포함되어 있지 않으면, 상기 프로그램 커맨드에 따라 프로그램 동작이 수행되도록 상기 메모리 장치를 제어하는 메모리 컨트롤러.
  6. 제4항에 있어서,
    상기 제1 섹터 데이터에는 다수의 섹터들의 데이터가 포함되며,
    상기 제1 섹터 데이터에 상기 에러 주입 정보가 포함된 경우, 상기 섹터들 중 어느 하나의 섹터에 상기 데이터 패턴과 상기 에러 주입 정보가 함께 포함되는 메모리 컨트롤러.
  7. 제1항에 있어서, 상기 중앙 처리 장치는,
    상기 제1 섹터 데이터에 상기 에러 주입 정보가 포함되어 있으면, 상기 내부 메모리에 상기 에러 주입 정보를 저장하고, 테스트 요청 신호를 생성하여 상기 호스트로 전송하는 메모리 컨트롤러.
  8. 제7항에 있어서, 상기 중앙 처리 장치는,
    상기 테스트 요청 신호를 상기 호스트에 전송한 후 상기 호스트로부터 테스트 커맨드를 수신하면,
    상기 테스트 커맨드에 응답하여 상기 메모리 장치에 대한 상기 에러 테스트 동작을 수행하는 메모리 컨트롤러.
  9. 제1항에 있어서, 상기 중앙 처리 장치는,
    상기 에러 테스트 동작이 수행된 후 상기 에러 테스트 정보를 상기 메모리 장치와 상기 내부 메모리에 저장하는 메모리 컨트롤러.
  10. 제1항에 있어서, 상기 에러 주입 정보는,
    에러 타입에 대한 정보를 포함하는 에러 타입 정보;
    상기 에러 테스트 동작을 수행할 상기 메모리 장치와, 상기 메모리 장치에 포함되는 플래인(plane) 및 메모리 블록(memory block)의 어드레스 정보를 포함하는 대상 블록 정보; 및
    상기 호스트의 요청 없이 상기 메모리 시스템 자체적으로 수행되는 동작에 대한 정보를 포함하는 대상 동작 정보를 포함하는 메모리 컨트롤러.
  11. 제10항에 있어서,
    상기 중앙 처리 장치는 상기 에러 타입에 따라 프로그램, 리드 또는 소거 커맨드를 생성하여 상기 에러 테스트 동작이 수행되도록 상기 메모리 장치를 제어하는 메모리 컨트롤러.
  12. 제10항에 있어서,
    상기 내부 동작은 가비지 컬렉션(garbage collection), 웨어 레벨링(wear leveling) 또는 리드 리클레임(read reclaim) 동작을 포함하는 메모리 컨트롤러.
  13. 제1항에 있어서, 상기 에러 테스트 정보는,
    에러 주입 동작이 정상적으로 수행되었는지에 대한 정보를 포함하는 에러 주입 결과 정보;
    상기 에러에 대한 후속 처리가 정상적으로 수행되었는지에 대한 정보를 포함하는 테스트 결과 정보; 및
    상기 에러가 발생한 어드레스 정보를 포함하는 에러 어드레스 정보를 포함하는 메모리 컨트롤러.
  14. 제1항에 있어서, 상기 중앙 처리 장치는,
    상기 에러 테스트 동작이 종료되고 상기 에러 테스트 정보가 상기 내부 메모리에 저장되면, 상기 에러 테스트 정보가 포함된 제2 섹터 데이터를 상기 호스트로 출력하는 메모리 컨트롤러.
  15. 데이터가 저장되는 메모리 장치; 및
    호스트로부터 에러 주입 정보를 수신받고, 상기 에러 주입 정보에 따라 프로그램, 리드 또는 소거 커맨드를 생성하여 상기 메모리 장치에 대한 에러 테스트 동작을 수행하고, 상기 에러 테스트 동작의 결과인 에러 테스트 정보를 상기 호스트로 출력하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  16. 제15항에 있어서, 상기 메모리 장치는,
    상기 데이터가 저장되는 다수의 메모리 블록들을 포함하고,
    상기 메모리 블록들 중 일부 메모리 블록들에는 사용자 데이터가 저장되며, 나머지 메모리 블록에는 상기 에러 주입 정보 및 상기 에러 테스트 정보가 포함된 시스템 정보가 포함되는 메모리 시스템.
  17. 제15항에 있어서, 상기 메모리 컨트롤러는,
    상기 에러 주입 정보와 상기 에러 테스트 정보를 저장하는 내부 메모리; 및
    상기 호스트로부터 제1 섹터 데이터(sector data)를 수신받고, 상기 제1 섹터 데이터에 상기 에러 주입 정보가 포함되어 있으면 상기 에러 주입 정보에 따라 상기 메모리 장치에 대한 에러 테스트 동작을 수행하는 중앙 처리 장치를 포함하는 메모리 시스템.
  18. 제17항에 있어서, 상기 중앙 처리 장치는,
    상기 제1 섹터 데이터에 상기 에러 주입 정보가 포함되어 있지 않으면, 프로그램 동작이 수행되도록 상기 메모리 장치를 제어하는 메모리 시스템.
  19. 제15항에 있어서, 상기 에러 주입 정보는,
    에러 타입에 대한 정보를 포함하는 에러 타입 정보;
    상기 에러 테스트 동작을 수행할 상기 메모리 장치와, 상기 메모리 장치에 포함되는 플래인(plane) 및 메모리 블록(memory block)의 어드레스 정보를 포함하는 대상 블록 정보; 및
    상기 호스트의 요청 없이 내부적으로 수행되는 동작에 대한 정보를 포함하는 대상 동작 정보를 포함하는 메모리 시스템.
  20. 제15항에 있어서, 상기 에러 테스트 정보는,
    상기 메모리 컨트롤러에 에러 주입 동작이 정상적으로 수행되었는지에 대한 정보를 포함하는 에러 주입 결과 정보;
    상기 에러에 대한 후속 처리가 정상적으로 수행되었는지에 대한 정보를 포함하는 테스트 결과 정보; 및
    상기 에러가 발생한 어드레스 정보를 포함하는 에러 어드레스 정보를 포함하는 메모리 시스템.
KR1020180009994A 2018-01-26 2018-01-26 메모리 컨트롤러 및 이를 포함하는 메모리 시스템 KR102350644B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180009994A KR102350644B1 (ko) 2018-01-26 2018-01-26 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
US16/120,801 US10748638B2 (en) 2018-01-26 2018-09-04 Memory controller and memory system having the same
US16/932,188 US11309050B2 (en) 2018-01-26 2020-07-17 Memory controller and memory system having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180009994A KR102350644B1 (ko) 2018-01-26 2018-01-26 메모리 컨트롤러 및 이를 포함하는 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20190091041A true KR20190091041A (ko) 2019-08-05
KR102350644B1 KR102350644B1 (ko) 2022-01-14

Family

ID=67392336

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180009994A KR102350644B1 (ko) 2018-01-26 2018-01-26 메모리 컨트롤러 및 이를 포함하는 메모리 시스템

Country Status (2)

Country Link
US (2) US10748638B2 (ko)
KR (1) KR102350644B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10922203B1 (en) * 2018-09-21 2021-02-16 Nvidia Corporation Fault injection architecture for resilient GPU computing
KR20230085632A (ko) * 2021-12-07 2023-06-14 에스케이하이닉스 주식회사 저장 장치, 호스트 장치 및 이들을 포함하는 컴퓨팅 시스템
US20240070014A1 (en) * 2022-08-26 2024-02-29 Micron Technology, Inc. Commands for testing error correction in a memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100241914A1 (en) * 2009-03-20 2010-09-23 Phison Electronics Corp. Controller having flash memory testing functions, and storage system and testing method thereof
KR101255265B1 (ko) * 2012-08-13 2013-04-15 주식회사 유니테스트 솔리드 스테이트 드라이브 테스터에서 에러 발생장치
US8707104B1 (en) * 2011-09-06 2014-04-22 Western Digital Technologies, Inc. Systems and methods for error injection in data storage systems
US20170123881A1 (en) * 2015-10-30 2017-05-04 Samsung Electronics Co., Ltd. Test method of volatile memory device embedded in electronic device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1011996A (ja) * 1996-06-24 1998-01-16 Advantest Corp メモリ試験装置
US7428663B2 (en) * 2004-06-01 2008-09-23 Alcatel Lucent Electronic device diagnostic methods and systems
JP5269932B2 (ja) * 2011-03-01 2013-08-21 株式会社東芝 コントローラ、データ記憶装置およびプログラム
US9953725B2 (en) * 2012-02-29 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of operating the same
KR102025341B1 (ko) * 2012-12-04 2019-09-25 삼성전자 주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 컨트롤러의 동작 방법
US10445200B2 (en) * 2016-05-02 2019-10-15 Samsung Electronics Co., Ltd. Storage device having various recovery methods and recovery modes
KR102628239B1 (ko) * 2016-05-02 2024-01-24 삼성전자주식회사 스토리지 장치, 스토리지 장치의 동작 방법, 그리고 스토리지 장치 및 호스트 장치를 포함하는 컴퓨팅 장치의 동작 방법
CN106502853B (zh) * 2016-12-23 2018-06-26 北京华杰代克科技有限公司 嵌入式智能故障检测报警系统
KR102487553B1 (ko) * 2016-12-07 2023-01-11 삼성전자주식회사 리페어 가능한 휘발성 메모리를 포함하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법
KR102453437B1 (ko) * 2018-01-25 2022-10-12 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100241914A1 (en) * 2009-03-20 2010-09-23 Phison Electronics Corp. Controller having flash memory testing functions, and storage system and testing method thereof
US8707104B1 (en) * 2011-09-06 2014-04-22 Western Digital Technologies, Inc. Systems and methods for error injection in data storage systems
KR101255265B1 (ko) * 2012-08-13 2013-04-15 주식회사 유니테스트 솔리드 스테이트 드라이브 테스터에서 에러 발생장치
US20170123881A1 (en) * 2015-10-30 2017-05-04 Samsung Electronics Co., Ltd. Test method of volatile memory device embedded in electronic device

Also Published As

Publication number Publication date
US20190237151A1 (en) 2019-08-01
US11309050B2 (en) 2022-04-19
US20200350033A1 (en) 2020-11-05
US10748638B2 (en) 2020-08-18
KR102350644B1 (ko) 2022-01-14

Similar Documents

Publication Publication Date Title
US11294814B2 (en) Memory system having a memory controller and a memory device having a page buffer
US10910065B2 (en) Memory system and operating method thereof
US11309050B2 (en) Memory controller and memory system having the same
US20200057725A1 (en) Data storage device and operating method thereof
KR20190023433A (ko) 메모리 시스템 및 그것의 동작 방법
KR20190043860A (ko) 메모리 시스템 및 이의 동작 방법
KR20190140788A (ko) 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
US20200042245A1 (en) Memory system, memory controller, and operating method thereof
US10713112B2 (en) Memory controller having memory unit including tables, memory system having the memory unit including the tables and operating method of the memory controller
US11003544B2 (en) Memory system and method of operating the same
KR20190060424A (ko) 에러 테스트를 위한 메모리 시스템
US10678471B2 (en) Memory controller, memory system having the memory controller, and operating method of the memory controller
KR102417980B1 (ko) 범용 비동기 송수신 부 및 이를 포함하는 메모리 컨트롤러 및 메모리 시스템
KR20190029323A (ko) 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US11403038B2 (en) Controller, a memory system including the controller, and method of operating the controller
KR20200042358A (ko) 메모리 장치 및 이의 동작 방법
US10860248B2 (en) Electronic device with control based on voltage abnormality, memory system having the same, and operating method thereof
KR102627873B1 (ko) 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법
US20220413763A1 (en) Mapping information management method, memory storage device and memory control circuit unit
KR20190041698A (ko) 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
KR20200090031A (ko) 메모리 시스템 및 이의 동작 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right