KR102453437B1 - 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법 Download PDF

Info

Publication number
KR102453437B1
KR102453437B1 KR1020180009188A KR20180009188A KR102453437B1 KR 102453437 B1 KR102453437 B1 KR 102453437B1 KR 1020180009188 A KR1020180009188 A KR 1020180009188A KR 20180009188 A KR20180009188 A KR 20180009188A KR 102453437 B1 KR102453437 B1 KR 102453437B1
Authority
KR
South Korea
Prior art keywords
error
syndrome
error bit
bit
ecc
Prior art date
Application number
KR1020180009188A
Other languages
English (en)
Other versions
KR20190090472A (ko
Inventor
차상언
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180009188A priority Critical patent/KR102453437B1/ko
Priority to US16/177,497 priority patent/US10698763B2/en
Priority to TW107139412A priority patent/TWI769336B/zh
Priority to CN201811606585.6A priority patent/CN110085277B/zh
Priority to SG10201900023RA priority patent/SG10201900023RA/en
Publication of KR20190090472A publication Critical patent/KR20190090472A/ko
Priority to US16/894,354 priority patent/US11385960B2/en
Application granted granted Critical
Publication of KR102453437B1 publication Critical patent/KR102453437B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G06F11/108—Parity data distribution in semiconductor storages, e.g. in SSD
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1575—Direct decoding, e.g. by a direct determination of the error locator polynomial from syndromes and subsequent analysis or by matrix operations involving syndromes, e.g. for codes with a small minimum Hamming distance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/19—Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3746—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35 with iterative decoding

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Algebra (AREA)
  • Pure & Applied Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 'ECC') 엔진, 입출력 게이팅 회로, 에러 정보 레지스터 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 동적 메모리 셀들을 포함한다. 상기 입출력 게이팅 회로는 상기 메모리 셀 어레이와 상기 ECC 엔진 사이에 연결된다. 상기 에러 정보 레지스터는 상기 메모리 셀 어레이의 제1 페이지로부터 독출된 제1 코드워드에 포함된 제1 에러 비트와 관련된 에러 어드레스와, 상기 제1 에러 비트와 관련된 제1 신드롬을 저장한다. 상기 제어 로직 회로는 외부의 메모리 컨트롤러로부터의 어드레스 및 커맨드에 응답하여 상기 ECC 엔진, 상기 입출력 게이팅 회로 및 상기 에러 정보 레지스터를 제어한다. 상기 제어 로직 회로는 재독출된 상기 제1 코드워드가 상기 제1 에러 비트와는 다른 제2 에러 비트를 포함하는 경우, 상기 에러 정보 레지스터에 저장된 상기 제1 신드롬을 이용하여 상기 제2 에러 비트와 관련된 제2 신드롬을 복원하고, 상기 제1 에러 비트와 상기 제2 에러 비트를 순차적으로 정정하도록 상기 ECC 엔진을 제어한다.

Description

반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법{Semiconductor memory devices, memory systems including the same and method of operating semiconductor memory devices}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다. 따라서 반도체 메모리 장치의 신뢰성을 높일 수 있는 방안이 필요하다.
본 발명의 일 목적은 신뢰성과 성능을 높일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 신뢰성과 성능을 높일 수 있는 메모리 시스템을 제공하는데 있다.
본 발명의 일 목적은 신뢰성과 성능을 높일 수 있는 반도체 메모리 장치의 동작 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 'ECC') 엔진, 입출력 게이팅 회로, 에러 정보 레지스터 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 동적 메모리 셀들을 포함한다. 상기 입출력 게이팅 회로는 상기 메모리 셀 어레이와 상기 ECC 엔진 사이에 연결된다. 상기 에러 정보 레지스터는 상기 메모리 셀 어레이의 제1 페이지로부터 독출된 제1 코드워드에 포함된 제1 에러 비트와 관련된 에러 어드레스와, 상기 제1 에러 비트와 관련된 제1 신드롬을 저장한다. 상기 제어 로직 회로는 외부의 메모리 컨트롤러로부터의 어드레스 및 커맨드에 응답하여 상기 ECC 엔진, 상기 입출력 게이팅 회로 및 상기 에러 정보 레지스터를 제어한다. 상기 제어 로직 회로는 재독출된 상기 제1 코드워드가 상기 제1 에러 비트와는 다른 제2 에러 비트를 포함하는 경우, 상기 에러 정보 레지스터에 저장된 상기 제1 신드롬을 이용하여 상기 제2 에러 비트와 관련된 제2 신드롬을 복원하고, 상기 제1 에러 비트와 상기 제2 에러 비트를 순차적으로 정정하도록 상기 ECC 엔진을 제어한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 시스템은 적어도 하나의 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 적어도 하나의 반도체 메모리 장치를 제어한다. 상기 적어도 하나의 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 'ECC') 엔진, 입출력 게이팅 회로, 에러 정보 레지스터 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 동적 메모리 셀들을 포함한다. 상기 입출력 게이팅 회로는 상기 메모리 셀 어레이와 상기 ECC 엔진 사이에 연결된다. 상기 에러 정보 레지스터는 상기 메모리 셀 어레이의 제1 페이지로부터 독출된 제1 코드워드에 포함된 제1 에러 비트와 관련된 에러 어드레스와, 상기 제1 에러 비트와 관련된 제1 신드롬을 저장한다. 상기 제어 로직 회로는 상기 메모리 컨트롤러로부터의 어드레스 및 커맨드에 응답하여 상기 ECC 엔진, 상기 입출력 게이팅 회로 및 상기 에러 정보 레지스터를 제어한다. 상기 제어 로직 회로는 재독출된 상기 제1 코드워드가 상기 제1 에러 비트와는 다른 제2 에러 비트를 포함하는 경우, 상기 에러 정보 레지스터에 저장된 상기 제1 신드롬을 이용하여, 상기 제2 에러 비트와 관련된 제2 신드롬을 복원하고, 상기 제1 에러 비트와 상기 제2 에러 비트를 순차적으로 정정하도록 상기 ECC 엔진을 제어한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법에서는 액세스 어드레스에 상응하는, 상기 메모리 셀 어레이의 영역으로부터 독출된 제1 코드워드에 대하여, 에러 정정 코드(error correction code; 이하 'ECC') 엔진에서 ECC 디코딩을 수행하고, 상기 제1 코드워드에서 제1 에러 비트가 검출된 경우, 상기 제1 에러 비트와 관련된 에러 어드레스와 제1 신드롬을 에러 정보 레지스터에 저장하고, 상기 영역으로부터 재독출된 상기 제1 코드워드가 상기 제1 에러 비트와는 다른 제2 에러 비트를 포함하는 경우, 상기 ECC 엔진에서, 상기 에러 정보 레지스터에 저장된 상기 제1 신드롬을 이용하여 상기 제2 에러 비트와 관련된 제2 신드롬을 복원하고, 상기 ECC 엔진에서, 상기 제1 신드롬과 상기 제2 신드롬을 이용하여 상기 제1 에러 비트와 상기 제2 에러 비트를 정정한다.
본 발명의 실시예들에 따르면, 반도체 메모리 장치가 ECC 엔진을 구비하고, 상기 ECC 엔진은 메모리 셀 어레이의 일부 영역에 저장된 하나의 코드워드에 제1 에러 비트가 발생한 경우, 제1 에러 비트와 관련된 제1 신드롬을 에러 정보 레지스터에 저장한다. 상기 하나의 코드워드를 재독출한 경우, 상기 하나의 코드워드가 상기 제1 에러 비트와는 다른 제2 에러 비트를 포함하는 경우, 상기 저장된 제1 신드롬을 이용하여 상기 제2 에러 비트와 관련된 제2 신드롬을 복원하고, 복원된 제2 신드롬을 이용하여 제2 에러 비트를 정정할 수 있다. 따라서 상기 ECC 엔진이 단일 비트의 에러 정정 능력을 가지는 경우에도, ECC 디코딩 수행시의 오버헤드를 증가시키지 않으면서 제1 에러 비트와 제2 에러 비트를 순차적으로 정정하여 성능을 높일 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4는 기입 동작에서 도 2의 반도체 메모리 장치의 일부를 나타낸다.
도 5는 독출 동작에서 도 2의 반도체 메모리 장치의 일부를 나타낸다.
도 6은 도 2의 반도체 메모리 장치의 하나의 뱅크 어레이, ECC 엔진 및 에러 정보 레지스터를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 ECC 엔진의 구성을 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 도 7의 ECC 인코더를 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 7의 ECC 디코더를 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 에러 정보 레지스터를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 9의 ECC 디코더의 동작을 나타낸다.
도 12는 도 5의 반도체 메모리 장치에서 ECC 디코딩이 수행되는 것을 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 2의 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 15는 도 14의 반도체 메모리 장치에서 ECC 엔진들 간의 연결을 예시적으로 나타낸다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 17은 본 발명의 실시예들에 따른 도 14의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치가 스마트 폰에 적용된 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM), LPDDR4(low power DDR4) SDRAM 또는 LPDDR5 SDRAM일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 메인 데이터(MD)를 주고받을 수 있다.
반도체 메모리 장치(200)는 메인 데이터(MD)와 패리티 비트들이 저장되는 메모리 셀 어레이(300), 에러 정정 코드(error correction code, 이하 'ECC') 엔진(400), 제어 로직 회로(210) 및 에러 정보 레지스터(500)를 포함할 수 있다.
ECC 엔진(400)은 제어 로직 회로(210)의 제어에 따라 메모리 셀 어레이(300)의 타겟 페이지로부터 코드워드 단위로 데이터를 독출하여 ECC 디코딩을 수행하고, 제1 코드워드에 제1 에러 비트가 포함되는 경우, 상기 제1 에러 비트와 관련된 에러 어드레스와 제1 신드롬을 에러 정보 레지스터(500)에 저장할 수 있다.
ECC 엔진(400)은 상기 타겟 페이지로부터 제1 코드워드를 다시 독출하고 상기 제1 코드워드에 제1 에러 비트와는 다른 제2 에러 비트가 포함되는 경우, 상기 에러 정보 레지스터(500)에 저장된 제1 신드롬을 이용하여 상기 제2 에러 비트와 관련된 제2 신드롬을 복원하고, 상기 제1 신드롬과 상기 제2 신드롬을 이용하여 상기 제1 에러 비트와 상기 제2 에러 비트를 정정할 수 있다. ECC 엔진(400)은 상기 제1 에러 비트와 상기 제2 에러 비트를 순차적으로 정정할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(245), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), ECC 엔진(400), 에러 정보 레지스터(500) 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 칼럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 칼럼 디코더는 상응하는 입출력 게이팅 회로를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(400)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 메인 데이터(MD)는 ECC 엔진(400)에 제공되고, ECC 엔진(400)은 메인 데이터(MD)에 기초하여 패리티 비트들을 생성하고, 상기 메인 데이터와 상기 패리티 비트들을 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 메인 데이터와 상기 패리티 비트들을 상기 하나의 뱅크 어레이의 서브 페이지에 기입할 수 있다.
데이터 입출력 버퍼(295)는 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 클럭 신호(CLK)에 기초하여 메인 데이터(MD)를 ECC 엔진(400)에 제공하고, 독출 동작에서는 ECC 엔진(400)으로부터 제공되는 메인 데이터(MD)를 메모리 컨트롤러(100)에 제공할 수 있다.
ECC 엔진(400)은 메모리 셀 어레이(300)의 타겟 페이지의 일부 영역(서브 페이지)으로부터 독출된 제1 코드워드에 대하여 ECC 디코딩을 수행하고, 제1 코드워드의 메인 데이터에서 제1 에러 비트가 검출되는 경우, 상기 제1 에러 비트를 정정하면서, 상기 제1 에러 비트와 관련된 제1 신드롬(SDR1)을 에러 정보 레지스터(500)에 저장할 수 있다.
ECC 엔진(400)은 메인 데이터(MD)에서 단일 비트의 에러를 검출하고, 단일 비트의 에러를 정정하는 SEC(single error correction) 코드로 구현되는 것으로 가정한다.
또한 ECC 엔진(400)은 제1 에러 비트가 검출되는 경우, 이를 나타내는 에러 발생 신호(EGS)를 제어 로직 회로(210)에 제공할 수 있고, 제어 로직 회로(210)는 상기 제1 코드워드의 로우 어드레스와 컬럼 어드레스를 에러 어드레스(EADDR)로서 에러 정보 레지스터(500)에 저장할 수 있다.
실시예에 따라서, 에러 어드레스(EADDR)는 제어 로직 회로(210)가 아닌 ECC 엔진(400)이 직접 에러 정보 레지스터(500)에 저장할 수도 있다.
상기 제1 코드워드가 상기 타겟 페이지의 서브 페이지로부터 다시 독출되고, 상기 제1 코드워드가 제1 에러 비트가 아닌 제2 에러 비트를 포함하는 경우, ECC 엔진(400)은 에러 정보 레지스터(500)에 저장된 제1 신드롬(SDR1)을 이용하여 제2 에러 비트와 관련된 제2 신드롬을 복원하고, 제1 신드롬(SDR1)과 복원된 제2 신드롬을 이용하여 상기 제1 에러 비트와 상기 제2 에러 비트를 정정할 수 있다. ECC 엔진(400)은 제어 로직 회로(210)의 제어에 따라 상기 제1 에러 비트와 상기 제2 에러 비트를 순차적으로 정정할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로 블록(290)을 제어하는 제1 제어 신호(CTL1), ECC 엔진(400)을 제어하는 제2 제어 신호(CTL2) 및 에러 정보 레지스터(500)를 제어하는 제3 제어 신호(CTL3)를 생성할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 3을 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WLm, m은 2이상의 정수), 복수개의 비트라인들(BL1~BLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn) 사이의 교차점에 배치되는 복수개의 동적 메모리 셀들(MCs)을 포함한다. 동적 메모리 셀들(MCs) 각각은 워드라인들(WL1~WLm) 각각과 비트라인들(BL1~BLn) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다.
도 4는 기입 동작에서 도 2의 반도체 메모리 장치의 일부를 나타낸다.
도 4에서는 제어 로직 회로(210), 제1 뱅크 어레이(310), 입출력 게이팅 회로(290) 및 ECC 엔진(400)이 도시되어 있다.
도 4를 참조하면, 제1 뱅크 어레이(310)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있다.
노멀 셀 어레이(NCA)는 복수의 제1 메모리 블록들(MB0~MB15, 311, 312, 313)을 포함할 수 있고, 리던던시 셀 어레이(RCA)는 적어도 하나의 제2 메모리 블록(314)을 포함할 수 있다. 제1 메모리 블록들(311, 312, 313)은 반도체 메모리 장치(200)의 메모리 용량을 결정하는 블록이다.
제2 메모리 블록(314)은 ECC 용 및/또는 리던던시 리페어 용 블록이다. 제2 메모리 블록(314)은 제1 메모리 블록들(311, 312, 313)에서 발생하는 불량 셀을 구제하기 위하여 ECC 용, 데이터 라인 리페어 용(data line repair) 및 블록 리페어용(block repair) 것으로 EDB 블록이라 칭할 수 도 있다.
제1 메모리 블록들(311, 312, 313) 각각은 행들 및 열들로 배열되는 복수의 제1 메모리 셀들을 포함하고, 제2 메모리 블록(314)도 행들 및 열들로 배열되는 복수의 제2 메모리 셀들을 포함한다.
입출력 게이팅 회로(290)는 제1 메모리 블록들(311, 312, 313) 및 제2 메모리 블록(294)과 각각 연결되는 복수의 스위칭 회로들(291a~291d)을 포함할 수 있다. 반도체 메모리 장치(200)에서 비트라인들은 액세스할 수 있는 칼럼 로케이션의 최대 수를 나타내는 버스트 길이(burst length, BL)를 지원하기 위하여 버스트 길이에 해당하는 비트라인들이 동시에 액세스될 수 있다. 반도체 메모리 장치(200)는 예시적으로 버스트 길이가 8로 설정될 수 있다.
ECC 엔진(400)는 스위칭 회로들(291a~291d)과 상응하는 제1 데이터 라인들(GIO[0:127]) 및 제2 데이터 라인들(EDBIO[0:7]) 각각을 통하여 연결될 수 있다.
제어 로직 회로(210)는 어드레스(ADDR) 및 커맨드(CMD)를 디코딩하여 스위칭 회로들(291a~291d)을 제어하는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 제공하고, 제2 제어 신호(CTL2)를 ECC 엔진(400)에 제공할 수 있다.
커맨드(CMD)가 기입 커맨드인 경우, 제어 로직 회로(210)는 제2 제어 신호(CTL2)를 ECC 엔진(400)에 인가하고, ECC 엔진(400)은 제2 제어 신호(CTL2)에 응답하여 메인 데이터(MD)에 대하여 ECC 인코딩을 수행하여 패리티 비트들을 생성하고, 메인 데이터(MD)와 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다. 제어 로직 회로(210)는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 하나의 서브 페이지에 코드워드(CW)가 저장되도록 할 수 있다.
도 5는 독출 동작에서 도 2의 반도체 메모리 장치의 일부를 나타낸다.
도 5를 참조하면, 커맨드(CMD)가 독출 동작을 지시하는 독출 커맨드인 경우, 제어 로직 회로(210)는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 타겟 페이지의 서브 페이지에 저장된 제1 코드워드(RCW)가 ECC 엔진(400)에 제공되도록 할 수 있다.
ECC 엔진(400)는 제1 코드워드(RCW)에 ECC 디코딩을 수행하여 신드롬을 생성하고, 제1 코드워드(RCW)가 제1 에러 비트를 포함하는 경우, 제1 에러 비트와 관련된 제1 신드롬(SDR1)을 에러 정보 레지스터(500)에 저장한다. 또한 ECC 엔진(400)은 제1 코드워드(RCW)가 제1 에러 비트를 포함하는 경우, 에러 발생 신호(EGS)를 제어 로직 회로(210)에 제공하고, 제어 로직 회로(210)는 에러 발생 신호(EGS)에 응답하여 제1 에러 비트를 포함하는 제1 코드워드(RCW)의 로우 어드레스와 칼럼 어드레스를 에러 어드레스(EADDR)로서 에러 정보 레지스터(500)에 저장한다.
ECC 엔진(400)은 제1 코드워드(RCW)가 다시 독출되고, 제1 에러 비트와는 다른 제2 에러 비트를 포함하는 경우, 에러 정보 레지스터(500)에 저장된 제1 신드롬(SDR1)을 이용하여 제2 에러 비트와 관련된 제2 신드롬을 복원하고, 제1 신드롬(SDR1)과 제2 신드롬을 이용하여 제1 에러 비트와 제2 에러 비트를 순차적으로 정정하여 정정된 메인 데이터(C_MD)를 출력할 수 있다.
도 6은 도 2의 반도체 메모리 장치의 하나의 뱅크 어레이, ECC 엔진 및 에러 정보 레지스터를 나타낸다.
도 6에서는 제1 뱅크 어레이(310)의 구성을 도시하였으나, 제2 내지 제8 뱅크 어레이(320~380)들 각각의 구성은 제1 뱅크 어레이(310)의 구성과 실질적으로 동일할 수 있다.
도 6에서는 제1 뱅크 어레이(310)의 하나의 페이지가 8Kb의 사이즈를 가지고 서브 페이지가 128b를 갖는 예가 도시된다. 또한, 각각의 서브 페이지에 대응하여 8b의 패리티 비트들이 저장되며, 128b의 서브 페이지의 데이터와 8b의 패리티들이 순차적으로 독출되어 ECC 엔진(400)으로 제공된다.
ECC 엔진(400)은 순차적으로 제공받은 코드워드에 대하여 ECC 디코딩을 수행하고, ECC 디코딩의 결과, 코드워드에서 제1 에러 비트가 발생할 경우, 제1 에러 비트와 관련된 제1 신드롬(SDR1)을 에러 정보 레지스터(500)에 저장하고, 에러 정보 신호(EGS)를 제어 로직 회로(210)에 제공하여 제1 에러 비트를 포함하는 코드워드의 어드레스가 에러 어드레스(EADDR)로서 에러 정보 레지스터(500)에 저장되도록 한다. 에러 어드레스(EADDR)는 제1 에러 비트를 포함하는 코드워드의 로우 어드레스와 칼럼 어드레스를 포함할 수 있다.
ECC 엔진(400)은 제1 에러 비트를 포함하는 상기 코드워드가 다시 독출되는 경우에, 상기 코드워드에 대하여 ECC 디코딩을 수행한다. ECC 디코딩의 수행결과, 상기 코드워드가 제1 에러 비트와는 다른 제2 에러 비트를 포함하는 경우에는 에러 정보 레지스터(500)에 저장된 제1 신드롬(SDR1)을 이용하여 제2 에러 비트와 관련된 제2 신드롬을 복원하고, 상기 제2 신드롬을 이용하여 제2 에러 비트를 정정할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 ECC 엔진의 구성을 나타내는 블록도이다.
도 7을 참조하면, ECC 엔진(400)은 ECC 인코더(410) 및 ECC 디코더(430)를 포함할 수 있다.
ECC 인코더(410)는 제1 뱅크 어레이(310)의 노멀 셀 어레이(NCA)에 저장될 기입 데이터(WMD)와 관련된 패리티 비트들(PRT)를 생성할 수 있다. 패리티 비트들(PRT)은 제1 뱅크 어레이(310)의 리던던시 셀 어레이(RCA)에 저장될 수 있다.
ECC 디코더(430)는 제1 뱅크 어레이(310)로부터 독출된 독출 데이터(RMD)와 패리티 비트들(PRT)을 이용하여 독출 데이터(RMD)에 대하여 ECC 디코딩을 수행할 수 있다. ECC 디코딩의 수행 결과, 독출 데이터(RMD)가 제1 에러 비트를 포함하는 경우, ECC 디코더(430)는 제1 에러 비트와 관련된 제1 신드롬(SDR1)을 에러 정보 레지스터(500)에 저장하고, 시간이 경과한 후, 다시 독출된 독출 데이터(RMD)가 제1 에러 비트가 아닌 제2 에러 비트를 포함하는 경우, ECC 디코더(430)는 제1 신드롬(SDR1)을 이용하여 제2 에러 비트와 관련된 제2 신드롬을 복원하고, 제1 신드롬과 제2 신드롬을 이용하여 독출 데이터(RMD)의 에러 비트들을 순차적으로 정정하여 정정된 메인 데이터(C_MD)를 출력할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 7의 ECC 인코더를 나타낸다.
도 8을 참조하면, ECC 인코더(410)는 패리티 생성기(420)를 포함할 수 있다. 패리티 생성기(420)는 128 비트의 기입 데이터(WMD)와 8 비트의 베이시트 비트(BB)를 수신하고, XOR 어레이 연산을 이용하여 8 비트의 패리티 비트들(PRT)를 생성할 수 있다. 베이시트 비트(BB)는 128 비트의 기입 데이터(WMD)에 대한 패리티 비트들(PRT)을 발생시키기 위한 비트로서 예를 들어, b'0000000 비트들로 구성될 수 있다. 베이시트 비트(BB)는 b'0000000 비트들 대신에 다른 특정 비트들을 이용할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 7의 ECC 디코더를 나타낸다.
도 9를 참조하면, ECC 디코더(430)는 신드롬 생성 회로(440), XOR 게이트(451), 선택 회로(453), 에러 로케이터(460) 및 데이터 정정기(470)를 포함할 수 있다. 신드롬 생성 회로(440)는 체크 비트 생성기(441) 및 신드롬 생성기(443)를 포함할 수 있다.
체크 비트 생성기(441)는 XOR 어레이 연산을 이용하여 독출 데이터(RMD)에 기초하여 체크 비트들(CHB)을 생성하고, 신드롬 생성기(443)는 패리티 비트들(PRT)과 체크 비트들(CHB)의 상승하는 비트들을 비교하여 신드롬(SDR)을 생성한다.
에러 로케이터(460)는 신드롬(SDR)의 비트들이 모두 제로가 아닌 경우, 신드롬(SDR)을 디코딩하여 독출 데이터(RMD)에 포함되는 에러 비트의 위치를 나타내는 에러 위치 신호(EPS)를 데이터 정정기(470)에 제공한다. 에러 로케이터(460)는 또한 독출 데이터(RMD)에 에러 비트가 포함되는 경우, 에러 발생 신호(EGS)를 제어 로직 회로(210)에 제공한다.
데이터 정정기(470)는 독출 데이터(RMD)를 수신하고, 독출 데이터(RMD)에 에러 비트가 포함되는 경우, 에러 위치 신호(EPS)에 기초하여 독출 데이터(RMD)의 에러 비트를 정정하여 정정된 메인 데이터(C_MD)를 출력한다. 데이터 정정기(470)는 또한, 신드롬(SDR)을 수신하고, 에러 위치 신호(EPS)가 독출 데이터(RMD)에 에러 비트가 포함됨을 나타내는 경우, 신드롬(SDR)을 제1 신드롬(SDR1)으로서 에러 정보 레지스터(500)에 저장한다.
독출 데이터(RMD)가 다시 독출되고, 독출 데이터(RMD)가 제1 에러 비트와는 다른 제2 에러 비트를 포함하는 경우, 에러 정보 레지스터(500)는 제1 신드롬(SDR1)을 선택 회로(453)에 제공하고, 선택 회로(453)는 제1 선택 신호(SS1)에 응답하여 접지 전압(VSS)과 제1 신드롬(SADR1) 중 제1 신드롬(SDR1)을 선택하여 출력한다. XOR 게이트(451)는 신드롬(SDR)과 제1 신드롬(SDR1)에 대하여 XOR 연산을 수행한다.
따라서, XOR 게이트(451)는 신드롬(SDR) 또는 복원된 신드롬(RSDR)을 에러 로케이터(460)에 제공할 수 있다. 선택 회로(453)가 접지 전압(VSS)을 선택되는 경우, XOR 게이트(451)는 신드롬(SDR)을 에러 로케이터(460)에 제공하고, 선택 회로(453)가 제1 신드롬(SDR1)을 선택하는 경우, XOR 게이트(451)는 복원된 신드롬(RSDR)을 에러 로케이터(460)에 제공할 수 있다.
독출 데이터(RMD)에 순차적으로 발생된 제1 에러 비트와 제2 에러 비트를 포함되는 경우, ECC 디코딩에 의하여는 제1 에러 비트와 제2 에러 비트로 인하여 오정정된 제3 에러 비트를 검출할 수 있고, 제3 에러 비트와 관련된 제3 신드롬은 제1 신드롬(SDR1)과 제2 에러 비트와 관련된 제2 신드롬의 XOR 연산으로 표현될 수 있다. 따라서 제3 신드롬과 제1 신드롬에 대하여 XOR 연산을 수행하면, XOR 게이트(451)의 출력은 제2 신드롬(SDR2)에 해당한다. 따라서 제1 신드롬(SDR1)을 이용하여 제2 신드롬(SDR2)을 복원할 수 있다. 데이터 정정기(470)는 제2 신드롬(SDR2)를 기초로 생성된 에러 위치 신호(EPS)에 응답하여 제2 에러 비트를 정정할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 에러 정보 레지스터를 나타낸다.
도 10을 참조하면, 에러 정보 레지스터(500)는 테이블 포인터(510), 리셋기(515), 에러 정보 테이블(520) 및 감지부(530)를 포함할 수 있다.
테이블 포인터(510)는 액세스 어드레스(ADDR)의 일부에 응답하여 테이블 포인팅 신호(TPS)를 출력한다. 테이블 포인터(510)는 ECC 디코딩 수행시 인가되는, 하나의 코드워드를 지정하는 어드레스에 응답하여 테이블 포인팅 신호(TPS)를 에러 정보 테이블(520)의 해당 로우에 인가한다.
에러 정보 테이블(520)은 테이블 포인팅 신호(TPS)에 응답하여, 테이블 포인팅 신호(TPS)가 지시하는 행에 저장된 제1 신드롬(SDR1)을 감지부(530)로 제공한다. 감지부(530)는 에러 정보 테이블(520)로부터 제공된 제1 신드롬(SDR1)을 ECC 엔진(400)에 제공한다.
리셋기(515)는 액세스 어드레스(ADDR)와 제3 제어 신호(CTL3)에 응답하여 액세스 어드레스(ADDR)가 지정하는 페이지의 서브 페이지에 새로운 데이터가 저장되는 경우, 액세스 어드레스(ADDR)와 관련된, 에러 정보 테이블(520)에 저장된, 상응하는 코드워드의 에러 어드레스와 제1 신드롬(SDR1)을 리셋시킬 수 있다.
에러 정보 테이블(520)는 복수의 코드워드들(CW1~CWk) 각각에 대한 로우 어드레스(RA1~RAk)와 칼럼 어드레스(CA1~CAk)를 에러 어드레스로서 저장하고, 복수의 코드워드들(CW1~CWk) 각각의 제1 에러 비트에 관련된 제1 신드롬들(SDR11~SDRk1)을 저장할 수 있다. 로우 어드레스(RA1~RAk)들 중 적어도 일부는 서로 동일할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 9의 ECC 디코더의 동작을 나타낸다.
하나의 코드워드에서 두 개의 에러 비트들이 발생되는 경우, 상기 두 개의 에러 비트들은 동시에 발생되는 것보다 순차적으로 발생될 확률이 매우 높다.
도 9 및 도 11을 참조하면, 참조 번호(541)가 나타내는 바와 같이, 제1 코드워드(CW1)는 제1 에러 비트(EB1)를 포함한다. 제1 에러 비트(EB1)와 관련된 신드롬(SDR)은 제1 신드롬(S15)이다.
시간의 경과에 따라, 참조 번호(542)가 나타내는 바와 같이, 제1 코드워드(CW1)는 제1 에러 비트(EB1)에 추가하여 제2 에러 비트(EB2)를 더 포함할 수 있다. 제2 에러 비트(EB2)와 관련된 신드롬(SDR)은 제2 신드롬(S53)이다. 제1 코드워드(CW1)가 제1 에러 비트(EB1)과 제2 에러 비트(EB2)를 포함하는 경우, ECC 디코딩을 수행하면, ECC 엔진(400)의 정정능력을 초과하게 되어, 제1 에러 비트(EB1)과 제2 에러 비트(EB2)로 인하여 오정정된 제3 에러 비트가 제1 코드워드(CW1)에 포함되고, 제3 에러 비트와 관련된 신드롬(SDR)은 제3 신드롬(S80)이다.
제3 신드롬(S80)은 제1 신드롬(S15)와 제2 신드롬(SDR50)의 XOR 연산의 결과로 표현될 수 있다. 참조 번호(543)가 나타내는 바와 같이, 에러 정보 레지스터(500)에 저장된 제1 신드롬(S15)과 제3 신드롬(S80)에 대하여 XOR 연산을 수행하면, 참조 번호(544)가 나타내는 바와 같이 제2 신드롬(S53)이 복원되고 제2 에러 비트(EB2)도 복원된다. 따라서, ECC 엔진(400)은 제2 신드롬(S53)을 이용하여 제2 에러 비트(EB2)를 정정할 수 있다.
도 12는 도 5의 반도체 메모리 장치에서 ECC 디코딩이 수행되는 것을 나타낸다.
도 5 내지 7, 도 9 내지 도 12를 참조하면, 커맨드(CMD)가 독출 커맨드인 경우에, 뱅크 어레이(310)의 하나의 페이지의 서브 페이지로부터 128 비트의 메인 데이터(MD)와 8 비트의 패리티 비트들(PRT)을 포함하는 제1 코드워드(CW1)가 독출되어, ECC 엔진(400)으로 제공된다(551). 제1 코드워드(CW1)는 제1 에러 비트(EB1)를 포함할 수 있다. ECC 엔진(400)은 제1 코드워드(CW1)에 대하여 ECC 디코딩을 수행하여 제1 에러 비트(EB1)와 관련된 제1 신드롬을 에러 정보 레지스터(500)에 저장한다(552).
시간의 경과에 따라 제1 뱅크 어레이(310)에 저장된 제1 코드워드(CW1)는 제2 에러 비트(EB2)를 포함하게 되고, 제1 코드워드(CW1)가 다시 독출되어 ECC 엔진(400)으로 제공된다(553). ECC 엔진(400)이 제1 코드워드(CW1)는 제1 에러 비트(EB1)와 제2 에러 비트(EB2)를 포함하는 제1 코드워드(CW1)에 대하여 ECC 디코딩을 수행하면, 제2 에러 비트(EB2)가 검출된다. ECC 엔진(400)은 에러 정보 레지스터(500)에 저장된 제1 신드롬을 이용하여 제2 에러 비트와 관련된 제2 신드롬을 복원하고, 제1 신드롬과 제2 신드롬을 이용하여 제1 에러 비트와 제2 에러 비트를 순차적으로 정정하여 정정된 메인 데이터(C_MD)를 출력한다(554).
도 13은 본 발명의 실시예들에 따른 도 2의 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 13을 참조하면, 제1 뱅크 어레이(310a)는 메인 데이터(MD) 및 패리티 비트들(PRT)을 저장할 수 있는 데이터 셀 영역(DCR) 및 에러 어드레(EADDR) 및 제1 신드롬(SDR1)이 저장될 수 있는 에러 정보 셀 영역(EICR)을 포함할 수 있다. 도 2의 메모리 셀 어레이(300)의 제2 뱅크 어레이 내지 제8 뱅크 어레이(320~380) 각각도 제1 뱅크 어레이(310)와 실질적으로 동일하게 구성될 수 있다. 따라서, 반도체 메모리 장치(200)는 메모리 셀 어레이(300)의 일부를 이용하여 에러 정보 레지스터(500)를 구현할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 메모리 장치(200)는 단일 비트의 에러 정정(single bit error correction) 능력을 가지는 ECC 엔진(400)을 채용하여 하나의 코드워드에 제1 에러 비트가 발생한 경우, 제1 에러 비트와 관련된 제1 신드롬을 에러 정보 레지스터에 저장한다. 상기 하나의 코드워드를 재독출한 경우, 상기 하나의 코드워드가 상기 제1 에러 비트와는 다른 제2 에러 비트를 포함하는 경우, 상기 저장된 제1 신드롬을 이용하여 제2 에러 비트와 관련된 제2 신드롬을 복원하고, 복원된 제2 신드롬을 이용하여 제2 에러 비트를 정정할 수 있다. 따라서 상기 ECC 엔진이 단일 비트의 에러 정정 능력을 가지는 경우에도, ECC 디코딩 수행시의 오버헤드를 증가시키지 않으면서 제1 에러 비트와 제2 에러 비트를 순차적으로 정정하여 성능을 높일 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 14를 참조하면, 반도체 메모리 장치(600)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 제1 그룹 다이(610)와 제2 그룹 다이(620)를 포함할 수 있다.
상기 제1 그룹 다이(610)는 적어도 하나의 버퍼 다이(Buffer Die)로 이루어질 수 있다. 상기 제2 그룹 다이(620)는 상기 제1 그룹 다이(610)의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(620-1,620-2,...,620-p)을 포함할 수 있다.
상기 복수의 메모리 다이들(620-1,620-2,...,620-p) 중 적어도 하나는 제1 그룹 다이(610)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하는 제1 타입 ECC 엔진(622) 및 에러 정보 레지스터(623)를 포함할 수 있다. 여기서, 제1 타입 ECC 엔진(622)는 메모리 다이에 설치되는 회로이므로 셀 코어 ECC 엔진으로 칭해질 수 있다. 제1 타입 ECC 엔진(622)는 도 7의 ECC 엔진(400)을 채용할 수 있다.
버퍼 다이(610)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 제2 타입 ECC 엔진(612)을 포함할 수 있다. 여기서, 제2 타입 ECC 엔진(612)는 전송로의 페일을 정정하기 위한 회로이므로 비아 ECC 엔진으로 칭해질 수 있다.
반도체 메모리 장치(600)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
제1 타입 ECC 엔진(622)은 상술한 바와 같이, 하나의 코드워드에서 제1 에러 비트와 제2 에러 비트가 순차적으로 발생하는 경우, 제1 에러 비트와 관련된 제1 신드롬을 에러 정보 레지스터(623)에 저장하고, 저장된 제1 신드롬을 이용하여 제2 에러 비트와 관련된 제2 신드롬을 복원할 수 있다.
제1 타입 ECC 엔진(622)는 전송 데이터가 전송되기 이전에 메모리 다이(620-p)로부터 출력되는 데이터에 대한 에러 정정도 수행할 수 있다.
전송 데이터에 발생된 전송 에러는 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성될 수 있다. 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성되는 데이터 페일은 메모리 다이 자체에 기인하여 발생되는 데이터 페일과는 구별되는 것이므로 소프트 데이터 페일일 수 있다. 이러한 소프트 데이터 페일은 전송로 전송 페일에 의해 발생된 것이므로 ECC 동작 구현에 의해 검출 및 구제될 수 있다.
전송 데이터가 128비트인 경우에 상기 전송 패리티 비트들은 8비트로 설정될 수 있다. 실시예들에 따라서, 설정되는 비트수는 가변될 수 있다.
따라서, 하나의 메모리 다이(620-p)에 형성되는 데이터 TSV 라인 그룹(632)은 64개의 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(634)은 8개의 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(632)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(634)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(620-1~620-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
복수의 메모리 다이들(620-1~620-p) 중 적어도 하나는 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(600)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(610)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
셀 코어 ECC 엔진인 제1 타입 ECC 엔진(622)는 데이터 TSV 라인 그룹(632)을 통해 전송 데이터를 출력한다. 또한, 제1 타입 ECC 엔진(622)는 패리티 TSV 라인 그룹(634)을 통해 전송 패리티 비트들을 출력한다. 상기 출력되는 전송 데이터는 제1 타입 ECC 엔진(632)에 의해 에러 정정된 데이터일 수 있다.
비아 ECC 엔진인 제2 타입 ECC 엔진(612)는 데이터 TSV 라인 그룹(632)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는 지의 여부를 패리티 TSV 라인 그룹(634)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다. 전송 에러가 발생되는 경우에 제2 타입 ECC 엔진(612)는 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 상기 제2 타입 ECC 엔진(112)는 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
고대역폭 메모리(high bandwidth memory; HBM) 이나 스택드 칩 구조에서 독출되는 데이터에 에러가 발생된 경우에 메모리 다이의 자체에서 발생된 에러인지 쓰루 실리콘 비아를 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러인지가 불량 유형의 분석을 위해 구별되어야 한다.
본 발명의 실시예들에서는 도 14에서와 같이 메모리 다이에는 셀 코어 ECC 엔진을 설치하고, 버퍼 다이에는 비아 ECC 엔진을 설치함으로써 소프트 데이터 페일의 검출 및 정정을 검증할 수 있다. 소프트 데이터 페일은 쓰루 실리콘 비아 라인들을 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러를 포함할 수 있다.
도 15는 도 14의 반도체 메모리 장치에서 ECC 엔진들 간의 연결을 예시적으로 나타낸다.
도 15를 참조하면, 셀 코어 ECC 엔진(622)과 비아 ECC 엔진(612)는 데이터 TSV 라인 그룹(632)과 패리티 TSV 라인 그룹(634)을 통해 연결되어 있다. 보다 구체적으로, 하나의 메모리 다이는 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 데이터를 저장하는 데이터 영역(625)과 패리티 비트들을 저장하는 패리티 영역(626)을 포함한다. 데이터 영역(652)에는 메인 데이터(MD)가 저장되고 패리티 영역(626)에는 패리티 비트들(PRT)이 저장된다.
데이터 독출 시에 상기 데이터 영역(625)과 패리티 영역(626)으로부터 출력되는 코드 워드(628)는 128 비트의 데이터와 8비트의 패리티 비트들로 예시적으로 구성될 수 있다. 셀 코어 ECC 엔진(622)는 내부 데이터 버스(IB10)를 통해 데이터를 수신하고 내부 패리티 버스(IB12)를 통해 패리티 비트들(PRT)를 수신할 수 있다. 상기 셀 코어 ECC 엔진(622)는 패리티 데이터를 이용하여 상기 데이터에 대한 독출 에러를 체크하고 에러 정정을 수행한다.
상기 셀 코어 ECC 엔진(622)은 데이터 버스(B20)를 통해 상기 에러 정정된 데이터를 전송 데이터로서 출력하고 패리티 버스(B22)를 통해 전송 패리티 데이터를 출력한다. 여기서, 전송 패리티 데이터는 상기 패리티 데이터와 동일한 정보일 수 있다.
비아 ECC 엔진(612)은 데이터 버스(B30)를 통해 상기 전송 데이터를 수신하고, 패리티 버스(B32)를 통해 상기 전송 패리티 데이터를 수신한다. 상기 데이터 버스(B20)와 데이터 버스(B30)는 도 12를 통해 설명된 데이터 TSV 라인 그룹(632)으로 구현될 수 있다. 상기 패리티 버스(B22)와 패리티 버스(B32)는 도 14를 통해 설명된 패리티 TSV 라인 그룹(634)으로 구현될 수 있다.
비아 ECC 엔진(612)은 상기 패리티 TSV 라인 그룹(634)을 통해 수신되는 상기 전송 패리티 비트들을 이용하여 상기 데이터 TSV 라인 그룹(132)을 통해 수신되는 상기 전송 데이터에 대한 에러 체크를 수행한다. 에러 체크에 의해 전송 에러가 발생된 것으로 판명되면, 제2 타입 ECC 엔진(612)는 상기 전송 패리티 비트들을 이용하여 상기 전송 데이터에 대한 전송 에러를 정정한다.
예를 들어, 정정 가능한 데이터 비트 수가 1비트 인 경우에 2비트 이상의 전송 에러가 발생되었다면 에러 정정은 불가능하다. 따라서, 이 경우에 상기 제2 타입 ECC 엔진(612)는 데이터 에러 발생을 알리는 정보를 데이터 버스(B10)로 출력할 수 있다. 한편, 에러 정정이 수행된 경우에 에러 정정된 전송 데이터는 상기 데이터 버스(B10)로 출력될 것이다.
실시예에 따라서, 비아 ECC 엔진(612)도 도 7의 ECC 엔진(400)으로 구성될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 16를 참조하면, 복수의 동적 메모리 셀들을 포함하는 메모리 셀 어레이(300)를 구비하는 반도체 메모리 장치(200)의 동작 방법에서는 외부의 메모리 컨트롤러(100)로부터 수신된 액세스 어드레스(ADDR)에 상응하는, 상기 메모리 셀 어레이(300)의 영역(서브 페이지)으로부터 독출된 제1 코드워드(CW1)에 대하여, ECC 엔진(400)에서 ECC 디코딩을 수행한다(S510).
ECC 엔진(400)은 상기 제1 코드워드(CW1)에서 제1 에러 비트(EB1)가 발생한 경우, 제1 에러 비트(EB1)와 관련된 제1 신드롬(SDR1)과 에러 레지스터(EADDR)을 에러 정보 레지스터(500)에 저장한다(S520).
ECC 엔진(400)은 상기 메모리 셀 어레이(300)의 영역으로부터 다시 독출된 제1 코드워드(CW1)가 제1 에러 비트(EB1)와는 다른 제2 에러 비트를 포함하는 경우, 에러 정보 레지스터(500)에 저장된 제1 신드롬(SDR1)을 이용하여 제2 에러 비트(EB2)와 관련된 제2 신드롬(SDR2)을 복원한다(S530).
ECC 엔진(400)은 상기 제1 신드롬(SDR1)과 제2 신드롬(SDR2)를 이용하여 제1 에러 비트(EB1)와 제2 에러 비트(EB2)를 순차적으로 정정한다(S540).
실시예에 있어서, ECC 엔진(400)은 상기 제1 신드롬(SDR1)과 제2 신드롬(SDR2)를 이용하여 제1 에러 비트(EB1)와 제2 에러 비트(EB2)를 순차적으로 정정할 수 있다.
도 17은 본 발명의 실시예들에 따른 도 14의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 17은 인터포저 층의 개재 없이 호스트와 HBM을 직접 적으로 연결한 3D 칩 구조(700)를 나타낸다.
도 17을 참조하면, PCB(710)의 상부에는 플립 칩 범프(FB)들을 통해 SoC, CPG, 혹은 GPU 일 수 있는 호스트 다이(720)가 배치된다. 상기 호스트 다이(720)의 상부에는 HBM(620) 구조를 형성하기 위한 메모리 다이들(D11~D14)이 적층된다.
도 17에서는 도 14의 버퍼 다이(610) 혹은 로직 다이가 생략되어 있으나, 버퍼 다이(610)는 메모리 다이(D11)와 호스트 다이(720) 사이에 배치될 수 있다. HBM(620) 구조를 구현하기 위해 메모리 다이들(D11~D14)에는 실리콘 관통 전극이라 불려지는 TSV 라인들이 형성된다. TSV 라인들은 메모리 다이들 사이에 형성된 마이크로 범프(MCB)들과 전기적으로 연결될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치가 스마트 폰에 적용된 예를 나타내는 블록도이다.
도 18을 참조하면, 스마트 폰(900)은 모바일 컴퓨팅 장치(mobile computing device)로 구현될 수 있다. 어플리케이션 프로세서(application processor(AP)), 예컨대 모바일 어플리케이션 프로세서(910)는 각 구성 요소들(815, 820, 841, 및 850)의 동작을 제어할 수 있다.
모바일 어플리케이션 프로세서(910)는 모바일 DRAM(915)을 작업용 메모리로서 활용한다. 메모리 장치(921)는 베이스밴드 프로세서(820)의 작업용 및 프로그램 메모리로서 활용된다.
도 18의 경우에 모바일 디램(915)은 도 2의 반도체 메모리 장치(200)로 구현될 수 있다. 어플리케이션 프로세서(910)의 내부에 구현된 메모리 컨트롤러(MCT: 811)는 모바일 DRAM(915)에 대한 액세스 동작을 제어한다. 어플리케이션 프로세서(910)의 내부에 구현된 디스플레이 드라이버(913)는 디스플레이(950)의 동작을 제어한다.
베이스밴드 프로세서(920)는 무선 송수신기(930)와 어플리케이션 프로세서(910) 사이에서 주고받는 데이터를 인터페이싱(interfacing)할 수 있다. 메모리 장치(921)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다.
안테나(ANT)를 통하여 수신된 무선 데이터는 무선 송수신기(930)를 통하여 베이스밴드 프로세서(920)로 전송되고, 베이스밴드 프로세서(820)로부터 출력된 데이터는 무선 송수신기(930)에 의해 무선 데이터로 변환된다. 변환된 무선 데이터는 안테나(ANT)를 통하여 출력된다.
이미지 신호 프로세서(941)는 카메라(또는 이미지 센서; 940)로부터 출력된 신호를 처리하고, 처리된 데이터를 어플리케이션 프로세서(910)로 전송할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에서는 반도체 메모리 장치가 ECC 엔진을 구비하고, 상기 ECC 엔진은 메모리 셀 어레이의 일부 영역에 저장된 하나의 코드워드에 제1 에러 비트가 발생한 경우, 제1 에러 비트와 관련된 제1 신드롬을 에러 정보 레지스터에 저장한다. 상기 하나의 코드워드를 재독출한 경우, 상기 하나의 코드워드가 상기 제1 에러 비트와는 다른 제2 에러 비트를 포함하는 경우, 상기 저장된 제1 신드롬을 이용하여 상기 제2 에러 비트와 관련된 제2 신드롬을 복원하고, 복원된 제2 신드롬을 이용하여 제2 에러 비트를 정정할 수 있다. 따라서 상기 ECC 엔진이 단일 비트의 에러 정정 능력을 가지는 경우에도, ECC 디코딩 수행시의 오버헤드를 증가시키지 않으면서 제1 에러 비트와 제2 에러 비트를 순차적으로 정정하여 성능을 높일 수 있다.
본 발명은 ECC 엔진을 채용하는 반도체 메모리 장치를 사용하는 다양한 시스템에 적용될 수 있다. 즉 본 발명은 스마트 폰, 내비게이션 시스템, 노트북 컴퓨터, 데스크 탑 컴퓨터, 게임 콘솔 등과 같은 반도체 메모리 장치를 동작 메모리로 사용하는 다양한 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 동적 메모리 셀들을 구비하는 메모리 셀 어레이;
    에러 정정 코드(error correction code; 이하 'ECC') 엔진;
    상기 메모리 셀 어레이와 상기 ECC 엔진 사이에 연결되는 입출력 게이팅 회로;
    상기 메모리 셀 어레이의 제1 페이지로부터 독출된 제1 코드워드에 포함된 제1 에러 비트와 관련된 에러 어드레스와, 상기 제1 에러 비트와 관련된 제1 신드롬을 저장하는 에러 정보 레지스터; 및
    외부의 메모리 컨트롤러로부터의 어드레스 및 커맨드에 응답하여 상기 ECC 엔진, 상기 입출력 게이팅 회로 및 상기 에러 정보 레지스터를 제어하는 제어 로직 회로를 포함하고,
    상기 제어 로직 회로는 재독출된 상기 제1 코드워드가 상기 제1 에러 비트와는 다른 제2 에러 비트를 포함하는 경우, 상기 에러 정보 레지스터에 저장된 상기 제1 신드롬을 이용하여 상기 제2 에러 비트와 관련된 제2 신드롬을 복원하고, 상기 제1 에러 비트와 상기 제2 에러 비트를 순차적으로 정정하도록 상기 ECC 엔진을 제어하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 ECC 엔진은 상기 제1 신드롬과 상기 복원된 제2 신드롬에 기초하여 상기 제1 에러 비트와 상기 제2 에러 비트를 순차적으로 정정하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 ECC 엔진은 상기 제어 로직 회로의 제어에 따라, 상기 제1 신드롬과 제3 신드롬에 대하여 배타적 오어 연산을 수행하여 상기 제2 신드롬을 복원하고,
    상기 제3 신드롬은 상기 제1 에러 비트와 상기 제2 에러 비트로 인하여 오정정된 제3 에러 비트와 관련되는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 ECC 엔진은 단일-비트 에러 정정 능력을 가지는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 에러 정보 레지스터는 상기 제1 코드워드와 관련된 로우 어드레스 및 칼럼 어드레스를 더 저장하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 페이지에 새로운 기입 데이터가 저장되는 경우, 상기 제어 로직 회로는 상기 에러 정보 레지스터에서 상기 제1 에러 비트와 관련된 상기 에러 어드레스와 상기 제1 신드롬이 저장된 행을 리셋시키는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 에러 정보 레지스터는
    상기 제1 코드워드와 관련된 로우 어드레스, 칼럼 어드레스 및 상기 제1 신드롬을 저장하는 에러 정보 테이블;
    상기 어드레스에 응답하여 상기 에러 정보 테이블에 테이블 포인팅 신호를 제공하는 테이블 포인터; 및
    상기 제어 로직 회로로부터의 제어 신호에 응답하여 상기 에러 정보 테이블의 저장된 내용을 리셋시키는 리셋기(resetter)를 포함하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 ECC 엔진은
    상기 메모리 컨트롤러로부터의 메인 데이터에 ECC 인코딩을 수행하여 상기 제1 페이지에 저장될 패리티 데이터를 생성하는 ECC 인코더; 및
    상기 제1 페이지로부터 독출된 상기 제1 코드워드의 상기 메인 데이터에 대하여 상기 패리티 데이터를 이용하여 ECC 디코딩을 수행하여 상기 제1 신드롬을 생성하고, 상기 제1 신드롬을 이용하여 상기 제2 에러 비트와 관련된 제2 신드롬을 복원하는 ECC 디코더를 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 ECC 디코더는
    상기 독출된 제1 코드워드를 이용하여 신드롬을 생성하는 신드롬 생성 회로;
    상기 신드롬 또는 복원된 신드롬에 기초하여 상기 제1 에러 비트 또는 상기 제2 에러 비트의 위치를 나타내는 에러 위치 신호를 생성하는 에러 로케이터(error locator);
    상기 에러 위치 신호에 기초하여 상기 제1 에러 비트 또는 상기 제2 에러 비트를 정정하여 정정된 메인 데이터를 출력하는 데이터 정정기;
    선택 신호에 응답하여 상기 제1 신드롬 또는 접지 전압을 출력하는 선택 회로; 및
    상기 신드롬과 상기 선택 회로의 출력에 대하여 배타적 오어 연산을 수행하여 상기 신드롬 또는 상기 복원된 신드롬을 상기 에러 로케이터에 제공하는 배타적 오어 게이트를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 에러 로케이터는 상기 신드롬에 상기 제1 에러 비트가 포함되는 경우 에러 발생 신호를 상기 제어 로직 회로에 제공하고,
    상기 제어 로직 회로는 상기 제1 에러 비트와 관련된 상기 제1 코드워드의 로우 어드레스와 칼럼 어드레스를 상기 에러 어드레스로서 상기 에러 정보 레지스터에 저장하는 반도체 메모리 장치.
  11. 제9항에 있어서,
    상기 데이터 정정기는 상기 신드롬에 상기 제1 에러 비트가 포함되는 경우 상기 신드롬을 상기 제1 신드롬으로서 상기 에러 정보 레지스터에 저장하는 반도체 메모리 장치.
  12. 제9항에 있어서, 상기 신드롬 생성 회로는
    상기 독출된 제1 코드워드의 상기 메인 데이터를 기초로 체크 비트들을 생성하는 체크 비트 생성기; 및
    상기 독출된 제1 코드워드의 상기 패리티 데이터와 상기 체크 비트들의 상응하는 비트들을 비교하여 상기 신드롬을 생성하는 신드롬 생성기를 포함하는 반도체 메모리 장치.
  13. 제1항에 있어서,
    상기 제어 로직 회로는 상기 에러 어드레스와 상기 제1 신드롬을 상기 메모리 셀 어레이의 일부에 저장하는 반도체 메모리 장치.
  14. 제1항에 있어서, 상기 반도체 메모리 장치는
    적어도 하나의 버퍼 다이를 구비하는 제1 그룹 다이; 및
    상기 제1 그룹 다이의 상부에 적층되고 복수의 관통 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들을 구비하는 제2 그룹 다이를 포함하며,
    상기 복수의 다이들 중 적어도 하나는 상기 메모리 셀 어레이와 상기 ECC 엔진을 포함하고, 상기 ECC 엔진은 상기 제1 그룹 다이로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하고,
    상기 버퍼 다이는 상기 복수의 관통 라인들을 통해 수신되는 상기 전송 데이터에 전송 에러가 발생된 경우에 상기 전송 패리티 비트들을 이용하여 상기 전송 에러를 정정하는 비아 ECC 엔진을 포함하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 반도체 메모리 장치는 고대역폭(high bandwidth memory; HBM 메모리인 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 ECC 엔진은 상기 전송 데이터가 전송되기 이전에 상기 메모리 다이들로부터 출력되는 데이터에 대한 에러 정정을 수행하는 반도체 메모리 장치.
  17. 적어도 하나의 반도체 메모리 장치; 및
    상기 적어도 하나의 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 적어도 하나의 반도체 메모리 장치는
    복수의 동적 메모리 셀들을 구비하는 메모리 셀 어레이;
    에러 정정 코드(error correction code; 이하 'ECC') 엔진;
    상기 메모리 셀 어레이와 상기 ECC 엔진 사이에 연결되는 입출력 게이팅 회로;
    상기 메모리 셀 어레이의 제1 페이지로부터 독출된 제1 코드워드에 포함된 제1 에러 비트와 관련된 에러 어드레스와 상기 제1 에러 비트와 관련된 제1 신드롬을 저장하는 에러 정보 레지스터; 및
    상기 메모리 컨트롤러로부터의 어드레스 및 커맨드에 응답하여 상기 ECC 엔진, 상기 입출력 게이팅 회로 및 상기 에러 정보 레지스터를 제어하는 제어 로직 회로를 포함하고,
    상기 제어 로직 회로는 상기 제1 코드워드에 상기 제1 에러 비트와는 다른 제2 에러 비트가 포함되는 경우, 상기 에러 정보 레지스터에 저장된 상기 제1 신드롬을 이용하여 상기 제2 에러 비트와 관련된 제2 신드롬을 복원하고 상기 제1 에러 비트와 상기 제2 에러 비트를 순차적으로 정정하도록 상기 ECC 엔진을 제어하는 메모리 시스템.
  18. 제17항에 있어서,
    상기 ECC 엔진은, 상기 제1 신드롬과 상기 복원된 제2 신드롬에 기초하여 상기 제1 에러 비트와 상기 제2 에러 비트를 순차적으로 정정하는 메모리 시스템.
  19. 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법으로서,
    액세스 어드레스에 상응하는, 상기 메모리 셀 어레이의 영역으로부터 독출된 제1 코드워드에 대하여, 에러 정정 코드(error correction code; 이하 'ECC') 엔진에서 ECC 디코딩을 수행하는 단계;
    상기 제1 코드워드에서 제1 에러 비트가 검출된 경우, 상기 제1 에러 비트와 관련된 에러 어드레스와 제1 신드롬을 에러 정보 레지스터에 저장하는 단계;
    상기 영역으로부터 재독출된 상기 제1 코드워드가 상기 제1 에러 비트와는 다른 제2 에러 비트를 포함하는 경우, 상기 ECC 엔진에서, 상기 에러 정보 레지스터에 저장된 상기 제1 신드롬을 이용하여 상기 제2 에러 비트와 관련된 제2 신드롬을 복원하는 단계; 및
    상기 ECC 엔진에서, 상기 제1 신드롬과 상기 제2 신드롬을 이용하여 상기 제1 에러 비트와 상기 제2 에러 비트를 정정하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 메모리 셀 어레이는 복수의 동적 메모리 셀들을 포함하고,
    상기 ECC 엔진은 상기 제1 코드워드에서 발생된 상기 제1 에러 비트와 상기 제2 에러 비트를 시간의 경과에 따라 분리하고 상기 제1 에러 비트와 상기 제2 에러 비트를 순차적으로 정정하는 반도체 메모리 장치의 동작 방법.
KR1020180009188A 2018-01-25 2018-01-25 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법 KR102453437B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020180009188A KR102453437B1 (ko) 2018-01-25 2018-01-25 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
US16/177,497 US10698763B2 (en) 2018-01-25 2018-11-01 Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices
TW107139412A TWI769336B (zh) 2018-01-25 2018-11-07 半導體記憶體裝置、記憶體系統以及操作半導體記憶體裝置的方法
CN201811606585.6A CN110085277B (zh) 2018-01-25 2018-12-27 存储器装置、存储器系统和操作存储器装置的方法
SG10201900023RA SG10201900023RA (en) 2018-01-25 2019-01-02 Semiconductor Memory Devices, Memory Systems And Methods Of Operating Semiconductor Memory Devices
US16/894,354 US11385960B2 (en) 2018-01-25 2020-06-05 Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180009188A KR102453437B1 (ko) 2018-01-25 2018-01-25 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법

Publications (2)

Publication Number Publication Date
KR20190090472A KR20190090472A (ko) 2019-08-02
KR102453437B1 true KR102453437B1 (ko) 2022-10-12

Family

ID=67300316

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180009188A KR102453437B1 (ko) 2018-01-25 2018-01-25 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법

Country Status (5)

Country Link
US (2) US10698763B2 (ko)
KR (1) KR102453437B1 (ko)
CN (1) CN110085277B (ko)
SG (1) SG10201900023RA (ko)
TW (1) TWI769336B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102350644B1 (ko) * 2018-01-26 2022-01-14 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
US11016843B2 (en) * 2018-12-06 2021-05-25 Micron Technology, Inc. Direct-input redundancy scheme with adaptive syndrome decoder
US10956262B2 (en) * 2019-03-14 2021-03-23 Micron Technology, Inc. Deferred error code correction with improved effective data bandwidth performance
US11042436B2 (en) 2019-08-29 2021-06-22 Micron Technology, Inc. Semiconductor device with modified access and associated methods and systems
US11200118B2 (en) 2019-08-29 2021-12-14 Micron Technology, Inc. Semiconductor device with modified command and associated methods and systems
US10963336B2 (en) * 2019-08-29 2021-03-30 Micron Technology, Inc. Semiconductor device with user defined operations and associated methods and systems
FR3100346B1 (fr) 2019-09-04 2022-07-15 St Microelectronics Rousset Détection d'erreurs
FR3100347B1 (fr) 2019-09-04 2022-07-22 St Microelectronics Rousset Détection d'erreurs
US11050442B2 (en) * 2019-09-17 2021-06-29 SK Hynix Inc. Reducing the latency of a syndrome-based quasi-cyclic decoder
KR20210034999A (ko) * 2019-09-23 2021-03-31 에스케이하이닉스 주식회사 Aim 장치 및 aim 장치에서의 곱셈-누산 연산 방법
KR20210038753A (ko) * 2019-09-30 2021-04-08 에스케이하이닉스 주식회사 데이터 저장 장치 및 그 동작 방법
KR20210089016A (ko) * 2020-01-07 2021-07-15 삼성전자주식회사 메모리 컨트롤러 및 메모리 시스템
KR20210088917A (ko) * 2020-01-07 2021-07-15 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
JP7018089B2 (ja) * 2020-04-02 2022-02-09 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
KR20210132784A (ko) 2020-04-27 2021-11-05 삼성전자주식회사 메모리 장치 및 메모리 장치로부터 데이터를 읽는 방법
CN112349343A (zh) * 2020-11-06 2021-02-09 海光信息技术股份有限公司 电路结构、芯片以及电子设备
WO2022185091A1 (en) * 2021-03-02 2022-09-09 Micron Technology, Inc. Methods and systems for reducing ecc power consumption
CN116343891A (zh) * 2021-12-23 2023-06-27 长鑫存储技术有限公司 存储块以及存储器
KR102619353B1 (ko) * 2022-11-07 2023-12-29 넷솔 주식회사 고신뢰성을 얻기 위한 메모리의 동작 방법 및 이를 구현하기 위한 메모리

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3755779A (en) 1971-12-14 1973-08-28 Ibm Error correction system for single-error correction, related-double-error correction and unrelated-double-error detection
US4058851A (en) * 1976-10-18 1977-11-15 Sperry Rand Corporation Conditional bypass of error correction for dual memory access time selection
US4139148A (en) 1977-08-25 1979-02-13 Sperry Rand Corporation Double bit error correction using single bit error correction, double bit error detection logic and syndrome bit memory
US4245303A (en) * 1978-10-25 1981-01-13 Digital Equipment Corporation Memory for data processing system with command and data buffering
US4319357A (en) 1979-12-14 1982-03-09 International Business Machines Corp. Double error correction using single error correcting code
US4319356A (en) * 1979-12-19 1982-03-09 Ncr Corporation Self-correcting memory system
US4597084A (en) * 1981-10-01 1986-06-24 Stratus Computer, Inc. Computer memory apparatus
JPH05197580A (ja) 1992-01-21 1993-08-06 Nec Ibaraki Ltd ２ビット誤り訂正回路
US5502732A (en) * 1993-09-20 1996-03-26 International Business Machines Corporation Method for testing ECC logic
JPH1145595A (ja) 1997-07-24 1999-02-16 Nec Corp 多値セル用誤り訂正回路
JP2000348497A (ja) * 1999-06-08 2000-12-15 Toshiba Corp 半導体記憶装置
JP2002056671A (ja) 2000-08-14 2002-02-22 Hitachi Ltd ダイナミック型ｒａｍのデータ保持方法と半導体集積回路装置
US7117420B1 (en) * 2001-05-17 2006-10-03 Lsi Logic Corporation Construction of an optimized SEC-DED code and logic for soft errors in semiconductor memories
JP2005310313A (ja) * 2004-04-23 2005-11-04 Toshiba Corp 半導体記憶装置
US7437597B1 (en) * 2005-05-18 2008-10-14 Azul Systems, Inc. Write-back cache with different ECC codings for clean and dirty lines with refetching of uncorrectable clean lines
US7523381B2 (en) * 2005-09-01 2009-04-21 Micron Technology, Inc. Non-volatile memory with error detection
US7900100B2 (en) * 2007-02-21 2011-03-01 International Business Machines Corporation Uncorrectable error detection utilizing complementary test patterns
TWI397080B (zh) * 2009-03-12 2013-05-21 Realtek Semiconductor Corp 記憶體裝置及其相關測試方法
CN102034552A (zh) * 2009-09-25 2011-04-27 威刚科技（苏州）有限公司 存储装置与其资料处理方法
US9268632B2 (en) 2010-09-24 2016-02-23 Rambus Inc. Memory device with ECC history table
US8984367B2 (en) * 2011-02-25 2015-03-17 Altera Corporation Error detection and correction circuitry
US9362953B2 (en) 2013-08-02 2016-06-07 Infineon Technologies Ag Efficient error correction of multi-bit errors
US9690640B2 (en) * 2013-09-26 2017-06-27 Intel Corporation Recovery from multiple data errors
US9529665B2 (en) 2014-03-26 2016-12-27 Intel Corporation Double consecutive error correction
KR101999288B1 (ko) 2014-07-15 2019-07-11 에스케이하이닉스 주식회사 메모리 데이터의 에러 보정 장치 및 방법
KR102189780B1 (ko) * 2014-08-11 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102210327B1 (ko) * 2014-08-21 2021-02-01 삼성전자주식회사 에러 알림 기능이 있는 메모리 장치
KR102178137B1 (ko) 2014-08-26 2020-11-12 삼성전자주식회사 반도체 메모리 장치, 이의 에러 정정 방법 및 이를 포함하는 메모리 시스템
TWI521531B (zh) * 2015-02-25 2016-02-11 群聯電子股份有限公司 資料讀取方法、記憶體控制電路單元與記憶體儲存裝置
TWI573146B (zh) * 2015-05-28 2017-03-01 旺宏電子股份有限公司 記憶體裝置與其操作方法
KR102296738B1 (ko) * 2015-06-01 2021-09-01 삼성전자 주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 에러 정정 방법
KR102290020B1 (ko) * 2015-06-05 2021-08-19 삼성전자주식회사 스택드 칩 구조에서 소프트 데이터 페일 분석 및 구제 기능을 제공하는 반도체 메모리 장치
KR102324769B1 (ko) * 2015-06-29 2021-11-10 삼성전자주식회사 반도체 메모리 장치의 에러 정정 회로, 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US9800271B2 (en) 2015-09-14 2017-10-24 Qualcomm Incorporated Error correction and decoding
KR20170045803A (ko) * 2015-10-20 2017-04-28 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US10097207B2 (en) 2016-03-10 2018-10-09 Toshiba Memory Corporation ECC circuit, storage device and memory system
KR20170121798A (ko) * 2016-04-26 2017-11-03 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법

Also Published As

Publication number Publication date
SG10201900023RA (en) 2019-08-27
CN110085277A (zh) 2019-08-02
US20200301776A1 (en) 2020-09-24
TWI769336B (zh) 2022-07-01
KR20190090472A (ko) 2019-08-02
CN110085277B (zh) 2023-07-28
US10698763B2 (en) 2020-06-30
TW201933099A (zh) 2019-08-16
US11385960B2 (en) 2022-07-12
US20190229753A1 (en) 2019-07-25

Similar Documents

Publication Publication Date Title
KR102453437B1 (ko) 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
CN110120243B (zh) 半导体存储器装置、操作其的方法以及存储器系统
KR102432551B1 (ko) 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
CN109785894B (zh) 半导体存储器装置、存储器系统和操作方法
US11681579B2 (en) Semiconductor memory devices and memory systems including the same
KR102388803B1 (ko) 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
US10846171B2 (en) Error correction code decoders, semiconductor memory devices and memory systems
KR20190052754A (ko) 적응적 온-다이 에러 체크 및 정정을 위한 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US11436079B2 (en) Semiconductor memory devices having enhanced error correction circuits therein
KR20200074467A (ko) 에러 정정 코드 회로, 반도체 메모리 장치 및 메모리 시스템
KR102589913B1 (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US11860734B2 (en) Semiconductor memory devices and memory systems
KR20220139199A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR20220050315A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
CN110377453B (en) Semiconductor memory device and memory system including the same
KR20240012254A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
CN117437966A (zh) 半导体存储器装置和包括半导体存储器装置的存储器系统

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant