TWI573146B

TWI573146B - 記憶體裝置與其操作方法

Info

Publication number: TWI573146B
Application number: TW104117258A
Authority: TW
Inventors: 何信義; 龍翔瀾; 簡維志; 陳土順; 陳嘉榮
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-05-28
Filing date: 2015-05-28
Publication date: 2017-03-01
Also published as: TW201642272A

Description

記憶體裝置與其操作方法

本發明是有關於一種記憶體裝置與其操作方法，且特別是有關於一種具有錯誤校正碼的記憶體裝置與其操作方法。

近年來，相變化記憶體(Phase-change memory)因具有低電壓、低耗能且製程整合度高...等優點，已成為最具有發展潛力的非揮發性記憶體技術。一般而言，為了確保相變化記憶體中之資料的正確性，現有的記憶體裝置都會因應相變化記憶體中的每一筆資料，來儲存相對應的一筆錯誤校正碼(Error Correction Code，簡稱ECC)。因此，在現有的記憶體裝置中，相變化記憶體中的每一筆資料都對應一筆錯誤校正碼，進而導致現有的記憶體裝置必須耗費龐大的記憶體空間來儲存錯誤校正碼，從而限縮記憶體裝置在微型化上的發展。

本發明提供一種記憶體裝置與其操作方法，依據第一記憶體陣列中之原始資料的驗證結果，來決定是否將相應於原始資料的錯誤校正碼寫入至第二記憶體陣列，進而可有效地縮減用以儲存錯誤校正碼的記憶體空間。

本發明的記憶體裝置的操作方法，包括下列步驟。執行程式化操作以將原始資料寫入至記憶體裝置中的第一記憶體陣列。驗證第一記憶體陣列中的原始資料，並依據驗證結果而決定是否產生寫入訊號。依據原始資料產生錯誤校正碼，並將錯誤校正碼與寫入位址暫存在記憶體裝置中的緩衝電路。以及，當寫入訊號被產生時，將緩衝電路中的錯誤校正碼與寫入位址寫入至記憶體裝置中的第二記憶體陣列。

另一方面，本發明的記憶體裝置包括第一記憶體陣列、緩衝電路與第二記憶體陣列。記憶體裝置執行程式化操作，以將原始資料寫入至第一記憶體陣列，且記憶體裝置驗證第一記憶體陣列中的原始資料，並依據驗證結果而決定是否產生寫入訊號。此外，記憶體裝置依據原始資料產生錯誤校正碼，並將錯誤校正碼與寫入位址暫存在緩衝電路中。再者，當寫入訊號被產生時，記憶體裝置將緩衝電路中的錯誤校正碼與寫入位址寫入至第二記憶體陣列。

另一方面，本發明的記憶體裝置包括第一記憶體陣列與第二記憶體陣列。該記憶體裝置執行第一程式化操作與第二程式化操作，以將第一原始資料與第二原始資料寫入至第一記憶體陣列。記憶體裝置驗證第一記憶體陣列中的第一原始資料與第二原始資料，並依據驗證結果而決定是否產生第一寫入訊號與第二寫入訊號。記憶體裝置依據第一原始資料與第二原始資料產生第一錯誤校正碼與第二錯誤校正碼，且第一錯誤校正碼的位元數不同於第二錯誤校正碼的位元數。當第一寫入訊號與第二寫入訊號被產生時，記憶體裝置將第一錯誤校正碼與第二錯誤校正碼寫入至第二記憶體陣列。

基於上述，本發明依據第一記憶體陣列中之原始資料的驗證結果，來決定是否將相應於原始資料的錯誤校正碼寫入至第二記憶體陣列。藉此，將可有效地縮減用以儲存錯誤校正碼的記憶體空間，從而有助於記憶體裝置在微型化上的發展。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1為依據本發明一實施例之記憶體裝置的示意圖。參照圖1，記憶體裝置100包括記憶體陣列111與112、緩衝電路121與122、編碼電路130以及錯誤校正電路140。其中，記憶體陣列111可用以儲存原始資料，且記憶體陣列112可用以儲存相應於原始資料的錯誤校正碼(Error Correction Code，簡稱ECC)。值得注意的是，記憶體裝置100是依據原始資料之程式化操作的驗證結果，來決定是否將相應於原始資料的錯誤校正碼寫入至記憶體陣列112。藉此，記憶體裝置100將無須耗費龐大的記憶體空間來儲存錯誤校正碼，進而有助於縮減用以儲存錯誤校正碼之記憶體陣列112的尺寸，並有助於記憶體裝置100的微型化。

圖2為依據本發明一實施例之記憶體裝置的操作方法流程圖，且以下將參照圖1與圖2來說明記憶體裝置100之程式化程序的細部操作。如圖1所示，外部電路200(例如，中央處理器或是其它訊號處理電路)可依據寫入位址ADD1選取記憶體陣列111中的記憶區塊，並將原始資料DA1儲存至所述的記憶區塊中。

具體而言，如步驟S210所示，記憶體裝置100會執行一程式化操作，以將一原始資料DA1寫入至記憶體陣列111(亦即，第一記憶體陣列)。其中，記憶體裝置100可先將原始資料DA1暫存至緩衝電路121中，之後再將暫存在緩衝電路121中的原始資料DA1寫入至記憶體陣列111中。此外，記憶體陣列111可例如是一相變化記憶體陣列(phase-change memory array)。亦即，在一實施例中，記憶體陣列111包括多個相變化記憶胞(phase-change memory cell)，且每一相變化記憶胞包括一場效電晶體(或是其它存取裝置，例如二極體或是雙載子接面電晶體)以及一相變化記憶元件。

舉例來說，圖3為依據本發明一實施例之相變化記憶胞的示意圖。如圖3所示，相變化記憶胞包括場效電晶體310與相變化記憶元件320。其中，相變化記憶元件320的第一端電性連接位元線BL，相變化記憶元件320的第二端透過場效電晶體310電性連接至接地端GND，且場效電晶體310的控制端電性連接字元線WL。此外，相變化記憶元件320的儲存狀態包括低電阻狀態(例如，邏輯0)與高電阻狀態(例如，邏輯1)。在程式化操作中，記憶體裝置100可依據寫入位址ADD1選取到相變化記憶元件320，並可依據原始資料DA1中的一資料位元提供相應的電壓至位元線BL與字元線WL。例如，當資料位元為邏輯1時，記憶體裝置100可利用字元線WL上的電壓導通(turn on)場效電晶體310，並可透過位元線BL提供一重置(reset)電壓至相變化記憶元件320。藉此，相變化記憶元件320將可從低電阻狀態轉變為高電阻狀態。

再者，如步驟S220所示，記憶體裝置100會對寫入至記憶體陣列111中的原始資料DA1進行驗證，並會依據驗證結果而決定是否產生一寫入訊號S1。就步驟S220的細部流程而言，記憶體裝置100會執行一驗證操作，以判別原始資料DA1的程式化操作是否失敗。此外，當判別結果為程式化操作失敗時，記憶體裝置100會重複執行程式化操作與驗證操作，直到原始資料DA1的程式化操作成功為止。此外，當重複執行原始資料DA1之程式化操作的次數大於或是等於1時，記憶體裝置100將產生寫入訊號S1。換言之，在原始資料DA1的程式化程序中，倘若原始資料DA1的程式化操作有出現過失敗的情況，則記憶體裝置100就會產生寫入訊號S1。

另一方面，如步驟S230所示，記憶體裝置100會依據原始資料DA1產生錯誤校正碼，並將錯誤校正碼與寫入位址ADD1暫存在緩衝電路122。其中，記憶體裝置100可在執行步驟S210或是步驟S220的過程中同時執行步驟S230，或是記憶體裝置100也可在執行步驟S210或是步驟S220之前執行步驟S230。再者，如步驟S240所示，當寫入訊號S1被產生時，記憶體裝置100會將緩衝電路122中的錯誤校正碼與寫入位址ADD1寫入至記憶體陣列112(亦即，第二記憶體陣列)。

換言之，記憶體裝置100會先透過緩衝電路122暫存相應於原始資料DA1的錯誤校正碼與寫入位址ADD1。此外，當原始資料DA1的程式化操作有出現過失敗的情況時，記憶體裝置100會將相應於原始資料DA1的錯誤校正碼與寫入位址ADD1寫入至記憶體陣列112。相對地，當原始資料DA1的程式化操作並未出現失敗的情況時，亦即當寫入訊號S1不被產生時，記憶體裝置100則不會將相應於原始資料DA1的錯誤校正碼與寫入位址ADD1寫入至記憶體陣列112。

記憶體裝置100可重複執行步驟S210~S240，以將另一原始資料寫入至記憶體陣列111，並選擇性地將所述另一原始資料的錯誤校正碼寫入至記憶體陣列112。藉此，記憶體裝置100將可透過記憶體陣列111來儲存多筆原始資料，並可透過記憶體陣列112來儲存部分原始資料所對應的錯誤校正碼。此外，儲存在記憶體陣列112之錯誤校正碼的位元數可以是部分不同或完全不相同。

舉例來說，記憶體裝置100可重複執行步驟S210，以透過另一程式化操作將原始資料DA2寫入至記憶體陣列111。再者，記憶體裝置100可重複執行步驟S220，以對寫入至記憶體陣列111中的原始資料DA2進行驗證，並依據驗證結果而決定是否產生一寫入訊號S2。例如，記憶體裝置100可執行另一驗證操作，以判別原始資料DA2的程式化操作是否失敗。當原始資料DA2的程式化操作失敗時，記憶體裝置100會重複執行原始資料DA2的程式化操作與驗證操作，直到原始資料DA2的程式化操作成功為止。此外，當重複執行原始資料DA2之程式化操作的次數大於或是等於1時，記憶體裝置100將產生寫入訊號S2。

再者，記憶體裝置100可重複執行步驟S230，以依據原始資料DA2產生對應的錯誤校正碼，並將原始資料DA2所對應的錯誤校正碼與寫入位址ADD2暫存在緩衝電路122。此外，記憶體裝置100可重複執行步驟S240，以在寫入訊號S2被產生時，將原始資料DA2所對應的錯誤校正碼與寫入位址ADD2寫入至記憶體陣列112。其中，原始資料DA2所對應之錯誤校正碼的位元數可不同於原始資料DA1所對應之錯誤校正碼的位元數。

值得注意的是，相變化記憶體陣列不具有讀取擾動(read disturb)的效應，因此相變化記憶體產生錯誤位元的起因主要是取決於相變化記憶體的程式化操作。因此，記憶體裝置100利用每一筆原始資料之程式化操作的驗證結果，來決定是否將相應於原始資料的錯誤校正碼寫入至記憶體陣列112。如此一來，記憶體裝置100將無須針對每一筆原始資料都儲存相對應的一筆錯誤校正碼。亦即，記憶體裝置100僅需針對記憶體陣列111中的部分原始資料都儲存相對應的錯誤校正碼。藉此，將可利用錯誤校正碼來確保原始資料的正確性，並可有效地縮減用來儲存錯誤校正碼的記憶體空間。

值得一提的是，當寫入訊號S1被產生時，錯誤校正碼與寫入位址ADD1會被寫入至記憶體陣列112(亦即，第二記憶體陣列)，且寫入位址ADD1會被設定為相應於錯誤校正碼的預設位址。換言之，記憶體陣列112可儲存多個錯誤校正碼與多個預設位址，且每一個錯誤校正碼具有相對應的一個預設位址。亦即，記憶體裝置100具有可定址(addressable)的錯誤校正碼。因此，當外部電路200傳送一讀取位址時，記憶體裝置100可依據讀取位址來查詢記憶體陣列112中的多個預設位址。此外，當從記憶體陣列112中搜尋到相應的預設位址時，記憶體裝置100將可利用記憶體陣列112中的錯誤校正碼來校正讀取資料，並據以輸出校正後的讀取資料。相對地，當沒有搜尋到相應的預設位址時，記憶體裝置100則可直接輸出讀取資料。

舉例來說，圖4為依據本發明另一實施例之記憶體裝置的操作方法流程圖，且以下將參照圖1與圖4來說明記憶體裝置100之讀取程序的細部操作。在操作上，記憶體裝置100可接收一讀取位址，且所述讀取位址可相同於寫入位址ADD1。據此，如步驟S410所示，記憶體裝置100將可依據讀取位址讀取儲存在記憶體陣列111中的原始資料DA1，以取得一讀取資料。此外，如步驟S420所示，記憶體裝置100可依據讀取位址而決定是否校正讀取資料。

舉例來說，就步驟S420的細部步驟而言，如步驟S421所示，記憶體裝置100會將讀取位址與記憶體陣列112(亦即，第二記憶體陣列)中的多個預設位址逐一進行比對，以判別原始資料DA1的寫入位址是否被儲存在記憶體陣列112中。此外，當讀取位址與所述多個預設位址之其一相同時，則代表原始資料DA1的寫入位址被儲存在記憶體陣列112中。此時，如步驟S422所示，記憶體裝置100將可從記憶體陣列112中讀取出原始資料DA1的錯誤校正碼，並利用所讀取到的錯誤校正碼來校正讀取資料。另一方面，當讀取位址不同於所述多個預設位址時，則代表原始資料DA1的錯誤校正碼並未寫入至記憶體陣列112。因此，此時的記憶體裝置100會直接輸出讀取資料。

記憶體裝置100也可重複執行步驟S410~S420。舉例來說，記憶體裝置100可重複執行步驟S410，以依據另一讀取位址讀取儲存在記憶體陣列111中的原始資料DA2，進而取得另一讀取資料。再者，記憶體裝置100可重複執行步驟S420，以依據所述另一讀取位址而決定是否校正所述另一讀取資料。

值得注意的是，記憶體裝置100可利用記憶體陣列112中的兩記憶區塊來分別儲存錯誤校正碼與錯誤校正碼的補數，以確保從記憶體陣列112中所讀取出之資料的正確性。

舉例來說，圖5為依據本發明一實施例之記憶體陣列的示意圖。如圖5所示，記憶體陣列112包括記憶區塊510、記憶區塊520與感測電路530。其中，記憶區塊510用以儲存錯誤校正碼，且記憶區塊520用以儲存錯誤校正碼的補數。例如，在一實施例中，錯誤校正碼包括多個校正位元。此外，以所述多個校正位元中的一個校正位元C1為例來看，記憶區塊510中的記憶胞511用以儲存校正位元C1，且記憶區塊520中的記憶胞521用以儲存校正位元C1的補數C1B。再者，記憶胞511電性連接位元線BL51，且記憶胞521電性連接位元線BL52。

感測電路530包括多個比較器，例如比較器531。此外，所述多個比較器可透過行解碼器(未繪示出)分別電性連接到記憶區塊510中的多個位元線與記憶區塊520中的多個位元線。例如，當記憶體裝置100要讀取記憶胞511中的資料時，比較器531的兩輸入端將分別電性連接到位元線BL51與位元線BL52，以接收來自位元線BL51的感測電壓V51與來自位元線BL52的感測電壓V52。

在一實施例中，記憶體陣列112也可例如是一相變化記憶體陣列。因此，當記憶胞511所儲存的校正位元C1為邏輯0(例如，低電阻狀態)時，來自位元線BL51上的感測電壓V51將相對應地變小。此外，由於記憶胞521是用以儲存校正位元C1的補數C1B，因此來自位元線BL52上的感測電壓V52將相對應地變大。據此，比較器531將可響應於感測電壓V51與V52產生具有低準位的輸出訊號，亦即比較器531所產生的輸出位元Dout將為邏輯0。

相對地，當記憶胞511所儲存的校正位元C1為邏輯1(例如，高電阻狀態)時，來自位元線BL51上的感測電壓V51將相對應地變大。此外，由於記憶胞521是用以儲存校正位元C1的補數C1B，因此來自位元線BL52上的感測電壓V52將相對應地變小。據此，比較器531將可響應於感測電壓V51與V52產生具有高準位的輸出訊號，亦即比較器531所產生的輸出位元Dout將為邏輯1。

換言之，感測電路530不是以一固定的參考電壓來比對錯誤校正碼的感測電壓，進而可確保從記憶體陣列112中所讀取出之資料的正確性。

此外，參照圖5實施例來看，本案之利用第二記憶體陣列中的錯誤校正碼來校正讀取資料的步驟包括：透過多個第一位元線(例如，位元線BL51為所述多個第一位元線之其一)電性連接至用以儲存錯誤校正碼的第一記憶區塊(例如，記憶區塊510)，並透過多個第二位元線(例如，位元線BL52為所述多個第二位元線之其一)電性連接至用以儲存錯誤校正碼之補數的第二記憶區塊(例如，記憶區塊520)；依據來自所述多個第一位元線的多個第一感測電壓(例如，感測電壓V51為所述多個第一感測電壓之其一)與來自所述多個第二位元線的多個第二感測電壓(例如，感測電壓V52為所述多個第二感測電壓之其一)來產生多個輸出位元(例如，輸出位元Dout為所述多個輸出位元之其一)；以及，利用所述多個輸出位元來校正讀取資料。

綜上所述，本發明透過程式化操作將原始資料寫入至記憶體陣列，並利用緩衝電路來暫存相應於原始資料的錯誤校正碼與寫入位址。此外，當原始資料的程式化操作有出現過失敗的情況時，相應於原始資料的錯誤校正碼與寫入位址將被寫入至另一記憶體陣列。如此一來，記憶體裝置將無須針對每一筆原始資料都儲存相對應的一筆錯誤校正碼，進而可有效地縮減用以儲存錯誤校正碼的記憶體空間，從而有助於記憶體裝置在微型化上的發展。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧記憶體裝置
111、112‧‧‧記憶體陣列
121、122‧‧‧緩衝電路
130‧‧‧編碼電路
140‧‧‧錯誤校正電路
200‧‧‧外部電路
ADD1、ADD2‧‧‧寫入位址
DA1、DA2‧‧‧原始資料
S1、S2‧‧‧寫入訊號
S210~S240‧‧‧圖2中的各步驟
310‧‧‧場效電晶體
320‧‧‧相變化記憶元件
BL、BL51、BL52‧‧‧位元線
WL‧‧‧字元線
GND‧‧‧接地端
S410、S420、S421、S422‧‧‧圖4中的各步驟
510、520‧‧‧記憶區塊
511、521‧‧‧記憶胞
530‧‧‧感測電路
531‧‧‧比較器
C1‧‧‧校正位元
C1B‧‧‧校正位元的補數
V51、V52‧‧‧感測電壓
Dout‧‧‧輸出位元

圖1為依據本發明一實施例之記憶體裝置的示意圖。圖2為依據本發明一實施例之記憶體裝置的操作方法流程圖。圖3為依據本發明一實施例之相變化記憶胞的示意圖。圖4為依據本發明另一實施例之記憶體裝置的操作方法流程圖。圖5為依據本發明一實施例之記憶體陣列的示意圖。

100‧‧‧記憶體裝置

111、112‧‧‧記憶體陣列

121、122‧‧‧緩衝電路

130‧‧‧編碼電路

140‧‧‧錯誤校正電路

200‧‧‧外部電路

ADD1、ADD2‧‧‧寫入位址

DA1、DA2‧‧‧原始資料

S1、S2‧‧‧寫入訊號

Claims

一種記憶體裝置的操作方法，包括：執行一程式化操作以將一原始資料寫入至該記憶體裝置中的一第一記憶體陣列；驗證該第一記憶體陣列中的該原始資料，並依據驗證結果而決定是否產生一寫入訊號；依據該原始資料產生一錯誤校正碼，並將該錯誤校正碼與一寫入位址暫存在該記憶體裝置中的一緩衝電路；以及當該寫入訊號被產生時，將該緩衝電路中的該錯誤校正碼與該寫入位址寫入至該記憶體裝置中的一第二記憶體陣列。
如申請專利範圍第1項所述的記憶體裝置的操作方法，其中驗證該第一記憶體陣列中的該原始資料，並依據驗證結果而決定是否產生該寫入訊號的步驟包括：執行一驗證操作以判別該程式化操作是否失敗；當該程式化操作失敗時，重複執行該程式化操作與該驗證操作，直到該程式化操作成功為止；以及當重複執行該程式化操作的次數大於或是等於1時，產生該寫入訊號，其中，當該寫入訊號不被產生時，不將該緩衝電路中的該錯誤校正碼與該寫入位址寫入至該第二記憶體陣列。
如申請專利範圍第1項所述的記憶體裝置的操作方法，其中當該寫入訊號被產生時，該寫入位址被儲存在該第二記憶體陣列中，以作為多個預設位址之其一，該第二記憶體陣列中的一第一記憶區塊儲存該錯誤校正碼，該第二記憶體陣列中的一第二記憶區塊儲存該錯誤校正碼的補數，且該記憶體裝置的操作方法更包括：依據一讀取位址讀取該第一記憶體陣列中的該原始資料，以取得一讀取資料；以及依據該讀取位址而決定是否校正該讀取資料，其中依據該讀取位址而決定是否校正該讀取資料的步驟包括：比對該讀取位址與該些預設位址，以判別該寫入位址是否被儲存在該第二記憶體陣列中；以及當該寫入位址被儲存在該第二記憶體陣列中時，利用該第二記憶體陣列中的該錯誤校正碼來校正該讀取資料，其中利用該第二記憶體陣列中的該錯誤校正碼來校正該讀取資料的步驟包括：透過多個第一位元線電性連接至該第一記憶區塊，並透過多個第二位元線電性連接至該第二記憶區塊；依據來自該些第一位元線的多個第一感測電壓與來自該些第二位元線的多個第二感測電壓來產生多個輸出位元；以及利用該些輸出位元來校正該讀取資料。
如申請專利範圍第1項所述的記憶體裝置的操作方法，其中該第一記憶體陣列與該第二記憶體陣列分別為一相變化記憶體陣列。
一種記憶體裝置，包括：一第一記憶體陣列，其中該記憶體裝置執行一程式化操作，以將一原始資料寫入至該第一記憶體陣列，且該記憶體裝置驗證該第一記憶體陣列中的該原始資料，並依據驗證結果而決定是否產生一寫入訊號；一緩衝電路，其中該記憶體裝置依據該原始資料產生一錯誤校正碼，並將該錯誤校正碼與一寫入位址暫存在該緩衝電路中；以及一第二記憶體陣列，其中當該寫入訊號被產生時，該記憶體裝置將該緩衝電路中的該錯誤校正碼與該寫入位址寫入至該第二記憶體陣列。
如申請專利範圍第5項所述的記憶體裝置，其中該記憶體裝置執行一驗證操作以判別該程式化操作是否失敗，當該程式化操作失敗時，該記憶體裝置重複執行該程式化操作與該驗證操作，直到該程式化操作成功為止，當重複執行該程式化操作的次數大於或是等於1時，該記憶體裝置產生該寫入訊號，當該寫入訊號不被產生時，該記憶體裝置不將該緩衝電路中的該錯誤校正碼與該寫入位址寫入至該第二記憶體陣列。
如申請專利範圍第5項所述的記憶體裝置，其中該第二記憶體陣列中一第一記憶區塊儲存該錯誤校正碼，該第二記憶體陣列中的一第二記憶區塊儲存該錯誤校正碼的補數，且該記憶體裝置更包括：一感測電路，透過多個第一位元線電性連接至該第一記憶區塊，並透過多個第二位元線電性連接至該第二記憶區塊，其中該感測電路依據來自該些第一位元線的多個第一感測電壓與來自該些第二位元線的多個第二感測電壓產生多個輸出位元，且該記憶體裝置利用該些輸出位元來校正一讀取資料，其中，該記憶體裝置依據該讀取位址讀取該第一記憶體陣列中的該原始資料以取得該讀取資料，且該記憶體裝置依據該讀取位址而決定是否校正該讀取資料。
一種記憶體裝置，包括：一第一記憶體陣列，其中該記憶體裝置執行一第一程式化操作與一第二程式化操作，以將一第一原始資料與一第二原始資料寫入至該第一記憶體陣列，且該記憶體裝置驗證該第一記憶體陣列中的該第一原始資料與該第二原始資料，並依據驗證結果而決定是否產生一第一寫入訊號與一第二寫入訊號；以及一第二記憶體陣列，其中該記憶體裝置依據該第一原始資料與該第二原始資料產生一第一錯誤校正碼與一第二錯誤校正碼，該第一錯誤校正碼的位元數不同於該第二錯誤校正碼的位元數，且當該第一寫入訊號與該第二寫入訊號被產生時，該記憶體裝置將該第一錯誤校正碼與該第二錯誤校正碼寫入至該第二記憶體陣列。
如申請專利範圍第8項所述的記憶體裝置，更包括：一緩衝電路，其中該記憶體裝置將該第一錯誤校正碼、一第一寫入位址、該第二錯誤校正碼與一第二寫入位址暫存在該緩衝電路中，當該第一寫入訊號與該第二寫入訊號被產生時，該記憶體裝置將該緩衝電路中的該第一錯誤校正碼、該第一寫入位址、該第二錯誤校正碼與該第二寫入位址寫入至該第二記憶體陣列，其中，該記憶體裝置執行一第一驗證操作以判別該第一程式化操作是否失敗，當該第一程式化操作失敗時，該記憶體裝置重複執行該第一程式化操作與該第一驗證操作，直到該第一程式化操作成功為止，當重複執行該第一程式化操作的次數大於或是等於1時，該記憶體裝置產生該第一寫入訊號，當該第一寫入訊號不被產生時，該記憶體裝置不將該緩衝電路中的該第一錯誤校正碼與該第一寫入位址寫入至該第二記憶體陣列，其中，該記憶體裝置執行一第二驗證操作以判別該第二程式化操作是否失敗，當該第二程式化操作失敗時，該記憶體裝置重複執行該第二程式化操作與該第二驗證操作，直到該第二程式化操作成功為止，當重複執行該第二程式化操作的次數大於或是等於1時，該記憶體裝置產生該第二寫入訊號，當該第二寫入訊號不被產生時，該記憶體裝置不將該緩衝電路中的該第二錯誤校正碼與該第二寫入位址寫入至該第二記憶體陣列。
如申請專利範圍第8項所述的記憶體裝置，其中該記憶體裝置依據一第一讀取位址讀取該第一記憶體陣列中的該第一原始資料，以取得一第一讀取資料，且該記憶體裝置依據該第一讀取位址而決定是否校正該第一讀取資料，其中該記憶體裝置依據一第二讀取位址讀取該第一記憶體陣列中的該第二原始資料，以取得一第二讀取資料，且該記憶體裝置依據該第二讀取位址而決定是否校正該第二讀取資料。