CN108717858B - 选择性自参考读取 - Google Patents

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Abstract

本发明涉及选择性自参考读取。具体而言，本发明涉及选择性地执行从存储器的具有增加的准确度的读取，例如自参考读取。在一个方面中，从存储器阵列的例如磁阻式随机存取存储器MRAM单元的存储器单元读取数据。响应于检测到与从所述存储器单元的读取相关联的条件，可执行从所述存储器单元中的至少一者的自参考读取。举例来说，所述条件可指示从所述存储器单元读取的数据不可经由错误校正码ECC的解码校正。与总是执行自参考读取相比，选择性地执行自参考读取可减少与从所述存储器的读取相关联的电力消耗及/或等待时间。

Description

选择性自参考读取
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2014年2月27日、申请号为201480013302.0、发明名称为“选择性自参考读取”的发明专利申请案。
技术领域
本发明一般来说涉及电子器件，且特定来说涉及存储器装置。
背景技术
读取错误可发生于例如磁阻式随机存取存储器(MRAM)的各种类型的存储器中。MRAM是其中可通过调整存储器单元的磁性隧穿结(MTJ)的电阻而存储数据的非易失性存储器形式。举例来说，MTJ的电阻可在高电阻状态与低电阻状态之间切换。在MRAM中，电流感应的磁场可切换MTJ的磁化以在状态之间切换。
特定类型的存储器可遭遇相对高读取错误率。此类错误率可由数个不同源极或机构或存储器的不均匀性造成。由于制造的不均匀性，因此相同存储器阵列中的不同存储器单元可彼此不匹配。举例来说，在存储二进制状态的一些MRAM中，针对相同存储器阵列中的存储器单元，存储器单元的可变性可致使低电阻状态及高电阻状态两者的电阻的分布的相对高变化。从MRAM读取的一些方式(例如自参考读取)可遭遇较少错误但消耗较高电力且还可增加用于从存储器存取数据的等待时间。
因此，需要从例如MRAM的存储器准确且高效地进行读取。
发明内容
根据本发明的一实施例，一种存储器装置包括：存储器阵列，其包含存储器单元，所述存储器阵列用于存储数据和对应错误校正码；错误校正编码器/解码器，其用于识别所述数据中的错误并校正所述数据中的所述错误；第一电路，其用于产生参考信号；第二电路，其用于产生自参考信号；和感测输出电路，其用于：执行所述参考信号与从关联于第一读取操作的所述存储器阵列的选定存储器单元读取的值的第一比较；确定所读取的所述值的错误不可经由所述错误校正码校正；和至少部分的基于所述确定执行所述自参考信号与从关联于第二读取操作的所述存储器阵列的选定存储器单元读取的值的第二比较，所述第二比较在所述第一比较之后发生。
根据本发明的另一实施例，一种存储器装置包括：存储器阵列，其包括存储器单元，所述存储器阵列用于存储数据和对应错误校正码；错误校正编码器/解码器，其用于识别码字中的错误并校正所述码字中的所述错误；第一电路，其用于产生参考信号；第二电路，其用于产生自参考信号；感测输出电路，其用于：执行所述参考信号与从关联于第一读取操作的所述存储器阵列的选定存储器单元读取的值的第一比较；检测与所述第一比较相关联的条件；和执行所述自参考信号与从关联于第二读取操作的所述存储器阵列的所述选定存储器单元读取的值的第二比较，所述第二比较在所述第一比较之后发生且至少部分的基于所述检测；和处理器，其用于从具有可变等待时间的所述存储器阵列存取数据，其中存取与所述第一读取操作相关联的数据具有比存取与所述第二读取操作相关联的数据更短的等待时间。
根据本发明的又一实施例，一种存储器装置包括：存储器阵列，其包括存储器单元；第一电路，其用于产生参考信号；第二电路，其用于产生自参考信号，其中选定存储器单元包括在第一状态和第二状态中具有不同电阻的存储器元件；和感测输出电路，其用于：执行从关联于第一读取操作的所述存储器阵列的所述选定存储器单元读取的值与所述参考信号的第一比较；确定与所读取的所述值相关联的条件；至少部分的基于所述确定执行从关联于第二读取操作的所述存储器阵列的所述选定存储器单元读取的值与所述自参考信号的第二比较，所述第二比较在所述第一比较之后开始且与所述第一比较相比具有增加的准确度；和基于选定信号和所述第一比较或所述第二比较中的至少一个输出数据数字，所述数据数字表示存储于所述选定存储器单元中的数据。
附图说明
提供本文中的这些图式及相关联描述以图解说明本发明的特定实施例且不打算具限制性。
图1是根据一实施例的从存储器读取数据的说明性方法的流程图。
图2是根据一实施例的说明性存储器的示意图。
为避免描述的重复，具有相同或类似功能的组件可由相同参考编号指代。
具体实施方式
虽然在本文中描述特定实施例，但所属领域的技术人员将明了包含不提供本文中所陈述的所有益处及特征的实施例的其它实施例。
如上文所论述，存储器可遭遇读取错误。举例来说，MRAM单元可具有例如高电阻状态及低电阻状态的不同状态中的电阻之间的相对小的差。MRAM及其它存储器的变化可促成相对高读取错误率。举例来说，相同存储器阵列中的一些磁性隧穿结自旋扭矩转移磁阻式随机存取存储器(MTJ STT-MRAM)单元可具有低电阻状态及高电阻状态两者中的电阻的相对高分布。在特定例子中，可存在具有与相同存储器阵列中的其它单元的高电阻状态的分布重叠的低状态电阻的MTJ STT-MRAM单元。替代地或另外，信号路径的有效电阻的变化可致使读取错误。存储器单元中的存取晶体管的变化及/或数字线电阻的变化可致使信号路径的有效电阻的变化。由信号路径的电阻的变化所导致的读取错误可甚至在处于相同状态中的MTJ单元的电阻在紧密分布内时也发生。
尽管本发明可出于说明性的目的连同MRAM一起描述实例，但本文中所描述的原理及优点可应用于其它适合类型的存储器。本文中所描述的原理及优点可应用于其中存在可导致读取错误的存储器单元及/或信号路径的寄生电阻的变化的任何存储器。举例来说，本文中所描述的特征的任何组合可应用于包含在不同状态中具有不同电阻的存储器元件的任何存储器单元，可在确定从此类存储器单元读取的数据时检测所述电阻。具有在不同状态中具有不同电阻的存储器元件的存储器单元的一些实例包含：包含STT-MRAM单元的MRAM单元及正交自旋转移磁阻式随机存取存储器(ST-MRAM)单元、包含导电桥接随机存取存储器(CBRAM)的电阻式随机存取存储器(RRAM或ReRAM)单元、铁电随机存取存储器(F-RAM)单元、互补方法氧化物存储器(CMOx)单元、相变存储器(PCM或PRAM)单元等等。
可通过将来自存储器阵列的值与参考值进行比较来确定MRAM单元的状态。参考值可从参考单元获得，所述参考单元经编程到一状态使得参考单元返回与存储器单元的不同状态(例如高电阻状态及低电阻状态)相关联的值之间的值。通过将与选定存储器单元相关联的值与参考值进行比较而从MRAM的读取可称为标准参考读取。在特定例子中，举例来说，由于上文所论述的变化，因此单个参考值可不足以从所有存储器单元准确地读取。
用以确定例如MTJ STT-MRAM单元的MRAM单元的状态的另一方式是自参考读取。自参考读取与标准参考读取相比可减少错误。在自参考读取中，存储器单元与自身进行比较。自参考读取可涉及将从存储器单元读取的值与从相同存储器单元读取的另一值进行比较。此可减少及/或消除由单元间MTJ电阻的差及/或与存储器阵列中的不同单元相关联的信号路径的电阻的差导致的读取错误，这是因为在比较存储器单元电阻值时使用相同单元及信号路径。实例性自参考读取可涉及(1)执行从存储器单元的标准参考读取，(2)将存储器单元编程到参考状态，(3)读取在参考状态下经编程的存储器单元，且(4)借助差分读出放大器比较来自存储器单元的两个单独读取的值。在此实例中，如果从存储器单元读取的两个值是大约相同的，那么确定存储器单元处于参考状态中。另一方面，在此实例中，如果从存储器单元读取的两个值是充分不同的，那么存储器单元处于非参考状态中且存储器单元随后重写到非参考状态。
自参考读取与标准参考读取相比可增加等待时间及电力。与单个读取相比，在自参考读取的情况下请求数据时与返回数据时之间的等待时间可增加，这是因为自参考读取可涉及一个以上读取操作及额外编程操作。与单个读取相比，与自参考读取相关联的额外编程及读取可显著增加电力消耗。
为以电力高效方式从存储器单元准确地读取，可在其中疑似已发生及/或可能发生读取错误的一或多个条件中选择性地执行自参考读取。如此，可执行标准参考读取与自参考读取的组合以从存储器准确地读取数据且维持用于从存储器读取的相对低电力消耗。此外，在一些例子中，从存储器存取数据的平均等待时间与仅执行自参考读取相比可减小。
图1是根据一实施例的从存储器读取数据的说明性方法100的流程图。在方法100中，借助标准参考读取与自参考读取的组合从例如MRAM的存储器读取数据。在框110处，可从存储器读取数据。在框110处的读取可涉及标准参考读取。替代地，可根据任何其它适合低等待时间、低电力方法读取数据。可从单个存储器单元或多个存储器单元读取数据(举例来说)以读取码字或数据字节。码字是数据与其对应错误校正码(ECC)的组合。在存储装置中数据及对应ECC不需要为邻近的。存储器装置可包含ECC编码器/解码器以执行错误校正码编码及解码。
涉及较高电力消耗及/或较长等待时间的例如自参考读取的较密集型读取可响应于检测到一条件而执行。尽管出于说明性目的描述自参考读取，但本文中所描述的原理及优点可应用于选择性地执行具有与例如标准参考读取的标准读取操作相比增加的准确度的任何读取操作。举例来说，本文中参考自参考读取所描述的特征的任何组合可应用于涉及从相同存储器单元的多个读取的任何读取操作。
用于执行自参考读取的条件可与在框110处的读取相关联。举例来说，可确定是否在框110处的读取中的所有错误可经由错误校正码(ECC)校正。ECC的实例包含汉明(Hamming)码、博斯乔赫里霍克文黑姆(Bose Chaudhuri Hocquenghem)(BCH)码等等。ECC位可用以检测不能进行在框110处的读取的位及/或不可经由ECC校正的码字。
在一个实施例中，在决策框120处过程针对错误对从存储器读取的数据进行分析且试图使用ECC校正错误。如果在决策框120处未检测到错误，那么可在框128处将在框110处从存储器读取的数据提供到处理器。当在框120处检测到错误时，过程最初试图在框122处使用ECC校正错误。可在与存储器相同的裸片及/或芯片上经由ECC校正读取数据。替代地或另外，ECC校正可在其上包含存储器的裸片及/或芯片外部执行。然而，当错误数目大于可由ECC校正的错误数目时，码字不可经由ECC校正。在决策框124处，确定是否所有错误可由ECC校正。
在框124处检测不可校正ECC错误是检测到针对其执行自参考读取的条件的一个说明性实例。可响应于检测到与从存储器的读取相关联的条件而执行自参考读取。举例来说，可响应于检测到指示从存储器读取的数据中的至少一个疑似错误的条件而执行自参考读取。作为另一实例，可响应于检测到指示从存储器读取的数据具有至少阈值数目个错误的条件而执行自参考读取。作为又一实例，可响应于检测到指示一或多个存储器单元具有与从存储器单元的读取相关联的存储器单元及/或信号路径的电阻的相对大变化的条件而执行自参考读取。
在一些实施例中，仅响应于检测到例如本文中所描述的条件中的一或多者的条件而执行自参考读取。举例来说，根据一个实施例，仅响应于确定从存储器读取的数据另外不可经由ECC校正而执行自参考读取。
返回参考图1，当在决策框124处确定所有错误经由ECC校正时，经ECC校正的数据可在框128处提供到处理器。以此方式，可经由ECC校正的从存储器读取的数据可以相对低电力消耗及/或相对低等待时间提供到处理器。可在将读取数据提供到处理器时不致使延迟的情况下在于框110处的读取之后验证与失败数据数字相关联的存储器单元。在一个实施例中，在数据读取中存在一个以上码字。在一些实施例中，ECC可用以识别具有不可校正错误的特定码字且仅对所识别码字的特定数据数字及/或ECC数字执行自参考读取以验证存储器单元。其它适合方法可用以验证存储器单元。
当在决策框124处确定从存储器读取的数据中的错误是不可经由ECC校正的时，可在框126处执行自参考读取。类似地，可响应于检测到与读取相关联的若干个条件(举例来说，本文中所描述的条件中的一或多者)而在框126处执行自参考读取。以此方式，当检测到一条件时，从存储器的一些读取涉及单个读取操作且从存储器的其它读取涉及多个读取操作。自参考读取可涉及上文连同实例性自参考读取一起描述的操作。可替代地或另外执行任何其它适合自参考读取操作。通过执行自参考读取，可在从相同存储器单元先前读取的数据遭遇不可仅经由ECC校正的错误时从存储器读取校正数据。可对与不可校正ECC错误相关联的码字的每一数字相关联的存储器单元执行自参考读取。在特定实施例中，从自参考读取读取的数据中的一或多个错误可进一步经检测且视需要经由ECC校正。在框126处经由自参考读取从存储器读取的数据可在框128处提供到处理器。举例来说，数据可在框128处经由存储器控制器提供到处理器。
自参考读取通常涉及用于提供有效数据的比单个读取操作(例如标准参考读取)长的等待时间。接收从存储器读取的数据的存储器控制器可检测且计及此延迟。在特定实施例中，选择性地执行自参考读取可导致其它存储器存取中的一些或所有存取具有比自参考读取低的等待时间。此应减小存储器存取的平均等待时间。通过选择性地执行自参考读取，其它存储器存取中的一些或所有存取可消耗比自参考读取低的电力。电力节省的此减小可为显著的。由于自参考读取应较不频繁地执行，因此电力消耗及平均等待时间的减小也增加。当在经由ECC的错误校正失败而执行自参考读取时，基础位失败率应仿佛对每一存储器存取执行自参考读取一般良好。
在特定实施例中，过程100可以可变等待时间提供从存储器读取的数据。可以比由自参考读取读取的数据低的等待时间提供由标准参考读取提供的数据。可将数据就绪信号提供到存储器控制器作为有效读取数据准备好用于进一步处理的指示。在一个实施例中，专用引脚可包含于存储器控制器上以接收数据就绪信号。举例来说，在管理存储器解决方案中，可包含额外电路以确定有效读取数据何时准备好用于进一步处理。以此方式，数据就绪信号可不需要专用引脚。在一些实施例中，额外电路可与双数据速率类型3(DDR3)存储器控制器一起实施可变等待时间读取。与仅执行自参考读取相比，在可变等待时间读取的情况下，存储器可以较低电力及较低平均等待时间通过选择性地执行自参考读取而提供有效数据。在特定实施例中，以此方法进行的大多数读取可以比自参考读取低的等待时间提供有效读取数据。
根据一些实施例，可以固定等待时间提供从存储器读取的数据。在此类实施例中，由标准读取读取的数据可以与自参考读取大约相同的等待时间提供到存储器控制器。针对所有读取存取使用大约相同等待时间可简化存储器控制器的设计。以用于从存储器读取数据的固定等待时间，选择性地执行自参考读取会消耗比仅执行自参考读取低的电力。
本文中的选择性地执行自参考读取的方法可以硬件及/或固件的各种方式实施。举例来说，选择性地执行自参考读取可在以相对低摆动信号读取的存储器单元的上下文中实施。本文中所描述的原理及优点可应用于在相同存储器阵列中的存储器单元当中具有电阻的变化及/或在相同存储器阵列中的存储器单元当中具有信号路径的电阻的变化的存储器。高密度MRAM是此存储器的一个实例。MRAM可为高度可缩放的、高密度的、具有相对低电力消耗、具有用于编程及读取的相对低等待时间且具有高耐久性。
图2是根据一实施例的实例性存储器200的示意图。如图2中所图解说明，存储器200可包含存储器阵列216及感测电路225以感测从存储器阵列216中的存储器单元220读取的值。存储器200还可包含错误检测电路290，所述错误检测电路可检测与从存储器阵列216读取的数据相关联的错误及/或本文中所描述的条件中的任一者。错误检测电路290可包含ECC编码器/解码器。存储器200可包含比如所图解说明少或多的组件。存储器200可实施参考方法100所描述的特征的任何组合。
存储器阵列216包含多个存储器单元220。存储器单元220可存储数据数字，例如包含数据及对应错误校正码的码字的位。在一个实施例中，存储器单元220可存储二进制数据数字。在另一实施例中，存储器单元220可存储对应于特定存储器单元220的三个或三个以上不同状态的多级数据数字。
所图解说明的存储器单元220是MTJ STT-MRAM单元。所图解说明的存储器单元220包含与存取晶体管224串联电连接的自旋转移扭矩(STT)MTJ存储器元件222。存取晶体管224可为例如NMOS晶体管的场效应晶体管(FET)或更一般来说绝缘栅极FET。将理解，这些FET可具有由除金属之外的材料(例如多晶硅)制成的栅极，且可具有由除氧化硅之外的电介质(例如由氮化硅或高k电介质)制成的电介质“氧化物”区域。STT MTJ存储器元件222的第一端可电连接到晶体管224的漏极。STT MTJ存储器元件222的第二端可电连接到数字线。存取晶体管224还可具有电耦合到源极线的源极及电耦合到字线的栅极。STT MTJ存储器元件222可模型化为可变电阻器。经由自旋转移改变STT MTJ存储器元件222的状态可在通过STT MTJ存储器元件222的磁性层的电流变为自旋极化且将自旋扭矩赋予在STT MTJ存储器元件222的自由层上时发生。当足够自旋扭矩施加到自由层时，自由层的磁化定向可在两个相反方向之间切换。取决于电流的方向，STT MTJ存储器元件222可在低电阻状态与高电阻状态之间切换。
MRAM可由于电阻的变化而在读取数据时遭遇困难。举例来说，在存储器200中，不同存储器单元220的MTJ存储器元件222之间的电阻的变化可在准确地确定存储于存储器单元220中的数据时引起困难。替代地或另外，不同存储器单元220的存取晶体管224之间的电阻的变化及/或与不同存储器单元220相关联的数字线之间的寄生电阻的变化可在准确地确定存储于存储器单元220中的数据时引起困难。感测电路225可在存在电阻的这些变化中的一或多者的情况下高效且可靠地确定从存储器阵列216的存储器单元220读取的有效数据数字。
所存储数据数字可通过测量存储器单元220的电阻而从存储器单元220读取出。在图2中针对一个存储器单元220展示实例性信号路径。从存储器单元220读取的值可提供到感测电路225。如所图解说明，感测电路225包含感测输出电路226、自参考电路230、参考电路240、传送晶体管260及存储元件270。尽管在图2中针对一个数字线图解说明感测电路225，但感测电路225可包含专用感测输出电路226、自参考电路230、传送晶体管260及存储元件270。在特定实施例中，感测输出电路226、自参考电路230、传送晶体管260及存储元件270的任何组合可连同存储器阵列216中的每一数字线一起提供。
感测电路225可在第一模式及第二模式中操作。在一个实施例中，可仅在码字中的错误经确定为不可校正时激活第二模式。感测输出电路226可在第一模式中将从与第一读取操作相关联的存储器阵列的选定存储器单元读取的值与参考信号进行比较，或在第二模式中基于选择信号而将从与第二读取操作相关联的存储器阵列的选定存储器单元读取的值与自参考值进行比较。选择信号可指示与从本文中所描述的存储器的读取相关联的条件的任何组合。举例来说，选择信号可指示从存储器读取的数据中的错误不可经由ECC校正。
参考图2，从存储器单元220读取的值可经由传送晶体管260提供到例如电容器的存储元件270。当断言读取启用信号时，传送晶体管260可将从存储器单元220读取的值传送到存储元件270。可将由电容器存储的值提供到读出放大器280的输入。
还可将从存储器单元220读取的值提供到自参考电路230。自参考电路230可存储从存储器单元220读取的值以供与从存储器单元读取的后续值进行比较。自参考电路230可在从存储器单元220的后续读取操作期间将自参考值提供到感测输出电路226。自参考值可表示从存储器单元220先前读取的值。
参考电路240可将参考值提供到感测输出电路226。参考电路240可为经配置以提供用于确定存储器单元220的状态的参考值的任何适合电路。作为一个实例，参考电路240可包含在功能上类似于存储器单元220的参考存储器单元。此参考单元可经配置以产生高状态值、低状态值或介于高状态与低状态之间的值。在一个实施例中，一个参考电路240可与存储器阵列216一起实施且一个自参考电路230可与存储器阵列216的每一数字线一起实施。参考值可接着用以在标准参考读取中确定存储于存储器单元220中的数据数字的值。
在特定实施例中，感测输出电路226包含多路复用器250及读出放大器280。多路复用器250可接收参考信号及自参考信号。多路复用器250可由例如组合逻辑及/或开关的任何适合电路实施。多路复用器250可基于选择信号而输出参考值或自参考值。选择信号可指示本文中所描述的条件中的一或多者，举例来说，是否已检测到不可经由ECC校正的错误。可将多路复用器250的输出提供到读出放大器280。以此方式，多路复用器250可选择性地将参考值提供到读出放大器280以用于标准参考读取或将自参考值提供到读出放大器280以用于自参考读取。
读出放大器280可基于将从存储器单元220读取的值与参考值或自参考值进行比较而确定数据数字Data_Out。数据数字Data_Out可从存储器200输出。举例来说，数据数字Data_Out可连同标准参考读取一起提供到ECC引擎。ECC引擎可在与存储器200相同的裸片上实施及/或在包含存储器200的裸片外部实施。ECC引擎可包含经配置以产生错误校正码、识别码字中的错误且校正码字中的错误的错误校正编码器/解码器。在图2中所展示的实施例中，ECC引擎包含于错误检测电路290中。
在另一实施例中(未图解说明)，感测输出电路226可包含用于标准参考读取及自参考读取的单独读出放大器。可基于本文中所描述的条件中的一或多者单独地激活所述单独读出放大器。替代地或另外，单独放大器的输出可提供到额外电路以确定将读出放大器的哪一输出作为数据数字输出。
错误检测电路290可包含用以产生数据就绪信号的逻辑，所述数据就绪信号可提供到存储器控制器以指示从存储器读取的有效数据是否准备好用于进一步处理。所述逻辑可由任何适合电路实施。替代地，数据就绪信号可由感测电路225产生。数据就绪信号可用以实施其中标准读取具有比自参考读取低的等待时间的从存储器阵列216的可变等待时间读取。
在一个实施例中，从存储器阵列读取数据的方法包含从存储器阵列的存储器单元读取数据。所述方法还包含响应于确定从存储器单元读取的数据中的错误不可经由错误校正码校正而执行从相同存储器单元的自参考读取。自参考读取包含将从存储器单元读取的值与从相同存储器单元读取的另一值进行比较。
在另一实施例中，从存储器阵列读取数据的方法包含通过将与存储器阵列的存储器单元相关联的值与参考值进行比较而从存储器阵列的存储器单元读取数据。所述方法还包含响应于检测到与来自存储器阵列的读取数据相关联的条件而执行从存储器单元中的至少一者的自参考读取。自参考读取包含将从存储器单元读取的值与从相同存储器单元读取的另一值进行比较。
在另一实施例中，一种设备包含存储器阵列、错误校正编码器/解码器及感测电路。存储器阵列包含存储器单元且经配置以存储包含数据及对应错误校正码的码字。错误校正编码器/解码器经配置以产生错误校正码、识别码字中的错误且校正码字中的错误。感测电路具有第一模式及第二模式。仅在码字中的错误经确定为不可校正时激活第二模式。所述感测电路包含参考电路、自参考电路及感测输出电路。参考电路经配置以针对第一模式产生参考信号。自参考电路经配置以接收从与第一读取操作相关联的存储器阵列的选定存储器单元读取的值，且针对第二模式基于所接收值而产生自参考信号。感测输出电路经配置以执行从与第一读取操作相关联的存储器阵列的选定存储器单元读取的值与参考信号的第一比较。感测输出电路还经配置以执行从与第二读取操作相关联的存储器阵列的选定存储器单元读取的值与自参考值的第二比较，第二读取操作在第一读取操作之后发生。感测电路还经配置以基于选择信号及第一比较或第二比较中的至少一者而输出数据数字。所述数据数字表示存储于选定存储器单元中的数据。
在另一实施例中，从存储器阵列读取数据的方法包含执行标准参考读取操作，所述标准参考读取操作包含通过将与存储器阵列的选定存储器单元相关联的值与至少一个参考值进行比较而从存储器阵列的选定存储器单元读取数据。选定存储器单元中的每一者包含经配置以在第一状态中具有与在第二状态中不同的电阻的存储器元件。所述方法还包含响应于检测到与执行标准参考读取操作相关联的条件，执行具有与标准参考读取操作相比增加的准确度的读取操作以从选定存储器单元中的一或多者读取数据。
根据本文中所描述的原理及优点，可由多种存储器选择性地执行自参考读取。根据上文所描述的实施例，例如MRAM装置的存储器装置可并入于各种电子装置中。电子装置的实例可包含(但不限于)消费型电子产品、电子电路、电子电路组件、消费型电子产品的部件、电子测试设备等。消费型电子产品的实例包含(但不限于)移动电话、电话、电视、计算机监视器、计算机、手持式计算机、膝上型计算机、平板计算机、个人数字助理(PDA)、微波炉、冰箱、立体音响系统、盒式记录器或播放器、DVD播放器、CD播放器、VCR、MP3播放器、无线电设备、摄录像机、光学相机、数字相机、洗涤器、干燥器、洗涤器/干燥器、复印机、传真机、扫描仪、多功能外围装置、手表、时钟等。此外，电子装置可包含未完成的产品。
前述描述及权利要求书可将元件或特征看作“连接”或“耦合”在一起。如本文中所使用，除非明确地陈述相反情形，否则“连接”意指一个元件/特征直接或间接地连接到另一元件/特征，且未必以机械方式。同样，除非明确地陈述相反情形，否则“耦合”意指一个元件/特征直接或间接地耦合到另一元件/特征，且未必以机械方式。因此，虽然图式图解说明元件及组件的配置的各种实例，但额外介入元件、装置、特征或组件可存在于实际实施例中。
本文中所描述的方法的特征的任何组合可体现于存储于非暂时性计算机可读媒体中的代码中。非暂时性计算机可读媒体在执行时可致使执行本文中所描述的方法中的一些或所有方法。将理解，本文中所论述的方法中的任一者可包含较多或较少操作且可视情况以任何次序执行所述操作。
上文已描述各种实施例。虽然参考这些特定实施例描述，但描述打算为说明性的且并不打算具限制性。所属领域的技术人员可想到各种修改及应用。

Claims (20)

1.一种存储器装置，其包括：
存储器阵列，其包含存储器单元，所述存储器阵列用于存储数据和对应错误校正码；
错误校正编码器/解码器，其用于识别所述数据中的错误和校正所述数据中的所述错误；
第一电路，其用于产生参考信号；
第二电路，其用于接收从关联于第一读取操作的所述存储器阵列的选定存储器单元读取的值，且至少部分基于所述值而产生自参考信号，所述第二电路与所述第一电路不同；
多路复用器，其用于：
从所述错误校正编码器/解码器接收选择信号；
从所述第一电路接收所述参考信号；
从所述第二电路接收所述自参考信号；和
至少部分基于来自所述错误校正编码器/解码器的所述选择信号而选择性地将所述参考信号或所述自参考信号提供到感测输出电路，所述选择信号指示错误是否不可经由错误校正码校正；和
所述感测输出电路，其用于：
从所述多路复用器接收所述参考信号；
执行所述参考信号与从关联于所述第一读取操作的所述存储器阵列的所述选定存储器单元读取的所述值的第一比较；
至少部分基于所述值中的错误不可经由所述错误校正码校正而从所述多路复用器接收所述自参考信号，其中至少部分基于所述选择信号指示所述值中的所述错误不可校正而从所述多路复用器接收所述自参考信号；和
至少部分的基于所述选择信号指示所述值中的所述错误不可校正而执行所述自参考信号与从关联于第二读取操作的所述存储器阵列的所述选定存储器单元读取的值的第二比较，所述第二比较在所述第一比较之后发生。
2.根据权利要求1所述的存储器装置，其中向关联于所述第一比较的处理器提供从所述存储器单元读取的有效数据的第一等待时间比向所述第二比较中的所述处理器提供从所述存储器单元读取的有效数据的第二等待时间更短。
3.根据权利要求1所述的存储器装置，其中向关联于所述第一比较的处理器提供从所述存储器单元读取的有效数据的第一等待时间与向所述第二比较中的所述处理器提供从所述存储器单元读取的有效数据的第二等待时间为相同的等待时间。
4.根据权利要求1所述的存储器装置，其中所述存储器单元包括磁阻式随机存取存储器(MRAM)单元。
5.根据权利要求1所述的存储器装置，其中所述第二比较进一步包括当将从所述选定存储器单元读取的所述值与从所述选定存储器单元读取的另一值进行比较时，对所述选定存储器单元进行重新编程，指示比较值对应于所述选定存储器单元的不同状态。
6.根据权利要求1所述的存储器装置，其中所述错误校正编码器/解码器进一步经配置以通过所述错误校正码的解码来校正从所述存储器单元读取的所述数据中的可校正错误。
7.根据权利要求1所述的存储器装置，其进一步包括处理器，其中所述感测输出电路进一步经配置以响应于确定所述数据中的所有错误可经由所述错误校正码校正而向所述处理器提供来自所述第一比较的数据。
8.一种存储器装置，其包括：
存储器阵列，其包括存储器单元，所述存储器阵列用于存储数据和对应错误校正码；
错误校正编码器/解码器，其用于识别码字中的错误和校正所述码字中的所述错误；
第一电路，其用于产生参考信号；
第二电路，其用于接收从关联于第一读取操作的所述存储器阵列的选定存储器单元读取的值，且至少部分基于所述值而产生自参考信号，所述第二电路与所述第一电路不同；
多路复用器，其用于：
从所述错误校正编码器/解码器接收选择信号；
从所述第一电路接收所述参考信号；
从所述第二电路接收所述自参考信号；和
至少部分基于来自所述错误校正编码器/解码器的所述选择信号而选择性地将所述参考信号或所述自参考信号提供到感测输出电路，所述选择信号指示与读取操作相关联的一或多个条件；和
所述感测输出电路，其用于：
从所述多路复用器接收所述参考信号；
执行所述参考信号与从关联于所述第一读取操作的所述存储器阵列的所述选定存储器单元读取的所述值的第一比较；
至少部分基于指示与所述第一读取操作相关联的读取错误的条件而从所述多路复用器接收所述自参考信号，其中至少部分基于所述选择信号指示与所述第一读取操作相关联的所述读取错误而从所述多路复用器接收所述自参考信号；和
执行所述自参考信号与从关联于第二读取操作的所述存储器阵列的所述选定存储器单元读取的值的第二比较，所述第二比较在所述第一比较之后发生且至少部分的基于所述选择信号指示与所述第一读取操作相关联的所述读取错误；和
处理器，其用于从具有可变等待时间的所述存储器阵列存取数据，其中存取与所述第一读取操作相关联的数据具有比与存取与所述第二读取操作相关联的数据相关联的等待时间更短的等待时间。
9.根据权利要求8所述的存储器装置，其中所述条件指示从所述存储器单元读取的所述数据中的错误不可经由错误校正码校正。
10.根据权利要求8所述的存储器装置，其中所述条件指示从关联于所述第一读取操作的所述存储器单元读取的所述数据中的疑似错误。
11.根据权利要求8所述的存储器装置，其中所述条件指示从关联于所述第一比较的所述存储器单元读取的所述数据中的错误数包含大于1的错误阈值数。
12.根据权利要求8所述的存储器装置，其中所述存储器单元中的每一者包括在第一状态和第二状态中具有不同电阻的存储器元件。
13.根据权利要求12所述的存储器装置，其中执行所述第二比较包括：
将所述选定存储器单元编程为所述第一状态；和
当将从所述选定存储器单元读取的所述值与从所述选定存储器单元读取的另一值进行的比较指示比较值中的一者对应于所述第一状态且所述比较值中的另一者对应于所述第二状态时，将所述选定存储器单元重新编程为所述第二状态。
14.根据权利要求8所述的存储器装置，其中所述存储器单元包括磁性隧穿结自旋扭矩转移磁阻式随机存取存储器(MTJ STT-MRAM)单元。
15.根据权利要求8所述的存储器装置，其中所述错误校正编码器/解码器进一步经配置以在未检测到所述条件时通过错误校正码校正从所述存储器单元读取的所述数据中的一或多个错误。
16.一种存储器装置，其包括：
存储器阵列，其包括存储器单元；
第一电路，其用于产生参考信号；
第二电路，其用于接收从关联于第一读取操作的所述存储器阵列的选定存储器单元读取的值，且至少部分基于所述值而产生自参考信号，所述第二电路与所述第一电路不同，其中所述选定存储器单元包括在第一状态和第二状态中具有不同电阻的存储器元件；和
多路复用器，其用于：
从错误校正检测电路接收选择信号；
从所述第一电路接收所述参考信号；
从所述第二电路接收所述自参考信号；和
至少部分基于来自错误校正编码器/解码器的所述选择信号而选择性地将所述参考信号或所述自参考信号提供到感测输出电路，所述选择信号指示一或多个条件，每个条件指示错误读取信息；
所述感测输出电路，其用于：
从所述多路复用器接收所述参考信号；
执行从关联于所述第一读取操作的所述存储器阵列的所述选定存储器单元读取的所述值与所述参考信号的第一比较；
至少部分基于指示与所读取的所述值相关联的错误读取信息的条件而从所述多路复用器接收所述自参考信号，其中至少部分基于所述选择信号指示与所读取的所述值相关联的所述错误读取信息而从所述多路复用器接收所述自参考信号；
至少部分的基于所述选择信号指示与所读取的所述值相关联的所述错误读取信息而执行从关联于第二读取操作的所述存储器阵列的所述选定存储器单元读取的值与所述自参考信号的第二比较，所述第二比较在所述第一比较之后开始且与所述第一比较相比具有增加的准确度；和
基于所述选择 信号和所述第一比较或所述第二比较中的至少一个输出数据数字，所述数据数字表示存储于所述选定存储器单元中的数据。
17.根据权利要求16所述的存储器装置，其进一步包括：
所述错误校正编码器/解码器，其用于识别码字中的错误以校正所述码字中的所述错误以及进一步至少部分基于识别所述码字中的所述错误而将所述选择信号提供到所述多路复用器；和
所述存储器阵列进一步用于存储包括数据和对应错误校正码的一或多个码字，且其中所述条件指示从所述存储器单元读取的所述数据中的错误不可经由错误校正码校正。
18.根据权利要求16所述的存储器装置，其中执行所述第二比较包括从与所述选定存储器单元相同的存储器单元执行两次或更多次读取。
19.根据权利要求16所述的存储器装置，其中所述第二比较与所述第一比较相比具有更高的电力消耗。
20.根据权利要求16所述的存储器装置，其中所述存储器阵列包括磁阻式随机存取存储器(MRAM)单元。
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