CN1503974A - 高速存储系统中同步读出定时的方法 - Google Patents

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Abstract

通过使用至少一个标记信号使得高速同步存储子系统中的多个存储设备的读出反应时间相等。该标记信号的信号传播特性与读出时钟信号相等，从而自动补偿信号传播差。在检测到标记信号后，存储设备将在预定个数的时钟周期时开始输出与先前接收的读出命令相关的数据。对于每个标记信号，存储控制器在系统初始化时，检测发出读出命令与发出标记信号之间要求的延迟，以便使系统读出反应时间相等。然后该延迟在存储系统的正常操作中被应用于读出处理。

Description

高速存储系统中同步读出定时的方法
发明领域
本发明总体上涉及高速同步存储系统，更具体而言，涉及控制存储设备的读出反应时间，使得从任何存储设备读取的数据都同时到达存储控制器。
背景技术
图1示出一种典型的计算机系统。该计算机系统包括处理器500、存储子系统100p，和扩展总线控制器510。存储子系统100p和扩展总线控制器510通过局域总线520耦合到处理器500。扩展总线控制器510还至少耦合到一个扩展总线530，该扩展总线上可以连接各种外围设备540-542，如海量存储设备、键盘、鼠标、图形适配器、以及多媒体适配器。
存储子系统100p包括存储控制器400p和多个存储模块301p-302p，每个存储模块都包括多个存储设备，例如，模块302p的DRAM-1101p和DRAM-2102p。每个存储设备101p-104p都是高速同步存储设备。尽管图1中仅示出两个存储模块301p和302p及其关联的信号线401ap，401bp，402ap，402bp，403p，406p，407p，但应当指出，可以使用任意数量的存储模块。类似地，图中示出尽管每个存储模块只具有两个存储设备101p-102p，103p-104p，但存储模块301p-302p可以具有更多或更少的存储设备101p-104p，典型的配置在每个存储模块上可以具有8或9个存储设备。信号线401ap，401bp，402ap，402bp，和403p称为数据总线150p，而信号线406p和407p称为命令/地址总线151p。
数据总线150p包括多个数据信号线401ap和401bp，用于在存储控制器400p和存储设备101p-104p之间交换数据DATA。读取的数据从存储模块301p、302p输出，并且串行同步于读出时钟信号线402ap和402bp上自由运行的读出时钟信号RCLK。读出时钟信号RCLK由存储控制器400p产生，并且首先被驱动到距离存储控制器400p最远的存储模块302p，然后被驱动通过其它存储模块301p，返回到存储控制器400p。写入的数据从存储控制器400p输出，并串行同步于写入时钟信号线403p上自由运行的写入时钟信号WCLK。写入时钟由存储控制器400p产生，并首先被驱动到最近的存储模块301p，然后被驱动通过其它存储模块302p。多个命令信号线406由存储控制器400p用来向存储模块301p、302p发送命令CMD。同样。多个地址信号线407被存储控制器用来向存储模块301p、302p发送地址ADDR。数据总线150p或命令/地址总线151p可以有本领域公知的其它信号线，如，芯片选择线，图中未示出。命令CMD和地址ADDR还可以被存储模块301p、302p上的寄存器(未示出)缓存，然后再分布到各个模块的存储设备101p-104p。多个写入时钟信号线404p、多个数据信号线401a、401b、多个命令信号线406、以及多个地址信号线407的端部都连接一个端接器450，该端接器可以是电阻。
当存储设备101p-104p接受一个读取命令时，与该读取命令相关的数据直到过了一定时间后才输出到数据总线150p上。该时间称为设备读取反应时间。每个存储设备101p-104p具有相关的最小设备读取反应时间，但可以运行于多个较大的读取反应时间。在存储控制器400p发出读取命令到读取的数据到达存储控制器400p的时间称为系统读取反应时间。系统读取反应时间等于存储设备101p-104p的设备读取反应时间和存储设备101p-104p与存储控制器400p之间的信号传播时间之和。因为存储模块301p比存储模块302p更靠近存储控制器400p，所以，位于存储模块301p上的存储设备101p和102p的信号传播时间比存储模块302p上的存储设备103p和104p的信号传播时间短。在高时钟频率下(例如，300MHz-至少533MHz)，信号传播时间的差会有很大影响。
由于每个存储设备101p-104p的最小读取反应时间的不同和读取时钟RCLK沿读出时钟信号线402ap、402bp的信号传播时间的不同(例如，从DRAM-3103p输出的数据比从DRAM-1101p输出的数据要花更多的时间到达存储控制器400p，因为DRAM-3103p比DRAM-1101p距离存储控制器400p更远)，耦合到同一时钟信号线上的存储设备(如，DRAM-3103p和DRAM-1101p)的系统读取反应时间可能不同。强制存储控制器400p用不同的系统读出反应时间处理每个存储设备101p-104p的读出处理使得存储控制器400p具有不必要的复杂性。因此，需要一种装置和方法使得存储设备的系统读出反应时间相等，以减小存储控制器的复杂性。
发明内容
本发明提供一种方法和装置，用于在高速存储子系统中使存储设备的系统读出反应时间相等。本发明面向多个标记信号的应用，这些信号控制每个存储设备的设备读出反应时间。这些标记信号被以一种方式路由，使得它们的信号传播时间与读出时钟信号的传播时间相等。根据本发明的存储设备在其接收标记信号后预定数目的读出时钟周期，将开始输出与先前接受的读出命令相关的数据。因此，标记信号的定时决定存储设备的设备读出反应时间。根据本发明的存储控制器在初始化过程中将执行一个校准程序。该校准程序用于确定在读出命令与标记信号之间允许耦合到同一读出时钟信号线上的每个存储设备可靠地输出读取的数据所要求的最小定时差，即，符合每个设备的最小设备读出反应时间。可选地，该最小定时差可以预先确定，并存储在一个存储器(如，串行存在检测(serial presence detect)或SPDEEPROM)中，从而允许控制器设置定时差，而不必执行校准。定时差用于在正常运行中控制每个存储设备什么时候输出读取的数据。因为相似的路径长度和信号传播特性，标记信号与读出时钟路径具有相等的信号传播定时，因此，标记信号的信号传播时间自动补偿存储设备之间的信号传播时间差，从而保证在存储控制器看来，耦合到标记信号的每个存储设备的系统读出反应时间相等。在一个可选实施例中，标记信号对于每个存储模块来说是局部的，并且由同样位于该存储模块上的标记发生逻辑产生。在该系统下，标记信号与存储模块关联，用于使每个存储模块的存储设备的反应时间相等。
附图简述
通过以下结合附图提供的对本发明的详细说明，本发明的上述和其它优点和特征将会被更加清楚地理解。
图1是说明具有高速存储子系统的计算机系统的框图；
图2是根据本发明第一实施例的高速存储系统的框图；
图3是说明图2所示高速存储系统的存储设备的框图；
图4是说明存储设备如何响应标记信号的流程图；
图5是说明根据本发明第二实施例的高速存储系统的框图；
图6是说明根据本发明第三实施例的高速存储系统的框图；
图7是说明根据本发明第五实施例的高速存储系统的框图；
图8是说明根据本发明第六实施例的高速存储系统的框图；
具体实施方式
下面参考附图，其中参考标号指示各个元件。图2中示出根据本发明第一实施例的典型存储子系统100。存储子系统100包括存储控制器400，其通过数据总线150和命令/地址总线151传输多个信号。数据总线150包括多个标记信号FL1、FL2，这些标记信号利用对应的多个标记信号线404、405传输的。每个标记信号线与对应的读出时钟信号线和耦合到该读出时钟信号线的存储设备关联。例如，标记信号FL1在标记信号线404上传输，并与读出时钟信号线402ap上传输的读出时钟RCLK和存储设备DRAM-1 101p以及DRAM-3 103p关联。每个存储模块301、302通过包括多个标记信号线404、405的数据总线150耦合到存储控制器400。应当注意，尽管图2(以及指向可选实施例的图5-8)示出命令信号线406和地址信号线407的具体路由方案，但本发明的原理还可以应用于其它路由方式。例如，命令信号线406和地址信号线407可以与每个存储设备101-104并行路由，并且/或者通过一个寄存器(未示出)缓存。
图3是图2所示的一个存储模块101的更详细的图。在该典型实施例中，存储设备101-104是超前DRAM技术(ADT)设备。但是，本发明的原理可以结合在任何类型的异步存储设备中。ADT存储设备101包括耦合到读出时钟信号线402a的控制电路2000(包括地址解码器)、写入时钟信号线403、标记信号线404、多个命令信号线406、以及多个地址信号线407。控制电路2000可以耦合到附加常规信号总线，为了简化附图，图中未示出该常规信号总线。ADT存储设备101也包括写入数据路径2002和读出数据路径2004，它们都耦合到数据信号线401a和多个存储阵列2001(通过I/O门电路)。同样耦合到读出时钟信号线402a的数据路径2004包括串行化器2005，其将从多个存储阵列2001读出的并行数据转换为串行数据，在数据信号线401a上与读出时钟RCLK同步输出。同样，也耦合到写入时钟信号线403的写入数据路径2002包括并行化器2003，其将来自数据信号线401a的串行写入数据转换为并行数据。
存储设备101利用标记信号FL1作为线索来确定什么时候开始输出与先前接受的读出命令关联的数据。从而该存储设备使其读出反应时间由标记信号线404上的标记信号FL1的定时确定。更具体而言，存储设备101的控制电路2000使得读出数据路径2003在确认标记FL1在标记信号线404上之后预定个数的读出时钟周期开始输出与先前接受的读出命令关联的数据。
该过程示于图3，在步骤1001，存储设备接受通过多个命令信号线406传输的读出命令。在步骤1002，控制电路等待，直到接收到标记信号FL1。接收到标记信号后，在步骤1003-1004，存储设备等待预定个数的读出时钟周期，然后输出数据。在典型实施例中，存储设备101将在接收到标记信号FL1后4个读出时钟周期开始输出读出数据。但是，也可以采用不同的读出时钟周期个数，只要每个存储设备101-104的个数相同，并包括足够的时间使存储设备101-104输出请求的数据。
通过标记信号FL1、FL2设置的存储设备101-104的设备读出反应时间的控制定时在一个校准程序中决定，该程序由存储控制器在例如系统初始化时执行。此时，存储控制器400确定其对每个存储设备发出读出命令和发出标记信号之间的时间差。该时间差将使得耦合到同一标记信号线(如，标记信号线404)上的存储设备(如，DRAM-1101和DRAM-3103)的系统读出反应时间相等。该校准过程是根据标记信号线执行的。
该校准过程的开始，存储控制器400向耦合到被校准的标记信号线(如，标记信号线404)上的存储设备中距离存储控制器400最远的存储设备(如，DRAM-3103)发送一个校准命令。校准命令是一个特殊的读出命令，其使得存储设备103输出参考校准模式。该参考校准模式被格式化为允许存储控制器很容易地识别什么时候数据首先到达存储控制器。在典型实施例中，存储设备103对每个读出命令返回8位数据。存储设备103驱动数据顺序通过数据信号线401a到达存储控制器400。良好的校准模式将允许存储控制器很容易地识别什么时候数据的第一位到达存储控制器。在典型实施例中，优选的参考校准模式是一个字节，其中到达存储控制器的第一位被设置为一种状态，其余的位被设置为不同的状态。因此，(二进制)01111111或(二进制)10000000将是良好的校准模式。在这两个模式之间的选择可能受总线结构的影响。例如，在典型实施例中，存储总线150是“上拉(pull-up)”总线，其自然逻辑状态为“1”。因此，模式(二进制)01111111将是理想的，因为“0”出现在该总线上的仅由的时间是它是否被驱动到总线上。但是，如果数据总线150被构造为自然逻辑状态是“0”，则优选的模式将是(二进制)10000000。
当存储控制器400发出校准命令时，它同时还确认标记信号FL1在标记信号线404上。当DRAM-3 103接收到该标记信号时，它在经过预定个数的读出时钟周期后开始输出校准模式。
标记信号线404被路由为使得标记信号FL1经过与该标记信号FL1关联的标记信号线404上所耦合的每个存储设备103、101后，将返回存储控制器400。当存储控制器400接收到返回的标记信号FL1时，它将在经过预定个数的读出时钟周期后，试图从数据信号线401读取校准模式。如果检测到参考校准模式，则该预定个数的读出时钟周期施加充分的设备读出反应时间，使得存储设备103能够正常工作。如果没有检测到参考校准模式，则存储控制器会推断标记信号FL1发送得太早，导致试图以比存储设备103的最小设备读出反应时间快的设备读出反应时间操作存储设备103。这样，存储控制器400在发送校准命令和发送标记信号FL1之间增加读出时钟周期个数，重复上述程序，直到正确接收到参考校准模式。
然后，存储控制器400对耦合到同一标记信号线上的其它存储设备重复上述过程。存储控制器对耦合到标记信号线404上的下一个较近的存储设备(如，DRAM-1101)继续上述过程，直到对耦合到同一标记信号线(如，标记信号线404)上的最近的存储设备执行了校准程序。对于每次重复，存储控制器400采用前一个重复中使用过的最后的定时差作为初始定时差。在通过该程序对最接近的存储设备(如，DRAM-1101)进行校准后，最后的定时差被存储控制器400采用，用于对耦合到该标记信号线(如，标记信号线404)上的存储设备进行读出过程。该定时差使得耦合到同一标记信号线上的每个存储设备(如，标记信号线404和存储设备DRAM-1 101，DRAM-3 103)以该组存储设备中最慢的存储设备的最小设备读出反应时间操作。由于相似的路径长度和信号传播特征，标记信号以与读出时钟路径等同的信号传播特征传播，所以标记信号的信号传播延迟自动补偿耦合到同一标记信号线(如，标记信号线404)的存储设备(如，DRAM-1 101和DRAM-3 103)之间的信号传播时间差。
例如，在图2所示系统中，存储控制器400将首先校准DRAM-3103，因为DRAM-1 101和DRAM-3 103都耦合到同一标记信号线(即，404)，且DRAM-3 103是距离存储控制器400最远的存储设备。在第一步，存储控制器将同时发送校准命令和标记信号FL1。存储设备103的控制电路2000使存储设备在标记信号后预定个数的读出时钟周期时输出读取的数据。在典型实施例中，该预定个数是4个读出时钟周期。如果在存储控制器400检测到返回的标记信号FL1后4个周期，存储控制器400没有检测到校准模式，就意味着存储设备103在该特定的时间没有准备好输出读取的数据，即，存储设备103的最小设备读出反应时间没有满足。于是，存储控制器400发送另一个校准命令，但利用修改的定时发送标记信号FL1，该修改的定时等于在读出命令与标记信号FL1之间增加一个读出时钟周期。重复这一过程，直到在存储控制器接收到返回的标记信号FL1后4个时钟周期，在存储控制器400检测到校准模式。该定时等于以其最小设备读出反应时间操作存储设备103。
然后，存储控制器400继续校正耦合到标记信号线404上的剩下的存储设备。对下一个最近的存储设备继续校正，当最近的存储设备被校正时，校正完成。在该例子中，下一个最近的存储设备是DRAM-1101。对于剩余的每个被校准存储设备，读出命令和标记信号之间的初始延迟被设置为先前校准的存储设备所使用的最后的定时差。在该例子中，存储设备400通过校准DRAM-1 101来继续校准过程。存储控制器400向DRAM-1 101发送校准命令，并在其发送标记信号FL1之前等待一个读出时钟周期，因为一个读出时钟定时差是先前校准的存储设备(即，DRAM-3 103)所用的最终定时差。如果存储控制器400没有正确接收到参考校准模式，则存储控制器400通过对每个校准命令增加读出命令和标记信号FL1之间的读出时钟周期差来继续发送校准命令到DRAM-1 101。假设存储控制器400向DRAM-1 101发送了3个校准命令才在存储控制器上正确接收到参考校准模式。这对应于校准命令与标记信号之间3个读出时钟周期的定时差(因为第一个校准命令采用先前的存储模块的定时，该定时等于1个读出时钟周期延迟，第二个校准命令将该定时增加1，变为2个读出时钟周期，最后，第三个校准命令将定时再增加一个读出时钟周期，成为3个读出时钟周期)。因为DRAM-1 101是耦合到标记信号线404上的最近的存储设备，所以，耦合到该标记信号线404上的存储设备的校准过程就完成了。在正常操作中，存储控制器400将在其发送读出命令后3个读出时钟周期时确认标记信号FL1，并且由耦合到标记信号线404上的每个存储设备DRAM-1 101、DRAM-3 103返回的数据的系统反应时间将相同。
对每条标记信号线(如，标记信号线405)执行上述程序。例如，在图1所示系统中，标记信号FL2用于存储设备DRAM-4 104和DRAM-2 102。优选地，存储控制器同时校准每个标记线。存储控制器还可以采用标记线的最终定时差的最大值作为每条标记线的公用定时差，从而允许存储控制器用相同的系统反应时间操作整个存储系统。
本发明的一方面是多个标记信号FL1、FL2的信号传播时间等同于多个读出时钟信号RCLK。因为标记信号FL1、FL2的信号传播时间等同于用于使从存储设备101-104输出的数据同步的读出时钟信号RCLK，标记信号FL1、FL2自动补偿存储子系统的存储模块301、302之间的信号传播时间差异。在图1所示实施例中，多个标记信号线404、405被路由为与读出时钟信号线402a、402b并行，以保证多个标记信号线404、405与多个读出时钟信号线402a、402b的传播时间相同。
图5示出本发明的存储子系统的第二实施例100’。存储子系统100’将向外的读出时钟信号线402’上的单个向外的读出时钟信号RCLK’从存储控制器400路由到时钟缓冲器401。时钟缓冲器401是低延迟设备，其在多个读出时钟信号线402a、402b上产生多个读出时钟信号RCLK，这些读出时钟信号的相位与所述单个向外的读出时钟信号RCLK实际上相同。多个标记信号线404、405从存储控制器400到靠近时钟缓冲器401的一个区域被初始路由为与所述单个向外的读出时钟信号线402’并行。然后，多个标记信号线404、405被路由为与多个读出时钟信号线402a、402b并行。这样的安排维持了标记信号FL1、FL2与读出时钟信号RCLK’、RCLK之间的传播时间的等同。
下面参考图6，示出本发明的第三实施例。第三实施例的存储子系统100”采用一个带有标记转发器401’的时钟缓冲器。这样，向外的读出时钟信号RCLK’以及多个向外的标记信号FL1、FL2从存储控制器400到带有标记转发器401’的时钟缓冲器被初始路由为彼此并行。带有标记转发器401’的时钟缓冲器然后重新发送这些信号作为多个读出时钟信号RCLK和多个标记信号FL1、FL2。带有标记转发器的时钟缓冲器保证了读出时钟信号与标记信号之间的等同信号传播定时关系。
下面参考图7，示出根据本发明一个实施例的存储子系统100，其中标记信号FL1、FL2由存储模块上的内部逻辑410产生，而不是存储控制器401产生。每个存储模块(如，存储模块301)上的标记信号线404、405独立于其它存储模块(如，存储模块302)上的对应的标记信号，因此不与其它存储模块的标记信号线404、405耦合。图7所示存储子系统100通常在较小的存储系统上。因为较小的存储系统的定时差异较小，所以可以在时钟信号线402”上采用单个时钟CLK”。但是，该实施例不限于小存储系统。在较大的存储系统中，可以采用独立的读和写时钟代替时钟信号线402”上的单个时钟CLK”。
每个存储模块的内部逻辑410的功能是产生内部标记信号FL1、FL2，该信号可以用于使存储模块(如，存储模块301)内的存储设备(如，DRAM-1 101和DRAM-2 102)的设备读出反应时间相等。校准过程被修改，使得在同一存储模块中的存储设备之间移动。例如，在存储模块301内，校准过程可以从“顶部”存储设备(如，DRAM-1101)开始，一直继续到“底部”存储设备(如，DRAM-2 102)也被校准。因此，该程序使得存储模块(如，存储模块301)的每个存储设备(如，DRAM-1 101和DRAM-2 102)被利用相同的设备读出反应时间操作。这样，在校准后，存储控制器400将能够以相同的系统读出反应时间读取同一存储模块中的任意存储设备。
如果要将存储系统100应用于具有较大模块间定时差异的较大的存储系统，除了用独立的读和写时钟代替信号线402”上的单个时钟CLK”外，其它实施例的模块间校准技术也可以采用。其它实施例的校准程序可以应用于本实施例的大存储系统实现。但是，由于没有从存储控制器400一直通过每个存储模块301、302的标记信号线，所以，存储控制器只是判断是否正确接收到了校准模式，如果没有，指示正被校准的存储模块的内部逻辑410增加其标记信号定时差(对于模块内的每个标记FL1、FL2)。存储控制器400可以通过各种方式指示存储模块(如，存储模块302)的内部逻辑410增加其标记定时，包括发送特定的指令到多个命令线406上，或通过专用信号线(未示出)。
下面参考图8，示出根据本发明另一实施例的存储子系统100””。存储子系统100””与图2所示存储系统100类似。但是，存储系统100””的存储模块301、302各自包括一个配置存储器105、106以及至少一个相关的信号线410。配置存储器105、106可以是存储关于存储模块301、302上的存储设备DRAM-1 101-DRAM-4 104的预定配置信息的任意存储器。例如，配置存储器105、106可以是串行存在检测(serial presence detect)或SPD EEPROM。
预定配置数据SPDDC可以由存储控制器400利用至少一个信号线410读取。预定配置数据SPDDC包括每个标记信号线的预定标记定时延迟。预定标记定时延迟可以被指定为每个信号线的一系列单个值(即，存储控制器将使用的实际延迟)，或者它可以是一些值的组合，当这些值组合到一起时，允许存储控制器计算每个标记信号线要求的延迟值。例如，配置存储器可以存储一个单独值，表示存储模块上的全部存储设备共用的系统反应时间，也可以存储每个存储设备的最小设备读出反应时间。存储控制器用适当的最小设备读出反应时间计算系统反应时间，以计算与该存储设备关联的标记的建议标记定时延迟。这样，存储控制器400不需要在系统初始化过程中执行校准程序，要求的标记定时延迟可以从存储在配置存储器105、106中的数据读出或计算出来。如果配置存储器105、106为同一标记信号指定不同的标记定时延迟，则存储控制器400采用最大的标记定时延迟用于该标记。这允许存储控制器以适合每个存储模块的定时要求的定时来操作存储模块301、302。
该实施例的原理也可以用于前述其它实施例。例如，图5-7所示的存储系统100’、100”、100也可以做相似的改动，以包括配置存储器及其相关的信号线，以避免对校准的需求。
这样，本发明利用一个或多个标记信号，使得存储设备在标记信号到达后预定个数的读出时钟周期时输出与先前接受的读出命令关联的数据。在系统初始化过程中，执行一个校准程序以导出读出命令的确认与标记信号的确认之间的定时延迟。可选地，该定时延迟可以预先确定并存储在存储模块中的配置存储器中。随后该定时延迟被用来在正常操作过程中确认标记信号。该标记信号用来使存储设备的系统读出反应时间相等。当该标记信号在存储模块的外部产生时(即，由存储控制器产生)，它们可以用来使耦合到标记信号线上的存储设备的系统读出反应时间相等。可选地，标记信号线也可以在每个存储模块中由一个模块内的逻辑产生。如果模块内的标记信号从未离开存储模块，则它们不能被用来使其它存储模块的存储设备的系统读出反应时间相等。但是，它们可以被用来使该存储模块的存储设备的系统读出反应时间相等。
尽管以上说明了本发明的某些实施例，但本发明不限于这些具体实施例，因为在不脱离本发明的精神和范围的前提下，可以进行多种修改、变化和替换。因此，本发明的范围不应被认为限于以上所述的特定结构的细节，而是应当由所附权利要求的范围确定。

Claims (57)

1.一种存储设备，包括：
存储阵列；
耦合到所述存储阵列的至少一个数据信号线；
控制电路；
耦合到所述控制电路的读出时钟信号线，用于接收读出时钟信号；
耦合到所述控制电路的标记信号线，用于接收标记信号；
耦合到所述控制电路的至少一个命令信号线，用于接收命令；且
其中，所述控制电路使得存储设备从与先前在所述至少一个数据信号线上接收到的命令关联的所述阵列输出数据，所述输出在控制电路接收到标记信号之后预定个数的读出时钟周期时开始。
2.如权利要求1所述的存储设备，其中所述先前接收到的命令是读出命令。
3.如权利要求1所述的存储设备，其中所述先前接收到的命令是校准命令。
4.如权利要求3所述的存储设备，其中所述数据是校准模式。
5.如权利要求4所述的存储设备，其中所述校准模式包括至少两个连续的具有不同逻辑状态的位。
6.如权利要求5所述的存储设备，其中所述校准模式将其第一位设置为二进制0，而将其后的所有位设置为二进制1。
7.如权利要求5所述的存储设备，其中所述校准模式将其第一位设置为二进制1，而将其后的所有位设置为二进制0。
8.如权利要求1所述的存储设备，其中所述存储设备与至少一个其它存储设备一起排列，该存储设备和所述至少一个其它存储设备中的每一个将它们的标记信号线相耦合，并将它们的命令信号线相耦合；且
其中每个存储设备通过它们各自的标记信号线在该排列的每个存储设备接收到读出命令后相同个数的读出时钟周期时接收标记信号。
9.如权利要求1所述的存储设备，其中所述存储设备在一个存储模块上与至少一个其它存储设备排列，该存储模块和所述至少一个其它存储设备中的每一个将它们的标记信号线耦合到位于存储模块上的标记发生逻辑。
10.一种存储模块，包括：
多个存储设备，其中每个所述存储设备进一步包括：
存储阵列；
耦合到所述存储阵列的至少一个数据信号线；
控制电路；
耦合到所述控制电路的读出时钟信号线，用于接收读出时钟信号；
耦合到所述控制电路的标记信号线，用于接收标记信号；
耦合到所述控制电路的至少一个命令信号线，用于接收一个读出命令；且
其中，所述控制电路使得存储设备从与先前在所述至少一个数据信号线上接收到的命令关联的所述阵列输出数据，所述输出在控制电路接收到标记信号之后预定个数的读出时钟周期时开始。
11.如权利要求10所述的存储模块，其中所述先前接收到的命令是读出命令。
12.如权利要求10所述的存储模块，其中所述先前接收到的命令是校准命令。
13.如权利要求12所述的存储模块，其中所述输出数据是校准模式。
14.如权利要求13所述的存储模块，其中所述校准模式包括至少两个连续的具有不同逻辑状态的位。
15.如权利要求14所述的存储模块，其中所述校准模式将其第一位设置为二进制0，而将其后的所有位设置为二进制1。
16.如权利要求14所述的存储模块，其中所述校准模式将其第一位设置为二进制1，而将其后的所有位设置为二进制0。
17.如权利要求10所述的存储模块，进一步包括：
标记发生逻辑，通过它们各自的标记信号线耦合到所述多个存储设备中的每一个。
18.如权利要求17所述的存储模块，其中所述标记发生逻辑在向所述多个存储设备中的每一个发送一个读取命令后相同个数的读出时钟周期时向所述多个存储设备中的每一个发送所述标记信号。
19.如权利要求18所述的存储模块，其中所述多个存储设备的每一个在接收到标记信号后相同的预定个数的读出时钟周期时输出读取的数据。
20.如权利要求10所述的存储模块，其中所述存储模块与至少一个其它存储模块耦合，使得存储模块上的多个存储设备中的每一个将其标记信号线与所述至少一个其它存储模块中的每一个对应的存储设备的标记信号线耦合。
21.一种计算机系统，包括：
处理器；
耦合到所述处理器的存储控制器；
耦合到所述存储控制器的至少一个存储模块，所述至少一个存储模块中的每一个具有组织为至少一组的多个存储设备，
其中所述多个存储设备中的每一个包括：
一个读出时钟信号线，用于接收读出时钟信号，所述读出时钟信号线耦合到所述至少一个存储模块的其它存储模块中的对应存储设备的读出时钟信号线；
至少一个命令信号线，用于接收命令；和
一个标记信号线，用于接收标记信号，所述标记信号线耦合到所述至少一个存储模块的其它存储模块中的对应存储设备的标记信号线；
其中所述标记信号使得存储设备从接收到标记信号后预定个数的读出时钟周期开始，输出对应于先前在命令信号线上接收的命令的数据。
22.如权利要求21所述的计算机系统，其中所述先前接收到的命令是读出命令。
23.如权利要求21所述的计算机系统，其中所述先前接收到的命令是校准命令。
24.如权利要求23所述的计算机系统，其中所述输出的数据是校准模式。
25.如权利要求24所述的计算机系统，其中所述校准模式包括至少两个连续的具有不同逻辑状态的位。
26.如权利要求25所述的计算机系统，其中所述校准模式将其第一位设置为二进制0，而将其后的所有位设置为二进制1。
27.如权利要求21所述的计算机系统，其中所述校准模式将其第一位设置为二进制1，而将其后的所有位设置为二进制0。
28.如权利要求21所述的计算机系统，进一步包括：
通过一个主读出时钟信号线耦合到所述存储控制器和通过至少一个存储模块的读出时钟信号线耦合到的所述至少一个存储模块中的每一个的时钟缓冲器，
其中所述时钟缓冲器以最小延迟将在主读出时钟信号线上接收的主读出时钟信号重新发送到每个排列的读出时钟信号线上。
29.如权利要求21所述的计算机系统，进一步包括：
通过一个主读出时钟信号线和多个主标记信号线耦合到所述存储控制器的时钟缓冲器，所述时钟缓冲器还通过所述至少一个存储模块的读出时钟信号线和标记信号线耦合到该至少一个存储模块中的每一个；
其中所述时钟缓冲器将在主读出时钟信号线上接收的主读出时钟信号重新发送到每个读出时钟信号线上，还将在多个标记信号线上接收的主标记信号重新发送到每个标记信号线上，其中
所述时钟缓冲器以相同的延迟重新发送主读出时钟信号和主标记信号。
30.一种计算机系统，包括：
处理器；
耦合到所述处理器的存储控制器；
耦合到所述存储控制器的至少一个存储模块，所述至少一个存储模块中的每一个具有至少一组存储设备，所述至少一组存储设备中的每一个进一步包括：
标记发生逻辑，和
多个存储设备，其中每个所述存储设备包括：
一个读出时钟信号线，用于接收读出时钟信号，所述读出时钟信号线耦合到所述至少一个存储模块的其它存储模块中的其它对应存储设备的读出时钟信号线；
至少一个命令信号线，用于接收命令；
耦合到所述存储阵列的至少一个信号线；和
耦合到所述标记发生逻辑的一个标记信号线，用于接收标记信号，
其中所述标记信号使得存储设备从接收到标记信号后预定个数的读出时钟周期开始，在所述数据信号线上输出对应于先前在命令信号线上接收的命令的数据。
31.如权利要求30所述的计算机系统，其中所述标记发生逻辑利用所耦合的存储设备接收到读出命令后相同个数的读出时钟周期向每个耦合的存储设备发送标记信号。
32.一种操作与存储控制器、读出时钟信号源、和标记信号源耦合的存储设备的方法，包括：
从存储控制器接收命令；
从标记信号源接收标记信号；
从读出时钟信号源接收读出时钟信号；
从接收到标记信号后预定个数的读出时钟周期时开始，输出与所述命令关联的与读出时钟信号同步的数据。
33.如权利要求32所述的方法，其中所述命令是读出命令。
34.如权利要求32所述的方法，其中所述命令是校准命令。
35.如权利要求34所述的方法，其中所述数据是校准模式。
36.如权利要求35所述的方法，其中所述校准模式包括至少两个连续的具有不同逻辑状态的位。
37.如权利要求36所述的方法，其中所述校准模式将其第一位设置为二进制0，而将其后的所有位设置为二进制1。
38.如权利要求36所述的方法，其中所述校准模式将其第一位设置为二进制1，而将其后的所有位设置为二进制0。
39.如权利要求32所述的方法，其中所述读出时钟信号源是存储控制器，且所述标记信号源是存储控制器。
40.如权利要求32所述的方法，其中所述存储设备位于一个存储模块上，且所述标记信号源是位于所述存储模块上的标记发生逻辑。
41.在具有耦合到多个存储设备的一个存储控制器的系统中，使该存储设备的系统读出反应时间相等的方法，所述存储设备具有一个共用标记信号线和一个共用读出时钟信号线，二者也耦合到所述存储控制器，该方法包括：
由存储控制器向选自多个存储设备之一的目标存储设备发送一个读出命令；
在发送了所述读出命令后若干读出时钟周期时，由存储控制器通过共用标记信号线向所述目标存储设备发送标记信号；
从所述目标存储设备接收到所述标记信号后预定个数的读出时钟周期开始，由目标存储设备输出与所述读出命令有关的数据；
其中所述个数是相同的，不管选择哪个存储设备作为目标存储设备。
42.在具有一个存储控制器和至少一个存储模块的存储系统中，用于使多个存储模块上的多个存储设备的读出反应时间相等的方法，每个所述存储模块具有耦合到一个标记发生逻辑和一个时钟的多个存储设备；该方法包括：
向选自多个存储设备的一个目标存储设备发送一个读出命令，该多个存储设备位于选自所述至少一个存储模块的一个目标存储模块上；
在预定个数的时钟周期后，向所述目标存储设备发送标记信号；
从目标存储设备接收到标记信号之后预定个数的时钟周期开始，由目标存储设备输出与所述读出命令有关的数据；
其中，所述个数是相同的，不管选择存储模块的哪个存储设备作为目标存储设备。
43.一种校准存储系统的方法，该存储系统包括至少一个存储设备，该至少一个存储设备中的每一个通过至少一个读出时钟线、至少一个命令线、至少一个标记线和至少一个数据线耦合到一个存储控制器、一个标记源、和一个读出时钟源，该方法包括步骤：
(a)将定时差设置为0个读出时钟周期；
(b)从存储控制器通过所述至少一个命令线向选自所述至少一个存储设备的一个存储设备发送校准命令；
(c)在所述至少一个标记线上从存储控制器发送一个标记信号，所述标记信号在一个延迟之后发送，该延迟等于以读出时钟周期为单位，相对于校准命令被发送的时刻的定时差；
(d)在所选择的存储设备接收标记信号，并且在相对于所选择的存储设备接收到标记信号的时刻经过了预定个数的读出时钟周期后，输出参考校准模式；
(e)在存储控制器接收标记信号线上的标记信号，并且从存储控制器接收到标记信号的时刻开始经过预定个数的读出时钟周期后，开始从数据线读取数据；
(f)如果所述数据对应于参考校准模式，则得出结论，即：定时差是充分的；
(g)如果所述数据不对应于参考校准模式，则得出结论，即：定时差是不充分的；
(h)如果定时差不充分，则将定时差增加一个读出时钟周期，并重复步骤(b)、(c)、(d)、(e)、(f)、和(g)。
44.如权利要求43所述的方法，其中所选择的存储设备是距离存储控制器最远的的存储设备。
45.如权利要求44所述的方法，其中所述存储系统具有多个存储设备，这些存储设备从距离存储控制器最远依次到最近，该方法进一步包括步骤：
(i)对其余的每个存储设备依次重复步骤(b)、(c)、(d)、(e)、(f)、和(g)。
46.一种控制多个存储设备读出反应时间的方法，包括：
向所述多个存储设备依次提供一个读出时钟信号；
向一个所述存储设备发出一个读出命令；
在发出所述读出命令后第一预定个数的读出时钟周期时，向所述一个存储设备发出一个标记信号；和
在存储设备接收到标记信号后第二预定个数的读出时钟周期时，由所述存储设备输出与所述读出命令相关的数据。
47.如权利要求46所述的方法，其中所述第一预定个数的读出时钟周期加所述第二预定个数的读出时钟周期大于等于对应于多个存储设备的最小设备读出反应时间的最大值。
48.如权利要求46所述的方法，其中所述第二预定个数的读出时钟周期为4。
49.如权利要求10所述的存储模块，进一步包括：
配置存储器，所述配置存储器存储外部存储控制器在确认读出命令和标记信号之间将要等待的建议的延迟。
50.如权利要求49所述的存储模块，其中所述建议的延迟包括设备最小读出反应时间延迟和系统反应时间。
51.如权利要求21所述的计算机系统，其中所述至少一个存储模块中的每一个进一步包括一个配置存储器，所述配置存储器存储外部存储控制器在确认读出命令和标记信号之间将要等待的建议的延迟。
52.如权利要求51所述的计算机系统，其中所述建议的延迟包括设备最小读出反应时间延迟和系统反应时间。
53.如权利要求30所述的计算机系统，其中所述至少一个存储模块中的每一个进一步包括一个配置存储器，所述配置存储器存储由标记发生逻辑用来确定什么时候产生多个标记信号的建议的延迟。
54.如权利要求41所述的方法，其中所述个数对应于与所述多个存储设备中的至少一个关联的配置存储器中存储的一个建议的延迟值。
55.如权利要求54所述的方法，其中所述建议的延迟包括设备最小读出反应时间延迟和系统反应时间。
56.如权利要求42所述的方法，其中所述个数对应于每个存储模块的配置存储器中存储的建议的延迟值的最大值。
57.如权利要求56所述的方法，其中所述建议的延迟包括设备最小读出反应时间延迟和系统反应时间。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102483725A (zh) * 2009-08-26 2012-05-30 高通股份有限公司 在双信道操作期间通过将地址/控制信号交错的单信道与双信道混合双重数据速率接口方案
CN105677320A (zh) * 2015-12-28 2016-06-15 小米科技有限责任公司 一种设置等待时长的方法和装置
CN107291379A (zh) * 2016-03-03 2017-10-24 三星电子株式会社 存储器系统及其控制方法
CN108717858A (zh) * 2013-03-14 2018-10-30 美光科技公司 选择性自参考读取
US11294571B2 (en) 2016-03-03 2022-04-05 Samsung Electronics Co., Ltd. Coordinated in-module RAS features for synchronous DDR compatible memory
CN115080469A (zh) * 2022-05-13 2022-09-20 珠海全志科技股份有限公司 一种存储器传输时延校准方法及装置
CN116206648A (zh) * 2022-01-27 2023-06-02 北京超弦存储器研究院 动态存储器及其读写方法、存储装置

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6445624B1 (en) * 2001-02-23 2002-09-03 Micron Technology, Inc. Method of synchronizing read timing in a high speed memory system
US6901471B2 (en) * 2001-03-01 2005-05-31 Synopsys, Inc. Transceiver macrocell architecture allowing upstream and downstream operation
US6658523B2 (en) * 2001-03-13 2003-12-02 Micron Technology, Inc. System latency levelization for read data
US8391039B2 (en) * 2001-04-24 2013-03-05 Rambus Inc. Memory module with termination component
US6675272B2 (en) 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
DE10123769C1 (de) * 2001-05-16 2002-12-12 Infineon Technologies Ag Verfahren zur Anpassung unterschiedlicher Signallaufzeiten zwischen einer Steuerung und wenigstens zweier Verarbeitungseinheiten sowie Rechnersystem
US6697926B2 (en) * 2001-06-06 2004-02-24 Micron Technology, Inc. Method and apparatus for determining actual write latency and accurately aligning the start of data capture with the arrival of data at a memory device
DE10149031A1 (de) * 2001-10-05 2003-04-24 Infineon Technologies Ag Speichervorrichtung
US6941433B1 (en) * 2002-05-22 2005-09-06 Juniper Networks, Inc. Systems and methods for memory read response latency detection
JP3866618B2 (ja) * 2002-06-13 2007-01-10 エルピーダメモリ株式会社 メモリシステム及びその制御方法
JP4159415B2 (ja) * 2002-08-23 2008-10-01 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US6851032B2 (en) 2002-08-16 2005-02-01 Micron Technology, Inc. Latency reduction using negative clock edge and read flags
US20040078615A1 (en) * 2002-10-17 2004-04-22 Intel Corporation (A Delaware Corporation) Multi-module system, distribution circuit and their methods of operation
US7142461B2 (en) * 2002-11-20 2006-11-28 Micron Technology, Inc. Active termination control though on module register
US7149841B2 (en) * 2003-03-31 2006-12-12 Micron Technology, Inc. Memory devices with buffered command address bus
US6891774B1 (en) 2003-09-03 2005-05-10 T-Ram, Inc. Delay line and output clock generator using same
US7464282B1 (en) 2003-09-03 2008-12-09 T-Ram Semiconductor, Inc. Apparatus and method for producing dummy data and output clock generator using same
US7089439B1 (en) 2003-09-03 2006-08-08 T-Ram, Inc. Architecture and method for output clock generation on a high speed memory device
US6947349B1 (en) 2003-09-03 2005-09-20 T-Ram, Inc. Apparatus and method for producing an output clock pulse and output clock generator using same
US7299329B2 (en) * 2004-01-29 2007-11-20 Micron Technology, Inc. Dual edge command in DRAM
DE102004015868A1 (de) * 2004-03-31 2005-10-27 Micron Technology, Inc. Rekonstruktion der Signalzeitgebung in integrierten Schaltungen
WO2005098862A2 (en) * 2004-03-31 2005-10-20 Micron Technology, Inc. Reconstruction of signal timing in integrated circuits
US7296129B2 (en) 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
US7519877B2 (en) * 2004-08-10 2009-04-14 Micron Technology, Inc. Memory with test mode output
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
US7542322B2 (en) * 2004-09-30 2009-06-02 Intel Corporation Buffered continuous multi-drop clock ring
US7305574B2 (en) * 2004-10-29 2007-12-04 International Business Machines Corporation System, method and storage medium for bus calibration in a memory subsystem
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7512762B2 (en) 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
US7299313B2 (en) 2004-10-29 2007-11-20 International Business Machines Corporation System, method and storage medium for a memory subsystem command interface
US7966439B1 (en) * 2004-11-24 2011-06-21 Nvidia Corporation Apparatus, system, and method for a fast data return memory controller
KR100588599B1 (ko) * 2005-05-03 2006-06-14 삼성전자주식회사 메모리 모듈 및 메모리 시스템
US7187599B2 (en) 2005-05-25 2007-03-06 Infineon Technologies North America Corp. Integrated circuit chip having a first delay circuit trimmed via a second delay circuit
KR100717113B1 (ko) * 2005-09-12 2007-05-10 삼성전자주식회사 반도체 메모리 모듈 및 반도체 메모리 시스템
US7397684B2 (en) * 2005-09-15 2008-07-08 Infineon Technologies, Ag Semiconductor memory array with serial control/address bus
US7478259B2 (en) 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
US7539842B2 (en) * 2006-08-15 2009-05-26 International Business Machines Corporation Computer memory system for selecting memory buses according to physical memory organization information stored in virtual address translation tables
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US7721140B2 (en) 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
US20100185810A1 (en) * 2007-06-12 2010-07-22 Rambus Inc. In-dram cycle-based levelization
US8312193B2 (en) * 2010-01-08 2012-11-13 International Business Machines Corporation Eager protocol on a cache pipeline dataflow
KR101132797B1 (ko) * 2010-03-30 2012-04-02 주식회사 하이닉스반도체 모듈제어회로를 포함하는 반도체모듈 및 반도체모듈의 제어방법
US9021181B1 (en) * 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
JP2015056129A (ja) * 2013-09-13 2015-03-23 キヤノン株式会社 メモリコントローラ及び印刷装置
KR102601143B1 (ko) * 2018-10-29 2023-11-13 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US11609868B1 (en) 2020-12-31 2023-03-21 Waymo Llc Control calibration timing to avoid memory write blackout period
KR20220101502A (ko) 2021-01-11 2022-07-19 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4519034A (en) 1982-06-30 1985-05-21 Elxsi I/O Bus clock
JPH05250280A (ja) * 1992-03-09 1993-09-28 Fujitsu Ltd データ転送方法
US5748914A (en) 1995-10-19 1998-05-05 Rambus, Inc. Protocol for communication with dynamic memory
US5917760A (en) * 1996-09-20 1999-06-29 Sldram, Inc. De-skewing data signals in a memory system
JPH1166851A (ja) * 1997-08-21 1999-03-09 Mitsubishi Electric Corp クロックシフト回路装置、クロックシフト回路およびこれを用いた同期型半導体記憶装置
JP3832947B2 (ja) * 1997-11-14 2006-10-11 富士通株式会社 データ転送メモリ装置
JP2000011681A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2000076122A (ja) * 1998-08-31 2000-03-14 Hitachi Ltd データ処理装置
JP2000163965A (ja) * 1998-11-27 2000-06-16 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3706772B2 (ja) * 1999-07-12 2005-10-19 富士通株式会社 半導体集積回路
DE60019081D1 (de) * 2000-01-31 2005-05-04 St Microelectronics Srl Verschachtelter Burst-Speicher mit Burst-Zugriff bei synchronen Lesezyklen, wobei die beiden untergeordneten Speicherfelder unabhängig lesbar sind mit wahlfreiem Zugriff während asynchroner Lesezyklen
US6445624B1 (en) * 2001-02-23 2002-09-03 Micron Technology, Inc. Method of synchronizing read timing in a high speed memory system

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102483725A (zh) * 2009-08-26 2012-05-30 高通股份有限公司 在双信道操作期间通过将地址/控制信号交错的单信道与双信道混合双重数据速率接口方案
CN102483725B (zh) * 2009-08-26 2015-01-21 高通股份有限公司 在双信道操作期间通过将地址/控制信号交错的单信道与双信道混合双重数据速率接口方案
US11789796B2 (en) 2013-03-14 2023-10-17 Ovonyx Memory Technology, Llc Selective reading of memory with improved accuracy
CN108717858B (zh) * 2013-03-14 2023-04-18 美光科技公司 选择性自参考读取
US11379286B2 (en) 2013-03-14 2022-07-05 Ovonyx Memory Technology, Llc Selective reading of memory with improved accuracy
CN108717858A (zh) * 2013-03-14 2018-10-30 美光科技公司 选择性自参考读取
CN105677320B (zh) * 2015-12-28 2019-06-21 小米科技有限责任公司 一种设置等待时长的方法和装置
WO2017113927A1 (zh) * 2015-12-28 2017-07-06 小米科技有限责任公司 一种设置等待时长的方法和装置
CN105677320A (zh) * 2015-12-28 2016-06-15 小米科技有限责任公司 一种设置等待时长的方法和装置
US11294571B2 (en) 2016-03-03 2022-04-05 Samsung Electronics Co., Ltd. Coordinated in-module RAS features for synchronous DDR compatible memory
CN107291379A (zh) * 2016-03-03 2017-10-24 三星电子株式会社 存储器系统及其控制方法
CN116206648A (zh) * 2022-01-27 2023-06-02 北京超弦存储器研究院 动态存储器及其读写方法、存储装置
CN116206648B (zh) * 2022-01-27 2024-02-20 北京超弦存储器研究院 动态存储器及其读写方法、存储装置
CN115080469A (zh) * 2022-05-13 2022-09-20 珠海全志科技股份有限公司 一种存储器传输时延校准方法及装置

Also Published As

Publication number Publication date
JP4030875B2 (ja) 2008-01-09
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DE60205877T2 (de) 2006-06-29

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