JP3706772B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルから読み出したデータ信号をクロック信号の１周期の間に複数回出力する半導体集積回路に関し、特に、データ信号の出力を高速に行う技術に関する。
【０００２】
【従来の技術】
近時、クロック信号等に同期して入出力インタフェースを高速に動作させ、データ信号の出力を高速化した半導体集積回路として、SDRAM（synchronous DRAM）等が開発されている。また、相補のクロック信号の立ち上がりにそれぞれ同期して（あるいは、クロック信号の立ち上がり、立ち下がりの両方に同期して）、データを出力する半導体集積回路として、DDR-SDRAM（Double Data Rate Synchronous DRAM）が開発されている。
【０００３】
図８は、この種の半導体集積回路のうち、DDR-SDRAMにおけるデータ信号の出力を制御する出力制御部１の構成例を示している。
出力制御部１は、クロックパルス発生回路２と、読み出し制御回路３と、出力イネーブル入れ替え回路４と、データ転送回路５と、データ入れ替え回路６と、データ出力回路７とを備えて構成されている。
【０００４】
クロックパルス発生回路２は、クロック信号CLKZ、CLKXを受け、クロック信号CLKZ、CLKXの立ち上がりに同期してクロックパルス信号OCLKPZ、OCLKPXを出力している。クロック信号CLKZ、CLKXは、外部から供給される相補の外部クロック信号CLK、/CLK（図示せず）をクロックバッファで受けた信号である。
読み出し制御回路３は、レイテンシカウンタ８と、レイテンシ制御回路９と、データ変換パルス入れ替え回路１０とを備えて構成されている。
【０００５】
レイテンシカウンタ８は、クロックパルス信号OCLKPZおよび読み出し制御信号RDPZ信号を受け、レイテンシ遅延信号LAT30Z、LAT40Zを出力している。読み出し制御信号RDPZは、外部から読み出しコマンドを受け付けたときに、所定の期間だけ高レベルにされる信号である。
【０００６】
レイテンシ制御回路９は、クロックパルス信号OCLKPX、レイテンシ遅延信号LAT30Z、LAT40Z、およびレイテンシ制御信号DL40Z、DL45Zを受け、出力制御信号OE30Z、POE35Z、POE40Zを出力している。
レイテンシ制御信号DL40Z、DL45Zは、モードレジスタ（図示せず）の設定値に応じて発生する信号である。例えば、モードレジスタに“レイテンシ４”を設定すると、レイテンシ制御信号DL40Zは高レベルになり、レイテンシ制御信号DL45Zは低レベルになる。モードレジスタに“レイテンシ４．５”を設定すると、レイテンシ制御信号DL40Zは低レベルになり、レイテンシ制御信号DL45Zは高レベルになる。ここで、“レイテンシ”とは、読み出しコマンドを受けた後、データ信号の出力を開始するまでのクロック数である。
【０００７】
データ変換パルス入れ替え回路１０は、クロックパルス信号OCLKPZ、OCLKPX、出力制御信号OE30Z、およびレイテンシ制御信号DL40Z、DL45Zを受け、データ変換パルス信号PSCLK1N、PSCLK2Nを出力している。
出力イネーブル入れ替え回路４は、出力制御信号POE35Z、POE40Z、およびレイテンシ制御信号DL40Z、DL45Zを受け、出力制御信号OE35Z、OE40Zを出力している。
【０００８】
データ転送回路５は、メモリセル（図示せず）から並列に読み出さるデータ信号CDB01X、CDB02X、およびデータ変換パルス信号PSCLK1N、PSCLK2Nを受け、データ信号DT1Z、DT2Zを出力している。
データ入れ替え回路６は、データ信号DT1Z、DT2Z、およびレイテンシ制御信号DL40Z、DL45Zを受け、データ信号PSDT1Z、PSDT2Zを出力している。
【０００９】
データ出力回路７は、クロックパルス信号OCLKPZ、OCLKPX、出力制御信号OE35Z、OE40Z、およびデータ信号PSDT1Z、PSDT2Zを受け、データ信号DOUTをパッドPADに出力している。
図９は、クロックパルス発生回路２の詳細を示している。
【００１０】
クロックパルス発生回路２は、互いに同一のパルス発生回路１１ａ、１１ｂを備えている。パルス発生回路１１ａは、クロック信号CLKZを反転かつ遅延した遅延信号CLKDZを生成する遅延回路１２ａと、クロック信号CLKZと遅延信号CLKDZとを受け、クロックパルス信号OCLKPZを生成する２入力のANDゲート１２ｂとで構成されている。遅延回路１２は、縦属接続された５つのインバータの間にCR時定数回路１２ｃを配置して構成されている。CR時定数回路１２ｃは、例えば、拡散抵抗R1とnMOSのソースとドレインとを接地線VSSに接続したMOS容量C1とで構成されている。パルス発生回路１１ｂは、クロック信号CLKXを受け、クロックパルス信号OCLKPXを生成している。クロックパルス発生回路２は、クロック信号CLKZ、CLKXの立ち上がりに同期してクロックパルス信号OCLKPZ、OCLKPXを生成する回路である。
【００１１】
図１０は、レイテンシカウンタ８の詳細を示している。
レイテンシカウンタ８は、縦続接続された３つのラッチ回路１３ａ、１３ｂ、１３ｃと、複数のインバータとで構成されている。
ラッチ回路１３ａ、１３ｂ、１３ｃは、クロックパルス信号OCLKPZの低レベル時にオンするMOSスイッチ１５と、インバータ１６ａの入力・出力とクロックドインバータ１６ｂの出力・入力とを互いに接続したラッチ１６と、クロックパルス信号OCLKPZの高レベル時にオンするMOSスイッチ１７と、２つのインバータの入力と出力とを互いに接続したラッチ１８とを、縦続に接続して構成されている。
【００１２】
MOSスイッチ１５、１７は、nMOSおよびpMOSのソース・ドレインを互いに接続して形成されている。ラッチ１６の帰還側に形成されたクロックドインバータ１６ｂのpMOS１６ｃのゲートには、クロックパルス信号OCLKPZの反転信号が供給され、nMOS１６ｄのゲートには、クロックパルス信号OCLKPZと同じ論理の信号が供給されている。ラッチ１３ａ、１３ｂ、１３ｃは、クロックパルス信号OCLKPZの低レベル時に信号を取り込み、取り込んだ信号をクロックパルス信号OCLKPZの高レベル時に出力する回路である。ラッチ回路１３ａの入力には、読み出し制御信号RDPZが供給されている。ラッチ回路１３ｂの出力からは、レイテンシ遅延信号LAT30Zが出力されている。ラッチ回路１３ｃの出力からは、レイテンシ遅延信号LAT40Zが出力されている。すなわち、レイテンシカウンタ８は、読み出しコマンドの受付後に、クロックパルス信号OCLKPZの３クロック目、４クロック目の立ち上がりに同期してレイテンシ遅延信号LAT30Z、LAT40Zを高レベルにする回路である。
【００１３】
図１１は、レイテンシ制御回路９の詳細を示している。
レイテンシ制御回路９は、ラッチ回路１９ａ、１９ｂと、レイテンシ制御信号DL40Zの高レベル時にオンするMOSスイッチ２０ａ、２０ｂ、２０ｃと、レイテンシ制御信号DL45Zの高レベル時にオンするMOSスイッチ２１ａ、２１ｂ、２１ｃと、複数のインバータとで構成されている。ラッチ回路１９ａ、１９ｂは、図１０に示したラッチ回路１３ａと同一の回路である。ラッチ回路１９ａは、レイテンシ遅延信号LAT30Zと、クロックパルス信号OCLKPZの反転信号と、クロックパルス信号OCLKPZと同じ論理の信号とを受け、レイテンシ遅延信号LAT30Zより半クロック遅れたレイテンシ遅延信号LAT35Zを出力している。ラッチ回路１９ｂは、レイテンシ遅延信号LAT40Zと、クロックパルス信号OCLKPZの反転信号と、クロックパルス信号OCLKPZと同一の論理の信号とを受け、レイテンシ遅延信号LAT40Zより半クロック遅れたレイテンシ遅延信号LAT45Zを出力している。
【００１４】
MOSスイッチ２０ａは、レイテンシ遅延信号LAT30Zを受け、この信号をノードN1に出力している。MOSスイッチ２０ｂは、レイテンシ遅延信号LAT35Zを受け、この信号をノードN2に出力している。MOSスイッチ２０ｃは、レイテンシ遅延信号LAT40Zを受け、この信号をノードN3に出力している。MOSスイッチ２１ａは、レイテンシ遅延信号LAT35Zを受け、この信号をノードN1に出力している。MOSスイッチ２１ｂは、レイテンシ遅延信号LAT40Zを受け、この信号をノードN2に出力している。MOSスイッチ２１ｃは、レイテンシ遅延信号LAT45Zを受け、この信号をノードN3に出力している。ノードN1に伝達された信号は、２つのインバータを介して出力制御信号OE30Zとして出力されている。ノードN2に伝達された信号は、２つのインバータを介して出力制御信号POE35Zとして出力されている。ノードN3に伝達された信号は、２つのインバータを介して出力制御信号POE40Zとして出力されている。
【００１５】
すなわち、レイテンシ制御回路９は、モードレジスタ（図示せず）に“レイテンシ４”が設定されているときに、レイテンシ遅延信号LAT30Z、LAT35Z、LAT40Zをそれぞれ出力制御信号OE30Z、POE40Z、POE45Zとして出力し、モードレジスタに“レイテンシ４．５”が設定されているときに、レイテンシ遅延信号LAT35Z、LAT40Z、LAT45Zをそれぞれ出力制御信号OE30Z、POE40Z、POE45Zとして出力する回路である。
【００１６】
図１２は、データ変換パルス入れ替え回路１０の詳細を示している。
データ変換パルス入れ替え回路１０は、レイテンシ制御信号DL40Zの高レベル時にオンするMOSスイッチ２２ａ、２２ｂと、レイテンシ制御信号DL45Zの高レベル時にオンするMOSスイッチ２３ａ、２３ｂと、互いに同一の出力回路２４ａ、２４ｂと、複数のインバータとで構成されている。
【００１７】
MOSスイッチ２２ａは、クロックパルス信号OCLKPXを受け、この信号をノードN4に出力している。MOSスイッチ２２ｂは、クロックパルス信号OCLKPZを受け、この信号をノードN5に出力している。MOSスイッチ２３ａは、クロックパルス信号OCLKPZを受け、この信号をノードN4に出力している。MOSスイッチ２３ｂは、クロックパルス信号OCLKPXを受け、この信号をノードN5に出力している。
【００１８】
出力回路２４ａは、インバータ２５ａおよび２入力のNANDゲート２５ｂ、２５ｂを有する制御回路２５と、２入力のNANDゲート２６ａ、２６ｂからなるフリップフロップ回路２６と、２入力のANDゲート２７とで構成されている。インバータ２５ａの入力には、ノードN4が接続されている。NANDゲート２５ｂの一方の入力には、出力制御信号OE30Zが供給されている。NANDゲート２５ｂの他方の入力には、インバータ２５ａの出力が接続されている。NANDゲート２５ｃの一方の入力には、NANDゲート２５ｂの出力が接続されている。NANDゲート２５ｃの他方の入力には、インバータ２５ａの出力が接続されている。NANDゲート２６ａの入力には、NANDゲート２５ｂの出力が接続されている。NANDゲート２６ｂの入力には、NANDゲート２５ｃの出力が接続されている。ANDゲート２７の入力には、ノードN4とNANDゲート２６ａの出力とがそれぞれ接続されている。ANDゲート２７の出力からは、データ変換パルス信号PSCLK1Nが出力されている。
【００１９】
出力回路２４ｂのインバータ２７ａの入力には、ノードN5が接続されている。出力回路２４のNANDゲート２７ｂの一方の入力には、出力制御信号OE30Zが供給されている。出力回路２４ｂのANDゲート２７の一方の入力には、ノードN5が接続されている。出力回路２４ｂのANDゲート２７の出力からは、データ変換パルス信号PSCLK2Nが出力されている。
【００２０】
出力回路２４ａ、２４ｂは、出力制御信号OE30Zの高レベル期間中に立ち上がるクロックパルス信号OCLKPX、OCLKPZを検出して、データ変換パルス信号PSCLK1N、PSCLK2Nを生成する回路である。
すなわち、データ変換パルス入れ替え回路１０は、モードレジスタ（図示せず）に“レイテンシ４”が設定されているときに、クロックパルス信号OCLKPX、OCLKPZをそれぞれデータ変換パルス信号PSCLK1N、PSCLK2Nとして出力し、モードレジスタに“レイテンシ４．５”が設定されているときに、クロックパルス信号OCLKPZ、OCLKPXをそれぞれデータ変換パルス信号PSCLK1N、PSCLK2Nとして出力する回路である。
【００２１】
図１３は、出力イネーブル入れ替え回路４の詳細を示している。
出力イネーブル入れ替え回路４は、レイテンシ制御信号DL40Zの高レベル時にオンするMOSスイッチ２８ａ、２８ｂと、レイテンシ制御信号DL45Zの高レベル時にオンするMOSスイッチ２９ａ、２９ｂと、複数のインバータとで構成されている。
MOSスイッチ２８ａは、インバータを介して出力制御信号POE35Zの反転信号を受け、この信号をノードN6に出力している。MOSスイッチ２８ｂは、インバータを介して出力制御信号POE40Zの反転信号を受け、この信号をノードN7に出力している。MOSスイッチ２９ａは、インバータを介して出力制御信号POE40Zの反転信号を受け、この信号ノードN6に出力している。MOSスイッチ２９ｂは、インバータを介して出力制御信号POE35Zの反転信号を受け、この信号ノードN7に出力している。
【００２２】
ノードN6に伝達された信号は、インバータを介して出力制御信号OE35Zとして出力されている。ノードN7に伝達された信号は、インバータを介して出力制御信号OE40Zとして出力されている。
出力イネーブル入れ替え回路４は、モードレジスタに“レイテンシ４”が設定されているときに、出力制御信号POE35Z、POE40Zをそれぞれ出力制御信号OE35Z、OE40Zとして出力し、モードレジスタに“レイテンシ４．５”が設定されているときに、出力制御信号POE40Z、POE35Zをそれぞれ出力制御信号OE35Z、OE40Zとして出力する回路である。
【００２３】
図１４は、データ転送回路５の詳細を示している。
データ転送回路５は、データ変換パルス信号PSCLK1Nの高レベル時にオンするMOSスイッチ３０ａ、３０ｂと、データ変換パルス信号PSCLK2Nの高レベル時にオンするMOSスイッチ３０ｃと、２つのインバータの入力と出力とを互いに接続したラッチ３０ｄ、３０ｅ、３０ｆと、複数のインバータとで構成されている。
【００２４】
MOSスイッチ３０ａは、データ信号CDB01Xを受け、この信号をラッチ３０ｄに出力している。ラッチ３０ｄは、データ信号CDB01Xの反転論理をデータ信号DT1Zとして出力している。MOSスイッチ３０ｂは、データ信号CDB02Xを受け、この信号をラッチ３０ｅ出力している。ラッチ３０ｅは、データ信号CDB02の反転信号をMOSスイッチ３０ｃに出力している。MOSスイッチ３０ｃは、この信号をラッチ３０ｆに出力している。ラッチ３０ｆは、受けた信号を反転し、インバータ３０ｇに出力している。インバータ３０ｇは、データ信号CDB02の反転信号をデータ信号DT2Zとして出力している。
【００２５】
図１５は、データ入れ替え回路６の詳細を示している。
データ入れ替え回路６は、レイテンシ制御信号DL40Zの高レベル時にオンするMOSスイッチ３１ａ、３１ｂと、レイテンシ制御信号DL45Zの高レベル時にオンするMOSスイッチ３２ａ、３２ｂと、複数のインバータとで構成されている。
MOSスイッチ３１ａは、インバータを介してデータ信号DT1Zの反転信号を受け、この信号をノードN8に出力している。MOSスイッチ３１ｂは、インバータを介してデータ信号DT2Zの反転信号をを受け、この信号をノードN9に出力している。MOSスイッチ３２ａは、インバータを介してデータ信号DT2Zの反転信号をを受け、この信号をノードN8に出力している。MOSスイッチ３２ｂは、インバータを介してデータ信号DT1Zの反転信号をを受け、この信号をノードN9に出力している。
【００２６】
ノードN8に伝達された信号は、インバータを介してデータ信号PSDT1Zとして出力されている。ノードN9に伝達された信号は、インバータを介してデータ信号PSDT2Zとして出力されている。
データ入れ替え回路６は、モードレジスタに“レイテンシ４”が設定されているときに、データ信号DT1Z、DT2Zをそれぞれデータ信号PSDT1Z、PSDT2Zとして出力し、モードレジスタに“レイテンシ４．５”が設定されているときに、データ信号DT2Z、DT1Zをそれぞれデータ信号PSDT1Z、PSDT2Zとして出力する回路である。
【００２７】
図１６は、データ出力回路７の詳細を示している。
データ出力回路７は、２入力のNANDゲート３３ａ、３３ｂと、２入力のNORゲート３３ｃ、３３ｄと、クロックパルス信号OCLKPZの高レベル時にオンするMOSスイッチ３４ａ、３４ｂと、クロックパルス信号OCLKPXの高レベル時にオンするMOSスイッチ３５ａ、３５ｂと、入力と出力とを互いに接続した２つのCMOSインバータからなるラッチ３６ａ、３６ｂと、ソースが電源線VDDに接続され、ドレインがパッドPADに接続されたデータ信号DOUTの高レベル出力用のpMOS３７ａと、ソースが接地線VSSに接続され、ドレインがパッドPADに接続されたデータ信号DOUTの低レベル出力用のnMOS３７ｂと、複数のインバータとで構成されている。
【００２８】
NANDゲート３３ａの入力には、出力制御信号OE35Zとデータ信号PSDT1Zとが供給されている。NANDゲート３３ｂの入力には、出力制御信号OE40Zとデータ信号PSDT2Zとが供給されている。NORゲート３３ｃの入力には、インバータを介して出力制御信号OE35Zの反転信号とデータ信号PSDT1Zとが供給されている。NORゲート３３ｄの入力には、インバータを介して出力制御信号OE40Zの反転信号とデータ信号PSDT2Zとが供給されている。
【００２９】
MOSスイッチ３４ａは、入力をNANDゲート３３ａの出力に接続し、出力をノードN10に接続している。MOSスイッチ３４ｂは、入力をNORゲート３３ｃの出力に接続し、出力をノードN11に接続している。MOSスイッチ３５ａは、入力をNANDゲート３３ｂの出力に接続し、出力をノードN10に接続している。MOSスイッチ３５ｂは、入力をNORゲート３３ｄの出力に接続し、出力をノードN11に接続している。
【００３０】
ラッチ３６ａは、ノードN10に供給された信号を受け、反転した信号をインバータ３８ａに出力している。インバータ３８ａは、受けた信号を反転し、高レベル側制御信号PUとしてpMOS３７ａのゲートに出力している。ラッチ３６ｂは、ノードN11に供給された信号を受け、反転した信号をインバータ３８ｂに出力している。インバータ３８ｂは、受けた信号を反転し、低レベル側制御信号PDとしてnMOS３７ｂのゲートに出力している。
【００３１】
上述したDDR-SDRAMでは、外部から設定される“レイテンシ”に応じて、以下示すように読み出し動作が行われる。
図１７は、“レイテンシ４”が設定された場合の読み出し動作のタイミングを示している。
読み出し動作を開始する場合、外部から読み出しコマンドREADが供給される。DDR-SDRAMは、クロック信号CLKZの立ち上がりで読み出しコマンドREADを取り込み、読み出し制御信号RDPZをクロック信号CLKZの約１周期分だけ高レベルにする（図１７(b)）。“レイテンシ４”が設定されているため、レイテンシ制御信号DL40Zは高レベルにされ、レイテンシ制御信号DL45Zは低レベルにされている。
【００３２】
図９に示したクロックパルス発生回路２は、クロック信号CLKZ、CLKXの立ち上がりにそれぞれ同期して、クロックパルス信号OCLKPZ、OCLKPXを出力する（図１７(a)）。ここで、遅延回路１２ｃの時定数は、クロックパルス信号OCLKPZ、OCLKPXの高レベル期間が互いに重なることのないように決められている。
図１０に示したレイテンシカウンタ８は、読み出しコマンドREADの取り込みから３クロック目および４クロック目（波形に記載した数字に対応）のクロックパルス信号OCLKPZの立ち上がりに同期して、それぞれレイテンシ遅延信号LAT30Z、LAT40Zを出力する（図１７(c)）。レイテンシ遅延信号LAT30Z、LAT40Zは、クロック信号CLKZの約１周期分だけ高レベルになる。
【００３３】
図１１に示したレイテンシ制御回路９は、レイテンシ制御信号DL40Zの高レベルを受けて、イテンシ遅延信号LAT30Zを出力制御信号OE30Zとして出力し、テンシ遅延信号LAT30Zから半クロック遅れたレイテンシ遅延信号LAT35Zを出力制御信号POE35Zとして出力し、レイテンシ遅延信号LAT40Zを出力制御信号POE40Zとして出力する。すなわち、クロックパルス信号OCLKPZの３クロック目に同期して出力制御信号OE30Zが出力され、クロックパルス信号OCLKPXの３クロック目（波形に記載した数字に対応）に同期して出力制御信号POE35Zが出力され、クロックパルス信号OCLKPXの４クロック目（波形に記載した数字に対応）に同期して出力制御信号POE40Zが出力される（図１７(d)）。なお、各信号OE30Z、POE35Z、POE40Zは、クロック信号CLKZの約１周期分だけ高レベルになる。
【００３４】
図１３に示した出力イネーブル入れ替え回路４は、レイテンシ制御信号DL40Zの高レベルを受けて、出力制御信号POE35Z、出力制御信号POE40Zを、それぞれ出力制御信号OE35Z、OE40Zとして出力する（図１７(e)）。
図１２に示したデータ変換パルス入れ替え回路１０は、レイテンシ制御信号DL40Zの高レベルを受けて、クロックパルス信号OCLKPZ、OCLKPXの各パルスのうち出力制御信号OE30Zの高レベル期間に高レベルになるパルスを取り込み、それぞれデータ変換パルス信号PSCLK1N、PSCLK2Nとして出力する。すなわち、“レイテンシ４”では、データ変換パルス信号PSCLK1Nは、クロックパルス信号OCLKPXの３クロック目に同期して出力され、データ変換パルス信号PSCLK2Nは、クロックパルス信号OCLKPZの４クロック目に同期して出力される（図１７(f)）。
【００３５】
図１４に示したデータ転送回路５は、メモリセル（図示せず）から読み出された低レベル（Ｌ）のデータ信号CDB01Xを、データ変換パルス信号PSCLK1Nの立ち上がりに同期して取り込み、反転し、高レベル（Ｈ）のデータ信号DT1Zとして出力し、高レベル（Ｈ）のデータ信号CDB02Xをデータ変換パルス信号PSCLK2Nの立ち上がりに同期して取り込み、反転し、低レベル（Ｌ）のデータ信号DT2Zとして出力する（図１７(g)）。
【００３６】
なお、データ信号CDB01X、CDB02Xは、負論理の信号であるため、データ信号CDB01X、CDB02Xの値と、外部に出力されるデータ信号DOUTの値とは反対になる。図１５に示したデータ入れ替え回路６は、レイテンシ制御信号DL40Zの高レベルを受けて、データ信号DT1Z、DT2Zをそれぞれデータ信号PSDT1Z、PSDT2Zとして出力する（図１７(h)）。この際、データ入れ替え回路６の回路遅延により、データ信号PSDT1Z、PSDT2Zは、データ信号DT1Z、DT2Zより所定の時間T1だけ遅れて出力される。
【００３７】
図１６に示したデータ出力回路７は、出力制御信号OE35Zの高レベル期間中に生成されるクロックパルス信号OCLKPZの立ち上がりに同期して、データ信号PSDT1Z（高レベル）を取り込む。データ出力回路７は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ低レベル、高レベルにし、クロック信号CLKZの４番目の立ち上がりに同期して、高レベルのデータ信号DOUTをパッドPADに出力する。次に、データ出力回路７は、出力制御信号OE40Zの高レベル期間中に生成されるクロックパルス信号OCLKPXの立ち上がりに同期して、データ信号PSDT2Z（低レベル）を取り込む。データ出力回路７は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ高レベル、低レベルにし、クロック信号CLKZの４番目の立ち下がりに同期して、低レベルのデータ信号出力をパッドPADに出力する。この結果、メモリセルから読み出されたデータ信号CDB01X、CDB02Xの反転信号が、クロック信号CLKZの立ち上がりと立ち下がりに同期して（あるいは、クロック信号CLKZ、CLKXの立ち上がりとにそれぞれ同期して）、順次外部に出力される（図１７(i)）。
【００３８】
図１８は、“レイテンシ４．５”が設定された場合の読み出し動作のタイミングを示している。“レイテンシ４．５”が設定されているため、レイテンシ制御信号DL40Zは低レベルにされ、レイテンシ制御信号DL45Zは高レベルにされている。なお、クロックパルス信号OCLKPZ、OCLKPX、読み出し制御信号RDPZ、およびレイテンシ遅延信号LAT30Z、LAT40Zの生成タイミングは、図１７と同一のため、説明を省略する。
【００３９】
図１１に示したレイテンシ制御回路９は、レイテンシ制御信号DL45Zの高レベルを受けて、イテンシ遅延信号LAT30Zから半クロック遅れたレイテンシ遅延信号LAT35Zを出力制御信号OE30Zとして出力し、レイテンシ遅延信号LAT40Zを出力制御信号POE35Zとして出力し、レイテンシ遅延信号LAT40Zから半クロック遅れたレイテンシ遅延信号LAT45Zを出力制御信号POE40Zとして出力する。すなわち、クロックパルス信号OCLKPXの３クロック目に同期して出力制御信号OE30Zが出力され、クロックパルス信号OCLKPZの４クロック目に同期して出力制御信号POE35Zが出力され、クロックパルス信号OCLKPXの４クロック目に同期して出力制御信号POE40Zが出力される（図１８(a)）。
【００４０】
図１３に示した出力イネーブル入れ替え回路４は、レイテンシ制御信号DL45Zの高レベルを受けて、出力制御信号POE35Z、出力制御信号POE40Zを、それぞれ出力制御信号OE40Z、OE35Zとして出力する（図１８(b)）。すなわち、出力制御信号OE40Z、OE35Zは、“レイテンシ４”のときに比べ入れ替わっている。
図１２に示したデータ変換パルス入れ替え回路１０は、レイテンシ制御信号DL45Zの高レベルを受けて、クロックパルス信号OCLKPZ、OCLKPXの各パルスのうち、出力制御信号OE30Zの高レベル期間に高レベルになるパルスを、それぞれデータ変換パルス信号PSCLK1N、PSCLK2Nとして出力する。すなわち、クロックパルス信号OCLKPZの４クロック目に同期してデータ変換パルス信号PSCLK1Nが出力され、クロックパルス信号OCLKPXの４クロック目に同期してデータ変換パルス信号PSCLK2Nが出力される（図１８(c)）。
【００４１】
図１４に示したデータ転送回路５は、メモリセル（図示せず）から読み出された低レベル（Ｌ）のデータ信号CDB01Xを、データ変換パルス信号PSCLK1Nの立ち上がりに同期して取り込み、反転し、高レベル（Ｈ）のデータ信号DT1Zとして出力し、高レベル（Ｈ）のデータ信号CDB02Xをデータ変換パルス信号PSCLK2Nの立ち上がりに同期して取り込み、反転し、低レベル（Ｌ）のデータ信号DT2Zとして出力する（図１８(d)）。
【００４２】
図１５に示したデータ入れ替え回路６は、レイテンシ制御信号DL45Zの高レベルを受けて、データ信号DT1Z、DT2Zをそれぞれデータ信号PSDT2Z、PSDT1Zとして出力する（図１８(e)）。すなわち、データ信号PSDT2Z、PSDT1Zは、“レイテンシ４”のときに比べ入れ替わっている。また、データ入れ替え回路６の回路遅延により、データ信号PSDT1Z、PSDT2Zは、データ信号DT1Z、DT2Zより所定の時間T1だけ遅れて出力される。
【００４３】
図１６に示したデータ出力回路７は、出力制御信号OE35Zより早く出力される出力制御信号OE40Zの高レベル期間中に生成されるクロックパルス信号OCLKPXの立ち上がりに同期して、データ信号PSDT2Z（高レベル）を取り込む。データ出力回路７は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ低レベル、高レベルにし、クロック信号CLKZの４番目の立ち下がりに同期して、高レベルのデータ信号DOUTをパッドPADに出力する。次に、データ出力回路７は、出力制御信号OE35Zの高レベル期間中に生成されるクロックパルス信号OCLKPZの立ち上がりに同期して、データ信号PSDT1Z（低レベル）を取り込む。データ出力回路７は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ高レベル、低レベルにし、クロック信号CLKZの５番目の立ち上がりに同期して、低レベルのデータ信号DOUTをパッドPADに出力する。この結果、メモリセルから読み出されたデータ信号CDB01X、CDB02Xの反転信号が、クロック信号CLKZの立ち上がりと立ち下がりに同期して（あるいは、クロック信号CLKZ、CLKXの立ち上がりにそれぞれ同期して）、順次外部に出力される（図１８(f)）。
【００４４】
【発明が解決しようとする課題】
ところで、このような従来のDDR-SDRAMでは、“レイテンシ４．５”が設定されると、データ信号DOUTの出力の開始は、クロック信号CLKの立ち下がり（あるいはクロック信号CLKXの立ち上がり）から行われる。このとき、出力イネーブル入れ替え回路４は、出力制御信号OE35Z、OE40Zを入れ替え、データ入れ替え回路６は、データ信号PSDT1Z、PSDT2Zを入れ替える。そして、データ出力回路７は、入れ替えられた出力制御信号OE35Z、OE40Zとクロックパルス発生回路２で生成したクロックパルス信号OCLKPZ、OCLKPXとを使用して、入れ替えられたデータ信号PSDT1Z、PSDT2Zを順次出力していた。このため、特に、データ信号PSDT1Z、PSDT2Zの生成タイミングは、図１７、図１８に示したように、データ入れ替え回路６の回路遅延に相当する時間T1だけ遅くなり、データ信号DOUTの出力タイミングが遅くなるという問題があった。データ信号PSDT1Z、PSDT2Zを制御する各回路の制御信号のタイミング余裕は、データ信号PSDT1Z、PSDT2Zの遅延量以上に確保されなければならない。この結果、読み出し動作時のアクセス時間は、データ信号PSDT1Z、PSDT2Zの遅れ以上に大きくなってしまうという問題があった。アクセス時間の増大は、クロック周波数を高くすることの阻害になる。
【００４５】
本発明の目的は、メモリセルから読み出されるデータを高速に出力することができる半導体集積回路を提供することにある。
【００４６】
【課題を解決するための手段】
図１は、請求項１ないし請求項３に記載した発明の基本原理を示すブロック図である。
【００４７】
請求項１の半導体集積回路では、クロックパルス発生回路２は、外部から供給される基準クロック信号CLKZ（CLKX）の１周期の間に、位相の異なる複数のクロックパルス信号OCLKPZ、OCLKPXを生成する。タイミング設定回路４４は、読み出し動作の開始から読み出しデータDOUTの出力を開始するまでのクロック数であるレイテンシを、基準クロック信号のｎ分の１刻み（ｎ＝２、３、４．．．）で設定し、このレイテンシに応じたレイテンシ情報DL40Z、DL45Zを出力する。出力制御パルス入れ替え回路４２は、設定されたレイテンシ情報DL40Z、DL45Zに応じて、複数のクロックパルス信号OCLKPZ、OCLKPXをそれぞれ所定の出力制御パルス信号OUTP1X、OUTP2Xとして出力する。すなわち、レイテンシ情報DL40Z、DL45Zに応じて、複数の出力制御パルス信号OUTP1X、OUTP2Xの入れ替えが行われる。データ出力回路４８は、データが記憶されている複数のメモリセルMCから読み出される並列データCDB01X、CDB02Xを、レイテンシに応じた所定の期間に、各出力制御パルス信号OUTP1X、OUTP2Xのそれぞれに同期して順次直列データDOUTに変換し出力する。
【００４８】
したがって、レイテンシが、基準クロック信号CLKZのどのタイミングに設定されていても、並列データCDB01X、CDB02Xの入れ替えを行うことなく、確実に直列データDOUTが出力される。並列データCDB01X、CDB02Xの入れ替えが不要なため、データの出力が高速に行われる。
また、データ変換パルス入れ替え回路１０は、設定されたレイテンシ情報DL40Z、DL45Zに応じて、複数のクロックパルス信号OCLKPZ、OCLKPXをそれぞれ所定のデータ変換パルス信号PSCLK1N、PSCLK2Nとして出力する。データ転送回路４６は、各データ変換パルス信号PSCLK1N、PSCLK2Nに同期して、並列データCDB01X、CDB02Xの各データを順次データ出力回路４８に転送する。したがって、並列データCDB01X、CDB02Xが常に所定の順序でデータ出力回路４８に転送される。データ出力回路４８は並列データCDB01X、CDB02Xを確実に受け、受けた並列データCDB01X、CDB02Xを直列データDOUTに変換し出力する。
【００４９】
請求項２の半導体集積回路では、クロックパルス発生回路４２は、外部から供給される相補の第１基準クロック信号CLKZおよび第２基準クロック信号CLKXの立ち上がりにそれぞれ同期する第１クロックパルス信号OCLKPZと第２クロックパルス信号OCLKPXとを生成する。タイミング設定回路４４は、読み出し動作の開始から読み出しデータの出力を開始するまでのクロック数であるレイテンシを、基準クロック信号CLKZの半クロック刻みで設定し、このレイテンシに応じたレイテンシ情報DL40Z、DL45Zを出力する。出力制御パルス入れ替え回路４２は、設定されたレイテンシ情報DL40Z、DL45Zに応じて、第１クロックパルス信号OCLKPZおよび第２クロックパルス信号OCLKPXをそれぞれ第１出力制御パルス信号OUTP1Xと第２出力制御パルス信号OUTP2Xのいずれかとして出力する。データ出力回路４８は、データが記憶されている複数のメモリセルMCから読み出される並列データCDB01X、CDB02Xを、レイテンシに応じた所定の期間に、第１出力制御パルス信号OUTP1Xと第２出力制御パルス信号OUTP2Xとのそれぞれ同期して順次直列データDOUTに変換し出力する。
【００５０】
したがって、レイテンシが、基準クロック信号CLKZの立ち上がり、立ち下がりのどちらに設定されていても、並列データCDB01X、CDB02Xの入れ替えを行うことなく、確実に直列データDOUTが出力される。並列データCDB01X、CDB02Xの入れ替えが不要なため、データの出力が高速に行われる。第１クロックパルス信号OCLKPZと第２クロックパルス信号OCLKPXとが、それぞれ外部から供給される相補の第１基準クロック信号CLKZおよび第２基準クロック信号CLKXから生成されるため、クロックパルス発生回路２を簡単な回路で構成することが可能になる。
【００５１】
請求項３の半導体集積回路では、クロックパルス発生回路４２は、外部から供給される第１基準クロック信号CLKZの立ち上がりと立ち上がりとにそれぞれ同期する第１クロックパルス信号OCLKPZと第２クロックパルス信号OCLKPXとを生成する。タイミング設定回路４４は、読み出し動作の開始から読み出しデータの出力を開始するまでのクロック数であるレイテンシを、基準クロック信号CLKZの半クロック刻みで設定し、このレイテンシに応じたレイテンシ情報DL40Z、DL45Zを出力する。出力制御パルス入れ替え回路４２は、設定されたレイテンシ情報DL40Z、DL45Zに応じて、第１クロックパルス信号OCLKPZおよび第２クロックパルス信号OCLKPXをそれぞれ第１出力制御パルス信号OUTP1Xと第２出力制御パルス信号OUTP2Xのいずれかとして出力する。データ出力回路４８は、データが記憶されている複数のメモリセルMCから読み出される並列データCDB01X、CDB02Xを、レイテンシに応じた所定の期間に、第１出力制御パルス信号OUTP1Xと第２出力制御パルス信号OUTP2Xとのそれぞれ同期して順次直列データDOUTに変換し出力する。
【００５２】
したがって、レイテンシが、基準クロック信号CLKZの立ち上がり、立ち下がりのどちらに設定されていても、並列データCDB01X、CDB02Xの入れ替えを行うことなく、確実に直列データDOUTが出力される。並列データCDB01X、CDB02Xの入れ替えが不要なため、データの出力が高速に行われる。外部から供給される基準クロック信号CLKZから第１クロックパルス信号OCLKPZと第２クロックパルス信号OCLKPXとが生成されるため、クロック信号の端子数が低減される。
【００５３】
また、請求項２および請求項３の半導体集積回路では、データ変換パルス入れ替え回路１０は、設定されたレイテンシ情報DL40Z、DL45Zに応じて、第１クロックパルス信号OCLKPZおよび第２クロックパルス信号OCLKPXをそれぞれ第１データ変換パルス信号PSCLK1Nと第２データ変換パルス信号PSCLK2Nのいずれかとして出力する。データ転送回路４６は、第１データ変換パルス信号PSCLK1Nと、第２データ変換パルス信号PSCLK2Nとに同期して、並列データCDB01X、CDB02Xの各データを順次データ出力回路４８に転送する。したがって、並列データCDB01X、CDB02Xが常に所定の順序でデータ出力回路４８に転送される。データ出力回路４８は並列データCDB01X、CDB02Xを確実に受け、受けた並列データCDB01X、CDB02Xを直列データDOUTに変換し出力する。
【００５４】
【発明の実施の形態】
以下、本発明の半導体集積回路の一実施形態を図面を用いて説明する。この実施形態は、請求項１ないし請求項３対応している。
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、例えば、６４ＭビットのDDR-SDRAMとして形成されている。DDR-SDRAMは、一般の半導体メモリと同様に、周辺回路部およびメモリコア部を有している。周辺回路部には、後述する出力制御部および入力制御部が形成されている。メモリコア部には、複数のメモリセルを有するメモリセルアレイ、センスアンプ等が形成されている。
【００５５】
なお、従来技術で説明した回路と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。また、従来技術で説明した信号と同一の信号については、同一の符号を付している。
図２は、DDR-SDRAMにおけるデータ信号の出力を制御する出力制御部４０を示している。
【００５６】
出力制御部４０は、クロックパルス発生回路２と、出力制御パルス入れ替え回路４２と、タイミング設定回路４４と、読み出し制御回路３と、データ転送回路４６と、データ出力回路４８とを備えて構成されている。出力制御部４０の各回路のうち、クロックパルス発生回路２、出力制御パルス入れ替え回路４２、タイミング設定回路４４、および読み出し制御回路３は、全Ｉ／Ｏ信号に共通の回路であり、データ転送回路４６およびデータ出力回路４８は、各Ｉ／Ｏ信号毎に設けられている回路である。クロックパルス発生回路２および読み出し制御回路３は、従来と同一の回路である。
【００５７】
クロックパルス発生回路２は、クロック信号CLKZ、CLKXを受け、クロック信号CLKZ、CLKXの立ち上がりに同期してクロックパルス信号OCLKPZ、OCLKPXを出力している。クロック信号CLKZ、CLKXは基準クロック信号に対応し、クロックパルス信号OCLKPZ、OCLKPXは、第１クロックパルス信号、第２クロックパルス信号に対応している。
【００５８】
出力制御パルス入れ替え回路４２は、クロックパルス信号OCLKPZ、OCLKPX、およびレイテンシ制御信号DL40Z、DL45Zを受け、出力制御パルス信号OUTP1X、OUTP2Xを出力している。出力制御パルス信号OUTP1X、OUTP2Xは、第１出力制御パルス信号、第２出力制御パルス信号に対応している。レイテンシ制御信号DL40Z、DL45Zは、レイテンシ情報に対応している。
【００５９】
タイミング設定回路４４は、外部から供給されるコマンド信号CMDを受けるコマンドデコーダ４４ａと、外部から設定可能なモードレジスタ４４ｂとを備えて構成されている。コマンドデコーダ４４ａは、取り込んだコマンド信号CMDを読み出しコマンドと判定したときに、読み出し制御信号RDPZを出力する回路である。モードレジスタ４４ｂは、設定される“レイテンシ４”または“レイテンシ４．５”に対応してレイテンシ制御信号DL40Z、DL45Zを出力する回路である。
【００６０】
読み出し制御回路３は、クロックパルス信号OCLKPZ、OCLKPX、読み出し制御信号RDPZ、およびレイテンシ制御信号DL40Z、DL45Z信号を受け、出力制御信号OE35Z、OE40Z、およびデータ変換パルス信号PSCLK1N、PSCLK2Nを出力している。データ変換パルス信号PSCLK1N、PSCLK2Nは、第１データ変換パルス信号、第２データ変換パルス信号に対応している。
【００６１】
データ転送回路４６は、複数のメモリセルMCから並列に読み出さるデータ信号CDB01X、CDB02X、およびデータ変換パルス信号PSCLK1N、PSCLK2Nを受け、データ信号PSDT1Z、PSDT2Zとして出力している。なお、メモリセルMCは、出力制御部３の外部にメモリセルアレイとして形成されている。
データ出力回路４８は、出力制御パルス信号OUTP1X、OUTP2X、出力制御信号OE35Z、OE40Z、およびデータ信号PSDT1Z、PSDT2Zを受け、直列のデータ信号DOUTをパッドPADに出力している。
【００６２】
図３は、出力制御パルス入れ替え回路４２の詳細を示している。
出力制御パルス入れ替え回路４２は、レイテンシ制御信号DL40Zの高レベル時にオンするMOSスイッチ５０ａ、５０ｂと、レイテンシ制御信号DL45Zの高レベル時にオンするMOSスイッチ５２ａ、５２ｂと、複数のインバータとで構成されている。
MOSスイッチ５０ａは、クロックパルス信号OCLKPZを受け、この信号をノードN12に出力している。MOSスイッチ５０ｂは、クロックパルス信号OCLKPXを受け、この信号をノードN13に出力している。MOSスイッチ５２ａは、クロックパルス信号OCLKPXを受け、この信号をノードN12に出力している。MOSスイッチ５２ｂは、クロックパルス信号OCLKPZを受け、この信号をノードN13に出力している。
【００６３】
ノードN12に伝達された信号は、縦続接続された２段のインバータを介して出力制御パルス信号OUTP1Xとして出力されている。ノードN13に伝達された信号は、縦続接続された２段のインバータを介して出力制御パルス信号OUTP2Xとして出力されている。
出力制御パルス入れ替え回路４２は、モードレジスタに“レイテンシ４”が設定されているときに、クロックパルス信号OCLKPZ、OCLKPXをそれぞれ出力制御パルス信号OUTP1X、OUTP2Xとして出力し、モードレジスタに“レイテンシ４．５”が設定されているときに、クロックパルス信号OCLKPX、OCLKPZをそれぞれ出力制御パルス信号OUTP1X、OUTP2Xとして出力する回路である。
【００６４】
図４は、データ転送回路４６の詳細を示している。
データ転送回路４６は、データ変換パルス信号PSCLK1Nの高レベル時にオンするMOSスイッチ５４ａ、５４ｂと、データ変換パルス信号PSCLK2Nの高レベル時にオンするMOSスイッチ５４ｃと、２つのインバータの入力と出力とを互いに接続したラッチ５４ｄ、５４ｅと、複数のインバータとで構成されている。
【００６５】
MOSスイッチ５４ａは、データ信号CDB01Xを受け、この信号をラッチ５４ｄに出力している。ラッチ５４ｄは、データ信号CDB01Xを反転しデータ信号PSDT1Zとして出力している。MOSスイッチ５４ｂは、データ信号CDB02Xを受け、この信号をラッチ５４ｅ出力している。ラッチ５４ｅは、データ信号CDB02を反転しMOSスイッチ５４ｃに出力している。MOSスイッチ５４ｃは、受けた信号をデータ信号PSDT2Zとして出力している。
【００６６】
図５は、データ出力回路４８の詳細を示している。
データ出力回路４８は、出力制御パルス信号OUTP1X、OUTP2XでMOSスイッチ３４ａ、３４ｂ、３５ａ、３５ｂを制御している以外、データ出力回路７と同一の回路である。すなわち、出力制御パルス信号OUTP1Xは、MOSスイッチ３４ａ、３４ｂを制御し、出力制御パルス信号OUTP2Xは、MOSスイッチ３５ａ、３５ｂを制御している。
【００６７】
上述したDDR-SDRAMでは、外部から設定される“レイテンシ”に応じて、以下示すように読み出し動作が行われる。
図６は、“レイテンシ４”が設定された場合の読み出し動作のタイミングを示している。“レイテンシ４”が設定されているため、レイテンシ制御信号DL40Zは高レベルにされ、レイテンシ制御信号DL45Zは低レベルにされている。なお、クロックパルス信号OCLKPZ、OCLKPX、読み出し制御信号RDPZ、レイテンシ遅延信号LAT30Z、LAT40Z、出力制御信号OE30Z、OE35Z、OE40Z、およびデータ変換パルス信号PSCLK1N、PSCLK2Nの生成タイミングは、従来技術で説明した図１７と同一のため、説明を省略する。
【００６８】
図３に示した出力制御パルス入れ替え回路４２は、レイテンシ制御信号DL40Zの高レベルを受けて、クロックパルス信号OCLKPZ、OCLKPXを、それぞれ出力制御パルス信号OUTP1X、OUTP2Xとして出力する（図６(a)）。
図４に示したデータ転送回路４６は、メモリセルMCから読み出された低レベル（Ｌ）のデータ信号CDB01Xを、データ変換パルス信号PSCLK1Nを取り込み、反転し、高レベル（Ｈ）のデータ信号PSDT1Zとして出力する。また、データ転送回路４６は、高レベル（Ｈ）のデータ信号CDB02Xをデータ変換パルス信号PSCLK2Nの立ち上がりに同期して取り込み、反転し、低レベル（Ｌ）のデータ信号PSDT2Zとして出力する（図６(b)）。なお、データ信号CDB01X、CDB02Xは、負論理の信号であるため、データ信号CDB01X、CDB02Xの値と、外部に出力されるデータ信号DOUTの値とは反対になる。また、本実施形態では、データ入れ替え回路を有していないため、データ信号PSDT1Z、PSDT2Zは、従来に比べて早く出力される。すなわち、図１７に示した時間T1に相当する時間はない。
【００６９】
図５に示したデータ出力回路４８は、出力制御信号OE35Zの高レベル期間中に生成される出力制御パルス信号OUTP1Xの立ち上がりに同期して、データ信号PSDT1Z（高レベル）を取り込む。データ出力回路４８は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ低レベル、高レベルにし、クロック信号CLKZの４番目（波形に記載した数字に対応）の立ち上がりに同期して、高レベルのデータ信号DOUTをパッドPADに出力する。次に、データ出力回路４８は、出力制御信号OE40Zの高レベル期間中に生成される出力制御パルス信号OUTP2Xの立ち上がりに同期して、データ信号PSDT2Z（低レベル）を取り込む。データ出力回路４８は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ高レベル、低レベルにし、クロック信号CLKZの４番目の立ち下がりに同期して、低レベルのデータ信号DOUTをパッドPADに出力する。この結果、メモリセルMCから読み出されたデータ信号CDB01X、CDB02Xが、クロック信号CLKZの立ち上がりと立ち下がりに同期して（あるいは、クロック信号CLKZ、CLKXの立ち上がりにそれぞれ同期して）、順次外部に出力される（図６(c)）。
【００７０】
なお、図６では、３番目のクロック信号CLKZの立ち上がりに同期して、次の読み出しコマンドが供給されている。
図７は、“レイテンシ４．５”が設定された場合の読み出し動作のタイミングを示している。“レイテンシ４．５”が設定されているため、レイテンシ制御信号DL40Zは低レベルにされ、レイテンシ制御信号DL45Zは高レベルにされている。なお、クロックパルス信号OCLKPZ、OCLKPX、読み出し制御信号RDPZ、レイテンシ遅延信号LAT30Z、LAT40Z、出力制御信号OE30Z、OE35Z、OE40Z、およびデータ変換パルス信号PSCLK1N、PSCLK2Nの生成タイミングは、従来技術で説明した図１８と同一のため、説明を省略する。
【００７１】
図３に示した出力制御パルス入れ替え回路４２は、レイテンシ制御信号DL45Zの高レベルを受けて、クロックパルス信号OCLKPZ、OCLKPXを、それぞれ出力制御パルス信号OUTP2X、OUTP1Xとして出力する（図７(a)）。すなわち、出力制御パルス信号OUTP2X、OUTP1Xは、“レイテンシ４”のときに比べ入れ替わっている。
【００７２】
図４に示したデータ転送回路４６は、低レベル（Ｌ）のデータ信号CDB01Xを、データ変換パルス信号PSCLK1Nの立ち上がりに同期して取り込み、反転し、高レベル（Ｈ）のデータ信号PSDT1Zとして出力する。また、データ転送回路４６は、高レベル（Ｈ）のデータ信号CDB02Xを、データ変換パルス信号PSCLK2Nの立ち上がりに同期して取り込み、反転し、低レベル（Ｌ）データ信号PSDT2Zとして出力する（図７(b)）。すなわち、データ信号CDB01X、CDB02Xは、図６と同様に、それぞれデータ変換パルス信号PSCLK1N、PSCLK2Nで取り込まれる。“レイテンシ４．５”が設定された場合においても、データ信号PSDT1Z、PSDT2Zは、従来に比べて早く出力される。
【００７３】
図５に示したデータ出力回路４８は、出力制御信号OE35Zの高レベル期間中に生成される出力制御パルス信号OUTP1Xの立ち上がりに同期して、データ信号PSDT1Z（高レベル）を取り込む。データ出力回路４８は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ低レベル、高レベルにし、クロック信号CLKZの４番目（波形に記載した数字に対応）の立ち下がりに同期して、高レベルのデータ信号DOUTをパッドPADに出力する。次に、データ出力回路４８は、出力制御信号OE40Zの高レベル期間中に生成される出力制御パルス信号OUTP2Xの立ち上がりに同期して、データ信号PSDT2Z（低レベル）を取り込む。データ出力回路４８は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ高レベル、低レベルにし、クロック信号CLKZの４番目の立ち下がりに同期して、低レベルのデータ信号DOUTをパッドPADに出力する。この結果、メモリセルMCから読み出されたデータ信号CDB01X、CDB02Xの反転信号は、クロック信号CLKZの立ち上がりと立ち下がりに同期して（あるいは、クロック信号CLKZ、CLKXの立ち上がりにそれぞれ同期して）、順次外部に出力される（図７(c)）。
【００７４】
以上のように構成された半導体集積回路では、設定されたレイテンシDL40Z、DL45Zに応じて、出力制御パルス信号OUTP1X、OUTP2Xを入れ替え、データ変換パルス信号PSCLK1N、PSCLK2Nを入れ替えた。このため、レイテンシDL40Z、DL45Zが基準クロック信号CLKZの立ち上がり、立ち下がりのどちらに設定されていても、データ信号CDB01X、CDB02Xの入れ替えを行うことなく、データ信号DOUTを出力することができる。したがって、データ信号CDB01X、CDB02Xの遅延を最小限にでき、データ信号DOUTを高速に出力することができる。この結果、読み出し動作時のアクセス時間を短縮することができ、クロック信号CLKZ、CLKXの周波数を高くすることができる。
【００７５】
クロックパルス信号OCLKPZ、OCLKPXを、外部から供給される相補のクロック信号CLKZ、CLKXから生成できるため、クロックパルス発生回路２を簡単な回路で構成することができる。
設定されたレイテンシDL40Z、DL45Zに応じて、データ転送回路４６を制御するデータ変換パルス信号PSCLK1N、PSCLK2Nを入れ替えた。このため、データ信号CDB01X、CDB02Xを常に所定の順序でデータ出力回路４８に転送することができる。
【００７６】
従来必要であった出力イネーブル入れ替え回路４およびデータ入れ替え回路６が不要になるため、回路規模を小さくすることができる。したがって、チップサイズを小さくすることができる。
なお、上述した実施形態では、本発明をDDR-SDRAMに適用した例について述べた。これに限らず、本発明は、クロック信号の１周期の間に複数の読み出しデータを出力する半導体集積回路に適用することができる。あるいは、本発明は、SDRAMのメモリコアを複数内蔵したシステムLSIに適用することができる。
【００７７】
上述した実施形態では、モードレジスタ４４ｂに“レイテンシ４”、あるいは“レイテンシ４.５”を設定した例について述べた。これに限らず、モードレジスタ４４ｂに“レイテンシ３”、“レイテンシ３.５”、あるいは、“レイテンシ５”、“レイテンシ５.５”を設定してもよく、上記と同様の効果を得ることができる。
【００７８】
上述した実施形態では、クロック信号CLKZ、CLKXの立ち上がりに同期して、それぞれクロックパルス信号OCLKPZ、OCLKPXを生成した例について述べた。これに限らず、本発明は、クロック信号CLKZの立ち上がりと立ち下がりに同期してそれぞれクロックパルス信号OCLKPZ、OCLKPXを生成してもよい。
さらに、本発明をクロック信号CLKZの１周期の間に、データを４回出力する半導体集積回路に適用してもよい。この場合、図２に示したモードレジスタ４４ｂには、“レイテンシ４”、“レイテンシ４.２５”等が設定される。半導体集積回路は、クロック信号CLKZから４つのクロックパルス信号を生成し、これ等クロックパルス信号を“レイテンシ”に応じて入れ替え、データを出力する。
【００７９】
【発明の効果】
請求項１の半導体集積回路では、レイテンシが、基準クロック信号のどのタイミングに設定されていても、並列データの入れ替えを行うことなく直列データを確実に出力することができる。並列データの入れ替えが不要なため、データの出力を高速に行うことができる。
【００８０】
また、メモリセルから読み出された並列データを常に所定の順序でデータ出力回路に転送することができ、データ出力回路は、並列データを確実に直列データに変換し出力することができる。
請求項２および請求項３の半導体集積回路では、レイテンシが、基準クロック信号の立ち上がり、立ち下がりのどちらに設定されていても、並列データの入れ替えを行うことなく直列データを確実に出力することができる。並列データの入れ替えが不要なため、データの出力を高速に行うことができる。
【００８１】
また、請求項２および請求項３の半導体集積回路では、メモリセルから読み出された並列データを常に所定の順序でデータ出力回路に転送することができ、データ出力回路は並列データを確実に直列データに変換し出力することができる。
【図面の簡単な説明】
【図１】 請求項１ないし請求項３に記載の発明の基本原理を示すブロック図である。
【図２】本発明の半導体集積回路の一実施形態における出力制御部を示すブロック図である。
【図３】図２の出力制御パルス入れ替え回路を示す回路図である。
【図４】図２のデータ転送回路を示す回路図である。
【図５】図２のデータ出力回路を示す回路図である。
【図６】本発明の半導体集積回路において“レイテンシ４”が設定された場合の読み出し動作を示すタイミング図である。
【図７】本発明の半導体集積回路において“レイテンシ４．５”が設定された場合の読み出し動作を示すタイミング図である。
【図８】従来のDDR-SDRAMにおける出力制御部を示すブロック図である。
【図９】従来のクロックパルス発生回路を示す回路図である。
【図１０】従来のレイテンシカウンタを示す回路図である。
【図１１】従来のレイテンシ制御回路を示す回路図である。
【図１２】従来のデータ変換パルス入れ替え回路を示す回路図である。
【図１３】従来の出力イネーブル入れ替え回路を示す回路図である。
【図１４】従来のデータ転送回路を示す回路図である。
【図１５】従来のデータ入れ替え回路を示す回路図である。
【図１６】従来のデータ出力回路を示す回路図である。
【図１７】従来のDDR-SDRAMにおいて“レイテンシ４”が設定された場合の読み出し動作を示すタイミング図である。
【図１８】従来のDDR-SDRAMにおいて“レイテンシ４．５”が設定された場合の読み出し動作を示すタイミング図である。
【符号の説明】
２ クロックパルス発生回路
３ 読み出し制御回路
８ レイテンシカウンタ
９ レイテンシ制御回路
１０ データ変換パルス入れ替え回路
４０ 出力制御部
４２ 出力制御パルス入れ替え回路
４４ タイミング設定回路
４４ａ コマンドデコーダ
４４ｂ モードレジスタ
４６ データ転送回路
４８ データ出力回路
CDB01X、CDB02X データ信号
CLKZ、CLKX クロック信号
DL40Z、DL45Z レイテンシ制御信号
DOUT 出力データ信号
LAT30Z、LAT40Z レイテンシ遅延信号
OCLKPZ、OCLKPX クロックパルス信号
OE30Z、OE35Z、OE40Z 出力制御信号
OUTP1X、OUTP2X 出力制御パルス信号
PSCLK1N、PSCLK2N データ変換パルス信号
PSDT1Z、PSDT2Z データ信号
RDPZ 読み出し制御信号
【発明の属する技術分野】
本発明は、メモリセルから読み出したデータ信号をクロック信号の１周期の間に複数回出力する半導体集積回路に関し、特に、データ信号の出力を高速に行う技術に関する。
【０００２】
【従来の技術】
近時、クロック信号等に同期して入出力インタフェースを高速に動作させ、データ信号の出力を高速化した半導体集積回路として、SDRAM（synchronous DRAM）等が開発されている。また、相補のクロック信号の立ち上がりにそれぞれ同期して（あるいは、クロック信号の立ち上がり、立ち下がりの両方に同期して）、データを出力する半導体集積回路として、DDR-SDRAM（Double Data Rate Synchronous DRAM）が開発されている。
【０００３】
図８は、この種の半導体集積回路のうち、DDR-SDRAMにおけるデータ信号の出力を制御する出力制御部１の構成例を示している。
出力制御部１は、クロックパルス発生回路２と、読み出し制御回路３と、出力イネーブル入れ替え回路４と、データ転送回路５と、データ入れ替え回路６と、データ出力回路７とを備えて構成されている。
【０００４】
クロックパルス発生回路２は、クロック信号CLKZ、CLKXを受け、クロック信号CLKZ、CLKXの立ち上がりに同期してクロックパルス信号OCLKPZ、OCLKPXを出力している。クロック信号CLKZ、CLKXは、外部から供給される相補の外部クロック信号CLK、/CLK（図示せず）をクロックバッファで受けた信号である。
読み出し制御回路３は、レイテンシカウンタ８と、レイテンシ制御回路９と、データ変換パルス入れ替え回路１０とを備えて構成されている。
【０００５】
レイテンシカウンタ８は、クロックパルス信号OCLKPZおよび読み出し制御信号RDPZ信号を受け、レイテンシ遅延信号LAT30Z、LAT40Zを出力している。読み出し制御信号RDPZは、外部から読み出しコマンドを受け付けたときに、所定の期間だけ高レベルにされる信号である。
【０００６】
レイテンシ制御回路９は、クロックパルス信号OCLKPX、レイテンシ遅延信号LAT30Z、LAT40Z、およびレイテンシ制御信号DL40Z、DL45Zを受け、出力制御信号OE30Z、POE35Z、POE40Zを出力している。
レイテンシ制御信号DL40Z、DL45Zは、モードレジスタ（図示せず）の設定値に応じて発生する信号である。例えば、モードレジスタに“レイテンシ４”を設定すると、レイテンシ制御信号DL40Zは高レベルになり、レイテンシ制御信号DL45Zは低レベルになる。モードレジスタに“レイテンシ４．５”を設定すると、レイテンシ制御信号DL40Zは低レベルになり、レイテンシ制御信号DL45Zは高レベルになる。ここで、“レイテンシ”とは、読み出しコマンドを受けた後、データ信号の出力を開始するまでのクロック数である。
【０００７】
データ変換パルス入れ替え回路１０は、クロックパルス信号OCLKPZ、OCLKPX、出力制御信号OE30Z、およびレイテンシ制御信号DL40Z、DL45Zを受け、データ変換パルス信号PSCLK1N、PSCLK2Nを出力している。
出力イネーブル入れ替え回路４は、出力制御信号POE35Z、POE40Z、およびレイテンシ制御信号DL40Z、DL45Zを受け、出力制御信号OE35Z、OE40Zを出力している。
【０００８】
データ転送回路５は、メモリセル（図示せず）から並列に読み出さるデータ信号CDB01X、CDB02X、およびデータ変換パルス信号PSCLK1N、PSCLK2Nを受け、データ信号DT1Z、DT2Zを出力している。
データ入れ替え回路６は、データ信号DT1Z、DT2Z、およびレイテンシ制御信号DL40Z、DL45Zを受け、データ信号PSDT1Z、PSDT2Zを出力している。
【０００９】
データ出力回路７は、クロックパルス信号OCLKPZ、OCLKPX、出力制御信号OE35Z、OE40Z、およびデータ信号PSDT1Z、PSDT2Zを受け、データ信号DOUTをパッドPADに出力している。
図９は、クロックパルス発生回路２の詳細を示している。
【００１０】
クロックパルス発生回路２は、互いに同一のパルス発生回路１１ａ、１１ｂを備えている。パルス発生回路１１ａは、クロック信号CLKZを反転かつ遅延した遅延信号CLKDZを生成する遅延回路１２ａと、クロック信号CLKZと遅延信号CLKDZとを受け、クロックパルス信号OCLKPZを生成する２入力のANDゲート１２ｂとで構成されている。遅延回路１２は、縦属接続された５つのインバータの間にCR時定数回路１２ｃを配置して構成されている。CR時定数回路１２ｃは、例えば、拡散抵抗R1とnMOSのソースとドレインとを接地線VSSに接続したMOS容量C1とで構成されている。パルス発生回路１１ｂは、クロック信号CLKXを受け、クロックパルス信号OCLKPXを生成している。クロックパルス発生回路２は、クロック信号CLKZ、CLKXの立ち上がりに同期してクロックパルス信号OCLKPZ、OCLKPXを生成する回路である。
【００１１】
図１０は、レイテンシカウンタ８の詳細を示している。
レイテンシカウンタ８は、縦続接続された３つのラッチ回路１３ａ、１３ｂ、１３ｃと、複数のインバータとで構成されている。
ラッチ回路１３ａ、１３ｂ、１３ｃは、クロックパルス信号OCLKPZの低レベル時にオンするMOSスイッチ１５と、インバータ１６ａの入力・出力とクロックドインバータ１６ｂの出力・入力とを互いに接続したラッチ１６と、クロックパルス信号OCLKPZの高レベル時にオンするMOSスイッチ１７と、２つのインバータの入力と出力とを互いに接続したラッチ１８とを、縦続に接続して構成されている。
【００１２】
MOSスイッチ１５、１７は、nMOSおよびpMOSのソース・ドレインを互いに接続して形成されている。ラッチ１６の帰還側に形成されたクロックドインバータ１６ｂのpMOS１６ｃのゲートには、クロックパルス信号OCLKPZの反転信号が供給され、nMOS１６ｄのゲートには、クロックパルス信号OCLKPZと同じ論理の信号が供給されている。ラッチ１３ａ、１３ｂ、１３ｃは、クロックパルス信号OCLKPZの低レベル時に信号を取り込み、取り込んだ信号をクロックパルス信号OCLKPZの高レベル時に出力する回路である。ラッチ回路１３ａの入力には、読み出し制御信号RDPZが供給されている。ラッチ回路１３ｂの出力からは、レイテンシ遅延信号LAT30Zが出力されている。ラッチ回路１３ｃの出力からは、レイテンシ遅延信号LAT40Zが出力されている。すなわち、レイテンシカウンタ８は、読み出しコマンドの受付後に、クロックパルス信号OCLKPZの３クロック目、４クロック目の立ち上がりに同期してレイテンシ遅延信号LAT30Z、LAT40Zを高レベルにする回路である。
【００１３】
図１１は、レイテンシ制御回路９の詳細を示している。
レイテンシ制御回路９は、ラッチ回路１９ａ、１９ｂと、レイテンシ制御信号DL40Zの高レベル時にオンするMOSスイッチ２０ａ、２０ｂ、２０ｃと、レイテンシ制御信号DL45Zの高レベル時にオンするMOSスイッチ２１ａ、２１ｂ、２１ｃと、複数のインバータとで構成されている。ラッチ回路１９ａ、１９ｂは、図１０に示したラッチ回路１３ａと同一の回路である。ラッチ回路１９ａは、レイテンシ遅延信号LAT30Zと、クロックパルス信号OCLKPZの反転信号と、クロックパルス信号OCLKPZと同じ論理の信号とを受け、レイテンシ遅延信号LAT30Zより半クロック遅れたレイテンシ遅延信号LAT35Zを出力している。ラッチ回路１９ｂは、レイテンシ遅延信号LAT40Zと、クロックパルス信号OCLKPZの反転信号と、クロックパルス信号OCLKPZと同一の論理の信号とを受け、レイテンシ遅延信号LAT40Zより半クロック遅れたレイテンシ遅延信号LAT45Zを出力している。
【００１４】
MOSスイッチ２０ａは、レイテンシ遅延信号LAT30Zを受け、この信号をノードN1に出力している。MOSスイッチ２０ｂは、レイテンシ遅延信号LAT35Zを受け、この信号をノードN2に出力している。MOSスイッチ２０ｃは、レイテンシ遅延信号LAT40Zを受け、この信号をノードN3に出力している。MOSスイッチ２１ａは、レイテンシ遅延信号LAT35Zを受け、この信号をノードN1に出力している。MOSスイッチ２１ｂは、レイテンシ遅延信号LAT40Zを受け、この信号をノードN2に出力している。MOSスイッチ２１ｃは、レイテンシ遅延信号LAT45Zを受け、この信号をノードN3に出力している。ノードN1に伝達された信号は、２つのインバータを介して出力制御信号OE30Zとして出力されている。ノードN2に伝達された信号は、２つのインバータを介して出力制御信号POE35Zとして出力されている。ノードN3に伝達された信号は、２つのインバータを介して出力制御信号POE40Zとして出力されている。
【００１５】
すなわち、レイテンシ制御回路９は、モードレジスタ（図示せず）に“レイテンシ４”が設定されているときに、レイテンシ遅延信号LAT30Z、LAT35Z、LAT40Zをそれぞれ出力制御信号OE30Z、POE40Z、POE45Zとして出力し、モードレジスタに“レイテンシ４．５”が設定されているときに、レイテンシ遅延信号LAT35Z、LAT40Z、LAT45Zをそれぞれ出力制御信号OE30Z、POE40Z、POE45Zとして出力する回路である。
【００１６】
図１２は、データ変換パルス入れ替え回路１０の詳細を示している。
データ変換パルス入れ替え回路１０は、レイテンシ制御信号DL40Zの高レベル時にオンするMOSスイッチ２２ａ、２２ｂと、レイテンシ制御信号DL45Zの高レベル時にオンするMOSスイッチ２３ａ、２３ｂと、互いに同一の出力回路２４ａ、２４ｂと、複数のインバータとで構成されている。
【００１７】
MOSスイッチ２２ａは、クロックパルス信号OCLKPXを受け、この信号をノードN4に出力している。MOSスイッチ２２ｂは、クロックパルス信号OCLKPZを受け、この信号をノードN5に出力している。MOSスイッチ２３ａは、クロックパルス信号OCLKPZを受け、この信号をノードN4に出力している。MOSスイッチ２３ｂは、クロックパルス信号OCLKPXを受け、この信号をノードN5に出力している。
【００１８】
出力回路２４ａは、インバータ２５ａおよび２入力のNANDゲート２５ｂ、２５ｂを有する制御回路２５と、２入力のNANDゲート２６ａ、２６ｂからなるフリップフロップ回路２６と、２入力のANDゲート２７とで構成されている。インバータ２５ａの入力には、ノードN4が接続されている。NANDゲート２５ｂの一方の入力には、出力制御信号OE30Zが供給されている。NANDゲート２５ｂの他方の入力には、インバータ２５ａの出力が接続されている。NANDゲート２５ｃの一方の入力には、NANDゲート２５ｂの出力が接続されている。NANDゲート２５ｃの他方の入力には、インバータ２５ａの出力が接続されている。NANDゲート２６ａの入力には、NANDゲート２５ｂの出力が接続されている。NANDゲート２６ｂの入力には、NANDゲート２５ｃの出力が接続されている。ANDゲート２７の入力には、ノードN4とNANDゲート２６ａの出力とがそれぞれ接続されている。ANDゲート２７の出力からは、データ変換パルス信号PSCLK1Nが出力されている。
【００１９】
出力回路２４ｂのインバータ２７ａの入力には、ノードN5が接続されている。出力回路２４のNANDゲート２７ｂの一方の入力には、出力制御信号OE30Zが供給されている。出力回路２４ｂのANDゲート２７の一方の入力には、ノードN5が接続されている。出力回路２４ｂのANDゲート２７の出力からは、データ変換パルス信号PSCLK2Nが出力されている。
【００２０】
出力回路２４ａ、２４ｂは、出力制御信号OE30Zの高レベル期間中に立ち上がるクロックパルス信号OCLKPX、OCLKPZを検出して、データ変換パルス信号PSCLK1N、PSCLK2Nを生成する回路である。
すなわち、データ変換パルス入れ替え回路１０は、モードレジスタ（図示せず）に“レイテンシ４”が設定されているときに、クロックパルス信号OCLKPX、OCLKPZをそれぞれデータ変換パルス信号PSCLK1N、PSCLK2Nとして出力し、モードレジスタに“レイテンシ４．５”が設定されているときに、クロックパルス信号OCLKPZ、OCLKPXをそれぞれデータ変換パルス信号PSCLK1N、PSCLK2Nとして出力する回路である。
【００２１】
図１３は、出力イネーブル入れ替え回路４の詳細を示している。
出力イネーブル入れ替え回路４は、レイテンシ制御信号DL40Zの高レベル時にオンするMOSスイッチ２８ａ、２８ｂと、レイテンシ制御信号DL45Zの高レベル時にオンするMOSスイッチ２９ａ、２９ｂと、複数のインバータとで構成されている。
MOSスイッチ２８ａは、インバータを介して出力制御信号POE35Zの反転信号を受け、この信号をノードN6に出力している。MOSスイッチ２８ｂは、インバータを介して出力制御信号POE40Zの反転信号を受け、この信号をノードN7に出力している。MOSスイッチ２９ａは、インバータを介して出力制御信号POE40Zの反転信号を受け、この信号ノードN6に出力している。MOSスイッチ２９ｂは、インバータを介して出力制御信号POE35Zの反転信号を受け、この信号ノードN7に出力している。
【００２２】
ノードN6に伝達された信号は、インバータを介して出力制御信号OE35Zとして出力されている。ノードN7に伝達された信号は、インバータを介して出力制御信号OE40Zとして出力されている。
出力イネーブル入れ替え回路４は、モードレジスタに“レイテンシ４”が設定されているときに、出力制御信号POE35Z、POE40Zをそれぞれ出力制御信号OE35Z、OE40Zとして出力し、モードレジスタに“レイテンシ４．５”が設定されているときに、出力制御信号POE40Z、POE35Zをそれぞれ出力制御信号OE35Z、OE40Zとして出力する回路である。
【００２３】
図１４は、データ転送回路５の詳細を示している。
データ転送回路５は、データ変換パルス信号PSCLK1Nの高レベル時にオンするMOSスイッチ３０ａ、３０ｂと、データ変換パルス信号PSCLK2Nの高レベル時にオンするMOSスイッチ３０ｃと、２つのインバータの入力と出力とを互いに接続したラッチ３０ｄ、３０ｅ、３０ｆと、複数のインバータとで構成されている。
【００２４】
MOSスイッチ３０ａは、データ信号CDB01Xを受け、この信号をラッチ３０ｄに出力している。ラッチ３０ｄは、データ信号CDB01Xの反転論理をデータ信号DT1Zとして出力している。MOSスイッチ３０ｂは、データ信号CDB02Xを受け、この信号をラッチ３０ｅ出力している。ラッチ３０ｅは、データ信号CDB02の反転信号をMOSスイッチ３０ｃに出力している。MOSスイッチ３０ｃは、この信号をラッチ３０ｆに出力している。ラッチ３０ｆは、受けた信号を反転し、インバータ３０ｇに出力している。インバータ３０ｇは、データ信号CDB02の反転信号をデータ信号DT2Zとして出力している。
【００２５】
図１５は、データ入れ替え回路６の詳細を示している。
データ入れ替え回路６は、レイテンシ制御信号DL40Zの高レベル時にオンするMOSスイッチ３１ａ、３１ｂと、レイテンシ制御信号DL45Zの高レベル時にオンするMOSスイッチ３２ａ、３２ｂと、複数のインバータとで構成されている。
MOSスイッチ３１ａは、インバータを介してデータ信号DT1Zの反転信号を受け、この信号をノードN8に出力している。MOSスイッチ３１ｂは、インバータを介してデータ信号DT2Zの反転信号をを受け、この信号をノードN9に出力している。MOSスイッチ３２ａは、インバータを介してデータ信号DT2Zの反転信号をを受け、この信号をノードN8に出力している。MOSスイッチ３２ｂは、インバータを介してデータ信号DT1Zの反転信号をを受け、この信号をノードN9に出力している。
【００２６】
ノードN8に伝達された信号は、インバータを介してデータ信号PSDT1Zとして出力されている。ノードN9に伝達された信号は、インバータを介してデータ信号PSDT2Zとして出力されている。
データ入れ替え回路６は、モードレジスタに“レイテンシ４”が設定されているときに、データ信号DT1Z、DT2Zをそれぞれデータ信号PSDT1Z、PSDT2Zとして出力し、モードレジスタに“レイテンシ４．５”が設定されているときに、データ信号DT2Z、DT1Zをそれぞれデータ信号PSDT1Z、PSDT2Zとして出力する回路である。
【００２７】
図１６は、データ出力回路７の詳細を示している。
データ出力回路７は、２入力のNANDゲート３３ａ、３３ｂと、２入力のNORゲート３３ｃ、３３ｄと、クロックパルス信号OCLKPZの高レベル時にオンするMOSスイッチ３４ａ、３４ｂと、クロックパルス信号OCLKPXの高レベル時にオンするMOSスイッチ３５ａ、３５ｂと、入力と出力とを互いに接続した２つのCMOSインバータからなるラッチ３６ａ、３６ｂと、ソースが電源線VDDに接続され、ドレインがパッドPADに接続されたデータ信号DOUTの高レベル出力用のpMOS３７ａと、ソースが接地線VSSに接続され、ドレインがパッドPADに接続されたデータ信号DOUTの低レベル出力用のnMOS３７ｂと、複数のインバータとで構成されている。
【００２８】
NANDゲート３３ａの入力には、出力制御信号OE35Zとデータ信号PSDT1Zとが供給されている。NANDゲート３３ｂの入力には、出力制御信号OE40Zとデータ信号PSDT2Zとが供給されている。NORゲート３３ｃの入力には、インバータを介して出力制御信号OE35Zの反転信号とデータ信号PSDT1Zとが供給されている。NORゲート３３ｄの入力には、インバータを介して出力制御信号OE40Zの反転信号とデータ信号PSDT2Zとが供給されている。
【００２９】
MOSスイッチ３４ａは、入力をNANDゲート３３ａの出力に接続し、出力をノードN10に接続している。MOSスイッチ３４ｂは、入力をNORゲート３３ｃの出力に接続し、出力をノードN11に接続している。MOSスイッチ３５ａは、入力をNANDゲート３３ｂの出力に接続し、出力をノードN10に接続している。MOSスイッチ３５ｂは、入力をNORゲート３３ｄの出力に接続し、出力をノードN11に接続している。
【００３０】
ラッチ３６ａは、ノードN10に供給された信号を受け、反転した信号をインバータ３８ａに出力している。インバータ３８ａは、受けた信号を反転し、高レベル側制御信号PUとしてpMOS３７ａのゲートに出力している。ラッチ３６ｂは、ノードN11に供給された信号を受け、反転した信号をインバータ３８ｂに出力している。インバータ３８ｂは、受けた信号を反転し、低レベル側制御信号PDとしてnMOS３７ｂのゲートに出力している。
【００３１】
上述したDDR-SDRAMでは、外部から設定される“レイテンシ”に応じて、以下示すように読み出し動作が行われる。
図１７は、“レイテンシ４”が設定された場合の読み出し動作のタイミングを示している。
読み出し動作を開始する場合、外部から読み出しコマンドREADが供給される。DDR-SDRAMは、クロック信号CLKZの立ち上がりで読み出しコマンドREADを取り込み、読み出し制御信号RDPZをクロック信号CLKZの約１周期分だけ高レベルにする（図１７(b)）。“レイテンシ４”が設定されているため、レイテンシ制御信号DL40Zは高レベルにされ、レイテンシ制御信号DL45Zは低レベルにされている。
【００３２】
図９に示したクロックパルス発生回路２は、クロック信号CLKZ、CLKXの立ち上がりにそれぞれ同期して、クロックパルス信号OCLKPZ、OCLKPXを出力する（図１７(a)）。ここで、遅延回路１２ｃの時定数は、クロックパルス信号OCLKPZ、OCLKPXの高レベル期間が互いに重なることのないように決められている。
図１０に示したレイテンシカウンタ８は、読み出しコマンドREADの取り込みから３クロック目および４クロック目（波形に記載した数字に対応）のクロックパルス信号OCLKPZの立ち上がりに同期して、それぞれレイテンシ遅延信号LAT30Z、LAT40Zを出力する（図１７(c)）。レイテンシ遅延信号LAT30Z、LAT40Zは、クロック信号CLKZの約１周期分だけ高レベルになる。
【００３３】
図１１に示したレイテンシ制御回路９は、レイテンシ制御信号DL40Zの高レベルを受けて、イテンシ遅延信号LAT30Zを出力制御信号OE30Zとして出力し、テンシ遅延信号LAT30Zから半クロック遅れたレイテンシ遅延信号LAT35Zを出力制御信号POE35Zとして出力し、レイテンシ遅延信号LAT40Zを出力制御信号POE40Zとして出力する。すなわち、クロックパルス信号OCLKPZの３クロック目に同期して出力制御信号OE30Zが出力され、クロックパルス信号OCLKPXの３クロック目（波形に記載した数字に対応）に同期して出力制御信号POE35Zが出力され、クロックパルス信号OCLKPXの４クロック目（波形に記載した数字に対応）に同期して出力制御信号POE40Zが出力される（図１７(d)）。なお、各信号OE30Z、POE35Z、POE40Zは、クロック信号CLKZの約１周期分だけ高レベルになる。
【００３４】
図１３に示した出力イネーブル入れ替え回路４は、レイテンシ制御信号DL40Zの高レベルを受けて、出力制御信号POE35Z、出力制御信号POE40Zを、それぞれ出力制御信号OE35Z、OE40Zとして出力する（図１７(e)）。
図１２に示したデータ変換パルス入れ替え回路１０は、レイテンシ制御信号DL40Zの高レベルを受けて、クロックパルス信号OCLKPZ、OCLKPXの各パルスのうち出力制御信号OE30Zの高レベル期間に高レベルになるパルスを取り込み、それぞれデータ変換パルス信号PSCLK1N、PSCLK2Nとして出力する。すなわち、“レイテンシ４”では、データ変換パルス信号PSCLK1Nは、クロックパルス信号OCLKPXの３クロック目に同期して出力され、データ変換パルス信号PSCLK2Nは、クロックパルス信号OCLKPZの４クロック目に同期して出力される（図１７(f)）。
【００３５】
図１４に示したデータ転送回路５は、メモリセル（図示せず）から読み出された低レベル（Ｌ）のデータ信号CDB01Xを、データ変換パルス信号PSCLK1Nの立ち上がりに同期して取り込み、反転し、高レベル（Ｈ）のデータ信号DT1Zとして出力し、高レベル（Ｈ）のデータ信号CDB02Xをデータ変換パルス信号PSCLK2Nの立ち上がりに同期して取り込み、反転し、低レベル（Ｌ）のデータ信号DT2Zとして出力する（図１７(g)）。
【００３６】
なお、データ信号CDB01X、CDB02Xは、負論理の信号であるため、データ信号CDB01X、CDB02Xの値と、外部に出力されるデータ信号DOUTの値とは反対になる。図１５に示したデータ入れ替え回路６は、レイテンシ制御信号DL40Zの高レベルを受けて、データ信号DT1Z、DT2Zをそれぞれデータ信号PSDT1Z、PSDT2Zとして出力する（図１７(h)）。この際、データ入れ替え回路６の回路遅延により、データ信号PSDT1Z、PSDT2Zは、データ信号DT1Z、DT2Zより所定の時間T1だけ遅れて出力される。
【００３７】
図１６に示したデータ出力回路７は、出力制御信号OE35Zの高レベル期間中に生成されるクロックパルス信号OCLKPZの立ち上がりに同期して、データ信号PSDT1Z（高レベル）を取り込む。データ出力回路７は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ低レベル、高レベルにし、クロック信号CLKZの４番目の立ち上がりに同期して、高レベルのデータ信号DOUTをパッドPADに出力する。次に、データ出力回路７は、出力制御信号OE40Zの高レベル期間中に生成されるクロックパルス信号OCLKPXの立ち上がりに同期して、データ信号PSDT2Z（低レベル）を取り込む。データ出力回路７は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ高レベル、低レベルにし、クロック信号CLKZの４番目の立ち下がりに同期して、低レベルのデータ信号出力をパッドPADに出力する。この結果、メモリセルから読み出されたデータ信号CDB01X、CDB02Xの反転信号が、クロック信号CLKZの立ち上がりと立ち下がりに同期して（あるいは、クロック信号CLKZ、CLKXの立ち上がりとにそれぞれ同期して）、順次外部に出力される（図１７(i)）。
【００３８】
図１８は、“レイテンシ４．５”が設定された場合の読み出し動作のタイミングを示している。“レイテンシ４．５”が設定されているため、レイテンシ制御信号DL40Zは低レベルにされ、レイテンシ制御信号DL45Zは高レベルにされている。なお、クロックパルス信号OCLKPZ、OCLKPX、読み出し制御信号RDPZ、およびレイテンシ遅延信号LAT30Z、LAT40Zの生成タイミングは、図１７と同一のため、説明を省略する。
【００３９】
図１１に示したレイテンシ制御回路９は、レイテンシ制御信号DL45Zの高レベルを受けて、イテンシ遅延信号LAT30Zから半クロック遅れたレイテンシ遅延信号LAT35Zを出力制御信号OE30Zとして出力し、レイテンシ遅延信号LAT40Zを出力制御信号POE35Zとして出力し、レイテンシ遅延信号LAT40Zから半クロック遅れたレイテンシ遅延信号LAT45Zを出力制御信号POE40Zとして出力する。すなわち、クロックパルス信号OCLKPXの３クロック目に同期して出力制御信号OE30Zが出力され、クロックパルス信号OCLKPZの４クロック目に同期して出力制御信号POE35Zが出力され、クロックパルス信号OCLKPXの４クロック目に同期して出力制御信号POE40Zが出力される（図１８(a)）。
【００４０】
図１３に示した出力イネーブル入れ替え回路４は、レイテンシ制御信号DL45Zの高レベルを受けて、出力制御信号POE35Z、出力制御信号POE40Zを、それぞれ出力制御信号OE40Z、OE35Zとして出力する（図１８(b)）。すなわち、出力制御信号OE40Z、OE35Zは、“レイテンシ４”のときに比べ入れ替わっている。
図１２に示したデータ変換パルス入れ替え回路１０は、レイテンシ制御信号DL45Zの高レベルを受けて、クロックパルス信号OCLKPZ、OCLKPXの各パルスのうち、出力制御信号OE30Zの高レベル期間に高レベルになるパルスを、それぞれデータ変換パルス信号PSCLK1N、PSCLK2Nとして出力する。すなわち、クロックパルス信号OCLKPZの４クロック目に同期してデータ変換パルス信号PSCLK1Nが出力され、クロックパルス信号OCLKPXの４クロック目に同期してデータ変換パルス信号PSCLK2Nが出力される（図１８(c)）。
【００４１】
図１４に示したデータ転送回路５は、メモリセル（図示せず）から読み出された低レベル（Ｌ）のデータ信号CDB01Xを、データ変換パルス信号PSCLK1Nの立ち上がりに同期して取り込み、反転し、高レベル（Ｈ）のデータ信号DT1Zとして出力し、高レベル（Ｈ）のデータ信号CDB02Xをデータ変換パルス信号PSCLK2Nの立ち上がりに同期して取り込み、反転し、低レベル（Ｌ）のデータ信号DT2Zとして出力する（図１８(d)）。
【００４２】
図１５に示したデータ入れ替え回路６は、レイテンシ制御信号DL45Zの高レベルを受けて、データ信号DT1Z、DT2Zをそれぞれデータ信号PSDT2Z、PSDT1Zとして出力する（図１８(e)）。すなわち、データ信号PSDT2Z、PSDT1Zは、“レイテンシ４”のときに比べ入れ替わっている。また、データ入れ替え回路６の回路遅延により、データ信号PSDT1Z、PSDT2Zは、データ信号DT1Z、DT2Zより所定の時間T1だけ遅れて出力される。
【００４３】
図１６に示したデータ出力回路７は、出力制御信号OE35Zより早く出力される出力制御信号OE40Zの高レベル期間中に生成されるクロックパルス信号OCLKPXの立ち上がりに同期して、データ信号PSDT2Z（高レベル）を取り込む。データ出力回路７は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ低レベル、高レベルにし、クロック信号CLKZの４番目の立ち下がりに同期して、高レベルのデータ信号DOUTをパッドPADに出力する。次に、データ出力回路７は、出力制御信号OE35Zの高レベル期間中に生成されるクロックパルス信号OCLKPZの立ち上がりに同期して、データ信号PSDT1Z（低レベル）を取り込む。データ出力回路７は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ高レベル、低レベルにし、クロック信号CLKZの５番目の立ち上がりに同期して、低レベルのデータ信号DOUTをパッドPADに出力する。この結果、メモリセルから読み出されたデータ信号CDB01X、CDB02Xの反転信号が、クロック信号CLKZの立ち上がりと立ち下がりに同期して（あるいは、クロック信号CLKZ、CLKXの立ち上がりにそれぞれ同期して）、順次外部に出力される（図１８(f)）。
【００４４】
【発明が解決しようとする課題】
ところで、このような従来のDDR-SDRAMでは、“レイテンシ４．５”が設定されると、データ信号DOUTの出力の開始は、クロック信号CLKの立ち下がり（あるいはクロック信号CLKXの立ち上がり）から行われる。このとき、出力イネーブル入れ替え回路４は、出力制御信号OE35Z、OE40Zを入れ替え、データ入れ替え回路６は、データ信号PSDT1Z、PSDT2Zを入れ替える。そして、データ出力回路７は、入れ替えられた出力制御信号OE35Z、OE40Zとクロックパルス発生回路２で生成したクロックパルス信号OCLKPZ、OCLKPXとを使用して、入れ替えられたデータ信号PSDT1Z、PSDT2Zを順次出力していた。このため、特に、データ信号PSDT1Z、PSDT2Zの生成タイミングは、図１７、図１８に示したように、データ入れ替え回路６の回路遅延に相当する時間T1だけ遅くなり、データ信号DOUTの出力タイミングが遅くなるという問題があった。データ信号PSDT1Z、PSDT2Zを制御する各回路の制御信号のタイミング余裕は、データ信号PSDT1Z、PSDT2Zの遅延量以上に確保されなければならない。この結果、読み出し動作時のアクセス時間は、データ信号PSDT1Z、PSDT2Zの遅れ以上に大きくなってしまうという問題があった。アクセス時間の増大は、クロック周波数を高くすることの阻害になる。
【００４５】
本発明の目的は、メモリセルから読み出されるデータを高速に出力することができる半導体集積回路を提供することにある。
【００４６】
【課題を解決するための手段】
図１は、請求項１ないし請求項３に記載した発明の基本原理を示すブロック図である。
【００４７】
請求項１の半導体集積回路では、クロックパルス発生回路２は、外部から供給される基準クロック信号CLKZ（CLKX）の１周期の間に、位相の異なる複数のクロックパルス信号OCLKPZ、OCLKPXを生成する。タイミング設定回路４４は、読み出し動作の開始から読み出しデータDOUTの出力を開始するまでのクロック数であるレイテンシを、基準クロック信号のｎ分の１刻み（ｎ＝２、３、４．．．）で設定し、このレイテンシに応じたレイテンシ情報DL40Z、DL45Zを出力する。出力制御パルス入れ替え回路４２は、設定されたレイテンシ情報DL40Z、DL45Zに応じて、複数のクロックパルス信号OCLKPZ、OCLKPXをそれぞれ所定の出力制御パルス信号OUTP1X、OUTP2Xとして出力する。すなわち、レイテンシ情報DL40Z、DL45Zに応じて、複数の出力制御パルス信号OUTP1X、OUTP2Xの入れ替えが行われる。データ出力回路４８は、データが記憶されている複数のメモリセルMCから読み出される並列データCDB01X、CDB02Xを、レイテンシに応じた所定の期間に、各出力制御パルス信号OUTP1X、OUTP2Xのそれぞれに同期して順次直列データDOUTに変換し出力する。
【００４８】
したがって、レイテンシが、基準クロック信号CLKZのどのタイミングに設定されていても、並列データCDB01X、CDB02Xの入れ替えを行うことなく、確実に直列データDOUTが出力される。並列データCDB01X、CDB02Xの入れ替えが不要なため、データの出力が高速に行われる。
また、データ変換パルス入れ替え回路１０は、設定されたレイテンシ情報DL40Z、DL45Zに応じて、複数のクロックパルス信号OCLKPZ、OCLKPXをそれぞれ所定のデータ変換パルス信号PSCLK1N、PSCLK2Nとして出力する。データ転送回路４６は、各データ変換パルス信号PSCLK1N、PSCLK2Nに同期して、並列データCDB01X、CDB02Xの各データを順次データ出力回路４８に転送する。したがって、並列データCDB01X、CDB02Xが常に所定の順序でデータ出力回路４８に転送される。データ出力回路４８は並列データCDB01X、CDB02Xを確実に受け、受けた並列データCDB01X、CDB02Xを直列データDOUTに変換し出力する。
【００４９】
請求項２の半導体集積回路では、クロックパルス発生回路４２は、外部から供給される相補の第１基準クロック信号CLKZおよび第２基準クロック信号CLKXの立ち上がりにそれぞれ同期する第１クロックパルス信号OCLKPZと第２クロックパルス信号OCLKPXとを生成する。タイミング設定回路４４は、読み出し動作の開始から読み出しデータの出力を開始するまでのクロック数であるレイテンシを、基準クロック信号CLKZの半クロック刻みで設定し、このレイテンシに応じたレイテンシ情報DL40Z、DL45Zを出力する。出力制御パルス入れ替え回路４２は、設定されたレイテンシ情報DL40Z、DL45Zに応じて、第１クロックパルス信号OCLKPZおよび第２クロックパルス信号OCLKPXをそれぞれ第１出力制御パルス信号OUTP1Xと第２出力制御パルス信号OUTP2Xのいずれかとして出力する。データ出力回路４８は、データが記憶されている複数のメモリセルMCから読み出される並列データCDB01X、CDB02Xを、レイテンシに応じた所定の期間に、第１出力制御パルス信号OUTP1Xと第２出力制御パルス信号OUTP2Xとのそれぞれ同期して順次直列データDOUTに変換し出力する。
【００５０】
したがって、レイテンシが、基準クロック信号CLKZの立ち上がり、立ち下がりのどちらに設定されていても、並列データCDB01X、CDB02Xの入れ替えを行うことなく、確実に直列データDOUTが出力される。並列データCDB01X、CDB02Xの入れ替えが不要なため、データの出力が高速に行われる。第１クロックパルス信号OCLKPZと第２クロックパルス信号OCLKPXとが、それぞれ外部から供給される相補の第１基準クロック信号CLKZおよび第２基準クロック信号CLKXから生成されるため、クロックパルス発生回路２を簡単な回路で構成することが可能になる。
【００５１】
請求項３の半導体集積回路では、クロックパルス発生回路４２は、外部から供給される第１基準クロック信号CLKZの立ち上がりと立ち上がりとにそれぞれ同期する第１クロックパルス信号OCLKPZと第２クロックパルス信号OCLKPXとを生成する。タイミング設定回路４４は、読み出し動作の開始から読み出しデータの出力を開始するまでのクロック数であるレイテンシを、基準クロック信号CLKZの半クロック刻みで設定し、このレイテンシに応じたレイテンシ情報DL40Z、DL45Zを出力する。出力制御パルス入れ替え回路４２は、設定されたレイテンシ情報DL40Z、DL45Zに応じて、第１クロックパルス信号OCLKPZおよび第２クロックパルス信号OCLKPXをそれぞれ第１出力制御パルス信号OUTP1Xと第２出力制御パルス信号OUTP2Xのいずれかとして出力する。データ出力回路４８は、データが記憶されている複数のメモリセルMCから読み出される並列データCDB01X、CDB02Xを、レイテンシに応じた所定の期間に、第１出力制御パルス信号OUTP1Xと第２出力制御パルス信号OUTP2Xとのそれぞれ同期して順次直列データDOUTに変換し出力する。
【００５２】
したがって、レイテンシが、基準クロック信号CLKZの立ち上がり、立ち下がりのどちらに設定されていても、並列データCDB01X、CDB02Xの入れ替えを行うことなく、確実に直列データDOUTが出力される。並列データCDB01X、CDB02Xの入れ替えが不要なため、データの出力が高速に行われる。外部から供給される基準クロック信号CLKZから第１クロックパルス信号OCLKPZと第２クロックパルス信号OCLKPXとが生成されるため、クロック信号の端子数が低減される。
【００５３】
また、請求項２および請求項３の半導体集積回路では、データ変換パルス入れ替え回路１０は、設定されたレイテンシ情報DL40Z、DL45Zに応じて、第１クロックパルス信号OCLKPZおよび第２クロックパルス信号OCLKPXをそれぞれ第１データ変換パルス信号PSCLK1Nと第２データ変換パルス信号PSCLK2Nのいずれかとして出力する。データ転送回路４６は、第１データ変換パルス信号PSCLK1Nと、第２データ変換パルス信号PSCLK2Nとに同期して、並列データCDB01X、CDB02Xの各データを順次データ出力回路４８に転送する。したがって、並列データCDB01X、CDB02Xが常に所定の順序でデータ出力回路４８に転送される。データ出力回路４８は並列データCDB01X、CDB02Xを確実に受け、受けた並列データCDB01X、CDB02Xを直列データDOUTに変換し出力する。
【００５４】
【発明の実施の形態】
以下、本発明の半導体集積回路の一実施形態を図面を用いて説明する。この実施形態は、請求項１ないし請求項３対応している。
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、例えば、６４ＭビットのDDR-SDRAMとして形成されている。DDR-SDRAMは、一般の半導体メモリと同様に、周辺回路部およびメモリコア部を有している。周辺回路部には、後述する出力制御部および入力制御部が形成されている。メモリコア部には、複数のメモリセルを有するメモリセルアレイ、センスアンプ等が形成されている。
【００５５】
なお、従来技術で説明した回路と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。また、従来技術で説明した信号と同一の信号については、同一の符号を付している。
図２は、DDR-SDRAMにおけるデータ信号の出力を制御する出力制御部４０を示している。
【００５６】
出力制御部４０は、クロックパルス発生回路２と、出力制御パルス入れ替え回路４２と、タイミング設定回路４４と、読み出し制御回路３と、データ転送回路４６と、データ出力回路４８とを備えて構成されている。出力制御部４０の各回路のうち、クロックパルス発生回路２、出力制御パルス入れ替え回路４２、タイミング設定回路４４、および読み出し制御回路３は、全Ｉ／Ｏ信号に共通の回路であり、データ転送回路４６およびデータ出力回路４８は、各Ｉ／Ｏ信号毎に設けられている回路である。クロックパルス発生回路２および読み出し制御回路３は、従来と同一の回路である。
【００５７】
クロックパルス発生回路２は、クロック信号CLKZ、CLKXを受け、クロック信号CLKZ、CLKXの立ち上がりに同期してクロックパルス信号OCLKPZ、OCLKPXを出力している。クロック信号CLKZ、CLKXは基準クロック信号に対応し、クロックパルス信号OCLKPZ、OCLKPXは、第１クロックパルス信号、第２クロックパルス信号に対応している。
【００５８】
出力制御パルス入れ替え回路４２は、クロックパルス信号OCLKPZ、OCLKPX、およびレイテンシ制御信号DL40Z、DL45Zを受け、出力制御パルス信号OUTP1X、OUTP2Xを出力している。出力制御パルス信号OUTP1X、OUTP2Xは、第１出力制御パルス信号、第２出力制御パルス信号に対応している。レイテンシ制御信号DL40Z、DL45Zは、レイテンシ情報に対応している。
【００５９】
タイミング設定回路４４は、外部から供給されるコマンド信号CMDを受けるコマンドデコーダ４４ａと、外部から設定可能なモードレジスタ４４ｂとを備えて構成されている。コマンドデコーダ４４ａは、取り込んだコマンド信号CMDを読み出しコマンドと判定したときに、読み出し制御信号RDPZを出力する回路である。モードレジスタ４４ｂは、設定される“レイテンシ４”または“レイテンシ４．５”に対応してレイテンシ制御信号DL40Z、DL45Zを出力する回路である。
【００６０】
読み出し制御回路３は、クロックパルス信号OCLKPZ、OCLKPX、読み出し制御信号RDPZ、およびレイテンシ制御信号DL40Z、DL45Z信号を受け、出力制御信号OE35Z、OE40Z、およびデータ変換パルス信号PSCLK1N、PSCLK2Nを出力している。データ変換パルス信号PSCLK1N、PSCLK2Nは、第１データ変換パルス信号、第２データ変換パルス信号に対応している。
【００６１】
データ転送回路４６は、複数のメモリセルMCから並列に読み出さるデータ信号CDB01X、CDB02X、およびデータ変換パルス信号PSCLK1N、PSCLK2Nを受け、データ信号PSDT1Z、PSDT2Zとして出力している。なお、メモリセルMCは、出力制御部３の外部にメモリセルアレイとして形成されている。
データ出力回路４８は、出力制御パルス信号OUTP1X、OUTP2X、出力制御信号OE35Z、OE40Z、およびデータ信号PSDT1Z、PSDT2Zを受け、直列のデータ信号DOUTをパッドPADに出力している。
【００６２】
図３は、出力制御パルス入れ替え回路４２の詳細を示している。
出力制御パルス入れ替え回路４２は、レイテンシ制御信号DL40Zの高レベル時にオンするMOSスイッチ５０ａ、５０ｂと、レイテンシ制御信号DL45Zの高レベル時にオンするMOSスイッチ５２ａ、５２ｂと、複数のインバータとで構成されている。
MOSスイッチ５０ａは、クロックパルス信号OCLKPZを受け、この信号をノードN12に出力している。MOSスイッチ５０ｂは、クロックパルス信号OCLKPXを受け、この信号をノードN13に出力している。MOSスイッチ５２ａは、クロックパルス信号OCLKPXを受け、この信号をノードN12に出力している。MOSスイッチ５２ｂは、クロックパルス信号OCLKPZを受け、この信号をノードN13に出力している。
【００６３】
ノードN12に伝達された信号は、縦続接続された２段のインバータを介して出力制御パルス信号OUTP1Xとして出力されている。ノードN13に伝達された信号は、縦続接続された２段のインバータを介して出力制御パルス信号OUTP2Xとして出力されている。
出力制御パルス入れ替え回路４２は、モードレジスタに“レイテンシ４”が設定されているときに、クロックパルス信号OCLKPZ、OCLKPXをそれぞれ出力制御パルス信号OUTP1X、OUTP2Xとして出力し、モードレジスタに“レイテンシ４．５”が設定されているときに、クロックパルス信号OCLKPX、OCLKPZをそれぞれ出力制御パルス信号OUTP1X、OUTP2Xとして出力する回路である。
【００６４】
図４は、データ転送回路４６の詳細を示している。
データ転送回路４６は、データ変換パルス信号PSCLK1Nの高レベル時にオンするMOSスイッチ５４ａ、５４ｂと、データ変換パルス信号PSCLK2Nの高レベル時にオンするMOSスイッチ５４ｃと、２つのインバータの入力と出力とを互いに接続したラッチ５４ｄ、５４ｅと、複数のインバータとで構成されている。
【００６５】
MOSスイッチ５４ａは、データ信号CDB01Xを受け、この信号をラッチ５４ｄに出力している。ラッチ５４ｄは、データ信号CDB01Xを反転しデータ信号PSDT1Zとして出力している。MOSスイッチ５４ｂは、データ信号CDB02Xを受け、この信号をラッチ５４ｅ出力している。ラッチ５４ｅは、データ信号CDB02を反転しMOSスイッチ５４ｃに出力している。MOSスイッチ５４ｃは、受けた信号をデータ信号PSDT2Zとして出力している。
【００６６】
図５は、データ出力回路４８の詳細を示している。
データ出力回路４８は、出力制御パルス信号OUTP1X、OUTP2XでMOSスイッチ３４ａ、３４ｂ、３５ａ、３５ｂを制御している以外、データ出力回路７と同一の回路である。すなわち、出力制御パルス信号OUTP1Xは、MOSスイッチ３４ａ、３４ｂを制御し、出力制御パルス信号OUTP2Xは、MOSスイッチ３５ａ、３５ｂを制御している。
【００６７】
上述したDDR-SDRAMでは、外部から設定される“レイテンシ”に応じて、以下示すように読み出し動作が行われる。
図６は、“レイテンシ４”が設定された場合の読み出し動作のタイミングを示している。“レイテンシ４”が設定されているため、レイテンシ制御信号DL40Zは高レベルにされ、レイテンシ制御信号DL45Zは低レベルにされている。なお、クロックパルス信号OCLKPZ、OCLKPX、読み出し制御信号RDPZ、レイテンシ遅延信号LAT30Z、LAT40Z、出力制御信号OE30Z、OE35Z、OE40Z、およびデータ変換パルス信号PSCLK1N、PSCLK2Nの生成タイミングは、従来技術で説明した図１７と同一のため、説明を省略する。
【００６８】
図３に示した出力制御パルス入れ替え回路４２は、レイテンシ制御信号DL40Zの高レベルを受けて、クロックパルス信号OCLKPZ、OCLKPXを、それぞれ出力制御パルス信号OUTP1X、OUTP2Xとして出力する（図６(a)）。
図４に示したデータ転送回路４６は、メモリセルMCから読み出された低レベル（Ｌ）のデータ信号CDB01Xを、データ変換パルス信号PSCLK1Nを取り込み、反転し、高レベル（Ｈ）のデータ信号PSDT1Zとして出力する。また、データ転送回路４６は、高レベル（Ｈ）のデータ信号CDB02Xをデータ変換パルス信号PSCLK2Nの立ち上がりに同期して取り込み、反転し、低レベル（Ｌ）のデータ信号PSDT2Zとして出力する（図６(b)）。なお、データ信号CDB01X、CDB02Xは、負論理の信号であるため、データ信号CDB01X、CDB02Xの値と、外部に出力されるデータ信号DOUTの値とは反対になる。また、本実施形態では、データ入れ替え回路を有していないため、データ信号PSDT1Z、PSDT2Zは、従来に比べて早く出力される。すなわち、図１７に示した時間T1に相当する時間はない。
【００６９】
図５に示したデータ出力回路４８は、出力制御信号OE35Zの高レベル期間中に生成される出力制御パルス信号OUTP1Xの立ち上がりに同期して、データ信号PSDT1Z（高レベル）を取り込む。データ出力回路４８は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ低レベル、高レベルにし、クロック信号CLKZの４番目（波形に記載した数字に対応）の立ち上がりに同期して、高レベルのデータ信号DOUTをパッドPADに出力する。次に、データ出力回路４８は、出力制御信号OE40Zの高レベル期間中に生成される出力制御パルス信号OUTP2Xの立ち上がりに同期して、データ信号PSDT2Z（低レベル）を取り込む。データ出力回路４８は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ高レベル、低レベルにし、クロック信号CLKZの４番目の立ち下がりに同期して、低レベルのデータ信号DOUTをパッドPADに出力する。この結果、メモリセルMCから読み出されたデータ信号CDB01X、CDB02Xが、クロック信号CLKZの立ち上がりと立ち下がりに同期して（あるいは、クロック信号CLKZ、CLKXの立ち上がりにそれぞれ同期して）、順次外部に出力される（図６(c)）。
【００７０】
なお、図６では、３番目のクロック信号CLKZの立ち上がりに同期して、次の読み出しコマンドが供給されている。
図７は、“レイテンシ４．５”が設定された場合の読み出し動作のタイミングを示している。“レイテンシ４．５”が設定されているため、レイテンシ制御信号DL40Zは低レベルにされ、レイテンシ制御信号DL45Zは高レベルにされている。なお、クロックパルス信号OCLKPZ、OCLKPX、読み出し制御信号RDPZ、レイテンシ遅延信号LAT30Z、LAT40Z、出力制御信号OE30Z、OE35Z、OE40Z、およびデータ変換パルス信号PSCLK1N、PSCLK2Nの生成タイミングは、従来技術で説明した図１８と同一のため、説明を省略する。
【００７１】
図３に示した出力制御パルス入れ替え回路４２は、レイテンシ制御信号DL45Zの高レベルを受けて、クロックパルス信号OCLKPZ、OCLKPXを、それぞれ出力制御パルス信号OUTP2X、OUTP1Xとして出力する（図７(a)）。すなわち、出力制御パルス信号OUTP2X、OUTP1Xは、“レイテンシ４”のときに比べ入れ替わっている。
【００７２】
図４に示したデータ転送回路４６は、低レベル（Ｌ）のデータ信号CDB01Xを、データ変換パルス信号PSCLK1Nの立ち上がりに同期して取り込み、反転し、高レベル（Ｈ）のデータ信号PSDT1Zとして出力する。また、データ転送回路４６は、高レベル（Ｈ）のデータ信号CDB02Xを、データ変換パルス信号PSCLK2Nの立ち上がりに同期して取り込み、反転し、低レベル（Ｌ）データ信号PSDT2Zとして出力する（図７(b)）。すなわち、データ信号CDB01X、CDB02Xは、図６と同様に、それぞれデータ変換パルス信号PSCLK1N、PSCLK2Nで取り込まれる。“レイテンシ４．５”が設定された場合においても、データ信号PSDT1Z、PSDT2Zは、従来に比べて早く出力される。
【００７３】
図５に示したデータ出力回路４８は、出力制御信号OE35Zの高レベル期間中に生成される出力制御パルス信号OUTP1Xの立ち上がりに同期して、データ信号PSDT1Z（高レベル）を取り込む。データ出力回路４８は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ低レベル、高レベルにし、クロック信号CLKZの４番目（波形に記載した数字に対応）の立ち下がりに同期して、高レベルのデータ信号DOUTをパッドPADに出力する。次に、データ出力回路４８は、出力制御信号OE40Zの高レベル期間中に生成される出力制御パルス信号OUTP2Xの立ち上がりに同期して、データ信号PSDT2Z（低レベル）を取り込む。データ出力回路４８は、高レベル側制御信号PU、低レベル側制御信号PDをそれぞれ高レベル、低レベルにし、クロック信号CLKZの４番目の立ち下がりに同期して、低レベルのデータ信号DOUTをパッドPADに出力する。この結果、メモリセルMCから読み出されたデータ信号CDB01X、CDB02Xの反転信号は、クロック信号CLKZの立ち上がりと立ち下がりに同期して（あるいは、クロック信号CLKZ、CLKXの立ち上がりにそれぞれ同期して）、順次外部に出力される（図７(c)）。
【００７４】
以上のように構成された半導体集積回路では、設定されたレイテンシDL40Z、DL45Zに応じて、出力制御パルス信号OUTP1X、OUTP2Xを入れ替え、データ変換パルス信号PSCLK1N、PSCLK2Nを入れ替えた。このため、レイテンシDL40Z、DL45Zが基準クロック信号CLKZの立ち上がり、立ち下がりのどちらに設定されていても、データ信号CDB01X、CDB02Xの入れ替えを行うことなく、データ信号DOUTを出力することができる。したがって、データ信号CDB01X、CDB02Xの遅延を最小限にでき、データ信号DOUTを高速に出力することができる。この結果、読み出し動作時のアクセス時間を短縮することができ、クロック信号CLKZ、CLKXの周波数を高くすることができる。
【００７５】
クロックパルス信号OCLKPZ、OCLKPXを、外部から供給される相補のクロック信号CLKZ、CLKXから生成できるため、クロックパルス発生回路２を簡単な回路で構成することができる。
設定されたレイテンシDL40Z、DL45Zに応じて、データ転送回路４６を制御するデータ変換パルス信号PSCLK1N、PSCLK2Nを入れ替えた。このため、データ信号CDB01X、CDB02Xを常に所定の順序でデータ出力回路４８に転送することができる。
【００７６】
従来必要であった出力イネーブル入れ替え回路４およびデータ入れ替え回路６が不要になるため、回路規模を小さくすることができる。したがって、チップサイズを小さくすることができる。
なお、上述した実施形態では、本発明をDDR-SDRAMに適用した例について述べた。これに限らず、本発明は、クロック信号の１周期の間に複数の読み出しデータを出力する半導体集積回路に適用することができる。あるいは、本発明は、SDRAMのメモリコアを複数内蔵したシステムLSIに適用することができる。
【００７７】
上述した実施形態では、モードレジスタ４４ｂに“レイテンシ４”、あるいは“レイテンシ４.５”を設定した例について述べた。これに限らず、モードレジスタ４４ｂに“レイテンシ３”、“レイテンシ３.５”、あるいは、“レイテンシ５”、“レイテンシ５.５”を設定してもよく、上記と同様の効果を得ることができる。
【００７８】
上述した実施形態では、クロック信号CLKZ、CLKXの立ち上がりに同期して、それぞれクロックパルス信号OCLKPZ、OCLKPXを生成した例について述べた。これに限らず、本発明は、クロック信号CLKZの立ち上がりと立ち下がりに同期してそれぞれクロックパルス信号OCLKPZ、OCLKPXを生成してもよい。
さらに、本発明をクロック信号CLKZの１周期の間に、データを４回出力する半導体集積回路に適用してもよい。この場合、図２に示したモードレジスタ４４ｂには、“レイテンシ４”、“レイテンシ４.２５”等が設定される。半導体集積回路は、クロック信号CLKZから４つのクロックパルス信号を生成し、これ等クロックパルス信号を“レイテンシ”に応じて入れ替え、データを出力する。
【００７９】
【発明の効果】
請求項１の半導体集積回路では、レイテンシが、基準クロック信号のどのタイミングに設定されていても、並列データの入れ替えを行うことなく直列データを確実に出力することができる。並列データの入れ替えが不要なため、データの出力を高速に行うことができる。
【００８０】
また、メモリセルから読み出された並列データを常に所定の順序でデータ出力回路に転送することができ、データ出力回路は、並列データを確実に直列データに変換し出力することができる。
請求項２および請求項３の半導体集積回路では、レイテンシが、基準クロック信号の立ち上がり、立ち下がりのどちらに設定されていても、並列データの入れ替えを行うことなく直列データを確実に出力することができる。並列データの入れ替えが不要なため、データの出力を高速に行うことができる。
【００８１】
また、請求項２および請求項３の半導体集積回路では、メモリセルから読み出された並列データを常に所定の順序でデータ出力回路に転送することができ、データ出力回路は並列データを確実に直列データに変換し出力することができる。
【図面の簡単な説明】
【図１】 請求項１ないし請求項３に記載の発明の基本原理を示すブロック図である。
【図２】本発明の半導体集積回路の一実施形態における出力制御部を示すブロック図である。
【図３】図２の出力制御パルス入れ替え回路を示す回路図である。
【図４】図２のデータ転送回路を示す回路図である。
【図５】図２のデータ出力回路を示す回路図である。
【図６】本発明の半導体集積回路において“レイテンシ４”が設定された場合の読み出し動作を示すタイミング図である。
【図７】本発明の半導体集積回路において“レイテンシ４．５”が設定された場合の読み出し動作を示すタイミング図である。
【図８】従来のDDR-SDRAMにおける出力制御部を示すブロック図である。
【図９】従来のクロックパルス発生回路を示す回路図である。
【図１０】従来のレイテンシカウンタを示す回路図である。
【図１１】従来のレイテンシ制御回路を示す回路図である。
【図１２】従来のデータ変換パルス入れ替え回路を示す回路図である。
【図１３】従来の出力イネーブル入れ替え回路を示す回路図である。
【図１４】従来のデータ転送回路を示す回路図である。
【図１５】従来のデータ入れ替え回路を示す回路図である。
【図１６】従来のデータ出力回路を示す回路図である。
【図１７】従来のDDR-SDRAMにおいて“レイテンシ４”が設定された場合の読み出し動作を示すタイミング図である。
【図１８】従来のDDR-SDRAMにおいて“レイテンシ４．５”が設定された場合の読み出し動作を示すタイミング図である。
【符号の説明】
２ クロックパルス発生回路
３ 読み出し制御回路
８ レイテンシカウンタ
９ レイテンシ制御回路
１０ データ変換パルス入れ替え回路
４０ 出力制御部
４２ 出力制御パルス入れ替え回路
４４ タイミング設定回路
４４ａ コマンドデコーダ
４４ｂ モードレジスタ
４６ データ転送回路
４８ データ出力回路
CDB01X、CDB02X データ信号
CLKZ、CLKX クロック信号
DL40Z、DL45Z レイテンシ制御信号
DOUT 出力データ信号
LAT30Z、LAT40Z レイテンシ遅延信号
OCLKPZ、OCLKPX クロックパルス信号
OE30Z、OE35Z、OE40Z 出力制御信号
OUTP1X、OUTP2X 出力制御パルス信号
PSCLK1N、PSCLK2N データ変換パルス信号
PSDT1Z、PSDT2Z データ信号
RDPZ 読み出し制御信号
Claims (3)
- データを記憶する複数のメモリセルと、
外部から供給される基準クロック信号の１周期の間に、位相の異なる複数のクロックパルス信号を生成するクロックパルス発生回路と、
読み出し動作の開始から読み出しデータの出力を開始するまでのクロック数であるレイテンシを、前記基準クロック信号のｎ分の１刻み（ｎ＝２、３、４．．．）で設定し、前記レイテンシに応じたレイテンシ情報を出力するタイミング設定回路と、
前記レイテンシ情報に応じて、前記各クロックパルス信号をそれぞれ所定の出力制御パルス信号として出力する出力制御パルス入れ替え回路と、
前記メモリセルから読み出される並列データを、前記レイテンシに応じた所定の期間に、前記各出力制御パルス信号のそれぞれに同期して順次直列データに変換し出力するデータ出力回路と、
前記レイテンシ情報に応じて、前記各クロックパルス信号をそれぞれ所定のデータ変換パルス信号として出力するデータ変換パルス入れ替え回路と、
前記各データ変換パルス信号に同期して、前記並列データの各データを順次データ出力回路に転送するデータ転送回路とを、
備えたことを特徴とする半導体集積回路。 - データを記憶する複数のメモリセルと、
外部から供給される相補の第１基準クロック信号および第２基準クロック信号の立ち上がりにそれぞれ同期する第１クロックパルス信号と第２クロックパルス信号とを生成するクロックパルス発生回路と、
読み出し動作の開始から読み出しデータの出力を開始するまでのクロック数であるレイテンシを、前記基準クロック信号の半クロック刻みで設定し、前記レイテンシに応じたレイテンシ情報を出力するタイミング設定回路と、
前記レイテンシ情報に応じて、前記第１クロックパルス信号および前記第２クロックパルス信号をそれぞれ第１出力制御パルス信号と第２出力制御パルス信号のいずれかとして出力する出力制御パルス入れ替え回路と、
前記メモリセルから読み出される並列データを、前記レイテンシに応じた所定の期間に、前記第１出力制御パルス信号と前記第２出力制御パルス信号とのそれぞれ同期して順次直列データに変換し出力するデータ出力回路と、
前記レイテンシ情報に応じて、第１クロックパルス信号および第２クロックパルス信号をそれぞれ第１データ変換パルス信号と第２データ変換パルス信号のいずれかとして出力するデータ変換パルス入れ替え回路と、
前記第１データ変換パルス信号と前記第２データ変換パルス信号とに同期して、前記並列データの各データを順次データ出力回路に転送するデータ転送回路とを、
備えたことを特徴とする半導体集積回路。 - データを記憶する複数のメモリセルと、
外部から供給される基準クロック信号の立ち上がりと立ち下がりとにそれぞれ同期する第１クロックパルス信号と第２クロックパルス信号とを生成するクロックパルス発生回路と、
読み出し動作の開始から読み出しデータの出力を開始するまでのクロック数であるレイテンシを、前記基準クロック信号の半クロック刻みで設定し、前記レイテンシに応じたレイテンシ情報を出力するタイミング設定回路と、
前記レイテンシ情報に応じて、前記第１クロックパルス信号および前記第２クロックパルス信号をそれぞれ第１出力制御パルス信号と第２出力制御パルス信号のいずれかとして出力する出力制御パルス入れ替え回路と、
前記メモリセルから読み出される並列データを、前記レイテンシに応じた所定の期間に、前記第１出力制御パルス信号と前記第２出力制御パルス信号とのそれぞれ同期して順次直列データに変換し出力するデータ出力回路と、
前記レイテンシ情報に応じて、第１クロックパルス信号および第２クロックパルス信号 をそれぞれ第１データ変換パルス信号と第２データ変換パルス信号のいずれかとして出力するデータ変換パルス入れ替え回路と、
前記第１データ変換パルス信号と前記第２データ変換パルス信号とに同期して、前記並列データの各データを順次データ出力回路に転送するデータ転送回路とを、
備えたことを特徴とする半導体集積回路。
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