JP2001023371A

JP2001023371A - 半導体集積回路

Info

Publication number: JP2001023371A
Application number: JP11197680A
Authority: JP
Inventors: Tadao Aikawa; 忠雄相川; Yasuharu Sato; 靖治佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-07-12
Filing date: 1999-07-12
Publication date: 2001-01-26
Anticipated expiration: 2019-07-12
Also published as: US6192004B1; JP3706772B2

Abstract

(57)【要約】【課題】本発明は、メモリセルから読み出したデータ
信号をクロック信号の１周期の間に複数回出力する半導
体集積回路に関し、データを高速に出力することを目的
とする。【解決手段】外部から供給される基準クロック信号の
１周期の間に位相の異なる複数のクロックパルス信号を
生成するクロックパルス発生回路と、読み出し動作の開
始からデータの出力を開始するまでのレイテンシを、基
準クロック信号のｎ分の１刻みで設定し、レイテンシに
応じたレイテンシ情報を出力するタイミング設定回路
と、レイテンシ情報に応じて、各クロックパルス信号を
それぞれ所定の出力制御パルス信号として出力する出力
制御パルス入れ替え回路と、メモリセルから読み出され
る並列データを、レイテンシに応じた所定の期間に、各
出力制御パルス信号のそれぞれに同期して順次直列デー
タに変換し出力するデータ出力回路とを備えたことを特
徴とする

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルから読
み出したデータ信号をクロック信号の１周期の間に複数
回出力する半導体集積回路に関し、特に、データ信号の
出力を高速に行う技術に関する。

【０００２】

【従来の技術】近時、クロック信号等に同期して入出力
インタフェースを高速に動作させ、データ信号の出力を
高速化した半導体集積回路として、SDRAM（synchronous
DRAM）等が開発されている。また、相補のクロック信
号の立ち上がりにそれぞれ同期して（あるいは、クロッ
ク信号の立ち上がり、立ち下がりの両方に同期して）、
データを出力する半導体集積回路として、DDR-SDRAM（D
ouble Data Rate Synchronous DRAM）が開発されてい
る。

【０００３】図８は、この種の半導体集積回路のうち、
DDR-SDRAMにおけるデータ信号の出力を制御する出力制
御部１の構成例を示している。出力制御部１は、クロッ
クパルス発生回路２と、読み出し制御回路３と、出力イ
ネーブル入れ替え回路４と、データ転送回路５と、デー
タ入れ替え回路６と、データ出力回路７とを備えて構成
されている。

【０００４】クロックパルス発生回路２は、クロック信
号CLKZ、CLKXを受け、クロック信号CLKZ、CLKXの立ち上
がりに同期してクロックパルス信号OCLKPZ、OCLKPXを出
力している。クロック信号CLKZ、CLKXは、外部から供給
される相補の外部クロック信号CLK、/CLK（図示せず）
をクロックバッファで受けた信号である。読み出し制御
回路３は、レイテンシカウンタ８と、レイテンシ制御回
路９と、データ変換パルス入れ替え回路１０とを備えて
構成されている。

【０００５】レイテンシカウンタ８は、クロックパルス
信号OCLKPZおよび読み出し制御信号RDPZ信号を受け、レ
イテンシ遅延信号LAT30Z、LAT40Zを出力している。読み
出し制御信号RDPZは、外部から読み出しコマンドを受け
付けたときに、所定の期間だけ高レベルにされる信号で
ある。

【０００６】レイテンシ制御回路９は、クロックパルス
信号OCLKPX、レイテンシ遅延信号LAT30Z、LAT40Z、およ
びレイテンシ制御信号DL40Z、DL45Zを受け、出力制御信
号OE30Z、POE35Z、POE40Zを出力している。レイテンシ
制御信号DL40Z、DL45Zは、モードレジスタ（図示せず）
の設定値に応じて発生する信号である。例えば、モード
レジスタに“レイテンシ４”を設定すると、レイテンシ
制御信号DL40Zは高レベルになり、レイテンシ制御信号D
L45Zは低レベルになる。モードレジスタに“レイテンシ
４．５”を設定すると、レイテンシ制御信号DL40Zは低
レベルになり、レイテンシ制御信号DL45Zは高レベルに
なる。ここで、“レイテンシ”とは、読み出しコマンド
を受けた後、データ信号の出力を開始するまでのクロッ
ク数である。

【０００７】データ変換パルス入れ替え回路１０は、ク
ロックパルス信号OCLKPZ、OCLKPX、出力制御信号OE30
Z、およびレイテンシ制御信号DL40Z、DL45Zを受け、デ
ータ変換パルス信号PSCLK1N、PSCLK2Nを出力している。
出力イネーブル入れ替え回路４は、出力制御信号POE35
Z、POE40Z、およびレイテンシ制御信号DL40Z、DL45Zを
受け、出力制御信号OE35Z、OE40Zを出力している。

【０００８】データ転送回路５は、メモリセル（図示せ
ず）から並列に読み出さるデータ信号CDB01X、CDB02X、
およびデータ変換パルス信号PSCLK1N、PSCLK2Nを受け、
データ信号DT1Z、DT2Zを出力している。データ入れ替え
回路６は、データ信号DT1Z、DT2Z、およびレイテンシ制
御信号DL40Z、DL45Zを受け、データ信号PSDT1Z、PSDT2Z
を出力している。

【０００９】データ出力回路７は、クロックパルス信号
OCLKPZ、OCLKPX、出力制御信号OE35Z、OE40Z、およびデ
ータ信号PSDT1Z、PSDT2Zを受け、データ信号DOUTをパッ
ドPADに出力している。図９は、クロックパルス発生回
路２の詳細を示している。

【００１０】クロックパルス発生回路２は、互いに同一
のパルス発生回路１１ａ、１１ｂを備えている。パルス
発生回路１１ａは、クロック信号CLKZを反転かつ遅延し
た遅延信号CLKDZを生成する遅延回路１２ａと、クロッ
ク信号CLKZと遅延信号CLKDZとを受け、クロックパルス
信号OCLKPZを生成する２入力のANDゲート１２ｂとで構
成されている。遅延回路１２は、縦属接続された５つの
インバータの間にCR時定数回路１２ｃを配置して構成さ
れている。CR時定数回路１２ｃは、例えば、拡散抵抗R1
とnMOSのソースとドレインとを接地線VSSに接続したMOS
容量C1とで構成されている。パルス発生回路１１ｂは、
クロック信号CLKXを受け、クロックパルス信号OCLKPXを
生成している。クロックパルス発生回路２は、クロック
信号CLKZ、CLKXの立ち上がりに同期してクロックパルス
信号OCLKPZ、OCLKPXを生成する回路である。

【００１１】図１０は、レイテンシカウンタ８の詳細を
示している。レイテンシカウンタ８は、縦続接続された
３つのラッチ回路１３ａ、１３ｂ、１３ｃと、複数のイ
ンバータとで構成されている。ラッチ回路１３ａ、１３
ｂ、１３ｃは、クロックパルス信号OCLKPZの低レベル時
にオンするMOSスイッチ１５と、インバータ１６ａの入
力・出力とクロックドインバータ１６ｂの出力・入力と
を互いに接続したラッチ１６と、クロックパルス信号OC
LKPZの高レベル時にオンするMOSスイッチ１７と、２つ
のインバータの入力と出力とを互いに接続したラッチ１
８とを、縦続に接続して構成されている。

【００１２】MOSスイッチ１５、１７は、nMOSおよびpMO
Sのソース・ドレインを互いに接続して形成されてい
る。ラッチ１６の帰還側に形成されたクロックドインバ
ータ１６ｂのpMOS１６ｃのゲートには、クロックパルス
信号OCLKPZの反転信号が供給され、nMOS１６ｄのゲート
には、クロックパルス信号OCLKPZと同じ論理の信号が供
給されている。ラッチ１３ａ、１３ｂ、１３ｃは、クロ
ックパルス信号OCLKPZの低レベル時に信号を取り込み、
取り込んだ信号をクロックパルス信号OCLKPZの高レベル
時に出力する回路である。ラッチ回路１３ａの入力に
は、読み出し制御信号RDPZが供給されている。ラッチ回
路１３ｂの出力からは、レイテンシ遅延信号LAT30Zが出
力されている。ラッチ回路１３ｃの出力からは、レイテ
ンシ遅延信号LAT40Zが出力されている。すなわち、レイ
テンシカウンタ８は、読み出しコマンドの受付後に、ク
ロックパルス信号OCLKPZの３クロック目、４クロック目
の立ち上がりに同期してレイテンシ遅延信号LAT30Z、LA
T40Zを高レベルにする回路である。

【００１３】図１１は、レイテンシ制御回路９の詳細を
示している。レイテンシ制御回路９は、ラッチ回路１９
ａ、１９ｂと、レイテンシ制御信号DL40Zの高レベル時
にオンするMOSスイッチ２０ａ、２０ｂ、２０ｃと、レ
イテンシ制御信号DL45Zの高レベル時にオンするMOSスイ
ッチ２１ａ、２１ｂ、２１ｃと、複数のインバータとで
構成されている。ラッチ回路１９ａ、１９ｂは、図１０
に示したラッチ回路１３ａと同一の回路である。ラッチ
回路１９ａは、レイテンシ遅延信号LAT30Zと、クロック
パルス信号OCLKPZの反転信号と、クロックパルス信号OC
LKPZと同じ論理の信号とを受け、レイテンシ遅延信号LA
T30Zより半クロック遅れたレイテンシ遅延信号LAT35Zを
出力している。ラッチ回路１９ｂは、レイテンシ遅延信
号LAT40Zと、クロックパルス信号OCLKPZの反転信号と、
クロックパルス信号OCLKPZと同一の論理の信号とを受
け、レイテンシ遅延信号LAT40Zより半クロック遅れたレ
イテンシ遅延信号LAT45Zを出力している。

【００１４】MOSスイッチ２０ａは、レイテンシ遅延信
号LAT30Zを受け、この信号をノードN1に出力している。
MOSスイッチ２０ｂは、レイテンシ遅延信号LAT35Zを受
け、この信号をノードN2に出力している。MOSスイッチ
２０ｃは、レイテンシ遅延信号LAT40Zを受け、この信号
をノードN3に出力している。MOSスイッチ２１ａは、レ
イテンシ遅延信号LAT35Zを受け、この信号をノードN1に
出力している。MOSスイッチ２１ｂは、レイテンシ遅延
信号LAT40Zを受け、この信号をノードN2に出力してい
る。MOSスイッチ２１ｃは、レイテンシ遅延信号LAT45Z
を受け、この信号をノードN3に出力している。ノードN1
に伝達された信号は、２つのインバータを介して出力制
御信号OE30Zとして出力されている。ノードN2に伝達さ
れた信号は、２つのインバータを介して出力制御信号PO
E35Zとして出力されている。ノードN3に伝達された信号
は、２つのインバータを介して出力制御信号POE40Zとし
て出力されている。

【００１５】すなわち、レイテンシ制御回路９は、モー
ドレジスタ（図示せず）に“レイテンシ４”が設定され
ているときに、レイテンシ遅延信号LAT30Z、LAT35Z、LA
T40Zをそれぞれ出力制御信号OE30Z、POE40Z、POE45Zと
して出力し、モードレジスタに“レイテンシ４．５”が
設定されているときに、レイテンシ遅延信号LAT35Z、LA
T40Z、LAT45Zをそれぞれ出力制御信号OE30Z、POE40Z、P
OE45Zとして出力する回路である。

【００１６】図１２は、データ変換パルス入れ替え回路
１０の詳細を示している。データ変換パルス入れ替え回
路１０は、レイテンシ制御信号DL40Zの高レベル時にオ
ンするMOSスイッチ２２ａ、２２ｂと、レイテンシ制御
信号DL45Zの高レベル時にオンするMOSスイッチ２３ａ、
２３ｂと、互いに同一の出力回路２４ａ、２４ｂと、複
数のインバータとで構成されている。

【００１７】MOSスイッチ２２ａは、クロックパルス信
号OCLKPXを受け、この信号をノードN4に出力している。
MOSスイッチ２２ｂは、クロックパルス信号OCLKPZを受
け、この信号をノードN5に出力している。MOSスイッチ
２３ａは、クロックパルス信号OCLKPZを受け、この信号
をノードN4に出力している。MOSスイッチ２３ｂは、ク
ロックパルス信号OCLKPXを受け、この信号をノードN5に
出力している。

【００１８】出力回路２４ａは、インバータ２５ａおよ
び２入力のNANDゲート２５ｂ、２５ｂを有する制御回路
２５と、２入力のNANDゲート２６ａ、２６ｂからなるフ
リップフロップ回路２６と、２入力のANDゲート２７と
で構成されている。インバータ２５ａの入力には、ノー
ドN4が接続されている。NANDゲート２５ｂの一方の入力
には、出力制御信号OE30Zが供給されている。NANDゲー
ト２５ｂの他方の入力には、インバータ２５ａの出力が
接続されている。NANDゲート２５ｃの一方の入力には、
NANDゲート２５ｂの出力が接続されている。NANDゲート
２５ｃの他方の入力には、インバータ２５ａの出力が接
続されている。NANDゲート２６ａの入力には、NANDゲー
ト２５ｂの出力が接続されている。NANDゲート２６ｂの
入力には、NANDゲート２５ｃの出力が接続されている。
ANDゲート２７の入力には、ノードN4とNANDゲート２６
ａの出力とがそれぞれ接続されている。ANDゲート２７
の出力からは、データ変換パルス信号PSCLK1Nが出力さ
れている。

【００１９】出力回路２４ｂのインバータ２７ａの入力
には、ノードN5が接続されている。出力回路２４のNAND
ゲート２７ｂの一方の入力には、出力制御信号OE30Zが
供給されている。出力回路２４ｂのANDゲート２７の一
方の入力には、ノードN5が接続されている。出力回路２
４ｂのANDゲート２７の出力からは、データ変換パルス
信号PSCLK2Nが出力されている。

【００２０】出力回路２４ａ、２４ｂは、出力制御信号
OE30Zの高レベル期間中に立ち上がるクロックパルス信
号OCLKPX、OCLKPZを検出して、データ変換パルス信号PS
CLK1N、PSCLK2Nを生成する回路である。すなわち、デー
タ変換パルス入れ替え回路１０は、モードレジスタ（図
示せず）に“レイテンシ４”が設定されているときに、
クロックパルス信号OCLKPX、OCLKPZをそれぞれデータ変
換パルス信号PSCLK1N、PSCLK2Nとして出力し、モードレ
ジスタに“レイテンシ４．５”が設定されているとき
に、クロックパルス信号OCLKPZ、OCLKPXをそれぞれデー
タ変換パルス信号PSCLK1N、PSCLK2Nとして出力する回路
である。

【００２１】図１３は、出力イネーブル入れ替え回路４
の詳細を示している。出力イネーブル入れ替え回路４
は、レイテンシ制御信号DL40Zの高レベル時にオンするM
OSスイッチ２８ａ、２８ｂと、レイテンシ制御信号DL45
Zの高レベル時にオンするMOSスイッチ２９ａ、２９ｂ
と、複数のインバータとで構成されている。MOSスイッ
チ２８ａは、インバータを介して出力制御信号POE35Zの
反転信号を受け、この信号をノードN6に出力している。
MOSスイッチ２８ｂは、インバータを介して出力制御信
号POE40Zの反転信号を受け、この信号をノードN7に出力
している。MOSスイッチ２９ａは、インバータを介して
出力制御信号POE40Zの反転信号を受け、この信号ノード
N6に出力している。MOSスイッチ２９ｂは、インバータ
を介して出力制御信号POE35Zの反転信号を受け、この信
号ノードN7に出力している。

【００２２】ノードN6に伝達された信号は、インバータ
を介して出力制御信号OE35Zとして出力されている。ノ
ードN7に伝達された信号は、インバータを介して出力制
御信号OE40Zとして出力されている。出力イネーブル入
れ替え回路４は、モードレジスタに“レイテンシ４”が
設定されているときに、出力制御信号POE35Z、POE40Zを
それぞれ出力制御信号OE35Z、OE40Zとして出力し、モー
ドレジスタに“レイテンシ４．５”が設定されていると
きに、出力制御信号POE40Z、POE35Zをそれぞれ出力制御
信号OE35Z、OE40Zとして出力する回路である。

【００２３】図１４は、データ転送回路５の詳細を示し
ている。データ転送回路５は、データ変換パルス信号PS
CLK1Nの高レベル時にオンするMOSスイッチ３０ａ、３０
ｂと、データ変換パルス信号PSCLK2Nの高レベル時にオ
ンするMOSスイッチ３０ｃと、２つのインバータの入力
と出力とを互いに接続したラッチ３０ｄ、３０ｅ、３０
ｆと、複数のインバータとで構成されている。

【００２４】MOSスイッチ３０ａは、データ信号CDB01X
を受け、この信号をラッチ３０ｄに出力している。ラッ
チ３０ｄは、データ信号CDB01Xの反転論理をデータ信号
DT1Zとして出力している。MOSスイッチ３０ｂは、デー
タ信号CDB02Xを受け、この信号をラッチ３０ｅ出力して
いる。ラッチ３０ｅは、データ信号CDB02の反転信号をM
OSスイッチ３０ｃに出力している。MOSスイッチ３０ｃ
は、この信号をラッチ３０ｆに出力している。ラッチ３
０ｆは、受けた信号を反転し、インバータ３０ｇに出力
している。インバータ３０ｇは、データ信号CDB02の反
転信号をデータ信号DT2Zとして出力している。

【００２５】図１５は、データ入れ替え回路６の詳細を
示している。データ入れ替え回路６は、レイテンシ制御
信号DL40Zの高レベル時にオンするMOSスイッチ３１ａ、
３１ｂと、レイテンシ制御信号DL45Zの高レベル時にオ
ンするMOSスイッチ３２ａ、３２ｂと、複数のインバー
タとで構成されている。MOSスイッチ３１ａは、インバ
ータを介してデータ信号DT1Zの反転信号を受け、この信
号をノードN8に出力している。MOSスイッチ３１ｂは、
インバータを介してデータ信号DT2Zの反転信号をを受
け、この信号をノードN9に出力している。MOSスイッチ
３２ａは、インバータを介してデータ信号DT2Zの反転信
号をを受け、この信号をノードN8に出力している。MOS
スイッチ３２ｂは、インバータを介してデータ信号DT1Z
の反転信号をを受け、この信号をノードN9に出力してい
る。

【００２６】ノードN8に伝達された信号は、インバータ
を介してデータ信号PSDT1Zとして出力されている。ノー
ドN9に伝達された信号は、インバータを介してデータ信
号PSDT2Zとして出力されている。データ入れ替え回路６
は、モードレジスタに“レイテンシ４”が設定されてい
るときに、データ信号DT1Z、DT2Zをそれぞれデータ信号
PSDT1Z、PSDT2Zとして出力し、モードレジスタに“レイ
テンシ４．５”が設定されているときに、データ信号DT
2Z、DT1Zをそれぞれデータ信号PSDT1Z、PSDT2Zとして出
力する回路である。

【００２７】図１６は、データ出力回路７の詳細を示し
ている。データ出力回路７は、２入力のNANDゲート３３
ａ、３３ｂと、２入力のNORゲート３３ｃ、３３ｄと、
クロックパルス信号OCLKPZの高レベル時にオンするMOS
スイッチ３４ａ、３４ｂと、クロックパルス信号OCLKPX
の高レベル時にオンするMOSスイッチ３５ａ、３５ｂ
と、入力と出力とを互いに接続した２つのCMOSインバー
タからなるラッチ３６ａ、３６ｂと、ソースが電源線VD
Dに接続され、ドレインがパッドPADに接続されたデータ
信号DOUTの高レベル出力用のpMOS３７ａと、ソースが接
地線VSSに接続され、ドレインがパッドPADに接続された
データ信号DOUTの低レベル出力用のnMOS３７ｂと、複数
のインバータとで構成されている。

【００２８】NANDゲート３３ａの入力には、出力制御信
号OE35Zとデータ信号PSDT1Zとが供給されている。NAND
ゲート３３ｂの入力には、出力制御信号OE40Zとデータ
信号PSDT2Zとが供給されている。NORゲート３３ｃの入
力には、インバータを介して出力制御信号OE35Zの反転
信号とデータ信号PSDT1Zとが供給されている。NORゲー
ト３３ｄの入力には、インバータを介して出力制御信号
OE40Zの反転信号とデータ信号PSDT2Zとが供給されてい
る。

【００２９】MOSスイッチ３４ａは、入力をNANDゲート
３３ａの出力に接続し、出力をノードN10に接続してい
る。MOSスイッチ３４ｂは、入力をNORゲート３３ｃの出
力に接続し、出力をノードN11に接続している。MOSスイ
ッチ３５ａは、入力をNANDゲート３３ｂの出力に接続
し、出力をノードN10に接続している。MOSスイッチ３５
ｂは、入力をNORゲート３３ｄの出力に接続し、出力を
ノードN11に接続している。

【００３０】ラッチ３６ａは、ノードN10に供給された
信号を受け、反転した信号をインバータ３８ａに出力し
ている。インバータ３８ａは、受けた信号を反転し、高
レベル側制御信号PUとしてpMOS３７ａのゲートに出力し
ている。ラッチ３６ｂは、ノードN11に供給された信号
を受け、反転した信号をインバータ３８ｂに出力してい
る。インバータ３８ｂは、受けた信号を反転し、低レベ
ル側制御信号PDとしてnMOS３７ｂのゲートに出力してい
る。

【００３１】上述したDDR-SDRAMでは、外部から設定さ
れる“レイテンシ”に応じて、以下示すように読み出し
動作が行われる。図１７は、“レイテンシ４”が設定さ
れた場合の読み出し動作のタイミングを示している。読
み出し動作を開始する場合、外部から読み出しコマンド
READが供給される。DDR-SDRAMは、クロック信号CLKZの
立ち上がりで読み出しコマンドREADを取り込み、読み出
し制御信号RDPZをクロック信号CLKZの約１周期分だけ高
レベルにする（図１７(b)）。“レイテンシ４”が設定
されているため、レイテンシ制御信号DL40Zは高レベル
にされ、レイテンシ制御信号DL45Zは低レベルにされて
いる。

【００３２】図９に示したクロックパルス発生回路２
は、クロック信号CLKZ、CLKXの立ち上がりにそれぞれ同
期して、クロックパルス信号OCLKPZ、OCLKPXを出力する
（図１７(a)）。ここで、遅延回路１２ｃの時定数は、
クロックパルス信号OCLKPZ、OCLKPXの高レベル期間が互
いに重なることのないように決められている。図１０に
示したレイテンシカウンタ８は、読み出しコマンドREAD
の取り込みから３クロック目および４クロック目（波形
に記載した数字に対応）のクロックパルス信号OCLKPZの
立ち上がりに同期して、それぞれレイテンシ遅延信号LA
T30Z、LAT40Zを出力する（図１７(c)）。レイテンシ遅
延信号LAT30Z、LAT40Zは、クロック信号CLKZの約１周期
分だけ高レベルになる。

【００３３】図１１に示したレイテンシ制御回路９は、
レイテンシ制御信号DL40Zの高レベルを受けて、イテン
シ遅延信号LAT30Zを出力制御信号OE30Zとして出力し、
テンシ遅延信号LAT30Zから半クロック遅れたレイテンシ
遅延信号LAT35Zを出力制御信号POE35Zとして出力し、レ
イテンシ遅延信号LAT40Zを出力制御信号POE40Zとして出
力する。すなわち、クロックパルス信号OCLKPZの３クロ
ック目に同期して出力制御信号OE30Zが出力され、クロ
ックパルス信号OCLKPXの３クロック目（波形に記載した
数字に対応）に同期して出力制御信号POE35Zが出力さ
れ、クロックパルス信号OCLKPXの４クロック目（波形に
記載した数字に対応）に同期して出力制御信号POE40Zが
出力される（図１７(d)）。なお、各信号OE30Z、POE35
Z、POE40Zは、クロック信号CLKZの約１周期分だけ高レ
ベルになる。

【００３４】図１３に示した出力イネーブル入れ替え回
路４は、レイテンシ制御信号DL40Zの高レベルを受け
て、出力制御信号POE35Z、出力制御信号POE40Zを、それ
ぞれ出力制御信号OE35Z、OE40Zとして出力する（図１７
(e)）。図１２に示したデータ変換パルス入れ替え回路
１０は、レイテンシ制御信号DL40Zの高レベルを受け
て、クロックパルス信号OCLKPZ、OCLKPXの各パルスのう
ち出力制御信号OE30Zの高レベル期間に高レベルになる
パルスを取り込み、それぞれデータ変換パルス信号PSCL
K1N、PSCLK2Nとして出力する。すなわち、“レイテンシ
４”では、データ変換パルス信号PSCLK1Nは、クロック
パルス信号OCLKPXの３クロック目に同期して出力され、
データ変換パルス信号PSCLK2Nは、クロックパルス信号O
CLKPZの４クロック目に同期して出力される（図１７
(f)）。

【００３５】図１４に示したデータ転送回路５は、メモ
リセル（図示せず）から読み出された低レベル（Ｌ）の
データ信号CDB01Xを、データ変換パルス信号PSCLK1Nの
立ち上がりに同期して取り込み、反転し、高レベル
（Ｈ）のデータ信号DT1Zとして出力し、高レベル（Ｈ）
のデータ信号CDB02Xをデータ変換パルス信号PSCLK2Nの
立ち上がりに同期して取り込み、反転し、低レベル
（Ｌ）のデータ信号DT2Zとして出力する（図１７
(g)）。

【００３６】なお、データ信号CDB01X、CDB02Xは、負論
理の信号であるため、データ信号CDB01X、CDB02Xの値
と、外部に出力されるデータ信号DOUTの値とは反対にな
る。図１５に示したデータ入れ替え回路６は、レイテン
シ制御信号DL40Zの高レベルを受けて、データ信号DT1
Z、DT2Zをそれぞれデータ信号PSDT1Z、PSDT2Zとして出
力する（図１７(h)）。この際、データ入れ替え回路６
の回路遅延により、データ信号PSDT1Z、PSDT2Zは、デー
タ信号DT1Z、DT2Zより所定の時間T1だけ遅れて出力され
る。

【００３７】図１６に示したデータ出力回路７は、出力
制御信号OE35Zの高レベル期間中に生成されるクロック
パルス信号OCLKPZの立ち上がりに同期して、データ信号
PSDT1Z（高レベル）を取り込む。データ出力回路７は、
高レベル側制御信号PU、低レベル側制御信号PDをそれぞ
れ低レベル、高レベルにし、クロック信号CLKZの４番目
の立ち上がりに同期して、高レベルのデータ信号DOUTを
パッドPADに出力する。次に、データ出力回路７は、出
力制御信号OE40Zの高レベル期間中に生成されるクロッ
クパルス信号OCLKPXの立ち上がりに同期して、データ信
号PSDT2Z（低レベル）を取り込む。データ出力回路７
は、高レベル側制御信号PU、低レベル側制御信号PDをそ
れぞれ高レベル、低レベルにし、クロック信号CLKZの４
番目の立ち下がりに同期して、低レベルのデータ信号出
力をパッドPADに出力する。この結果、メモリセルから
読み出されたデータ信号CDB01X、CDB02Xの反転信号が、
クロック信号CLKZの立ち上がりと立ち下がりに同期して
（あるいは、クロック信号CLKZ、CLKXの立ち上がりとに
それぞれ同期して）、順次外部に出力される（図１７
(i)）。

【００３８】図１８は、“レイテンシ４．５”が設定さ
れた場合の読み出し動作のタイミングを示している。
“レイテンシ４．５”が設定されているため、レイテン
シ制御信号DL40Zは低レベルにされ、レイテンシ制御信
号DL45Zは高レベルにされている。なお、クロックパル
ス信号OCLKPZ、OCLKPX、読み出し制御信号RDPZ、および
レイテンシ遅延信号LAT30Z、LAT40Zの生成タイミング
は、図１７と同一のため、説明を省略する。

【００３９】図１１に示したレイテンシ制御回路９は、
レイテンシ制御信号DL45Zの高レベルを受けて、イテン
シ遅延信号LAT30Zから半クロック遅れたレイテンシ遅延
信号LAT35Zを出力制御信号OE30Zとして出力し、レイテ
ンシ遅延信号LAT40Zを出力制御信号POE35Zとして出力
し、レイテンシ遅延信号LAT40Zから半クロック遅れたレ
イテンシ遅延信号LAT45Zを出力制御信号POE40Zとして出
力する。すなわち、クロックパルス信号OCLKPXの３クロ
ック目に同期して出力制御信号OE30Zが出力され、クロ
ックパルス信号OCLKPZの４クロック目に同期して出力制
御信号POE35Zが出力され、クロックパルス信号OCLKPXの
４クロック目に同期して出力制御信号POE40Zが出力され
る（図１８(a)）。

【００４０】図１３に示した出力イネーブル入れ替え回
路４は、レイテンシ制御信号DL45Zの高レベルを受け
て、出力制御信号POE35Z、出力制御信号POE40Zを、それ
ぞれ出力制御信号OE40Z、OE35Zとして出力する（図１８
(b)）。すなわち、出力制御信号OE40Z、OE35Zは、“レ
イテンシ４”のときに比べ入れ替わっている。図１２に
示したデータ変換パルス入れ替え回路１０は、レイテン
シ制御信号DL45Zの高レベルを受けて、クロックパルス
信号OCLKPZ、OCLKPXの各パルスのうち、出力制御信号OE
30Zの高レベル期間に高レベルになるパルスを、それぞ
れデータ変換パルス信号PSCLK1N、PSCLK2Nとして出力す
る。すなわち、クロックパルス信号OCLKPZの４クロック
目に同期してデータ変換パルス信号PSCLK1Nが出力さ
れ、クロックパルス信号OCLKPXの４クロック目に同期し
てデータ変換パルス信号PSCLK2Nが出力される（図１８
(c)）。

【００４１】図１４に示したデータ転送回路５は、メモ
リセル（図示せず）から読み出された低レベル（Ｌ）の
データ信号CDB01Xを、データ変換パルス信号PSCLK1Nの
立ち上がりに同期して取り込み、反転し、高レベル
（Ｈ）のデータ信号DT1Zとして出力し、高レベル（Ｈ）
のデータ信号CDB02Xをデータ変換パルス信号PSCLK2Nの
立ち上がりに同期して取り込み、反転し、低レベル
（Ｌ）のデータ信号DT2Zとして出力する（図１８
(d)）。

【００４２】図１５に示したデータ入れ替え回路６は、
レイテンシ制御信号DL45Zの高レベルを受けて、データ
信号DT1Z、DT2Zをそれぞれデータ信号PSDT2Z、PSDT1Zと
して出力する（図１８(e)）。すなわち、データ信号PSD
T2Z、PSDT1Zは、“レイテンシ４”のときに比べ入れ替
わっている。また、データ入れ替え回路６の回路遅延に
より、データ信号PSDT1Z、PSDT2Zは、データ信号DT1Z、
DT2Zより所定の時間T1だけ遅れて出力される。

【００４３】図１６に示したデータ出力回路７は、出力
制御信号OE35Zより早く出力される出力制御信号OE40Zの
高レベル期間中に生成されるクロックパルス信号OCLKPX
の立ち上がりに同期して、データ信号PSDT2Z（高レベ
ル）を取り込む。データ出力回路７は、高レベル側制御
信号PU、低レベル側制御信号PDをそれぞれ低レベル、高
レベルにし、クロック信号CLKZの４番目の立ち下がりに
同期して、高レベルのデータ信号DOUTをパッドPADに出
力する。次に、データ出力回路７は、出力制御信号OE35
Zの高レベル期間中に生成されるクロックパルス信号OCL
KPZの立ち上がりに同期して、データ信号PSDT1Z（低レ
ベル）を取り込む。データ出力回路７は、高レベル側制
御信号PU、低レベル側制御信号PDをそれぞれ高レベル、
低レベルにし、クロック信号CLKZの５番目の立ち上がり
に同期して、低レベルのデータ信号DOUTをパッドPADに
出力する。この結果、メモリセルから読み出されたデー
タ信号CDB01X、CDB02Xの反転信号が、クロック信号CLKZ
の立ち上がりと立ち下がりに同期して（あるいは、クロ
ック信号CLKZ、CLKXの立ち上がりにそれぞれ同期し
て）、順次外部に出力される（図１８(f)）。

【００４４】

【発明が解決しようとする課題】ところで、このような
従来のDDR-SDRAMでは、“レイテンシ４．５”が設定さ
れると、データ信号DOUTの出力の開始は、クロック信号
CLKの立ち下がり（あるいはクロック信号CLKXの立ち上
がり）から行われる。このとき、出力イネーブル入れ替
え回路４は、出力制御信号OE35Z、OE40Zを入れ替え、デ
ータ入れ替え回路６は、データ信号PSDT1Z、PSDT2Zを入
れ替える。そして、データ出力回路７は、入れ替えられ
た出力制御信号OE35Z、OE40Zとクロックパルス発生回路
２で生成したクロックパルス信号OCLKPZ、OCLKPXとを使
用して、入れ替えられたデータ信号PSDT1Z、PSDT2Zを順
次出力していた。このため、特に、データ信号PSDT1Z、
PSDT2Zの生成タイミングは、図１７、図１８に示したよ
うに、データ入れ替え回路６の回路遅延に相当する時間
T1だけ遅くなり、データ信号DOUTの出力タイミングが遅
くなるという問題があった。データ信号PSDT1Z、PSDT2Z
を制御する各回路の制御信号のタイミング余裕は、デー
タ信号PSDT1Z、PSDT2Zの遅延量以上に確保されなければ
ならない。この結果、読み出し動作時のアクセス時間
は、データ信号PSDT1Z、PSDT2Zの遅れ以上に大きくなっ
てしまうという問題があった。アクセス時間の増大は、
クロック周波数を高くすることの阻害になる。

【００４５】本発明の目的は、メモリセルから読み出さ
れるデータを高速に出力することができる半導体集積回
路を提供することにある。

【００４６】

【課題を解決するための手段】図１は、請求項１ないし
請求項５に記載した発明の基本原理を示すブロック図で
ある。

【００４７】請求項１の半導体集積回路では、クロック
パルス発生回路２は、外部から供給される基準クロック
信号CLKZ（CLKX）の１周期の間に、位相の異なる複数の
クロックパルス信号OCLKPZ、OCLKPXを生成する。タイミ
ング設定回路４４は、読み出し動作の開始から読み出し
データDOUTの出力を開始するまでのクロック数であるレ
イテンシを、基準クロック信号のｎ分の１刻み（ｎ＝
２、３、４．．．）で設定し、このレイテンシに応じた
レイテンシ情報DL40Z、DL45Zを出力する。出力制御パル
ス入れ替え回路４２は、設定されたレイテンシ情報DL40
Z、DL45Zに応じて、複数のクロックパルス信号OCLKPZ、
OCLKPXをそれぞれ所定の出力制御パルス信号OUTP1X、OU
TP2Xとして出力する。すなわち、レイテンシ情報DL40
Z、DL45Zに応じて、複数の出力制御パルス信号OUTP1X、
OUTP2Xの入れ替えが行われる。データ出力回路４８は、
データが記憶されている複数のメモリセルMCから読み出
される並列データCDB01X、CDB02Xを、レイテンシに応じ
た所定の期間に、各出力制御パルス信号OUTP1X、OUTP2X
のそれぞれに同期して順次直列データDOUTに変換し出力
する。

【００４８】したがって、レイテンシが、基準クロック
信号CLKZのどのタイミングに設定されていても、並列デ
ータCDB01X、CDB02Xの入れ替えを行うことなく、確実に
直列データDOUTが出力される。並列データCDB01X、CDB0
2Xの入れ替えが不要なため、データの出力が高速に行わ
れる。請求項２の半導体集積回路では、データ変換パル
ス入れ替え回路１０は、設定されたレイテンシ情報DL40
Z、DL45Zに応じて、複数のクロックパルス信号OCLKPZ、
OCLKPXをそれぞれ所定のデータ変換パルス信号PSCLK1
N、PSCLK2Nとして出力する。データ転送回路４６は、各
データ変換パルス信号PSCLK1N、PSCLK2Nに同期して、並
列データCDB01X、CDB02Xの各データを順次データ出力回
路４８に転送する。したがって、並列データCDB01X、CD
B02Xが常に所定の順序でデータ出力回路４８に転送され
る。データ出力回路４８は並列データCDB01X、CDB02Xを
確実に受け、受けた並列データCDB01X、CDB02Xを直列デ
ータDOUTに変換し出力する。

【００４９】請求項３の半導体集積回路では、クロック
パルス発生回路４２は、外部から供給される相補の第１
基準クロック信号CLKZおよび第２基準クロック信号CLKX
の立ち上がりにそれぞれ同期する第１クロックパルス信
号OCLKPZと第２クロックパルス信号OCLKPXとを生成す
る。タイミング設定回路４４は、読み出し動作の開始か
ら読み出しデータの出力を開始するまでのクロック数で
あるレイテンシを、基準クロック信号CLKZの半クロック
刻みで設定し、このレイテンシに応じたレイテンシ情報
DL40Z、DL45Zを出力する。出力制御パルス入れ替え回路
４２は、設定されたレイテンシ情報DL40Z、DL45Zに応じ
て、第１クロックパルス信号OCLKPZおよび第２クロック
パルス信号OCLKPXをそれぞれ第１出力制御パルス信号OU
TP1Xと第２出力制御パルス信号OUTP2Xのいずれかとして
出力する。データ出力回路４８は、データが記憶されて
いる複数のメモリセルMCから読み出される並列データCD
B01X、CDB02Xを、レイテンシに応じた所定の期間に、第
１出力制御パルス信号OUTP1Xと第２出力制御パルス信号
OUTP2Xとのそれぞれ同期して順次直列データDOUTに変換
し出力する。

【００５０】したがって、レイテンシが、基準クロック
信号CLKZの立ち上がり、立ち下がりのどちらに設定され
ていても、並列データCDB01X、CDB02Xの入れ替えを行う
ことなく、確実に直列データDOUTが出力される。並列デ
ータCDB01X、CDB02Xの入れ替えが不要なため、データの
出力が高速に行われる。第１クロックパルス信号OCLKPZ
と第２クロックパルス信号OCLKPXとが、それぞれ外部か
ら供給される相補の第１基準クロック信号CLKZおよび第
２基準クロック信号CLKXから生成されるため、クロック
パルス発生回路２を簡単な回路で構成することが可能に
なる。

【００５１】請求項４の半導体集積回路では、クロック
パルス発生回路４２は、外部から供給される第１基準ク
ロック信号CLKZの立ち上がりと立ち上がりとにそれぞれ
同期する第１クロックパルス信号OCLKPZと第２クロック
パルス信号OCLKPXとを生成する。タイミング設定回路４
４は、読み出し動作の開始から読み出しデータの出力を
開始するまでのクロック数であるレイテンシを、基準ク
ロック信号CLKZの半クロック刻みで設定し、このレイテ
ンシに応じたレイテンシ情報DL40Z、DL45Zを出力する。
出力制御パルス入れ替え回路４２は、設定されたレイテ
ンシ情報DL40Z、DL45Zに応じて、第１クロックパルス信
号OCLKPZおよび第２クロックパルス信号OCLKPXをそれぞ
れ第１出力制御パルス信号OUTP1Xと第２出力制御パルス
信号OUTP2Xのいずれかとして出力する。データ出力回路
４８は、データが記憶されている複数のメモリセルMCか
ら読み出される並列データCDB01X、CDB02Xを、レイテン
シに応じた所定の期間に、第１出力制御パルス信号OUTP
1Xと第２出力制御パルス信号OUTP2Xとのそれぞれ同期し
て順次直列データDOUTに変換し出力する。

【００５２】したがって、レイテンシが、基準クロック
信号CLKZの立ち上がり、立ち下がりのどちらに設定され
ていても、並列データCDB01X、CDB02Xの入れ替えを行う
ことなく、確実に直列データDOUTが出力される。並列デ
ータCDB01X、CDB02Xの入れ替えが不要なため、データの
出力が高速に行われる。外部から供給される基準クロッ
ク信号CLKZから第１クロックパルス信号OCLKPZと第２ク
ロックパルス信号OCLKPXとが生成されるため、クロック
信号の端子数が低減される。

【００５３】請求項５の半導体集積回路では、データ変
換パルス入れ替え回路１０は、設定されたレイテンシ情
報DL40Z、DL45Zに応じて、第１クロックパルス信号OCLK
PZおよび第２クロックパルス信号OCLKPXをそれぞれ第１
データ変換パルス信号PSCLK1Nと第２データ変換パルス
信号PSCLK2Nのいずれかとして出力する。データ転送回
路４６は、第１データ変換パルス信号PSCLK1Nと、第２
データ変換パルス信号PSCLK2Nとに同期して、並列デー
タCDB01X、CDB02Xの各データを順次データ出力回路４８
に転送する。したがって、並列データCDB01X、CDB02Xが
常に所定の順序でデータ出力回路４８に転送される。デ
ータ出力回路４８は並列データCDB01X、CDB02Xを確実に
受け、受けた並列データCDB01X、CDB02Xを直列データDO
UTに変換し出力する。

【００５４】

【発明の実施の形態】以下、本発明の半導体集積回路の
一実施形態を図面を用いて説明する。この実施形態は、
請求項１ないし請求項５に対応している。この実施形態
の半導体集積回路は、シリコン基板上に、CMOSプロセス
技術を使用して、例えば、６４ＭビットのDDR-SDRAMと
して形成されている。DDR-SDRAMは、一般の半導体メモ
リと同様に、周辺回路部およびメモリコア部を有してい
る。周辺回路部には、後述する出力制御部および入力制
御部が形成されている。メモリコア部には、複数のメモ
リセルを有するメモリセルアレイ、センスアンプ等が形
成されている。

【００５５】なお、従来技術で説明した回路と同一の回
路については、同一の符号を付し、これ等の回路につい
ては、詳細な説明を省略する。また、従来技術で説明し
た信号と同一の信号については、同一の符号を付してい
る。図２は、DDR-SDRAMにおけるデータ信号の出力を制
御する出力制御部４０を示している。

【００５６】出力制御部４０は、クロックパルス発生回
路２と、出力制御パルス入れ替え回路４２と、タイミン
グ設定回路４４と、読み出し制御回路３と、データ転送
回路４６と、データ出力回路４８とを備えて構成されて
いる。出力制御部４０の各回路のうち、クロックパルス
発生回路２、出力制御パルス入れ替え回路４２、タイミ
ング設定回路４４、および読み出し制御回路３は、全Ｉ
／Ｏ信号に共通の回路であり、データ転送回路４６およ
びデータ出力回路４８は、各Ｉ／Ｏ信号毎に設けられて
いる回路である。クロックパルス発生回路２および読み
出し制御回路３は、従来と同一の回路である。

【００５７】クロックパルス発生回路２は、クロック信
号CLKZ、CLKXを受け、クロック信号CLKZ、CLKXの立ち上
がりに同期してクロックパルス信号OCLKPZ、OCLKPXを出
力している。クロック信号CLKZ、CLKXは基準クロック信
号に対応し、クロックパルス信号OCLKPZ、OCLKPXは、第
１クロックパルス信号、第２クロックパルス信号に対応
している。

【００５８】出力制御パルス入れ替え回路４２は、クロ
ックパルス信号OCLKPZ、OCLKPX、およびレイテンシ制御
信号DL40Z、DL45Zを受け、出力制御パルス信号OUTP1X、
OUTP2Xを出力している。出力制御パルス信号OUTP1X、OU
TP2Xは、第１出力制御パルス信号、第２出力制御パルス
信号に対応している。レイテンシ制御信号DL40Z、DL45Z
は、レイテンシ情報に対応している。

【００５９】タイミング設定回路４４は、外部から供給
されるコマンド信号CMDを受けるコマンドデコーダ４４
ａと、外部から設定可能なモードレジスタ４４ｂとを備
えて構成されている。コマンドデコーダ４４ａは、取り
込んだコマンド信号CMDを読み出しコマンドと判定した
ときに、読み出し制御信号RDPZを出力する回路である。
モードレジスタ４４ｂは、設定される“レイテンシ４”
または“レイテンシ４．５”に対応してレイテンシ制御
信号DL40Z、DL45Zを出力する回路である。

【００６０】読み出し制御回路３は、クロックパルス信
号OCLKPZ、OCLKPX、読み出し制御信号RDPZ、およびレイ
テンシ制御信号DL40Z、DL45Z信号を受け、出力制御信号
OE35Z、OE40Z、およびデータ変換パルス信号PSCLK1N、P
SCLK2Nを出力している。データ変換パルス信号PSCLK1
N、PSCLK2Nは、第１データ変換パルス信号、第２データ
変換パルス信号に対応している。

【００６１】データ転送回路４６は、複数のメモリセル
MCから並列に読み出さるデータ信号CDB01X、CDB02X、お
よびデータ変換パルス信号PSCLK1N、PSCLK2Nを受け、デ
ータ信号PSDT1Z、PSDT2Zとして出力している。なお、メ
モリセルMCは、出力制御部３の外部にメモリセルアレイ
として形成されている。データ出力回路４８は、出力制
御パルス信号OUTP1X、OUTP2X、出力制御信号OE35Z、OE4
0Z、およびデータ信号PSDT1Z、PSDT2Zを受け、直列のデ
ータ信号DOUTをパッドPADに出力している。

【００６２】図３は、出力制御パルス入れ替え回路４２
の詳細を示している。出力制御パルス入れ替え回路４２
は、レイテンシ制御信号DL40Zの高レベル時にオンするM
OSスイッチ５０ａ、５０ｂと、レイテンシ制御信号DL45
Zの高レベル時にオンするMOSスイッチ５２ａ、５２ｂ
と、複数のインバータとで構成されている。MOSスイッ
チ５０ａは、クロックパルス信号OCLKPZを受け、この信
号をノードN12に出力している。MOSスイッチ５０ｂは、
クロックパルス信号OCLKPXを受け、この信号をノードN1
3に出力している。MOSスイッチ５２ａは、クロックパル
ス信号OCLKPXを受け、この信号をノードN12に出力して
いる。MOSスイッチ５２ｂは、クロックパルス信号OCLKP
Zを受け、この信号をノードN13に出力している。

【００６３】ノードN12に伝達された信号は、縦続接続
された２段のインバータを介して出力制御パルス信号OU
TP1Xとして出力されている。ノードN13に伝達された信
号は、縦続接続された２段のインバータを介して出力制
御パルス信号OUTP2Xとして出力されている。出力制御パ
ルス入れ替え回路４２は、モードレジスタに“レイテン
シ４”が設定されているときに、クロックパルス信号OC
LKPZ、OCLKPXをそれぞれ出力制御パルス信号OUTP1X、OU
TP2Xとして出力し、モードレジスタに“レイテンシ４．
５”が設定されているときに、クロックパルス信号OCLK
PX、OCLKPZをそれぞれ出力制御パルス信号OUTP1X、OUTP
2Xとして出力する回路である。

【００６４】図４は、データ転送回路４６の詳細を示し
ている。データ転送回路４６は、データ変換パルス信号
PSCLK1Nの高レベル時にオンするMOSスイッチ５４ａ、５
４ｂと、データ変換パルス信号PSCLK2Nの高レベル時に
オンするMOSスイッチ５４ｃと、２つのインバータの入
力と出力とを互いに接続したラッチ５４ｄ、５４ｅと、
複数のインバータとで構成されている。

【００６５】MOSスイッチ５４ａは、データ信号CDB01X
を受け、この信号をラッチ５４ｄに出力している。ラッ
チ５４ｄは、データ信号CDB01Xを反転しデータ信号PSDT
1Zとして出力している。MOSスイッチ５４ｂは、データ
信号CDB02Xを受け、この信号をラッチ５４ｅ出力してい
る。ラッチ５４ｅは、データ信号CDB02を反転しMOSスイ
ッチ５４ｃに出力している。MOSスイッチ５４ｃは、受
けた信号をデータ信号PSDT2Zとして出力している。

【００６６】図５は、データ出力回路４８の詳細を示し
ている。データ出力回路４８は、出力制御パルス信号OU
TP1X、OUTP2XでMOSスイッチ３４ａ、３４ｂ、３５ａ、
３５ｂを制御している以外、データ出力回路７と同一の
回路である。すなわち、出力制御パルス信号OUTP1Xは、
MOSスイッチ３４ａ、３４ｂを制御し、出力制御パルス
信号OUTP2Xは、MOSスイッチ３５ａ、３５ｂを制御して
いる。

【００６７】上述したDDR-SDRAMでは、外部から設定さ
れる“レイテンシ”に応じて、以下示すように読み出し
動作が行われる。図６は、“レイテンシ４”が設定され
た場合の読み出し動作のタイミングを示している。“レ
イテンシ４”が設定されているため、レイテンシ制御信
号DL40Zは高レベルにされ、レイテンシ制御信号DL45Zは
低レベルにされている。なお、クロックパルス信号OCLK
PZ、OCLKPX、読み出し制御信号RDPZ、レイテンシ遅延信
号LAT30Z、LAT40Z、出力制御信号OE30Z、OE35Z、OE40
Z、およびデータ変換パルス信号PSCLK1N、PSCLK2Nの生
成タイミングは、従来技術で説明した図１７と同一のた
め、説明を省略する。

【００６８】図３に示した出力制御パルス入れ替え回路
４２は、レイテンシ制御信号DL40Zの高レベルを受け
て、クロックパルス信号OCLKPZ、OCLKPXを、それぞれ出
力制御パルス信号OUTP1X、OUTP2Xとして出力する（図６
(a)）。図４に示したデータ転送回路４６は、メモリセ
ルMCから読み出された低レベル（Ｌ）のデータ信号CDB0
1Xを、データ変換パルス信号PSCLK1Nを取り込み、反転
し、高レベル（Ｈ）のデータ信号PSDT1Zとして出力す
る。また、データ転送回路４６は、高レベル（Ｈ）のデ
ータ信号CDB02Xをデータ変換パルス信号PSCLK2Nの立ち
上がりに同期して取り込み、反転し、低レベル（Ｌ）の
データ信号PSDT2Zとして出力する（図６(b)）。なお、
データ信号CDB01X、CDB02Xは、負論理の信号であるた
め、データ信号CDB01X、CDB02Xの値と、外部に出力され
るデータ信号DOUTの値とは反対になる。また、本実施形
態では、データ入れ替え回路を有していないため、デー
タ信号PSDT1Z、PSDT2Zは、従来に比べて早く出力され
る。すなわち、図１７に示した時間T1に相当する時間は
ない。

【００６９】図５に示したデータ出力回路４８は、出力
制御信号OE35Zの高レベル期間中に生成される出力制御
パルス信号OUTP1Xの立ち上がりに同期して、データ信号
PSDT1Z（高レベル）を取り込む。データ出力回路４８
は、高レベル側制御信号PU、低レベル側制御信号PDをそ
れぞれ低レベル、高レベルにし、クロック信号CLKZの４
番目（波形に記載した数字に対応）の立ち上がりに同期
して、高レベルのデータ信号DOUTをパッドPADに出力す
る。次に、データ出力回路４８は、出力制御信号OE40Z
の高レベル期間中に生成される出力制御パルス信号OUTP
2Xの立ち上がりに同期して、データ信号PSDT2Z（低レベ
ル）を取り込む。データ出力回路４８は、高レベル側制
御信号PU、低レベル側制御信号PDをそれぞれ高レベル、
低レベルにし、クロック信号CLKZの４番目の立ち下がり
に同期して、低レベルのデータ信号DOUTをパッドPADに
出力する。この結果、メモリセルMCから読み出されたデ
ータ信号CDB01X、CDB02Xが、クロック信号CLKZの立ち上
がりと立ち下がりに同期して（あるいは、クロック信号
CLKZ、CLKXの立ち上がりにそれぞれ同期して）、順次外
部に出力される（図６(c)）。

【００７０】なお、図６では、３番目のクロック信号CL
KZの立ち上がりに同期して、次の読み出しコマンドが供
給されている。図７は、“レイテンシ４．５”が設定さ
れた場合の読み出し動作のタイミングを示している。
“レイテンシ４．５”が設定されているため、レイテン
シ制御信号DL40Zは低レベルにされ、レイテンシ制御信
号DL45Zは高レベルにされている。なお、クロックパル
ス信号OCLKPZ、OCLKPX、読み出し制御信号RDPZ、レイテ
ンシ遅延信号LAT30Z、LAT40Z、出力制御信号OE30Z、OE3
5Z、OE40Z、およびデータ変換パルス信号PSCLK1N、PSCL
K2Nの生成タイミングは、従来技術で説明した図１８と
同一のため、説明を省略する。

【００７１】図３に示した出力制御パルス入れ替え回路
４２は、レイテンシ制御信号DL45Zの高レベルを受け
て、クロックパルス信号OCLKPZ、OCLKPXを、それぞれ出
力制御パルス信号OUTP2X、OUTP1Xとして出力する（図７
(a)）。すなわち、出力制御パルス信号OUTP2X、OUTP1X
は、“レイテンシ４”のときに比べ入れ替わっている。

【００７２】図４に示したデータ転送回路４６は、低レ
ベル（Ｌ）のデータ信号CDB01Xを、データ変換パルス信
号PSCLK1Nの立ち上がりに同期して取り込み、反転し、
高レベル（Ｈ）のデータ信号PSDT1Zとして出力する。ま
た、データ転送回路４６は、高レベル（Ｈ）のデータ信
号CDB02Xを、データ変換パルス信号PSCLK2Nの立ち上が
りに同期して取り込み、反転し、低レベル（Ｌ）データ
信号PSDT2Zとして出力する（図７(b)）。すなわち、デ
ータ信号CDB01X、CDB02Xは、図６と同様に、それぞれデ
ータ変換パルス信号PSCLK1N、PSCLK2Nで取り込まれる。
“レイテンシ４．５”が設定された場合においても、デ
ータ信号PSDT1Z、PSDT2Zは、従来に比べて早く出力され
る。

【００７３】図５に示したデータ出力回路４８は、出力
制御信号OE35Zの高レベル期間中に生成される出力制御
パルス信号OUTP1Xの立ち上がりに同期して、データ信号
PSDT1Z（高レベル）を取り込む。データ出力回路４８
は、高レベル側制御信号PU、低レベル側制御信号PDをそ
れぞれ低レベル、高レベルにし、クロック信号CLKZの４
番目（波形に記載した数字に対応）の立ち下がりに同期
して、高レベルのデータ信号DOUTをパッドPADに出力す
る。次に、データ出力回路４８は、出力制御信号OE40Z
の高レベル期間中に生成される出力制御パルス信号OUTP
2Xの立ち上がりに同期して、データ信号PSDT2Z（低レベ
ル）を取り込む。データ出力回路４８は、高レベル側制
御信号PU、低レベル側制御信号PDをそれぞれ高レベル、
低レベルにし、クロック信号CLKZの４番目の立ち下がり
に同期して、低レベルのデータ信号DOUTをパッドPADに
出力する。この結果、メモリセルMCから読み出されたデ
ータ信号CDB01X、CDB02Xの反転信号は、クロック信号CL
KZの立ち上がりと立ち下がりに同期して（あるいは、ク
ロック信号CLKZ、CLKXの立ち上がりにそれぞれ同期し
て）、順次外部に出力される（図７(c)）。

【００７４】以上のように構成された半導体集積回路で
は、設定されたレイテンシDL40Z、DL45Zに応じて、出力
制御パルス信号OUTP1X、OUTP2Xを入れ替え、データ変換
パルス信号PSCLK1N、PSCLK2Nを入れ替えた。このため、
レイテンシDL40Z、DL45Zが基準クロック信号CLKZの立ち
上がり、立ち下がりのどちらに設定されていても、デー
タ信号CDB01X、CDB02Xの入れ替えを行うことなく、デー
タ信号DOUTを出力することができる。したがって、デー
タ信号CDB01X、CDB02Xの遅延を最小限にでき、データ信
号DOUTを高速に出力することができる。この結果、読み
出し動作時のアクセス時間を短縮することができ、クロ
ック信号CLKZ、CLKXの周波数を高くすることができる。

【００７５】クロックパルス信号OCLKPZ、OCLKPXを、外
部から供給される相補のクロック信号CLKZ、CLKXから生
成できるため、クロックパルス発生回路２を簡単な回路
で構成することができる。設定されたレイテンシDL40
Z、DL45Zに応じて、データ転送回路４６を制御するデー
タ変換パルス信号PSCLK1N、PSCLK2Nを入れ替えた。この
ため、データ信号CDB01X、CDB02Xを常に所定の順序でデ
ータ出力回路４８に転送することができる。

【００７６】従来必要であった出力イネーブル入れ替え
回路４およびデータ入れ替え回路６が不要になるため、
回路規模を小さくすることができる。したがって、チッ
プサイズを小さくすることができる。なお、上述した実
施形態では、本発明をDDR-SDRAMに適用した例について
述べた。これに限らず、本発明は、クロック信号の１周
期の間に複数の読み出しデータを出力する半導体集積回
路に適用することができる。あるいは、本発明は、SDRA
Mのメモリコアを複数内蔵したシステムLSIに適用するこ
とができる。

【００７７】上述した実施形態では、モードレジスタ４
４ｂに“レイテンシ４”、あるいは“レイテンシ４.
５”を設定した例について述べた。これに限らず、モー
ドレジスタ４４ｂに“レイテンシ３”、“レイテンシ
３.５”、あるいは、“レイテンシ５”、“レイテンシ
５.５”を設定してもよく、上記と同様の効果を得るこ
とができる。

【００７８】上述した実施形態では、クロック信号CLK
Z、CLKXの立ち上がりに同期して、それぞれクロックパ
ルス信号OCLKPZ、OCLKPXを生成した例について述べた。
これに限らず、本発明は、クロック信号CLKZの立ち上が
りと立ち下がりに同期してそれぞれクロックパルス信号
OCLKPZ、OCLKPXを生成してもよい。さらに、本発明をク
ロック信号CLKZの１周期の間に、データを４回出力する
半導体集積回路に適用してもよい。この場合、図２に示
したモードレジスタ４４ｂには、“レイテンシ４”、
“レイテンシ４.２５”等が設定される。半導体集積回
路は、クロック信号CLKZから４つのクロックパルス信号
を生成し、これ等クロックパルス信号を“レイテンシ”
に応じて入れ替え、データを出力する。

【００７９】

【発明の効果】請求項１の半導体集積回路では、レイテ
ンシが、基準クロック信号のどのタイミングに設定され
ていても、並列データの入れ替えを行うことなく直列デ
ータを確実に出力することができる。並列データの入れ
替えが不要なため、データの出力を高速に行うことがで
きる。

【００８０】請求項２の半導体集積回路では、メモリセ
ルから読み出された並列データを常に所定の順序でデー
タ出力回路に転送することができ、データ出力回路は、
並列データを確実に直列データに変換し出力することが
できる。請求項３および請求項４の半導体集積回路で
は、レイテンシが、基準クロック信号の立ち上がり、立
ち下がりのどちらに設定されていても、並列データの入
れ替えを行うことなく直列データを確実に出力すること
ができる。並列データの入れ替えが不要なため、データ
の出力を高速に行うことができる。

【００８１】請求項５の半導体集積回路では、メモリセ
ルから読み出された並列データを常に所定の順序でデー
タ出力回路に転送することができ、データ出力回路は並
列データを確実に直列データに変換し出力することがで
きる。

【図面の簡単な説明】

【図１】請求項１ないし請求項５に記載の発明の基本原
理を示すブロック図である。

【図２】本発明の半導体集積回路の一実施形態における
出力制御部を示すブロック図である。

【図３】図２の出力制御パルス入れ替え回路を示す回路
図である。

【図４】図２のデータ転送回路を示す回路図である。

【図５】図２のデータ出力回路を示す回路図である。

【図６】本発明の半導体集積回路において“レイテンシ
４”が設定された場合の読み出し動作を示すタイミング
図である。

【図７】本発明の半導体集積回路において“レイテンシ
４．５”が設定された場合の読み出し動作を示すタイミ
ング図である。

【図８】従来のDDR-SDRAMにおける出力制御部を示すブ
ロック図である。

【図９】従来のクロックパルス発生回路を示す回路図で
ある。

【図１０】従来のレイテンシカウンタを示す回路図であ
る。

【図１１】従来のレイテンシ制御回路を示す回路図であ
る。

【図１２】従来のデータ変換パルス入れ替え回路を示す
回路図である。

【図１３】従来の出力イネーブル入れ替え回路を示す回
路図である。

【図１４】従来のデータ転送回路を示す回路図である。

【図１５】従来のデータ入れ替え回路を示す回路図であ
る。

【図１６】従来のデータ出力回路を示す回路図である。

【図１７】従来のDDR-SDRAMにおいて“レイテンシ４”
が設定された場合の読み出し動作を示すタイミング図で
ある。

【図１８】従来のDDR-SDRAMにおいて“レイテンシ４．
５”が設定された場合の読み出し動作を示すタイミング
図である。

【符号の説明】

２クロックパルス発生回路３読み出し制御回路８レイテンシカウンタ９レイテンシ制御回路１０データ変換パルス入れ替え回路４０出力制御部４２出力制御パルス入れ替え回路４４タイミング設定回路４４ａコマンドデコーダ４４ｂモードレジスタ４６データ転送回路４８データ出力回路 CDB01X、CDB02X データ信号 CLKZ、CLKX クロック信号 DL40Z、DL45Z レイテンシ制御信号 DOUT 出力データ信号 LAT30Z、LAT40Z レイテンシ遅延信号 OCLKPZ、OCLKPX クロックパルス信号 OE30Z、OE35Z、OE40Z 出力制御信号 OUTP1X、OUTP2X 出力制御パルス信号 PSCLK1N、PSCLK2N データ変換パルス信号 PSDT1Z、PSDT2Z データ信号 RDPZ 読み出し制御信号

Claims

【特許請求の範囲】

【請求項１】データを記憶する複数のメモリセルと、外部から供給される基準クロック信号の１周期の間に、
位相の異なる複数のクロックパルス信号を生成するクロ
ックパルス発生回路と、読み出し動作の開始から読み出しデータの出力を開始す
るまでのクロック数であるレイテンシを、前記基準クロ
ック信号のｎ分の１刻み（ｎ＝２、３、４．．．）で設
定し、前記レイテンシに応じたレイテンシ情報を出力す
るタイミング設定回路と、前記レイテンシ情報に応じて、前記各クロックパルス信
号をそれぞれ所定の出力制御パルス信号として出力する
出力制御パルス入れ替え回路と、前記メモリセルから読み出される並列データを、前記レ
イテンシに応じた所定の期間に、前記各出力制御パルス
信号のそれぞれに同期して順次直列データに変換し出力
するデータ出力回路とを、備えたことを特徴とする半導体集積回路。
【請求項２】請求項１記載の半導体集積回路におい
て、前記レイテンシ情報に応じて、前記各クロックパルス信
号をそれぞれ所定のデータ変換パルス信号として出力す
るデータ変換パルス入れ替え回路と、前記各データ変換パルス信号に同期して、前記並列デー
タの各データを順次データ出力回路に転送するデータ転
送回路とを、備えたことを特徴とする半導体集積回路。
【請求項３】データを記憶する複数のメモリセルと、外部から供給される相補の第１基準クロック信号および
第２基準クロック信号の立ち上がりにそれぞれ同期する
第１クロックパルス信号と第２クロックパルス信号とを
生成するクロックパルス発生回路と、読み出し動作の開始から読み出しデータの出力を開始す
るまでのクロック数であるレイテンシを、前記基準クロ
ック信号の半クロック刻みで設定し、前記レイテンシに
応じたレイテンシ情報を出力するタイミング設定回路
と、前記レイテンシ情報に応じて、前記第１クロックパルス
信号および前記第２クロックパルス信号をそれぞれ第１
出力制御パルス信号と第２出力制御パルス信号のいずれ
かとして出力する出力制御パルス入れ替え回路と、前記メモリセルから読み出される並列データを、前記レ
イテンシに応じた所定の期間に、前記第１出力制御パル
ス信号と前記第２出力制御パルス信号とのそれぞれ同期
して順次直列データに変換し出力するデータ出力回路と
を、備えたことを特徴とする半導体集積回路。
【請求項４】データを記憶する複数のメモリセルと、外部から供給される基準クロック信号の立ち上がりと立
ち下がりとにそれぞれ同期する第１クロックパルス信号
と第２クロックパルス信号とを生成するクロックパルス
発生回路と、読み出し動作の開始から読み出しデータの出力を開始す
るまでのクロック数であるレイテンシを、前記基準クロ
ック信号の半クロック刻みで設定し、前記レイテンシに
応じたレイテンシ情報を出力するタイミング設定回路
と、前記レイテンシ情報に応じて、前記第１クロックパルス
信号および前記第２クロックパルス信号をそれぞれ第１
出力制御パルス信号と第２出力制御パルス信号のいずれ
かとして出力する出力制御パルス入れ替え回路と、前記メモリセルから読み出される並列データを、前記レ
イテンシに応じた所定の期間に、前記第１出力制御パル
ス信号と前記第２出力制御パルス信号とのそれぞれ同期
して順次直列データに変換し出力するデータ出力回路と
を、備えたことを特徴とする半導体集積回路。
【請求項５】請求項３または請求項４記載の半導体集
積回路において、前記レイテンシ情報に応じて、第１クロックパルス信号
および第２クロックパルス信号をそれぞれ第１データ変
換パルス信号と第２データ変換パルス信号のいずれかと
して出力するデータ変換パルス入れ替え回路と、前記第１データ変換パルス信号と前記第２データ変換パ
ルス信号とに同期して、前記並列データの各データを順
次データ出力回路に転送するデータ転送回路とを、備えたことを特徴とする半導体集積回路。