KR100319415B1 - 메모리부와 논리부를 함께 구비한 ｌｓｉ 소자 - Google Patents

메모리부와 논리부를 함께 구비한 ｌｓｉ 소자 Download PDF

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Abstract

본 발명은 제조 비용을 절감하고 데이터 신호를 고속으로 전송할 수 있는 멀티 칩 구조의 LSI 소자를 제공하는 것을 목적으로 한다.
리드선을 통해 접속되는 제1 칩과 제2 칩을 탑재한 LSI 소자에 있어서, 제1 칩 내의 출력 클록에 응답하여 제1 칩 내의 데이터 신호를 출력하는 출력 회로와, 출력 회로에 접속된 데이터 출력 단자가 상기 제1 칩에 설치된다. 더욱이, 출력 클록으로부터 생성되어 클록용 리드선을 통해 제2 칩내로 전송된 전송 클록에 응답하여 출력 회에서 출력되는 데이터 신호를 입력하는 입력 회로와, 입력 회로에 접속되어 데이터 입력 단자가 제2 칩에 설치된다. 그리고, 제1 칩 내의 데이터 출력 단자와, 제2 칩 내의 데이터 입력 단자가 양 칩의 대향하는 변에 각각 배치되어, 데이터용 리드선을 통해 접속되는 것을 특징으로 한다. 이 발명에 따르면, 제1 칩 내의 출력 클록을 기준으로 하여 데이터 신호가 제1 칩측의 출력 회로로부터 출력되고, 데이터용 리드선을 통해 제2 칩 내의 데이터 입력 단자로 송신되며, 더욱이 제1 칩 내의 출력 클록이 제2 칩으로 전송되어 그것으로부터 생성된 전송 클록에 응답하여 제2 칩 내의 입력 회로가 데이터 신호를 수신하여 내부로 전송한다. 따라서, 제1 칩내에 있는 단일 기준 클록에 동기하여 제1 칩으로부터 제2 칩으로 데이터 신호를 고속으로 전송할 수 있다.

Description

메모리부와 논리부를 함께 구비한 ＬＳＩ 소자{LSI DEVICE WITH MEMORY AND LOGICS MOUNTED THEREON}
본 발명은 메모리 칩과 논리 칩 등의 복수 칩을 구비한 멀티 칩 패키지에 관한 것으로써, 특히 양 칩 사이의 데이터 신호의 전송을 고속으로 행할 수 있는 구성의 멀티 칩 패키지에 관한 것이다.
마이크로 제어기나 또는 메모리 제어기 등의 논리 칩과 DRAM 등의 메모리 칩은 버스 라인을 통해 접속되고, 논리 칩으로부터 기억 데이터나 어드레스 등의 데이터 신호가 메모리 칩으로 전송되며, 메모리 칩의 기억 데이터 신호가 논리 칩으로 전송된다.
도 25는 종래의 논리 칩과 메모리 칩을 접속한 구성을 도시하는 도면이다. 도 25에 있어서, 논리 칩(10)과 메모리 칩(20)이 버스 라인(5)을 통해 접속되고, 클록에 동기하여 데이터 신호가 고속으로 전송된다. 논리 칩(10)과 메모리 칩(20) 사이의 데이터 신호의 전송 속도는 근래에 점점 고속화되고 있다. 데이터 전송 속도를 높이기 위해서는 버스 라인의 개수를 증가시키거나, 데이터 전송의 클록 주파수를 높일 필요가 있다. 전자의 방법은 양 칩을 탑재한 보드 상의 버스 라인이 차지하는 면적을 증대시키고, 버스 라인을 구동하기 위한 소비 전력이 증대한다. 또한, 후자의 방법은 버스 라인 자체의 전송 능력에 한계가 있고, 칩 속도 자체에도 한계가 있어 적절하지 않다.
도 26은 논리부(2)와 메모리부(3)를 1개의 칩내에 내장하는 시스템 LSI의 구성을 도시하는 도면이다. 이러한 구성이라면 논리부(2)와 메모리부(3) 사이의 데이터 전송은 고속화할 수 있다. 그러나, 논리부(2)와 메모리부(3)를 각각 최적화하기 위해서는 다른 공정에 의해 형성할 필요가 있고, 1칩화에 따른 제조 비용도 증가한다.
전술한 바와 같이, 논리부와 메모리부를 1칩화하는 방법은 고속화 면에서 유효하지만, 현실적으로는 제조 비용이 증가하기 때문에 채용할 수 없다. 따라서, 논리 칩과 메모리 칩을 각각의 칩으로 구성하고, 그들 칩을 함께 구비하여 멀티 칩으로 만드는 방법이 유망하다.
그러나, 이러한 멀티 칩으로된 2개의 칩 사이에서 고속으로 데이터 신호를 전송하는 수단이 아직 제안되어 있지 않다. 특히, 소정의 클록에 동기하여 한쪽 칩으로부터 데이터 신호를 출력하고, 다른쪽 칩으로부터 그 데이터 신호를 입력하여 내부로 전송하기 위한 구성이 아직 제안되어 있지 않다.
그래서, 본 발명의 목적은 저렴한 비용으로 1칩화한 경우와 동등한 데이터 전송 속도를 갖는 멀티 칩 소자를 제공하는 것에 있다.
더욱이 본 발명의 목적은 칩 사이의 데이터 전송을 클록에 동기하여 고속으로 행할 수 있는 멀티 칩 소자를 제공하는 것에 있다.
또한 본 발명의 목적은 외부로부터의 데이터 신호를 고속으로 수신할 수 있는 메모리 소자를 제공하는 것에 있다.
도 1은 본 발명의 논리 칩과 메모리 칩을 함께 구비한 MCP(멀티 칩 패키지)의 구성도.
도 2는 본 발명의 논리 칩과 메모리 칩을 함께 구비한 MCP의 다른 구성예를 도시하는 도.
도 3은 메모리 칩의 일예인 동기 DRAM의 구성예를 도시하는 도.
도 4는 본 발명의 원리도.
도 5는 제2 발명의 원리도.
도 6a와 도 6b는 제1 실시예를 도시하는 도.
도 7은 제1 실시예의 고속 입출력 회로예를 도시하는 도.
도 8은 제1 실시예의 타이밍도.
도 9는 입출력 회로 DQ의 구체적인 예를 도시하는 도.
도 10은 제1 실시예의 고속 입출력 회로의 변형예를 도시하는 도.
도 11은 제1 실시예의 고속 입출력 회로의 변형예를 도시하는 도.
도 12는 제1 실시예의 고속 입출력 회로의 변형예를 도시하는 도.
도 13a와 도 13b는 제2 실시예를 도시하는 도.
도 14는 제2 실시예의 고속 입출력 회로예를 도시하는 도.
도 15는 제2 실시예의 타이밍도.
도 16a와 도 16b는 제3 실시예의 구성을 도시하는 도.
도 17은 제3 실시예의 고속 입출력 회로의 예를 도시하는 도.
도 18은 제3 실시예의 타이밍도.
도 19는 제4 실시예의 고속 입출력 회로예를 도시하는 도.
도 20은 제4 실시예에 있어서의 타이밍도.
도 21은 제4 실시예의 고속 입출력 회로의 변형예.
도 22는 도 21에 도시된 제4 실시예의 타이밍도.
도 23은 제5 실시예의 고속 입출력 회로의 구성을 도시하는 도면.
도 24는 제6 실시예의 고속 입출력 회로의 예를 도시하는 도면.
도 25는 종래의 논리 칩과 메모리 칩을 접속한 구성을 도시하는 도.
도 26은 논리부(2)와 메모리부(3)를 1개의 칩내에 매립한 시스템 LSI의 구성을 도시하는 도.
〈도면의 주요부분에 대한 부호의 설명〉
10: 논리 칩
20: 메모리 칩
31,35: 입출력 단자
33: 입출력 회로
44: 리드선
상기 목적을 달성하기 위하여, 제1 발명은 리드선을 통해 접속되는 제1 칩과 제2 칩을 탑재한 LSI 소자에 있어서,상기 제1 칩 내의 출력 클록에 응답하여 제1 칩 내의 데이터 신호를 출력하는 출력 회로 및 이 출력 회로에 접속된 데이터 출력 단자는 상기 제1 칩에 설치되고,상기 출력 클록으로부터 생성되어 클록용 리드선을 통해 제2 칩내로 전송된 전송 클록에 응답하여 상기 출력 회로로부터 출력되는 상기 데이터 신호를 입력하는 입력 회로 및 이 입력 회로에 접속된 데이터 입력 단자가 상기 제2 칩에 설치되며,상기 제1 칩 내의 데이터 출력 단자 및 상기 제2 칩 내의 데이터 입력 단자는 양 칩의 대향하는 변에 각각 배치되어 데이터용 리드선을 통해 접속되는 것을 특징으로 한다.
상기 발명에 따르면, 제1 칩 내의 출력 클록을 기준으로 하여, 데이터 신호가 제1 칩측의 출력 회로로부터 출력되고, 데이터용 리드선을 통해 제2 칩 내의 데이터 입력 단자에 송신되며, 더욱이 제1 칩 내의 출력 클록이 제2 칩으로 보내어지고, 그것에 의해 생성된 전송 클록에 응답하여 제2 칩 내의 입력 회로가 데이터 신호를 수신하여 내부로 전송한다. 따라서, 제1 칩내에 있는 단일 기준 클록에 동기하여 제1 칩으로부터 제2 칩으로 데이터 신호의 전송을 고속으로 행할 수 있다.
상기 목적을 달성하기 위하여, 제2 발명은 리드선을 통해 접속되는 제1 칩과 제2 칩을 탑재한 LSI 소자에 있어서,상기 제1 칩 내의 전송 클록에 응답하여 제2 칩으로부터 데이터 신호를 입력하는 입력 회로 및 이 입력 회로에 접속된 데이터 입력 단자가 상기 제1 칩에 설치되고,상기 전송 클록으로부터 생성되어 클록용 리드선을 통해 제2 칩 내로 전송된 출력 클록에 응답하여 상기 입력 회로에 이 제2 칩 내의 데이터 신호를 출력하는 출력 회로 및 이 출력 회로에 접속된 데이터 출력 단자가 상기 제2 칩에 설치되며,상기 제1 칩 내의 데이터 입력 단자 및 상기 제2 칩 내의 데이터 출력 단자가 양 칩의 대향하는 변에 각각 배치되어 데이터용 리드선을 통해 접속되는 것을 특징으로 한다.
상기 발명에 따르면, 제1 칩 내의 전송 클록을 기준으로 하여 데이터 신호가 제1 칩 내의 입력 회로로부터 수신되어 내부로 전송되고, 더욱이 제1 칩 내의 전송 클록이 제2 칩으로 보내어지며, 그것에 의해 생성된 출력 클록에 응답하여 데이터 신호가 제2 칩 내의 출력 회로로부터 출력되고, 데이터용 리드선을 통해 제1 칩 내의 데이터 입력 단자에 송신된다. 따라서, 제1 칩 내의 단일 기준 클록에 동기하여 제2 칩으로부터 제1 칩으로의 데이터 신호의 전송을 고속으로 행할 수 있다.
더욱이 상기 목적을 달성하기 위하여, 제3 발명은 상기 제1 및 제2 발명에 있어서, 각각의 칩이 복수의 입력 회로와 출력 회로를 가지며, 그들에 대응하는 데이터 입력 단자와 데이터 출력 단자가 각각의 대향하는 변을 따라 설치된다. 그리고, 양 칩 내의 대응하는 입력 회로와 출력 회로에 전송 클록과 출력 클록을 거의 같은 타이밍으로 공급하는 클록 공급 배선이 설치된다.
이러한 구성을 취함으로써, 제1 칩 내의 기준 클록에 동기하여 복수의 데이터 신호의 전송을 제1 칩 및 제2 칩 사이에서 고속으로 행할 수 있다.
이하, 본 발명의 실시 형태에 대해서 도면을 이용하여 설명한다. 그러나, 본 발명의 기술적 범위가 그 실시 형태에 한정되는 것이 아니다.
도 1은 본 발명의 논리 칩과 메모리 칩을 함께 구비한 MCP(멀티 칩 패키지)의 구성을 도시하는 도면이다. 도 1에 도시된 MCP는 공통의 패키지(40) 내에 논리 칩(10)과 메모리 칩(20)이 탑재된다. 이 예에서 메모리 칩(20)은 DRAM 칩이다. 또한, 논리 칩(10)은 메모리 제어기이다. 논리 칩(10)에 설치된 외부 단자(30)는 리드선(43)을 통해 패키지(40)의 내부 리드(42)에 접속된다. 동일하게, 메모리 칩(20) 내에 설치된 외부 리드(38)는 리드선(43)을 통해 패키지 내의 내부 리드 (42)에 접속된다.
본 발명의 특징은 논리 칩(10)과 메모리 칩(20)의 대향하는 변을 따라 입출력 단자(31, 35)가 대향하는 위치에 나란히 설치되는 데에 있다. 그리고, 이들 대향하는 입출력 단자(31, 35)는 금선 등의 리드선(44)에 의해 각각 접속된다. 또한, 논리 칩내 및 메모리 칩내에는 입출력 단자(31, 35)에 대응하는 고속 입출력 회로(33)가 설치된다. 그리고, 논리 칩(10)내의 고속 입출력 회로(33)로부터 입출력 단자(31)를 통해 데이터 신호가 메모리 칩(20) 내의 입출력 단자(35)로 전송되어 메모리 칩(20) 내의 고속 입출력 회로(33)에 입력된다. 메모리 칩(20)으로부터 논리 칩(10)으로 데이터 신호의 전송도 동일하게 행해진다. 따라서, 논리 칩 내의 입출력 회로(33)와, 입출력 단자(31)와, 메모리 칩(20)내의 입출력 회로(33)와, 입출력 단자(35) 및 양 칩 사이를 접속하는 리드선(44)에 의해 메모리부와 논리부 사이의 입출력 회로(34)가 구성된다.
또한, 양 칩(10, 20)으로의 전원 VCC와 VSS는 패키지(40)에 공급되는 전원 VCC 및 VSS에 도시되는 바와 같이 접속된다.
도 1에 도시되는 바와 같이, 본 발명의 LSI 소자는 2개의 칩(10, 20)을 탑재하고, 그들 사이의 데이터 전송을 종래와 같이 보드상에 설치된 버스 라인을 통해 행하는 것이 아니라, 칩 사이에 설치된 금 등으로 이루어진 리드선(44)을 통해 행한다. 동일 칩내에 설치된 입출력 회로(33)는 입출력 단자(31, 35)와 리드선(44)을 저소비 전력으로 구동할 수 있다. 또한, 리드선(44)에 의한 접속은 종래의 버스 라인에 비하여 필요로 하는 점유 면적이 작다. 그리고, 각각의 칩(10, 20)은 각각 가장 적합한 제조 공정으로 제조할 수 있고, 종래의 원칩(one chip)화에 따른 제조 공정의 비용 상승의 문제를 해결할 수 있다.
도 2는 본 발명의 논리 칩과 메모리 칩을 함께 구비한 MCP의 다른 구성예를 도시하는 도면이다. 도 2에는 도 1과 동일한 구성 요소에 대해서는 같은 인용 부호를 사용하였다. 도 2의 실시예에서는 1개의 메모리 칩(20)에 대하여 그 양측에 논리 칩(10A, 10B)이 탑재된다. 그리고, 메모리 칩(20)과 논리 칩(10A)의 대향하는 변 위에 입출력 단자(35, 31)가 설치되고 각각 리드선(44)으로 접속된다. 동일하게, 메모리 칩(20)과 논리 칩(10B)의 대향하는 변 위에 입출력 단자(35, 31)가 설치되고, 각각 리드선(44)에 의해 접속되는 이들 구성은 도 1에 도시한 경우와 동일하다. 메모리 칩(20)은 입출력 단자(38) 및 외부 기억 장치용 입출력 회로(36)에 의해 패키지(40) 외부의 외부 기억 장치와 접속된다. 즉, 메모리 칩(20)은 2개의 논리 칩(10A, 10B) 사이에서 고속으로 데이터 전송을 행하는 동시에 패키지(40) 외부에 설치된 외부 기억 장치(도시하지 않음)도, 외부 기억 장치용 입출력 회로(36)에 의해 데이터 신호의 전송을 행한다.
도 2에 있어서, 메모리 칩(20)과 논리 칩(10)을 반대로 할 수도 있다. 즉,논리 칩을 가운데에 배치하고, 그 양측에 메모리 칩(20)을 배치한다. 그리고 양쪽의 대향하는 변 위에 전술한 입출력 단자(31, 35) 및 입출력 회로(33)를 설치하여 양 칩 사이의 데이터 전송을 고속으로 행한다. 본 발명은 뒤에 설명하는 실시예로부터 밝혀진 바와 같이, 논리 칩과 메모리 칩에 한정되지 않고, 2개의 다른 칩 사이의 데이터 전송을 고속으로 행할 수 있는 LSI 소자에 적용된다.
도 3은 메모리 칩의 일례인 동기 DRAM의 구성예를 도시하는 도면이다. 도 3에 도시된 동기 DRAM은 2개의 메모리 뱅크(50)를 갖는다. 각 메모리 뱅크(50)내에는 메모리 셀 어레이(51)와, 로우 디코더(52)와, 칼럼 디코더(53)와, 센스 증폭기/기록 증폭기(54)와, 직렬 어드레스 카운터(55)와, 직렬 디코더(56)와, 직렬 액세스 메모리(57) 및 전송 게이트(58)가 설치된다. 더욱이 주변 회로로서, 클록(CLK)이 입력되는 클록 버퍼(60)와, 각종 명령이 입력되는 명령 디코더(61)와, 뱅크 선택 신호 A가 입력되는 뱅크 선택 회로(62)와, 어드레스 A0∼Am이 입력되는 어드레스 버퍼(63)와, 논리 칩용 DQ 버퍼(64)가 설치된다. 이 DQ 버퍼(64)는 도 1 및 도 2에 있어서 도시된 고속 입출력 회로(33)에 대응한다. DQ 버퍼(64)에는 데이터 마스크 신호 DM0∼DMn/8과 데이터 신호 DQF0∼DQFn이 입력된다. 어드레스 버퍼(63)는 어드레스 신호 A0∼Am을 클록 버퍼(60)가 생성하는 클록에 응답하여 입력한다. 따라서, 어드레스 버퍼(63)는 입력 회로로서 기능하는 경우에는 도 1 및 도 2에 도시된 고속 입출력 회로(33)에 대응한다.
도 3에 도시된 동기 DRAM은 주변 회로로서, 외부 기억 장치용 DQ 버퍼(65)와 전송 제어 회로(66)를 갖는다. 이 외부 기억용 DQ 버퍼(65)는 도 1 및 도 2에 도시된 외부 기억용 입출력 회로(36)에 대응한다. 외부 기억 장치는 예컨대 하드 디스크, CDROM 등이고, 그들 외부 기억 장치로부터의 데이터는 외부 기억 장치용 DQ 버퍼(65)를 통해 직렬 액세스 메모리(57)에 일단 저장된다. 그 후, 전송 게이트(58)에 의해 메모리 셀 어레이(51)로 전송되어 기억된다. 이 기억된 데이터는 통상의 독출 동작에 의해, 논리 칩용 DQ 버퍼(64)를 통해 병설되는 논리 칩으로 출력된다. 반대로, 논리 칩측으로부터 외부 기억 장치에 데이터를 전송하는 경우에는 논리 칩측의 데이터 신호가 DQ 버퍼(64)에 입력되어 일단 메모리 칩(51)내에 기억된다. 그 후, 전송 게이트(58)를 통해 직렬 액세스 메모리(57)에 일단 저장되고, 외부 기억용 DQ 버퍼(65)를 통해 패키지(40)의 외부에 설치된 외부 기억 장치로 출력된다.
도 4는 본 발명의 원리도이다. 도 4에는 제1 칩(10)으로부터 제2 칩(20)에 데이터 신호가 전송되는 경우의 입출력 회로가 도시된다. 제1 칩(10)내에는 클록용 출력 단자(15)와, 복수의 출력 회로(12) 및 데이터용 출력 단자(11)가 설치된다. 그리고 제1 칩 내의 출력 클록(CLK1)에 응답하여 복수의 출력 회로(12)가 내부의 데이터 신호 DATA1과 DATA2를 각각 데이터용 출력 단자(11)로 출력한다. 한편, 제2 칩(20) 내에는 클록용 입력 단자(25)와, 복수의 데이터용 입력 단자(21) 및 입력 회로(22)가 설치된다. 그리고, 양 칩 사이의 출력 단자(1, 15) 및 입력 단자(21, 25)는 각각 리드선(40C, 40D)에 의해 접속된다.
제1 칩 내의 출력 클록(CLK1)은 클록용 출력 단자(15) 및 클록용 리드선 (44C)을 통해 제2 칩 내의 클록용 입력 단자(25)로 전송된다. 클록 입력 단자(25)로 전송된 클록은 전송 클록(CLK10)으로서 입력 회로(22)에 공급된다. 그리고, 제1 칩(10) 내의 데이터 신호 DATA1과 DATA2는 출력 회로(12)로부터 데이터용 출력 단자(11) 및 데이터용 리드선(44D)을 통해 제2 칩(20)상의 입력 단자(21)로 전송된다. 그리고 전송 클록(CLK10)에 응답하여 입력 회로(22)는 데이터 신호를 수신하여 제2 칩(20)내로 전송한다.
상기와 같이, 본 발명에 따르면, 제1 칩 내의 출력 클록(CLK1)을 기준으로 하여 제1 칩의 출력 회로(12)로부터 데이터 신호가 출력되고, 제2 칩 내의 입력 회로(22)에 수신되어 내부로 전송된다. 출력 클록(CLK1)과 전송 클록(CLK10)의 위상은 소정의 위상차로써 동기하고, 제1 칩으로부터 제2 칩으로의 데이터 신호의 전송을 클록에 동기하여 고속으로 행할 수 있다.
도 5는 제2 발명의 원리도이다. 도 5의 예는 제1 칩(10) 내의 클록(CLK2)을 기준으로 하여 제2 칩(20)내의 데이터 DATA1과 DATA2가 제1 칩(10)으로 전송되는 경우의 입출력 회로를 나타낸다. 도 5에 있어서, 제1 칩(10) 내에는 클록용 출력 단자(15)와, 복수의 입력 회로(17) 및 데이터용 입력 단자(16)가 설치된다. 제2 칩(20)내에는 클록용 입력 단자(25)와, 복수의 출력 회로(27) 및 데이터용 출력 단자(26)가 설치된다. 그리고 양 칩의 입력 단자 및 출력 단자 사이는 리드선(40C, 40D)에 의해 접속된다.
도 5에 있어서, 제1 칩(10)내의 전송 클록(CLK2)이 출력 단자(15), 클록용 리드선(40C) 및 입력 단자(25)를 통해 제2 칩(20)으로 전송되고, 출력 클록(CLK20)으로서 출력 회로(27)에 공급된다. 제2 칩(20)내의 데이터는 출력 클록(CLK20)에 응답하여 출력 회로(27)에 수신되어 데이터용 출력 단자(26)로부터 출력된다. 한편, 제1 칩(10) 내에서는 전송 클록(CLK2)에 응답하여 각 입력 회로(17)는 데이터용 입력 단자(16)로 전송된 데이터 신호를 수신하여 내부로 전송한다.
이상과 같이, 제1 칩(10) 내에 있는 전송 클록(CLK2)을 기준으로 하여 제2 칩(20)내의 데이터가 제1 칩에 고속으로 전송된다.
도 6a와 도 6b는 제1 실시예를 도시하는 도면이다. 도 6a는 데이터 신호가 제1 칩(10)으로부터 제2 칩(20)으로 전송되는 경우의 구성도를 도시한다. 도 6b는 데이터 신호가 제2 칩(20)으로부터 제1 칩(10)으로 전송되는 경우의 구성도이다. 도 6a에 있어서, 제1 칩(10)내에는 외부 클록(ECLK)이 입력되는 클록 버퍼 회로 (14)와, 그것에 의하여 생성되는 출력 클록(N1)을 출력 회로(12)와 같은 정도로 지연시키는 더미 출력 회로(13)가 설치된다. 제2 칩(20)에는 클록 출력 단자(15)에 클록용 리드선(40C)을 통해 접속되는 클록 입력 단자(25)와, 그것에 접속되어 전송 클록 N6을 출력하는 클록 버퍼(23)가 설치된다.
도 6a의 경우는 출력 클록(N1)에 응답하여 출력 회로(12)가 제1 칩(10)내의 데이터(DATA1과 DATA2)를 출력한다. 동시에, 출력 회로와 동등한 지연 특성을 갖는 더미 출력 회로(13)에 의해 출력 클록(N1)도 출력된다. 따라서, 출력 클록 N1과 데이터 신호는 각각 거의 같은 타이밍으로 제2 칩(20) 내의 입력 단자(25, 21)로 전송된다. 그리고 클록 버퍼 회로(23)에 의해 생성된 전송 클록(N6)에 응답하여 입력 회로(22)가 데이터 신호를 수신하여 내부로 전송한다. 따라서, 후술하는 바와 같이, 클록 버퍼 회로(23)의 지연 시간과 동등한 셋업 시간을 기초로 입력 회로(22)는 전송된 데이터 신호를 수신하여 내부로 전송한다.
도 6b에 있어서, 제1 칩(10) 내에는 기준 클록(N1)을 제2 칩(20)으로 출력하는 제1 출력 버퍼(18)와, 제2 칩으로부터 반송되는 전송 클록을 입력하는 제1 입력 버퍼(19)가 설치된다. 한편, 제2 칩(20) 내에는 제1 출력 버퍼(18)로부터 전송되는 전송 클록을 입력하는 제2 입력 버퍼(28)와, 출력 회로(27)와 같은 정도의 지연 특성을 갖는 더미 출력 회로(29)가 설치된다.
이러한 구성에 있어서, 기준 클록(N1)은 출력 버퍼(18), 리드선(40C) 및 입력 버퍼(28)를 통해 제2 칩(20)으로 전송되고, 출력 클록(N3)으로서 출력 회로(27)로 공급된다. 또한, 입력 버퍼(28)에 의해 입력된 클록은 더미 출력 회로(29)에 의해 제1 칩(10)으로 반송되고, 입력 버퍼(19)에 의해 입력되어, 제1 칩(10)내의 전송 클록 N11로서 입력 회로(17)에 공급된다. 따라서, 제2 칩(20)내의 데이터 (DATA1과 DATA2)는 출력 클록 N3에 응답하여 출력 회로(27)로부터 출력된다. 또한 출력 클록 N3은 더미 출력 회로(29)에 의해 상기 데이터 신호와 같은 타이밍으로 제1 칩에 출력된다. 따라서, 입력 버퍼(19)의 지연 시간으로서, 입력 회로(17)는 전송된 데이터 신호를 수신하여 내부로 전송한다.
도 7은 제1 실시예의 고속 입출력 회로예를 도시하는 도면이다. 도 7에 있어서, 도 6a 및 도 6b와 동일한 부분에 대해서는 같은 인용 부호를 사용하였다. 도 7에 있어서, 제1 칩(10)은 논리 칩이고, 입력 회로(12) 및 출력 회로(17)는 입출력 회로 DQ0∼DQn으로 표시된다. 제2 칩(20)은 메모리 칩이고, 동일하게 입력 회로(12) 및 출력 회로(27)는 입출력 회로 DQ0∼DQn으로서 표시된다. 도 7에 있어서, 각 입력 단자 및 출력 단자를 통과하는 클록 또는 데이터 신호에 N2, N4, N5, N7∼N10이 부여된다. 또한, 도 7에는 데이터 신호 DATA의 배선이 생략되어 있다.
도 7에 도시되는 바와 같이, 각각의 칩(10, 20)에는 복수의 입출력 회로 DQ0∼DQn이 설치되고, 각각에 접속되는 입출력 단자(11, 16, 21, 26)는 2개의 칩이 대향하는 변을 따라 대향하는 위치에 배열된다. 이들 입출력 단자는 데이터용 리드선(40D)에 의해 각각 접속된다.
또한 논리 칩(10)내에서 출력 클록 (N1)을 각 입출력 회로로 공급하는 출력 클록 배선(70)이 입출력 회로 DQ를 따라 배치되고, 메모리 칩(20)내에서도 동일하게 출력 클록 배선(71)이 입출력 회로 DQ1을 따라 배치된다. 더욱이 논리 칩(10)내에서 전송 클록 N11을 각 입출력 회로로 공급하는 전송 클록 배선(72)이 입출력 회로 DQ를 따라 배치되고, 메모리 칩(20)내에서도 전송 클록 배선(73)이 동일하게 입출력 회로 DQ를 따라 배치된다. 이와 같이 클록 배선을 설치함으로써, 입출력 회로 DQ0에는 원하는 위상 관계를 가지며 각각의 클록이 공급되고, 동일하게 칩의 하단에 배치되는 입출력 회로 DQn에 대해서도 같은 위상 관계로써 각 클록이 공급된다.
도 8은 제1 실시예의 타이밍도이다. 도 8의 상부(WRITE:기록)에는 논리 칩(10)으로부터 메모리 칩(20)으로 데이터가 전송되는 경우(WRITE 동작)의 타이밍차트가 도시되고, 도 8의 하반부(READ:판독)에는 메모리 칩(20)으로부터 논리 칩(10)으로 데이터가 전송되는 경우(READ 동작)의 타이밍차트가 도시된다. 도 6a와 도 6b 및 도 7의 각 노드(N1∼N11)의 신호의 타이밍이 도 8에 도시된다.
우선, 논리 칩(10)으로부터 메모리 칩(20)으로 데이터 신호가 전송되는 경우(WRITE)에 대해서 설명한다. 시각 t0에 있어서 상승하는 클록 (N1)은 더미 출력 회로(13)에서 지연되고, 출력 단자(15)에 있어서 더미 지연 회로의 지연 시간만큼 지연된 클록 N4가 된다. 메모리 칩(20)내의 입력 단자(25)에 있어서의 클록 신호 N5는 클록용 리드선(40C)의 지연분만큼 클록 N4로부터 지연된다. 더욱이 메모리 칩(20)내의 클록 입력 버퍼(23)의 출력인 전송 클록 N6은 입력 버퍼(23)의 지연 시간만큼 클록 N5로부터 지연된다. 한편, 기준 클록인 출력 클록 (N1)에 응답하여 논리 칩(10)내의 데이터가 출력 회로(12)로부터 출력되고, 메모리 칩(20)내의 데이터용 입력 단자(21)에서의 데이터 신호 N10은 클록 신호 N5와 거의 같은 타이밍이 된다. 그리고, 메모리 칩(20)내에서 전송 클록 N6에 응답하여 입력 회로(22)가 데이터 신호 N10을 수신하여 내부로 전송한다. 따라서, 도 8에 도시된 바와 같이, 메모리 칩(20)내의 입력 회로(22)에 있어서, 입력 단자(21)로 전송된 데이터 신호 N10이 공급된 다음 클록 입력 버퍼(23)의 지연 시간에 상당하는 셋업 시간 ts 후에 데이터 신호 N10이 입력 회로(22)에 의해 수신된다.
반대로, 메모리 칩(20) 내의 데이터가 논리 칩(10)에 독출되는 경우(READ)에 대해서 설명한다. 시각 t0에 있어서 상승하는 기준 클록 (N1)이 클록 출력 버퍼(18) 및 리드선(40C)을 통해 메모리 칩(20)내의 입력 단자(25)로 전송된다. 따라서, 입력 단자(25)의 클록 N2는 출력 버퍼(18)와 리드선(40C)의 지연분 만큼 지연된 타이밍을 갖는다. 입력 버퍼(28)로부터 생성되는 출력 클록 N3은 클록 N2로부터 입력 버퍼(28)의 지연분 만큼 지연된 타이밍이 된다. 더욱이 출력 클록 N3은 더미 출력 회로(29)에 의해 출력 단자로 전송된다. 따라서, 출력 단자의 클록 N8은 더미 출력 회로(29)분의 시간만큼 지연한다. 더욱이 논리 칩(10)내의 클록 입력 단자의 클록 N7은 N8로부터 리드선(40d)만큼 지연한다. 그리고, 클록 입력 버퍼(19)가 생성하는 전송 클록 N11은 클록 N7로부터 입력 버퍼(19)의 지연 시간만큼 지연한다. 한편, 메모리 칩(20)내의 데이터는 출력 회로(27)에 의해 출력되고, 논리 칩(10)내의 데이터용 입력 단자(16)의 데이터 신호 N9는 클록 N7과 거의 같은 타이밍으로 도달한다. 데이터 신호 N9는 클록 입력 버퍼(19)의 지연 시간에 상당하는 셋업 시간 ts 후에, 전송 클록 N11에 응답하여 입력 회로(17)에 수신되어 전송된다.
도 9는 입출력 회로 DQ의 구체예를 도시하는 도면이다. 입출력 회로 DQ는 출력 회로(76)와 입력 회로(78)로 이루어진다. 출력 회로(76)는 데이터 신호(80)를 출력 클록(81)의 L 엣지(하강 엣지)에서 수신하여 출력 클록(81)의 H 엣지(상승 엣지)에서 입출력 단자(82)로 출력한다. 한편, 입력 회로(78)는 입출력 단자(82)에 공급된 데이터 신호를 전송 클록(83)의 H 엣지에서 수신하여 출력 단자(84)로 출력한다.
출력 회로(76)에 있어서, 출력 데이터(80)는 NOR 게이트(90)와 NAND 게이트(91)에 의해 각각 반전되고, 출력 클록(81)이 H에서 L로 변화하는 L 엣지에서 전송 게이트(92, 93)가 도통하고, 반전 출력 데이터가 각각의 래치 회로(94, 95)에 수신된다. 더욱이 출력 클록(81)이 L 레벨로부터 H 레벨로 변화하는 H 엣지에 응답하여 전송 게이트(96, 97)가 도통하여, 각각 래치된 데이터가 래치 회로(98, 99)에 래치된다. 이들 래치된 데이터 신호에 따라 출력 CMOS 회로를 구성하는 P형 트랜지스터(102)와 N형 트랜지스터(103) 중 어느 한쪽이 도통하여 출력 데이터(80)가 입출력 단자(82)로 출력된다.
입력 회로(78)에 있어서, 전송 클록(83)이 L 레벨일 때, P형 트랜지스터 (112, 113, 114, 115, 118, 119)가 도통하고, 노드 n20과 n21이 H 레벨로 리셋된다. 입출력 단자(82)에 입력되는 전송 데이터 신호는 N형 트랜지스터(110)의 게이트에 공급되고, 대응하는 트랜지스터(111)의 게이트에는 기준 전압 VREF가 공급된다. 전송 클록(83)이 L 레벨로부터 H 레벨로 변화하는 H 엣지에 응답하여 트랜지스터(120∼123)가 도통하고, 트랜지스터(110)의 게이트에 공급되는 데이터 신호에 따라 트랜지스터(110) 또는 트랜지스터(111)가 도통하며, 노드 n20 또는 n21중 어느 한쪽이 L 레벨로 변화한다. 그리고, 전송 클록(83)이 L 레벨로부터 H 레벨로 변화하는 H 엣지로부터 인버터 3개 만큼 지연후, 노드 n22가 L 레벨로 인하되고, CMOS 래치 회로(113, 114, 116, 117)가 활성 상태가 되며, 노드 n20 및 n21을 증폭한다. 증폭된 노드 n20 및 n21의 신호에 따라 CMOS 회로(128, 129, 130, 131)가 구동된다. 그 결과 발생한 반전 신호는 래치 회로(132)에 의해 래치되며, 인버터 (133, 134)를 통해 출력 단자(84)로부터 출력된다.
도 10은 제1 실시예의 고속 입출력 회로의 변형예를 도시하는 도면이다. 도 10에 있어서, 도 7과 동일한 구성 요소는 동일한 인용 부호를 사용한다. 도 10에 있어서, 클록 (N1)의 출력 버퍼(18), 입력 버퍼(28), 더미 출력 회로(13), 입력 버퍼(23), 더미 출력 회로(29) 및 입력 버퍼(28)의 구성은 도 7의 경우와 같다. 도 10에 있어서, 입출력 버퍼 DQ0∼DQn의 중앙부에 이들 클록용 버퍼 및 더미 출력 회로가 배치된다. 양 칩(10, 20)의 상측에 배치된 입출력 버퍼 DQ0∼DQm에 대해서는 기준 클록인 출력 클록 (N1)을 공급하는 출력 클록 배선(70A)과, 전송 클록 N11을 공급하는 전송 클록 배선(72A)이 설치된다. 또한, 논리 칩(10)의 아래쪽에 배치되는 입출력 회로 DQm+1∼DQn에 대해서는 출력 클록 (N1)을 공급하는 출력 클록 배선(70B)과, 전송 클록 N11을 공급하는 전송 클록 배선(72B)이 배치된다. 그 결과, 각각의 클록 N1 및 N11이 공급되는 공급 노드(70X, 72X)가 거의 중앙에 배치되고, 입출력 회로 DQ0∼DQn에 클록이 공급되는 타이밍의 격차가 도 7에 비하여 반으로 축소된다. 동일하게 메모리 칩(20)내에서도 전송 클록 N6이 공급되는 공급 노드(73X)와, 출력 클록 N3이 공급되는 공급 노드(71X)가 위쪽과 아래쪽의 클록 공급 배선(71A, 71B, 73A, 73B) 사이에 위치한다. 그 결과, 입출력 단자(DQ0∼DQn)에 공급되는 각각의 전송 클록 N6 및 출력 클록 N3의 타이밍의 격차가 도 7에 비하여 반으로 억제된다.
도 11은 제1 실시예의 고속 입출력 회로의 변형예를 도시하는 도면이다. 도 11에 도시된 예에서는, 입출력 회로 DQ0∼DQn에 공급되는 각각의 클록 타이밍이 거의 같아지도록, 클록 공급 배선(70, 72) 또한 클록 공급 배선(71, 73)이 토너먼트 형상(트리 형상)으로 된다. 그 결과, 출력 클록 및 전송 클록은 각 입출력 회로 DQ0∼DQn에 대하여 거의 같은 타이밍으로 공급된다. 상기와 같은 클록 공급 배선을 토너먼트 형상으로 함에 따라 각 더미 출력 회로(13, 29)의 앞쪽에 그들 클록 공급 배선과 동등한 배선을 갖는 더미 등장(等長) 배선(140, 142)이 각각 설치된다. 이 더미 등장 배선(140, 142)을 설치함으로써, 데이터 신호의 전송과 각각의 클록 신호의 전송 타이밍이 거의 일치한다.
도 12는 제1 실시예의 고속 입출력 회로의 변형예를 도시하는 도면이다. 도 12에 도시된 입출력 회로예에서는 입출력 회로 DQ와 더미 출력 회로(13) 및 클록 입력 버퍼(19), 또 더미 출력 회로(29) 및 클록 입력 버퍼(23)가 복수의 그룹 G1∼Gm으로 분할되며, 그들 그룹 G1∼Gm에 대하여, 공통으로 클록 출력 버퍼(18) 및 입력 버퍼(28)가 각각의 칩(10, 20)에 설치된다. 각 그룹내에서의 클록 공급 배선의 형상은 도 10에 도시한 것과 같으며, 각각 클록 공급 노드(70X, 72X, 73X, 71X)가 중앙부에 배치된다. 그룹화 함으로써, 각 칩(10, 20)이 다수의 입출력 회로 DQ를 갖는 경우에도, 각각의 그룹 내의 입출력 회로 DQ의 수를 적게 할 수 있고, 각 그룹내에서 입출력 회로에 공급되는 클록 타이밍의 격차를 최소한으로 억제할 수 있다.
도시되지 않지만, 도 12와 같이 그룹화된 입출력 회 로내에서 클록 공급 배선의 형상을 도 11에 도시한 바와 같은 토너먼트 형상으로 할 수도 있다. 그 경우는 그룹화 함으로써 각 그룹내의 토너먼트 형상의 배선 길이를 단축할 수 있다.
도 13a와 도 13b는 제2 실시예를 도시하는 도면이다. 도 13a는 데이터 신호가 제1 칩(10)으로부터 제2 칩(20)으로 전송되는 경우의 구성을 나타낸다. 도 13a에서는 외부 클록(ECLK)이 클록 버퍼(14)에 공급되고, 기준 클록이 되는 출력 클록 N1이 생성된다. 제1 칩(10) 내의 출력 클록 (N1)은 클록 출력 버퍼(18), 클록용 리드선(40C) 및 클록 입력 버퍼(28)를 통해 제2 칩(20)내의 전송 클록 N13이 된다. 제1 칩(10)내의 출력 클록 (N1)에 응답하여 출력 회로(12)가 데이터 신호 DATA1과 DATA2를 제2 칩(20)으로 전송한다. 한편, 제2 칩(20)내에 생성된 전송 클록 N13에 응답하여 입력 회로(22)가 입력 단자(21)로 전송된 데이터 신호를 수신하여 내부로 전송한다.
도 13a의 예는 제1 칩(10) 내의 기준 클록인 출력 클록 (N1)이 지연시간이 작은 버퍼(18, 28)를 통해 제2 칩(20)내로 전송되어 전송 클록 N13이 된다. 이러한 점이 도 6a와 도 6b에 도시한 제1 실시예와 다르다. 한편, 제1 칩(10)내에서 출력 클록 (N1)에 응답하여 동작하는 출력 회로(12)의 지연 시간이 버퍼(18, 28)에 비하여 길기 때문에, 데이터 신호가 제2 칩(20)내의 입력 단자(21)에 도달하기 전에 제2 칩(20)내의 입력 회로(22)가 전송 클록 N13에 응답하여 이전 위상의 데이터 신호 N17을 수신하여 내부로 전송한다. 상세한 동작 조작에 대해서는 뒤에 타이밍차트를 참조하여 설명한다.
도 13b는 데이터 신호가 제2 칩(20)으로부터 제1 칩(10)으로 전송되는 경우의 구성도이다. 이 경우는 기준 클록 (N1)이 클록 출력 버퍼(18), 클록용 리드선(40C) 및 클록 입력 버퍼(28)를 통해 제2 칩(20)으로 전송되어 출력 클록 N3이 된다. 한편, 제1 칩(10)내의 전송 클록 N15는 기준 클록 (N1)을 버퍼(18), 2개의 리드선(40C) 및 입력 버퍼(19)를 통해 전송되어 생성된다. 즉, 기준 클록 (N1)을 일단 제2 칩(20)으로 전송하고, 그 후 제2 칩으로부터 반송하여 전송 클록 N15가 생성된다. 제2 칩(20)내에서 출력 클록 N3에 응답하여 출력 회로(27)가 데이터 신호 DATA1과 DATA2를 제1 칩으로 전송한다. 한편 제1 칩(10)내에서, 전송 클록 N15에 응답하여 입력 회로(17)가 입력 단자(16)에 도달한 데이터 신호를 수신하여 내부로 전송한다. 상기와 같이, 출력 회로(27)는 버퍼(18, 19, 28)에 비교하여 지연 시간이 길기 때문에, 전송 클록 N15에 응답하여 입력 회로(17)가 이전 위상의 데이터 신호를 수신하고, 그 후 출력 클록 N3에 응답하여 출력 회로(27)로부터 출력된 데이터 신호가 입력 단자(16)에 도달한다. 이들 동작에 대해서도 뒤에 타이밍차트에 따라 설명한다.
도 14는 제2 실시예의 고속 입출력 회로예를 도시하는 도면이다. 도 14에는 도 13a와 도 13b에 도시한 입력 회로 및 출력 회로가 입출력 회로 DQ0∼DQn으로서 표시된다. 또한 같은 부분에는 같은 인용 번호가 부여된다. 더욱이 동작 설명을 위해, 각 입출력 단자(15, 25, 11, 16, 21, 26)의 클록 및 데이터 신호에 대하여 N2, N14, N16, N17이 부여된다. 도 14에 도시된 회로예는 도 7의 제1 실시예에서 도시한 바와 같이, 복수의 입출력 회로 DQ0∼DOn을 따라 출력 클록 N1과 N3을 공급하는 출력 클록 배선(70, 71) 및 전송 클록 N15와 N13을 공급하는 전송 클록 배선(72, 73)이 배치된다. 도 14와 같이 배치함으로써, 제1 칩인 논리 칩(10)과 제2 칩인 메모리 칩(20) 내의 각각 대응하는 입출력 회로 DQ에는 거의 같은 관계의 타이밍으로 출력 클록 (N1와 N3) 및 전송 클록(N15와 N13)이 공급된다.
도 15는 제2 실시예의 타이밍차트이다. 우선 최초에 데이터 신호가 제1 칩(10)으로부터 제2 칩(20)으로 전송되는 동작(WRITE)에 대해서 설명한다. 시각 t0에 있어서, 제1 칩(10) 내의 기준 클록 N1이 상승한다. 이 기준 클록 N1은 클록 출력 버퍼(18), 클록용 리드선(40C) 및 입력 버퍼(28)를 경유하여 제2 칩(20)내의 전송 클록 N13이 된다. 따라서, 전송 클록 N13은 기준 클록 N1보다 버퍼(18, 28) 및 리드선(40C)의 지연 시간 만큼 지연된다. 그리고, 제2 칩(20)내에서, 전송 클록 N13에 응답하여 입력 회로(22)가 입력 단자(21)에 공급된 데이터 신호 N17을 수신하여 내부로 전송한다. 한편, 제1 칩(10)내에서 기준 클록 N1을 출력 클록으로 하고, 이것에 응답하여 출력 회로(12)가 데이터 신호 DATA1과 DATA2를 제2 칩(20)으로 출력한다. 따라서, 제2 칩(20)의 입력 단자(21)에 공급되는 데이터 신호 N17은 출력 회로(12) 및 리드선(40D)의 지연 시간 만큼 출력 클록 N1로부터 지연된다. 상기한 바와 같이, 출력 회로(12)의 지연 시간은 버퍼(18, 28)보다 길기 때문에, 전송 클록 N13에 응답하여 입력 회로(22)는 도 15에 도시되는 바와 같이 출력 회로(12)의 지연 시간(DQ)으로부터 2개의 버퍼(18, 28)의 지연 시간(2×Buff)을 뺀 보류 시간 th 하에서 데이터 신호 N17을 수신한다.
다음에, 데이터 신호가 제2 칩(20)으로부터 제1 칩(10)으로 전송되는 경우(READ 동작)에 대해서 설명한다. 우선, 제1 칩(10)내의 기준 클록 N1은 출력 버퍼(18), 리드선(40C)을 경유하여 제2 칩(20)으로 전송된다. 더욱이 제2 칩(20)으로부터 리드선(40C) 및 입력 버퍼(19)를 통해 제1 칩(10)내로 반송되어 전송 클록 N15가 된다. 그리고, 이 전송 클록 N15에 응답하여 입력 회로(17)가 입력 단자(16)에 공급되어 있는 데이터 신호를 수신하여 내부로 전송한다. 따라서, 클록 N14는 기준 클록 N1보다 출력 버퍼(18), 리드선(40C) 및 리드선(40C)의 지연 시간 만큼 지연된다. 더욱이 전송 클록 N15는 클록 N14로부터 입력 버퍼(19)의 지연 시간 만큼 지연된다.
한편, 출력 클록 N3은 기준 클록 N1보다 출력 버퍼(18), 리드선(40C) 및 입력 버퍼(28)의 지연 시간 만큼 지연된다. 더욱이 출력 클록 N3에 응답하여 출력 회로(27)로부터 공급되는 입력 단자(16)에서의 클록 N16은 출력 클록 N3보다 출력 회로(27) 및 리드선(40D)의 지연 시간 만큼 지연된다. 이 경우도 출력 회로(27)의 지연 시간이 버퍼 회로에 비하여 길고, 제1 칩(10)의 입력 단자(16)에 데이터 신호가 도달하기 전에 입력 회로(17)는 전송 클록 N15에 응답하여 이전 위상의 데이터 신호를 수신한다. 즉 도 15에 도시된 바와 같이, 보류 시간 th는 출력 회로(27)의 지연 시간(DQ)이 된다.
도 16a와 도 16b는 제3 실시예의 구성을 도시하는 도면이다. 도 16a는 데이터 신호가 제1 칩(10)으로부터 제2 칩(20)으로 전송되는 경우의 구성을 도시한다. 이 구성은 도 13a와 도 13b에 도시한 제2 실시예와 같다. 단, 제2 칩(20) 내의 전송 클록의 인용 부호가 N28로 표시되고, 각각의 데이터 입력 출력 단자(11, 21)에서의 데이터 신호의 인용 부호가 N25와 N26으로 표시되어 있는 점이 다르다. 따라서, 이 구성의 동작에 대한 설명은 생략한다.
도 16b는 데이터 신호가 제2 칩(20)으로부터 제1 칩(10)으로 전송되는 경우의 구성을 도시하는 도면이다. 이 예에서는 제1 칩(10) 내의 기준 클록 N1이 그대로 입력 회로(17)의 전송 클록 N27로서 이용된다. 또, 기준 클록 N1은 출력 버퍼(18), 리드선(40C) 및 입력 버퍼(28)를 통해 제2 칩(20)으로 전송되고, 출력 클록 N24로서 출력 회로(27)로 공급된다. 그리고 출력 클록 N24에 응답하여 출력 회로(27)는 제2 칩(20)내의 데이터를 제1 칩으로 전송한다.
도 17은 제3 실시예의 고속 입출력 회로의 예를 도시하는 도면이다. 제1 및 제2 실시예와 같이, 도 17에는 제1 칩(10)으로서 논리 칩이 사용되고, 제2 칩(20)으로서 메모리 칩이 사용된다. 그리고, 제1 칩(10)내의 출력 회로(12) 및 입력 회로(17)는 입출력 회로 DQ0∼DQn으로 표시된다. 제2 칩(20)내의 입력 회로(22) 및 출력 회로(27)도 동일하다. 더욱이 이들 입출력 회로에 대하여 출력 클록을 공급하는 출력 클록 배선(70, 71) 및 전송 클록을 공급하는 전송 클록 배선(72, 73)이 각각 배치된다.
도 18은 제3 실시예의 타이밍차트이다. 도 16a에 도시되는 바와 같이, 데이터 신호가 제1 칩(10)으로부터 제2 칩(20)으로 전송되는 경우(WRITE 동작)는 제2 실시예와 같다. 따라서, 제2 칩(20)내의 입력 회로(22)의 보류 시간 th는 제1 칩 내의 출력 회로(12)의 지연 시간(DQ)으로부터 2개의 버퍼(18, 28)의 지연 시간 (2×Buff)을 뺀 시간이 된다.
데이터 신호가 제2 칩(20)으로부터 제1 칩으로 전송되는 경우(READ 동작)는 기준 클록 N1이 2개의 버퍼(18, 28)와 리드선(40C)을 경유하여 출력 클록 N24가 생성된다. 따라서, 출력 클록 N24는 기준 클록 N1로부터, 2개의 버퍼와 리드선의 지연 시간 만큼 지연된다. 더욱이 출력 클록(24)에 응답하여 출력 회로(27)가 데이터를 제1 칩으로 전송하기 때문에, 제1 칩의 입력 단자(11)에 공급되는 데이터 신호 N25는 출력 클록 N24로부터 출력 회로(27)의 지연 시간과 리드선(40D)의 지연 시간 만큼 지연된다. 한편 입력 회로(17)는 기준 클록 N1과 같은 위상을 갖는 전송 클록 N27에 응답하여 입력 단자(11)의 신호 N25를 수신하여 내부로 전송한다. 그 결과, 도 18에 도시되는 바와 같이, 입력 회로(17)에 있어서의 보류 시간 th는 출력 회로(27)의 지연 시간(DQ)과 2개의 버퍼의 지연 시간(2×Buff) 및 2개의 리드선(40)의 지연 시간의 합에 해당한다.
이 판독 동작에 있어서, 제3 실시예의 보류 시간 th는 도 15에 도시된 제2 실시예의 보류 시간보다 길고, 그 점에서 제2 실시예의 쪽이 고속 클록에 동기한 동작을 실현할 수 있다.
이상 설명된 바와 같이, 제1 내지 제3 실시예에서는 제1 칩(10)내의 기준 클록 N1을 제2 칩(20)으로 전송하여 제2 칩에서의 입출력 동작의 트리거 클록으로서 이용하고, 더욱이 기준 클록 N1로부터 생성되는 클록을 제1 칩 내의 입출력 회로의 트리거 클록으로서 이용한다. 따라서, 양 칩 사이에서의 데이터 신호의 전송에 있어서의 출력 타이밍과 입력 타이밍을 기준 클록에 동기시켜서 행할 수 있고, 고속으로 데이터 신호를 전송할 수 있게 된다.
도 19는 제4 실시예의 고속 입출력 회로예를 도시하는 도면이다. 제4 실시예에 있어서, 외부 클록(ECLK)이 예컨대 100MHz인 경우에, 제1 칩(10)내에 설치한 PLL 회로(200)에 의해, 그 클록 주파수가 4배의 400MHz로 높일 수 있고, 이 고속 클록 N1에 동기하여 양 칩 사이의 데이터 신호의 전송이 행해진다.
제4 실시예에서는 이러한 고속 클록에 동기하여 데이터 신호의 전송을 행하기 위해 각각의 입력 회로(17, 22)를 2개씩 설치한다. 즉, 입력 회로(17, 22)는 각각 래치 A 및 래치 B의 2개의 입력 회로로 구성된다. 더욱이 이들 2개의 입력 회로를 동작시키는 트리거 클록은 제1 실시예에 있어서의 전송 클록 N6을 분주 회로(204)에 의해 1/2 분주하여 형성되는 클록 N6A와 N6B가 이용된다. 동일하게, 제1 칩(10)내에서의 전송 클록 N11은 분주 회로(202)로부터 1/2 분주된다. 그 결과 생성되는 2개의 전송 클록 N11A와 N11B가 제1 칩(10)에 있어서의 입력 회로(17)의 트리거 클록으로서 이용된다.
도 19에 도시된 제4 실시예는 입력 회로(17, 22)가 각각 1쌍의 구성이 되고, 분주 회로(202, 204)가 설치되는 점을 제외하면, 제1 실시예를 도시한 도 7의 회로 구성과 같다. 즉, 각 칩에 있어서의 출력 회로(12, 27)는 고속 클록 N1 및 N3에 응답하여 데이터 신호를 고속으로 출력한다. 한편, 양 칩 내의 입력 회로(17, 22)는 고속 클록에 동기하여 전송된 데이터 신호를 수신할 필요가 있지만, 각각의 입력 회로의 래치 동작에 한계가 있다. 따라서, 입력 회로(17, 22)를 각각 2쌍 설치하고, 기준 클록 N1을 분주하여 주파수를 낮게 한 전송 클록 N6A와 N6B 및 N11B와 N11A를 각각의 트리거 클록으로서 이용한다.
도 20은 제4 실시예에 있어서의 타이밍차트도를 나타낸다. 도 20에 도시된 각 클록 N1∼N8 및 N11은 도 8에 도시된 클록과 같은 타이밍을 갖는다. 제4 실시예에서는 데이터 신호를 제1 칩(10)으로부터 제2 칩(20)으로 전송하는 동작(WRITE)에 있어서, 전송 클록 N6으로부터, 180° 위상이 어긋난 2개의 전송 클록 N6A와 N6B가 분주기(204)에 의해 생성된다. 그리고, 이들 1쌍의 전송 클록 N6A와 N6B의 상승 엣지에 각각 동기하여 제2 칩(20)내의 입력 회로(22)의 1쌍의 입력 회로 A와 B가 공급된 데이터 신호를 수신하여 내부로 전송한다.
데이터 신호가 제2 칩(20)으로부터 제1 칩(10)으로 전송되는 동작(판독 동작)의 경우도 동일하게, 제1 칩(10)내에 생성된 전송 클록 N11이 분주 회로(202)에 의해 분주되고, 위상이 각각 180° 어긋난 1쌍의 전송 클록 N11A와 N11B가 생성된다. 그리고, 이들 1쌍의 전송 클록에 응답하여 입력 회로(17)의 각각의 래치 회로 A, B가 공급된 데이터 신호 N9를 수신하여 내부로 전송한다.
도 20으로 밝혀진 바와 같이, 1쌍의 입력 회로 A, B가 분주 회로에 의해 낮은 주파수로 떨어진 1쌍의 전송 클록에 응답하여 동작하기 때문에, 1쌍의 입력 회로 A와 B의 동작이 고속이 아니어도 양 칩 사이의 데이터 전송을 고속 클록 N1에 동기하여 행할 수 있다.
제4 실시예에 있어서, 각 입력 회로가 3개씩 설치되는 경우는 분주 회로에 의해 120°씩 어긋난 3개의 전송 클록 신호가 생성된다. 더욱이 일반적으로 말하면, 각 입력 회로가 N개 설치되는 경우는 각 분주 회로에 의해 1/N로 분주되고, 각각 360÷N°씩 어긋난 N개의 전송 클록이 생성된다.
도 21은 제4 실시예의 고속 입출력 회로의 변형예이다. 이 예에 있어서도, 제1 실시예의 고속 입출력 회로에 더욱 높은 고속 클록을 적용하는 경우의 변형예이다. 따라서, 각 칩(10, 20)에 있어서의 입력 회로(17, 22)는 각각 2개씩의 입력 회로를 갖는다. 도 21에 도시된 예는 칩(20)내의 전송 클록 N6으로부터, 분주 회로(204)에 의해, 각각 180° 위상이 어긋난 2개의 클록 마스크 신호 N6A와 N6B가 생성된다. 동일하게, 제1 칩(10)내에서의 전송 클록 N11로부터, 분주 회로(202)에 의해, 위상이 180° 어긋난 클록 마스크 신호 N11A와 N11B가 생성된다. 이들 분주된 클록이 클록 마스크 신호로서 이용되고, 각각의 전송 클록 N6과 N11이 입력 회로의 입력 타이밍을 제어하는 점에서 도 19에 도시된 예와 다르다.
즉, 도 21의 변형예에 있어서, 제2 칩(20)내에서는 어디까지나 전송 클록 N6이 입력 회로(22)의 트리거 클록으로서 기능한다. 동일하게, 제1 칩(10)내에서의 전송 클록 N11이 입력 회로(17)의 트리거 클록으로서 기능한다. 단, 이들 전송 클록 N6과 N11을 각각의 입력 회로 A와 B에 공급하기 위해서, 분주 회로(204, 202)에 의해 생성된 1쌍의 클록 마스크 신호(N6A와 N6B 및 N11A와 N11B)가 이용된다. 따라서, 각 입력 회로의 앞쪽에 AND 회로(106, 208, 210, 212)가 설치된다.
도 22는 도 21에 도시된 제4 실시예의 타이밍차트이다. 우선, 최초에, 제1 칩(10)으로부터 제2 칩(20)으로 데이터 신호가 전송되는(기록 동작) 경우에 대해서 설명한다. 기준 클록 N1 및 그것으로부터 생성되는 클록 N5 및 전송 클록 N6은 도 20과 동일하게 제1 실시예와 같다. 그리고, 전송 클록 N6의 상승 엣지에 동기하여 입력 회로(22)가 전송된 데이터 신호를 수신하여 내부로 전송한다. 그 경우, AND 게이트(206, 208)에 의해, L 레벨의 클록 마스크 신호(N6A 또는 N6B)에 대응하는 입력 회로에 대하여 전송 클록이 공급된다. 따라서, 입력 회로(22)의 셋업 시간은 제1 실시예와 같이, 클록 입력 버퍼(23)의 지연 시간과 동일해진다. 또, 클록 마스크 신호(N6A와 N6B)는 분주 회로(204)내에서 전송 클록 N6의 하강 엣지에 동기하여 각각 변화한다. 따라서, 전송 클록 N6의 상승 엣지에 동기하여 클록 마스크 신호(N6A와 N6B)가 참조되며, 그들 L 레벨일 때에, 전송 클록 N6이 입력 회로(22)에 공급되는 동시에 전송 클록 N6의 하강 엣지에 동기하여 클록 마스크 신호가 전환된다.
다음에, 제2 칩(20)으로부터 제1 칩(10)으로 데이터 신호가 전송되는 동작(판독 동작)의 경우에 대해서 설명한다. 이 경우도, 기준 클록 N1에 대한 클록(N2, N3 및 N11)은 도 20의 경우와 같이 제1 실시예와 같다. 그리고, 제1 칩(10)내에 설치된 AND 게이트(210, 212)에 의해, 전송 클록 N11의 상승 엣지에 동기하여 L 레벨의 클록 마스크 신호(N11A, N11B)에 대응하는 입력 회로에 그 전송 클록 N11이 공급된다. 더욱이 전송 클록 N11의 하강 엣지에 동기하여 분주 회로(202)내에서 클록 마스크 신호(N11A, N11B)가 전환된다. 그 결과 판독 동작에 있어서도, 그 입력 회로의 셋업 시간(ts)은 제1 실시예와 같이 입력 버퍼(19)의 지연 시간과 같아진다.
도 23은 제5 실시예의 고속 입출력 회로의 구성을 도시하는 도면이다. 이 실시예는 도 14에 도시한 제2 실시예에 도 19에 도시한 제4 실시예를 적용한 경우의 구성이다. 즉, 외부 클록(ECLK)을 칩(10)내의 PLL 회로(200)에 의해 4배의 고주파 400MHz로 하고, 그 고속 기준 클록 N1에 동기하여 양 칩(10, 20) 사이에서 데이터 신호의 전송을 행한다.
도 23내의 각 인용 부호는 도 14에 도시한 제2 실시예의 인용 부호에 대응한다. 유일하게 다른점은 제1 칩(10)내에서 전송 클록 N15가 분주 회로(202)에 의해 1/2 분주되어 위상이 180° 어긋난 2개의 전송 클록(N15A와 N15B)이 생성되는 점이다. 동일하게, 제2 칩(20)내에서도 전송 클록 N3이 분주 회로(204)에 의해 1/2로 분주되어 위상이 180° 어긋난 2개의 전송 클록(N3A와 N3B)이 생성되는 점도 제2 실시예와 다르다. 그리고, 각 입력 회로(17, 22)는 제4 실시예와 같이 2개의 입력 회로로 구성된다. 이들 2개의 입력 회로는 제1 칩(10)내에서는 전송 클록(N15A와 N15B)에 응답하여 공급된 데이터 신호를 수신하여 내부로 전송한다. 동일하게, 제2 칩(20)내에서는 2개의 전송 클록(N3A와 N3B)에 동기하여 2개의 입력 회로(22)가 공급된 데이터 신호를 각각 수신하여 내부로 전송한다.
도 23에 도시된 제5 실시예를 도 21에 도시한 제4 실시예의 변형예와 같이 변형할 수 있다. 즉, 도시하지 않지만, 전송 클록 N3에 대하여 분주된 클록(N3A와 N3B)을 클록 마스크 신호로서 이용함으로써, 입력 회로(22)는 전송 클록 N3에 동기하여 데이터 신호를 수신할 수 있다. 칩(10)내에서도 같은 구성을 취할 수 있다.
도 24는 제6 실시예의 고속 입출력 회로의 예를 도시하는 도면이다. 이 예는 도 17에 도시한 제3 실시예에 도 19에 도시한 제4 실시예를 적응한 경우의 구성예이다. 즉, 외부 클록(ECLK)이 PLL 회로(200)에 의해 400MHz가 되고, 그 고속 클록 N1을 기준으로 하여 양 칩(10, 20) 사이에서 데이터 신호가 전송된다. 각각의 칩에서 전송 클록(N1과 N24)이 각각 분주 회로(202, 204)에 의해, 180°씩 위상이 어긋난 새로운 전송 클록(N1A와 N1B 및 N24A와 N24B)이 생성된다. 그리고, 이들 분주된 전송 클록에 응답하여 각각에 있어서 2개씩 설치된 입력 회로(17, 22)가 전송된 데이터 신호를 수신하여 내부로 전송한다.
도 24의 예를 도 21에 도시한 제4 실시예의 변형예와 같이 변형할 수 있다. 즉 도시되지 않지만, 칩(10)내에서 전송 클록 N1의 타이밍에 응답하여 L 레벨의 클록 마스크 신호(N1A와 N1B)에 대응하는 입력 회로가 공급된 데이터 신호를 수신하여 내부로 전송한다. 칩(20)내에서도, 동일하게 전송 클록 N24에 응답하여 L 레벨의 클록 마스크 신호(N24A와 N24B)에 대응하는 입력 회로(22)가 공급된 데이터 신호를 수신하여 내부로 전송한다.
이상과 같이, 제1 내지 제3 실시예는 제4 내지 제6 실시예와 같이 분주 회로를 이용함으로써 고속 클록에 동기하여 양 칩 사이의 데이터 신호의 전송을 행할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 2개의 칩 사이를 리드선으로 접속하고, 한쪽 칩 내의 기준이 되는 클록을 바탕으로 하여 양 칩 내의 입출력 회로의 트리거 클록을 생성함으로써, 양 칩 사이의 데이터 신호의 전송을 기준 클록에 동기하여 고속으로 행할 수 있다. 그리고, 양 칩을 각각 가장 적합한 공정으로 형성함으로써 비용을 절감할 수 있다.

Claims (22)

  1. 리드선을 통해 접속되는 제1 칩과 제2 칩을 탑재한 LSI 소자에 있어서,
    상기 제1 칩 내의 출력 클록에 응답하여 제1 칩 내의 데이터 신호를 출력하는 출력 회로 및 이 출력 회로에 접속된 데이터 출력 단자가 상기 제1 칩에 설치되고,
    상기 출력 클록으로부터 생성되어 클록용 리드선을 통해 제2 칩 내로 전송된 전송 클록에 응답하여 상기 출력 회로로부터 출력되는 상기 데이터 신호를 입력하는 입력 회로 및 이 입력 회로에 접속된 데이터 입력 단자가 상기 제2 칩에 설치되며,
    상기 제1 칩 내의 데이터 출력 단자 및 상기 제2 칩 내의 데이터 입력 단자가 양 칩의 대향하는 변에 각각 배치되어 데이터용 리드선을 통해 접속되는 것을 특징으로 하는 LSI 소자.
  2. 제1항에 있어서, 상기 제1 칩 내에 복수의 출력 회로와 각각 접속되는 복수의 데이터 출력 단자가 배치되는 한편 상기 복수의 출력 회로에 상기 출력 클록을 공급하는 출력 클록 배선이 배치되며,
    상기 제2 칩 내에 복수의 입력 회로와 각각 접속되는 복수의 데이터 입력 단자가 배치되는 한편 상기 복수의 입력 회로에 상기 전송 클록을 공급하는 전송 클록 배선이 배치되며,
    상기 복수의 데이터 출력 단자와 데이터 입력 단자가 각각 데이터용 리드선을 통해 접속되는 것을 특징으로 하는 LSI 소자.
  3. 제2항에 있어서, 상기 출력 클록 배선 및 상기 전송 클록 배선은 상기 출력 회로 및 입력 회로를 따라 배치되는 클록 전파 배선부 및 이 클록 전파 배선부의 거의 중앙부에 상기 출력 클록 및 전송 클록이 각각 공급되는 공급 노드를 각각 갖는 것을 특징으로 하는 LSI 소자.
  4. 제2항에 있어서, 상기 출력 클록 배선 및 상기 전송 클록 배선은 상기 출력 클록 및 상기 전송 클록이 각각 공급되는 공급 노드 및 상기 공급 노드로부터 각각의 입출력 회로까지 연결되는 거의 같은 길이의 클록 전파 배선부를 갖는 것을 특징으로 하는 LSI 소자.
  5. 제1항에 있어서, 상기 제1 칩 내에 상기 출력 클록을 상기 출력 회로와 같은 정도로 지연시키는 더미 출력 지연 회로 및 이 더미 출력 지연 회로에 접속된 클록 출력 단자가 설치되고,
    상기 제2 칩 내에 상기 클록 출력 단자에 상기 클록용 리드선을 통해 접속되는 클록 입력 단자 및 이 클록 입력 단자에 접속되어 상기 전송 클록을 출력하는 클록 버퍼가 설치되며,
    상기 출력 클록에 응답하여 상기 출력 회로로부터 출력된 상기 데이터 신호가 상기 제2 칩 내의 데이터 입력 단자에 입력된 후, 상기 전송 클록에 응답하여 상기 입력 회로가 상기 데이터 신호를 입력하는 것을 특징으로 하는 LSI 소자.
  6. 제1항에 있어서, 상기 제1 칩 내에 상기 출력 클록을 출력하는 제1 클록 버퍼 및 이 제1 클록 버퍼에 접속된 클록 출력 단자가 설치되고,
    상기 제2 칩 내에 상기 클록 출력 단자에 상기 클록용 리드선을 통해 접속되는 클록 입력 단자 및 이 클록 입력 단자에 접속되어 상기 전송 클록을 출력하는 제2 클록 버퍼가 설치되며,
    상기 전송 클록에 응답하여 상기 입력 회로가 상기 데이터 신호를 입력하고, 상기 출력 클록에 응답하여 상기 출력 회로로부터 출력된 상기 데이터 신호가 상기 제2 칩 내의 데이터 입력 단자에 입력되는 것을 특징으로 하는 LSI 소자.
  7. 제1항, 제2항, 제5항 또는 제6항 중 어느 한 항에 있어서, 상기 입력 회로는 각각 N개의 입력부를 가지며,
    상기 제2 칩은 상기 전송 클록의 주파수를 1/N로 분주하고, (360/N)°씩 시프트한 위상을 갖는 N개의 분주 클록을 생성하는 분주기를 가지며, 상기 N개의 분주 클록에 응답하여 상기 N개의 입력부가 상기 데이터 신호를 각각 입력하는 것을 특징으로 하는 LSI 소자.
  8. 제1항, 제2항, 제5항 또는 제6항 중 어느 한 항에 있어서, 상기 입력 회로는 각각 N개의 입력부를 가지며,
    상기 제2 칩은 상기 전송 클록의 주파수를 1/N로 분주하고, (360/N)°씩 시프트한 위상을 갖는 N개의 분주 클록을 생성하는 분주기를 가지며, 상기 전송 클록에 응답하여 상기 N개의 분주 클록에 대응하는 상기 N개의 입력부가 상기 데이터 신호를 각각 입력하는 것을 특징으로 하는 LSI 소자.
  9. 리드선을 통해 접속되는 제1 칩과 제2 칩을 탑재한 LSI 소자에 있어서,
    상기 제1 칩 내의 전송 클록에 응답하여 제2 칩으로부터의 데이터 신호를 입력하는 입력 회로 및 이 입력 회로에 접속된 데이터 입력 단자가 상기 제1 칩에 설치되고,
    상기 전송 클록으로부터 생성되어 클록용 리드선을 통해 제2 칩내로 전송된 출력 클록에 응답하여 상기 입력 회로에 이 제2 칩 내의 데이터 신호를 출력하는 출력 회로 및 이 출력 회로에 접속된 데이터 출력 단자가 상기 제2 칩에 설치되며,
    상기 제1 칩 내의 데이터 입력 단자 및 상기 제2 칩 내의 데이터 출력 단자가 양 칩의 대향하는 변에 각각 배치되는 한편 데이터용 리드선을 통해 접속되는 것을 특징으로 하는 LSI 소자.
  10. 제9항에 있어서, 상기 제1 칩 내에 복수의 입력 회로와 각각 접속되는 복수의 데이터 입력 단자가 배치되는 한편 상기 복수의 입력 회로에 상기 전송 클록을 공급하는 전송 클록 배선이 배치되며,
    상기 제2 칩 내에 복수의 출력 회로와 각각 접속되는 복수의 데이터 출력 단자가 배치되는 한편, 상기 복수의 출력 회로에 상기 출력 클록을 공급하는 출력 클록 배선이 배치되며,
    상기 복수의 데이터 출력 단자와 데이터 입력 단자가 각각 데이터용 리드선을 통해 접속되는 것을 특징으로 하는 LSI 소자.
  11. 제10항에 있어서, 상기 출력 클록 배선 및 상기 전송 클록 배선은 상기 출력 회로 및 입력 회로를 따라 배치되는 클록 전파 배선부 및 이 클록 전파 배선부의 거의 중앙부에 상기 출력 클록 및 전송 클록이 각각 공급되는 공급 노드를 각각 갖는 것을 특징으로 하는 LSI 소자.
  12. 제10항에 있어서, 상기 출력 클록 배선 및 상기 전송 클록 배선은 상기 출력 클록 및 상기 전송 클록이 각각 공급되는 공급 노드 및 이 공급 노드로부터 각각의 입출력 회로까지 연결되는 거의 같은 길이의 클록 전파 배선부를 갖는 것을 특징으로 하는 LSI 소자.
  13. 제9항에 있어서, 상기 제1 칩 내에 상기 전송 클록을 상기 제2 칩으로 출력하는 제1 출력 버퍼 및 상기 제2 칩으로부터 반송되는 전송 클록을 입력하는 제1 입력 버퍼가 설치되고,
    상기 제2 칩 내에 상기 제1 출력 버퍼에 상기 클록용 리드선을 통해 접속되어 상기 전송 클록을 입력하는 제2 입력 버퍼 및 상기 제2 입력 버퍼에 의해 입력된 상기 전송 클록을 상기 출력 회로와 같은 정도로 지연시켜 상기 제1 입력 버퍼로 반송하는 더미 출력 지연 회로가 설치되며,
    상기 출력 클록에 응답하여 상기 출력 회로로부터 출력된 상기 데이터 신호가 상기 제1 칩 내의 데이터 입력 단자에 입력되고, 상기 제1 입력 버퍼에 의해 입력된 전송 클록에 응답하여 상기 입력 회로가 상기 데이터 신호를 입력하는 것을 특징으로 하는 LSI 소자.
  14. 제9항에 있어서, 상기 제1 칩 내에 상기 전송 클록을 상기 제2 칩으로 출력하는 제1 출력 버퍼 및 상기 제2 칩으로부터 반송되는 전송 클록을 입력하는 제1 입력 버퍼가 설치되고,
    상기 제2 칩 내에 상기 제1 출력 버퍼에 상기 클록용 리드선을 통해 접속되는 클록 입력 단자 및 이 클록 입력 단자에 입력된 상기 전송 클록을 입력하여 상기 출력 클록을 생성하는 제2 입력 버퍼가 설치되어 상기 클록 입력 단자에 입력된 상기 전송 클록이 상기 제1 칩으로 반송되며,
    상기 제1 입력 버퍼에 의해 입력된 전송 클록에 응답하여 상기 입력 회로가 상기 데이터 신호를 입력한 후, 상기 제2 입력 버퍼에 의해 생성된 출력 클록에 응답하여 상기 출력 회로로부터 출력된 상기 데이터 신호가 상기 제1 칩 내의 데이터 입력 단자에 입력되는 것을 특징으로 하는 LSI 소자.
  15. 제9항에 있어서, 상기 제1 칩 내에 상기 전송 클록을 상기 제2 칩으로 출력하는 제1 출력 버퍼가 설치되고,
    상기 제2 칩 내에 상기 제1 출력 버퍼에 상기 클록용 리드선을 통해 접속되어 상기 전송 클록을 입력하고 상기 출력 클록을 생성하는 제2 입력 버퍼가 설치되며,
    상기 전송 클록에 응답하여 상기 입력 회로가 상기 데이터 신호를 입력한 후에, 상기 제2 입력 버퍼에 의해 생성된 출력 클록에 응답하여 상기 출력 회로로부터 출력된 상기 데이터 신호가 상기 제1 칩 내의 데이터 입력 단자에 입력되는 것을 특징으로 하는 LSI 소자.
  16. 제9항, 제10항, 제13항, 제14항 또는 제15항 중 어느 한 항에 있어서, 상기 입력 회로는 각각 N개의 입력부를 가지며,
    상기 제1 칩은 상기 전송 클록 주파수를 1/N로 분주하고, (360/N)°씩 시프트한 위상을 갖는 N개의 분주 클록을 생성하는 분주기를 가지며, 상기 N개의 분주 클록에 응답하여 상기 N개의 입력부가 상기 데이터 신호를 각각 입력하는 것을 특징으로 하는 LSI 소자.
  17. 제9항, 제10항, 제13항, 제14항 또는 제15항 중 어느 한 항에 있어서, 상기 입력 회로는 각각 N개의 입력부를 가지며, 상기 제1 칩은 상기 전송 클록의 주파수를 1/N로 분주하고, (360/N)°씩 시프트한 위상을 갖는 N개의 분주 클록을 생성하는 분주기를 가지며, 상기 전송 클록에 응답하여 상기 N개의 분주 클록에 대응하는 상기 N개의 입력부가 상기 데이터 신호를 각각 입력하는 것을 특징으로 하는 LSI 소자.
  18. 복수의 메모리 셀을 가지며, 기억 데이터 또는 어드레스를 갖는 입력 데이터 신호를 클록에 동기하여 입력하는 메모리 소자에 있어서,
    입력 클록의 주파수를 1/N로 분주하고, 상기 입력 클록의 위상을 (360/N)°씩 어긋나게 한 위상을 갖는 N개의 분주 클록을 생성하는 분주기와,
    각 입력 데이터 신호에 대응하여 설치되고 각각 N개의 입력부를 갖는 입력 회로와,
    상기 N개의 분주 클록에 응답하여 상기 N개의 입력부가 상기 입력 데이터 신호를 각각 입력하는 것을 특징으로 하는 메모리 소자.
  19. 복수의 메모리 셀을 가지며, 기억 데이터 또는 어드레스를 갖는 입력 데이터 신호를 클록에 동기하여 입력하는 메모리 소자에 있어서,
    입력 클록의 주파수를 1/N로 분주하고, 상기 입력 클록의 위상을 (360/N)°씩 어긋나게 한 위상을 갖는 N개의 분주 클록을 생성하는 분주기와,
    각 입력 데이터 신호에 대응하여 설치되고 각각 N개의 입력부를 갖는 입력 회로와,
    상기 입력 클록에 응답하여 상기 N개의 분주 클록에 대응하는 상기 N개의 입력부가 상기 입력 데이터 신호를 각각 입력하는 것을 특징으로 하는 메모리 소자.
  20. 리드선을 통해 접속되는 제1 칩과 제2 칩을 탑재한 LSI 소자에 있어서,
    상기 제1 칩은 데이터 신호가 공급되는 제1 데이터 입출력 단자와, 상기 제1 데이터 입출력 단자에 접속되고, 상기 제1 칩 내의 제1 출력 클록에 응답하여 제1 칩 내의 데이터 신호를 상기 제1 데이터 입출력 단자로 출력하며, 상기 제1 칩 내의 제1 전송 클록에 응답하여 상기 제1 데이터 입출력 단자에 공급된 데이터 신호를 수신하여 내부로 전송하는 제1 입출력 회로를 가지며,
    상기 제2 칩은 데이터 신호가 공급되는 제2 데이터 입출력 단자 및 상기 제2 데이터 입출력 단자에 접속되고, 상기 제2 칩 내의 제2 출력 클록에 응답하여 제2 칩 내의 데이터 신호를 상기 제2 데이터 입출력 단자로 출력하며, 상기 제2 칩 내의 제2 전송 클록에 응답하여 상기 제2 데이터 입출력 단자에 공급된 데이터 신호를 수신하여 내부로 전송하는 제2 입출력 회로를 가지며,
    상기 제1 칩 내의 기준 클록으로부터 상기 제1 출력 클록 및 제1 전송 클록이 생성되고, 이 기준 클록이 상기 리드선을 통해 상기 제2 칩으로 전송되어 상기 제2 출력 클록 및 제2 전송 클록이 생성되며,
    상기 제1 칩 내의 제1 데이터 입출력 단자 및 상기 제2 칩 내의 제2 데이터 입출력 단자가 양 칩의 대향하는 변에 각각 배치되어 데이터용 리드선을 통해 접속되는 것을 특징으로 하는 LSI 소자.
  21. 제20항에 있어서, 상기 제1 칩은 논리 회로를 갖는 칩이고, 상기 제2 칩은 메모리 회로를 갖는 칩인 것을 특징으로 하는 LSI 소자.
  22. 제20항 또는 제21항에 있어서, 상기 제1 및 제2 칩이 공통의 패키지 내에 탑재되어 있는 것을 특징으로 하는 LSI 소자.
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