KR100925370B1 - 데이터 입력 장치 - Google Patents

데이터 입력 장치 Download PDF

Info

Publication number
KR100925370B1
KR100925370B1 KR1020070135576A KR20070135576A KR100925370B1 KR 100925370 B1 KR100925370 B1 KR 100925370B1 KR 1020070135576 A KR1020070135576 A KR 1020070135576A KR 20070135576 A KR20070135576 A KR 20070135576A KR 100925370 B1 KR100925370 B1 KR 100925370B1
Authority
KR
South Korea
Prior art keywords
signal
data
test mode
unit
data strobe
Prior art date
Application number
KR1020070135576A
Other languages
English (en)
Other versions
KR20090067797A (ko
Inventor
구기봉
조광준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070135576A priority Critical patent/KR100925370B1/ko
Priority to TW097132506A priority patent/TW200929209A/zh
Priority to US12/199,046 priority patent/US8027210B2/en
Publication of KR20090067797A publication Critical patent/KR20090067797A/ko
Application granted granted Critical
Publication of KR100925370B1 publication Critical patent/KR100925370B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 장치의 데이터 입력 장치에 관한 것으로서, 본 발명에 따른 데이터 입력 장치는 외부에서 입력되는 데이터를 테스트 모드 신호에 응답하여 지연 정도를 달리하여 출력하는 데이터 지연부; 외부 클럭 신호에 동기된 제 1 신호와 데이터 스트로브 신호에 동기된 제 2 신호를 입력받아 상기 테스트 모드 신호에 응답하여 상기 제 1 신호와 제 2 신호 중 어느 하나를 데이터 정렬 신호로 출력하는 데이터 정렬 신호 생성부; 및 상기 데이터 정렬 신호에 동기되어 상기 데이터 지연부에서 지연된 데이터를 정렬하는 데이터 정렬부;를 포함하는 것을 특징으로 한다.

Description

데이터 입력 장치{DATA INPUT DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 데이터 입력 장치에 관한 것이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리 칩 외부에서 주어지는 클럭과 동기되어 동작할 수 있는 동기식(sychronous) 메모리 장치가 등장 되었다.
처음 제안된 것은 메모리 장치의 외부로부터 클럭의 라이징 에지(rising edge)동기되어 하나의 데이터 핀에서 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 SDR(single data rate) 동기식 메모리 장치이다. 그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에 불충분하며, 이에 따라 클럭의 라이징 에지와 폴링 에지(falling edge)에 동기되어 하나의 클럭 주기에 두 개의 데이터를 처리하는 방식인 DDR(Double Data Rate) 동기식 메모리 장치가 제안되었다.
도 1은 종래의 DDR 동기식 메모리 장치의 라이트 동작에 관련된 블록을 개략적으로 나타낸 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치는 데이터 스트로브 신호 DQS, DQSB를 입력받아 버퍼링하는 데이터 스트로브 버퍼(10), 상기 데이터 스트로브 버퍼(10)에서 출력되는 신호를 드라이빙하여 라이징 스트로브 펄스 DQSRP와 폴링 스트로브 펄스 DQSFP를 출력하는 데이터 스트로브 드라이버(12), 데이터 입출력 패드를 통해 입력되는 데이터 DQ를 버퍼링하는 데이터 입력 버퍼(14), 상기 데이터 입력 버퍼의 출력 신호를 소정 시간 지연하여 출력하는 데이터 지연부(16), 및 상기 데이터 스트로브 신호에 동기되어 상기 데이터 지연부에서 출력되는 입력 데이터 DIN을 래치하여 데이터를 정렬하는 데이터 정렬부(18)를 포함한다.
이때, 라이징 데이터 스트로브 펄스 DQSRP는 데이터 스트로브 신호 DQS의 라이징 에지에 동기되는 신호이고, 폴링 데이터 스트로브 펄스 DQSFP는 데이터 스트로브 신호 DQS의 폴링 에지에 동기되는 신호이다.
상기 지연부(16)는 버퍼링된 데이터를 소정 시간 지연하여 데이터 정렬부(180)에 입력 데이터 DIN를 할당한다.
상기 데이터 정렬부(18)는 상기 입력 데이터 DIN을 라이징 데이터 스트로브 펄스 DQSRP 및 폴링 데이터 스트로브 펄스 DQSFP에 동기하여 정렬한다. 상기 데이터 정렬부(18)를 통해 정렬된 데이터를 외부에서 인가되는 펄스에 응답하여 글로벌 (global) 입출력 라인을 통해 메모리 셀 영역으로 전달된다.
도 2는 상기 도 1의 동작을 설명하기 위한 타이밍도이다.
상기 라이징 데이터 스트로브 펄스 DQSRP는 데이터 스트로브 신호 DQS의 라 이징 에지에 동기되고 폴링 데이터 스트로브 펄스 DQSFP는 데이터 스트로브 신호 DQS의 폴링 에지에 동기되는 것을 확인할 수 있다.
그리고 데이터 정렬부(18)에 입력되는 데이터 DIN은 지연부를 통해 소정 시간 지연되어 셋업 타임 및 홀드 타임이 확보된다.
도 3은 종래 기술의 다른 실시예로써 테스트 모드 진입시 데이터 스트로브 버퍼를 오프시키고 클럭 버퍼의 출력을 이용하여 데이터를 정렬하는 방법에 관한 것이다.
도 3을 참조하면, 상기 반도체 장치는 데이터 스트로브 버퍼(30), 데이터 스트로브 드라이버(32), 데이터 입력 버퍼(34), 데이터 지연부(36), 데이터 정렬부(38) 및 클럭 버퍼(40)를 포함한다.
상기 클럭 버퍼(40)는 외부에서 입력되는 외부 클럭 신호 쌍 CLK, CLKB를 버퍼링하여 내부 클럭 신호 BCK를 출력한다.
상기 데이터 스트로브 버퍼(30)와 데이터 스트로브 드라이버(32)는 도 1에서 살펴본 것과 버퍼(10) 및 드라이버(12)와 유사한 구성을 가지나 테스트 모드 신호 TM을 입력받아 동작한다는 점에서 차이가 있다. 상기 데이터 스트로브 버퍼(30)와 데이터 스트로브 드라이버(32)는 상기 테스트 모드 신호 TM이 인에이블되어 테스트 모드로 진입하는 경우 오프된다.
따라서 테스트 모드 신호 TM이 인에이블되는 경우 상기 데이터 스트로브 드라이버는 상기 클럭 버퍼에서 출력되는 내부 클럭 신호 BCK에 동기되어 라이징 데이터 스트로브 펄스 DQSRP와 폴링 데이터 스트로브 펄스 DQSFP를 출력한다. 즉, 상기 라이징 데이터 스트로브 펄스 DQSRP는 상기 내부 클럭 신호 BCK의 라이징 에지에 동기되고 상기 폴링 데이터 스트로브 펄스 DQSFP는 내부 클럭 신호 BCK의 폴링 에지에 동기되어 출력된다.
그리고 상기 지연부(36)와 데이터 정렬부(38)는 도 1에서 살펴본 것과 동일하게 동작하므로 자세한 설명은 생략하기로 한다.
그러나 이러한 종래 기술에 의하면, 상기 데이터 정렬부(38)의 데이터 정렬 신호로 사용되는 펄스 신호 DQSRP, DQSFP가 상기 내부 클럭 신호 BCK에 의해 동기됨으로 테스트 모드시 데이터 셋업 타임 및 홀드 타임을 확보하는데 어려움이 있다. 왜냐하면 데이터 스트로브 버퍼에 의해 버퍼링 된 신호보다 클럭 버퍼의 버퍼링된 내부 클럭 신호 BCK의 타이밍이 더 느린데도 불구하고 상기 지연부(36)에 의해 지연되는 정도는 상기 데이터 스트로브 버퍼(10)를 기준으로 결정되어 있기 때문이다. 특히 클럭 버퍼(40)는 칩의 중앙에, 데이터 스트로브 버퍼 및 드라이버(30, 32)는 칩의 왼쪽에, 데이터 블럭(DQ 패드, 데이터 입력 버퍼, 지연부, 데이터 정렬부)은 칩의 왼쪽에서부터 중앙으로 걸쳐서 분포하므로 상기 클럭 버퍼의 출력 신호 BCK가 데이터 스트로브 드라이버(32)를 거쳐 데이터 블럭으로 입력되기 때문에 내부 클럭 신호 BCK가 데이터 블럭에 입력되기까지는 더 많은 시간이 소요된다. 따라서 데이터 셋업 타임 및 홀드 타임 마진을 확보하기가 더욱 어려워진다.
도 4는 상기 도 3의 동작을 설명하기 위한 타이밍도인데, 도 4를 참조하면 상기 문제점을 더욱 명확하게 확인할 수 있다.
도 4를 참조하면, 테스트 모드 신호 TM이 하이 레벨로 인에이블되는 경우 상기 데이터 스트로브 버퍼와 드라이버(30, 32)가 오프되므로 데이터 정렬을 위한 펄스 신호 DQSRP, DQSFP는 각각 내부 클럭 신호 BCK의 라이징 에지와 폴링 에지에 동기되고 데이터 지연부(36)에 의해 입력 데이터 DIN가 지연되는 것보다 더 많이 지연되어 셋업 타임 및 홀더 타임의 윈도우 특성이 정상 동작 때와는 다르게 되는 것을 확인할 수 있다.
이러한 문제점을 해결하기 위하여 상기 데이터 지연부(36)의 지연량을 늘려 셋업 타임 및 홀트 타임을 맞추게 되면 테스트 모드가 아닌 경우에 문제가 발생하게 된다. 정상 모드인 경우에는 상기 데이터 스트로브 버퍼 및 드라이버(30, 32)가 정상적으로 동작하기 때문에 지연량을 테스트 모드에 맞춰서 늘릴 수도 없는 문제점이 있다.
본 발명은 테스트 모드시에 셋업 홀드 윈도우를 개선할 수 있는 반도체 메모리 장치의 데이터 입력 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 반도체 메모리 장치의 테스트시 테스트 장비에서 사용되는 핀수를 줄여 생산성을 향상할 수 있는 데이터 입력 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 테스트 모드 진입시 클럭 버퍼 신호에 동기되어 데이터 정렬 신호를 출력하는 부분을 추가하여 테스트 모드시에도 클럭 버퍼의 출력 신호가 데이터 스트로브 드라이버를 경유하지 않게 함으로써 신호 전송 효율을 높이고 데이터 셋업 및 홀드 타임 윈도우를 개선할 수 있는 데이터 입력 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명에 테스트 모드 여부에 따라 외부에서 입력되는 데이터의 지연 정도를 조절하는 것을 목적으로 한다.
본 발명에 따른 데이터 입력 장치는 외부에서 입력되는 데이터를 테스트 모드 신호에 응답하여 지연 정도를 달리하여 출력하는 데이터 지연부; 외부 클럭 신호에 동기된 제 1 신호와 데이터 스트로브 신호에 동기된 제 2 신호를 입력받아 상기 테스트 모드 신호에 응답하여 상기 제 1 신호와 제 2 신호 중 어느 하나를 데이터 정렬 신호로 출력하는 데이터 정렬 신호 생성부; 및 상기 데이터 정렬 신호에 동기되어 상기 데이터 지연부에서 지연된 데이터를 정렬하는 데이터 정렬부;를 포함하는 것을 특징으로 한다.
상기 데이터 정렬 신호 생성부는 상기 테스트 모드 신호가 인에이블되는 경우 상기 제 1 신호에 동기되는 데이터 정렬 신호를 생성하고, 상기 테스트 모드 신호가 디스에이블되는 경우 상기 제 2 신호에 동기되는 데이터 정렬 신호를 생성한다.
상기 데이터 정렬 신호 생성부는 제 1 또는 제 2 신호의 라이징 에지에 동기되는 라이징 데이터 정렬 신호를 출력하는 라이징 데이터 정렬 신호 출력부와 상기 제 1 또는 제 2 신호의 폴링 에지에 동기되는 폴링 데이터 정렬 신호 출력부를 포함한다.
상기 제 2 신호는 데이터 스트로브 신호의 라이징 에지에 동기되어 생성된 라이징 데이터 스트로브 펄스와 데이터 스트로브 신호의 폴링 에지에 동기되어 생성된 폴링 데이터 스트로브 펄스를 포함한다.
상기 라이징 데이터 정렬 신호 출력부는 상기 테스트 모드 신호가 인에이블될 때 상기 제 1 신호를 출력하고 상기 테스트 모드 신호가 디스에이블될 때 상기 라이징 데이터 스트로브 펄스를 출력한다.
상기 폴링 데이터 정렬 신호 출력부는 상기 테스트 모드 신호가 인에이블되는 경우 상기 제 1 신호를 반전하여 출력하고 상기 테스트 모드 신호가 디스에이블 되는 경우 상기 폴링 데이터 스트로브 펄스를 출력한다.
상기 데이터 지연부는 상기 테스트 모드 신호가 인에이블될 때가 디스에이블 될 때보다 더 많이 지연하여 출력한다.
상기 데이터 지연부는 상기 데이터 정렬부에 인접하여 배치되는 것이 바람직하다.
또한, 본 발명에 따른 데이터 입력 장치는 테스트 모드 신호에 응답하여 데이터 스트로브 신호를 입력받아 버퍼링하고 라이징 데이터 스트로브 신호와 폴링 데이터 스트로브 신호를 출력하는 데이터 스트로브 버퍼부; 외부에서 입력되는 데이터를 상기 테스트 모드 신호에 응답하여 지연하여 출력하는 데이터 지연부; 외부 클럭 신호를 버퍼링하여 내부 클럭 신호를 출력하는 클럭 버퍼부; 상기 테스트 모드 신호의 제어에 따라 상기 라이징 데이터 스트로브 신호와 상기 내부 클럭 신호 중 어느 하나를 선택하고, 상기 폴링 데이터 스트로브 신호와 반전된 상기 내부 클럭 신호 중 어느 하나를 선택하여 데이터 정렬 신호로 출력하는 신호 선택부; 및 상기 데이터 정렬 신호에 동기되어 상기 데이터 지연부에서 출력되는 입력 데이터를 정렬하는 데이터 정렬부;를 포함하는 것을 특징으로 한다.
상기 데이터 스트로브 버퍼부는 상기 테스트 모드 신호가 디스에이블될 때만 버퍼링을 수행하는 버퍼; 및 상기 버퍼링된 신호를 드라이빙하여 상기 버퍼링된 신호의 라이징 에지에 동기되는 라이징 데이터 스트로브 신호와 폴링 에지에 동기되는 폴링 데이터 스트로브 신호를 출력하는 데이터 스트로브 드라이버;를 포함한다.
상기 테스트 모드 신호가 인에이블되는 경우 상기 데이터 스트로브 신호가 입력되는 입력 핀이 접지 전압과 연결되거나 플로팅될 수 있다.
상기 신호 선택부는 상기 테스트 모드 신호가 인에이블되는 경우에는 상기 내부 클럭 신호와 상기 반전된 내부 클럭 신호를 상기 데이터 정렬 신호로 출력하는 것이 바람직하다.
상기 신호 선택부는 상기 테스트 모드 신호가 디스에이블되는 경우에는 상기 라이징 데이터 스트로브 신호와 폴링 데이터 스트로브 신호를 상기 데이터 정렬 신호로 출력하는 것이 바람직하다.
상기 신호 선택부는 상기 테스트 모드 신호에 응답하여 상기 라이징 데이터 스트로브 신호와 상기 내부 클럭 신호 중 어느 하나를 출력하는 라이징 데이터 정렬 신호 출력부; 및 상기 테스트 모드 신호에 응답하여 상기 폴링 데이터 스트로브 신호와 반전 내부 클럭 신호 중 어느 하나를 출력하는 폴링 데이터 정렬 신호 출력부를 포함할 수 있다.
상기 라이징 데이터 정렬 신호 출력부는 상기 테스트 모드 신호가 디스에이블될 때는 상기 라이징 데이터 스트로브 신호를 전달하고 상기 테스트 모드 신호가 인에이블될 때는 상기 내부 클럭 신호를 전달하는 제 1 전달부를 포함할 수 있다.
상기 폴링 데이터 정렬 신호 출력부는 상기 테스트 모드 신호가 디스에이블될 때는 상기 폴링 데이터 스트로브 펄스를 전달하고 상기 테스트 모드 신호가 인에이블될 때는 반전된 상기 내부 클럭 신호를 전달하는 제 2 전달부를 포함할 수 있다.
상기 신호 선택부는 상기 데이터 정렬부와 인접하게 배치되는 것이 바람직하다.
상기 데이터 지연부는 상기 테스트 모드 신호가 인에이블될 때 데이터의 셋 업 타임과 홀드 타임의 윈도우 마진을 확보할 수 있을 만큼 상기 데이터 버퍼에서 출력되는 신호를 지연하는 것이 바람직하다.
상기 데이터 지연부는 상기 테스트 모드 신호가 인에이블 될 때 상기 지연된 데이터를 전달하는 제 3 전달부를 포함할 수 있다.
또한, 본 발명에 따른 데이터 입력 장치는 데이터 스트로브 신호를 버퍼링하여 스트로브 신호를 출력하는 데이터 스트로브 버퍼부 및 외부 클럭 신호를 버퍼링하여 내부 클럭 신호를 출력하는 클럭 버퍼부를 포함하는 버퍼 영역; 상기 스트로브 신호 또는 상기 내부 클럭 신호 중 어느 하나를 선택하여 데이터 블록으로 인가하는 신호 선택부를 포함하는 신호 선택 영역; 및
외부에서 인가되는 데이터를 버퍼링하고 상기 스트로브 신호 또는 상기 내부 클럭 신호에 동기되어 데이터를 정렬하는 상기 데이터 블록을 포함하는 데이터 영역;을 포함하고, 상기 버퍼 영역, 신호 선택 영역 및 데이터 영역은 순차적으로 형성되되, 상기 신호 선택부는 상기 데이터 스트로브 버퍼부와 클럭 버퍼부 사이에 배치되는 것을 특징으로 한다.
상기 신호 선택부는 상기 클럭 버퍼에서 입력되는 데이터가 최단 경로로 상기 데이터 블록에 입력될 수 있도록 상기 클럭 버퍼부와 데이터 블록 사이에 배치되되, 상기 데이터 블록에 인접하도록 배치되는 것이 바람직하다.
본 발명에 의하면, 반도체 메모리 장치의 테스트 모드시에 셋업 홀드 윈도우를 개선할 수 있는 데이터 입력 장치를 제공할 수 있다.
또한, 본 발명에 의하면 반도체 메모리 장치의 테스트시 테스트 장비에서 사용되는 핀 수를 줄여 생산성을 향상시킬 수 있다.
또한, 본 발명에 의하면, 테스트 모드 진입시 클럭 버퍼 신호에 동기되어 데이터 정렬 신호를 출력하는 부분을 추가하여 테스트 모드시에도 클럭 버퍼의 출력 신호가 데이터 스트로브 드라이버를 경유하지 않게 함으로써 신호 전송 효율을 높이고 데이터 셋업 및 홀드 타임 윈도우를 개선할 수 있다.
또한, 본 발명에 의하면 테스트 모드 또는 노멀 모드인지 여부에 따라 외부에서 입력되는 데이터의 지연 정도를 조절하여 데이터 셋업 및 홀드 타임 윈도우를 개선할 수 있다.
본 발명은 테스트 모드 진입시에 데이터의 셋업/홀드 타임 윈도우를 개선하기 위해 데이터의 지연량을 조절할 수 있는 지연부와, 테스트 모드 진입시에 클럭 버퍼에 의해 동기되어 데이터 정렬 신호를 출력하는 회로를 데이터 블럭 전단에 추가하여 데이터 셋업 타임 및 홀드 타임 윈도우를 개선할 수 있는 방법에 대해 개시한다.
이하에서는 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 5는 본 발명에 따른 데이터 입력 장치의 구성을 개략적으로 나타낸 블럭도이다.
도 5를 참조하면, 상기 데이터 입출력 장치(500)는 외부에서 입력되는 데이터 DQ를 테스트 모드 신호에 응답하여 소정 시간 지연하여 출력하는 데이터 지연부(510), 두 개의 입력 신호 IN1, IN2를 입력받아 상기 테스트 모드 신호에 응답하여 상기 두 개의 입력 신호 중 어느 하나를 데이터 정렬 신호 ALIGNP로 출력하는 데이터 정렬 신호 생성부(520), 및 상기 데이터 정렬 신호 ALIGNP에 동기되어 상기 데이터 지연부에서 지연된 데이터를 래치하여 정렬하는 데이터 정렬부(530)를 포함한다.
상기 데이터 지연부(510)를 통해 지연된 데이터는 데이터 정렬부(530)로 입력되므로 이하에서는 입력 데이터 DIN으로 표기하기로 한다.
데이터 지연부(510)는 정상 모드 또는 테스트 모드인지 여부에 따라 지연 정도를 달리하여 출력한다. 정상 모드인지 테스트 모드인지 여부에 따라 데이터 셋업/홀드 타임 마진을 확보하기 필요한 지연 정도가 다르기 때문이다. 즉, 지연 정도는 상기 데이터 정렬 신호 생성부(520)에 제 1 입력 신호 IN1과 제 2입력 신호의 신호 특성을 고려하여 지연 정도를 결정하는 것이 바람직하다.
상기 제 1 입력 신호 IN1은 외부 클럭에 동기되어 버퍼링된 내부 클럭 신호가 될 수 있고, 상기 제 2 입력 신호 IN2는 데이터 스트로브 신호에 동기된 라이징/폴링 데이터 스트로브 신호가 될 수 있다. 라이징 데이터 스트로브 신호는 데이터 스트로브 신호의 라이징 에지에 동기된 신호이고 폴링 데이터 스트로브 신호는 폴링 에지에 동기된 신호이다.
테스트 모드 신호 TM이 인에이블되어 반도체 장치가 테스트 모드로 진입하는 경우에는 상기 제 1 입력 신호가 선택되어 상기 데이터 정렬 신호 ALIGNP로 출력되 고, 테스트 모드 신호 TM이 디스에이블되어 반도체 장치가 정상 모드에서 동작하는 경우에는 제 2 입력 신호 IN2가 데이터 정렬 신호 ALIGNP로 출력된다. 즉, 상기 데이터 정렬 신호 ALIGNP는 테스트 모드인 경우에는 외부 클럭에 동기되어 생성되고 정상모드인 경우에는 데이터 스트로브 신호에 동기되어 생성된다.
상기 데이터 정렬부(530)에서는 상기 데이터 정렬 신호 ALIGNP에 의해 입력 데이터 DIN이 정렬되어 정렬 데이터 D_align으로 출력된다.
도 6은 본 발명의 다른 실시예에 따른 데이터 입력 장치의 블록도이다.
도 6을 참조하면, 상기 데이터 입력 장치(600)는 데이터 스트로브 버퍼(610), 데이터 스트로브 드라이버(620), 데이터 입력 버퍼(630), 데이터 지연부(640), 클럭 버퍼(650), 신호 선택부(660), 및 데이터 정렬부(670)를 포함한다.
상기 데이터 스트로브 버퍼(610)는 데이터 스트로브 신호쌍 DQS, DQSB를 입력받아 테스트 모드 신호 TM에 응답하여 버퍼링한다. 상기 테스트 모드 신호 TM이 디스에이블되어 반도체 장치가 정상 모드에서 동작하는 경우에는 정상적으로 버퍼링을 수행하고, 상기 테스트 모드 신호 TM이 인에이블되어 테스트 모드로 진입하는 경우에는 데이터 스트로브 버퍼(610)는 오프된다. 이때 데이터 스트로브 신호 쌍이 입력되는 DQS핀, DQSB핀은 접지 전압과 연결되거나 플로팅 되어 NC(Not Connect)핀으로 처리된다.
상기 데이터 스트로브 드라이버(620)는 상기 데이터 스트로브 버퍼(610)에서 출력되는 버퍼링 신호를 입력받아 라이징 데이터 스트로브 신호 DQSRP와 폴링 데이터 스트로브 신호 DQSFP를 출력한다. 따라서 테스트 모드 신호 TM이 인에이블되어 상기 데이터 스트로브 버퍼(610)가 오프되는 경우에는 데이터 스트로브 드라이버(620)도 오프되어 더 이상 펄스 신호를 출력하지 않게 된다. 상기 라이징 데이터 스트로브 신호 DQSRP는 상기 데이터 스트로브 신호의 라이징 에지에 동기된 신호이고 상기 폴링 데이터 스트로브 신호는 상기 데이터 스트로브 신호의 폴링 에지에 동기된 신호이다.
상기 데이터 입력 버퍼(630)는 입력 단자 DQ로부터 데이터를 입력받아 버퍼링 데이터 DATA를 출력한다.
상기 데이터 지연부(640)는 상기 데이터 입력 버퍼(630)로부터 출력되는 데이터 DATA를 소정 시간 지연하여 데이터 정렬부(670)로 입력되는 입력 데이터 DIN으로 출력한다. 상기 데이터 지연부(640)는 셋업 타임 및 홀드 타임 특성을 조절하기 위한 것으로 상기 테스트 모드 신호 TM에 응답하여 지연 정도를 조절한다.
도 7은 상기 데이터 지연부의 상세 회로도이다.
도 7을 참조하면, 상기 데이터 지연부(640)는 데이터 신호 DATA를 소정 시간 지연하는 제 1 지연부(642)와 제 2지연부(644)를 포함하고, 상기 제 1 지연부(642)와 제 2 지연부(644)의 출력을 선택적으로 전달하는 제 1 전달 게이트 TG1과 제 2 전달 게이트 TG2를 포함한다. 그리고 상기 테스트 모드 신호를 반전하여 상기 전달 게이트 TG1 NMOS 게이트와 전달 게이트 TG2의 PMOS 게이트에 입력하는 인버터 INV1을 포함한다. 상기와 같은 구성에 의해 테스트 모드 신호 TM이 인에이블되는 경우에는 제 1 전달 게이트 TG1은 턴 오프되고 제 2 전달 게이트 TG2는 턴 온되어 제 2 지연부(644)를 통해 지연된 신호가 입력 데이터 DIN으로 출력된다. 상기 제 2 지연 부(644)는 제 1 지연부(642)의 지연량보다 더 큰 것이 바람직하다.
다시 도 6을 참조하면, 상기 클럭 버퍼(650)는 외부에서 입력되는 클럭 쌍 CLK, CLKB를 입력받아 버퍼링하여 내부 클럭 신호 BCK를 출력한다. 상기 클럭 버퍼(650)는 상기 내부 클럭 신호 BCK를 출력하기 전에 버퍼링 신호를 드라이빙하는 드라이버(미도시)를 포함하는 것이 바람직하다.
상기 신호 선택부(660)는 상기 데이터 스트로브 드라이버(620)의 출력 신호 라이징/폴링 데이터 스트로브 신호 DQSRP, DQSFP와 상기 클럭 버퍼(650)의 출력 신호 내부 클럭 신호 BCK를 입력받아 상기 테스트 모드 신호 TM에 응답하여 상기 라이징/폴링 데이터 스트로브 신호 DQSRP, DQSFP나 내부 클럭 신호 BCK 중 어느 하나를 선택하여 상기 데이터 정렬부(670)에서 데이터를 정렬하기 위한 라이징 데이터 스트로브 신호 DQSRP2와 폴링 데이터 스트로브 신호 DQSFP2로 출력한다. 상기 라이징/폴링 데이터 스트로브 신호 DQSRP2, DQSFP2는 데이터 정렬부(670)에서 데이터를 정렬하기 위한 동기 신호의 역할을 하므로, 본 발명에서는 데이터 정렬 신호라고도 한다. 상기 신호 선택부(660)의 상세한 회로 구성은 도 8에 도시되어 있다.
도 8을 참조하면, 상기 신호 선택부(660)는 라이징 신호 출력부(662)와 폴링 신호 출력부(664)를 포함한다. 상기 라이징 신호 출력부(662)는 라이징 데이터 스트로브 신호 DQSRP와 내부 클럭 신호 BCK를 입력으로 하여 라이징 데이터 스트로브 신호 DQSRP2를 출력하고, 상기 폴링 신호 출력부(664)는 상기 폴링 데이터 스트로브 신호 DQSFP와 내부 클럭 신호 BCK를 입력으로 하여 폴링 데이터 스트로브 신호 DQSFP2를 출력한다.
상기 라이징 신호 출력부(662)는 상기 테스트 모드 신호 TM이 디스에이블될 때 턴 온되어 상기 라이징 데이터 스트로브 신호 DQSRP를 라이징 데이터 스트로브 신호 DQSRP2로 전달하는 제 3 전달 게이트 TG3과, 테스트 모드 신호 TM이 인에이블될 때 턴 온 되어 상기 내부 클럭 신호 BCK를 라이징 데이터 스트로브 신호 DQSRP2로 전달하는 제 4 전달 게이트 TG4를 포함한다. 그리고 상기 테스트 모드 신호 TM의 위상을 반전하여 상기 제 3, 제 4 전달 게이트의 공통 게이트에 입력하는 인버터 INV2를 포함한다.
마찬가지로, 상기 폴링 신호 출력부(664)는 테스트 모드 신호 TM의 상태에 따라 턴 온 또는 오프되어 폴링 데이터 스트로브 신호 DQSFP를 전달하는 제 5 전달 게이트 TG5과 반전 내부 클럭 신호 BCKB를 전달하는 제 6 전달 게이트 TG6를 포함한다. 그리고 내부 클럭 신호 BCK의 위상을 반전하여 상기 제 6 전달 게이트 TG6으로 출력하는 인버터 INV3과 테스트 모드 신호 TM의 위상을 반전하는 인버터 INV4를 포함한다.
상기와 같은 구성에 의해 정상 모드일 때는 데이터 스트로브 드라이버를 통해 출력된 라이징/폴링 데이터 스트로브 DQSRP, DQSFP가 데이터 정렬 신호 DQSRP2, DQSFP2로 출력되고, 테스트 모드에서 동작하는 경우에는 내부 클럭 버퍼를 통해 출력된 내부 클럭 신호 BCK가 데이터 정렬 신호 DQSRP2, DQSFP2로 출력된다.
상기 데이터 정렬부(670)는 상기 데이터 지연부(640)에서 출력되는 입력 데이터 DIN를 입력받아 상기 데이터 정렬 신호 DQSRP, DQSFP에 동기되도록 정렬하여 출력한다. 도 9는 상기 데이터 정렬부(670)의 상세 회로도이다.
도 9를 참조하면, 상기 데이터 정렬부(670)는 제 1 내지 제 3 래치회로(671, 672, 673)를 포함한다. 상기 제 1 래치회로(671)는 라이징 데이터 스트로브 신호 DQSRP2에 응답하여 데이터 지연부(640)로부터 출력된 입력 데이터 DIN 중 첫 번째 데이터 D0을 래치하여 래치된 데이터 DIN1를 제 3 래치회로(673)으로 전달한다. 상기 제 2 래치회로(672)는 폴링 데이터 스트로브 신호 DQSFP2에 응답하여 상기 입력 데이터 DIN 중 두 번째 데이터 D1을 래치한다. 상기 제 3 래치회로(673)는 상기 제 2 래치회로(672)의 동작과 동시에 폴링 데이터 스트로브 신호 DQSFP2에 응답하여 상기 DIN1를 래치하여 출력한다. 상기와 같은 구성에 의해 입력 데이터 DIN의 첫 번째 데이터와 두 번째 데이터가 모두 폴링 데이터 스트로브 신호 DQSFP2에 동기되어 정렬된다.
도 10을 상기 제 1 래치회로(671)의 상세 회로 구성을 나타낸 것이다. 제 2 래치회로(672)와 제 3 래치회로(673)의 구성도 동일하므로 제 1 래치회로만 살펴보기로 한다.
도 10을 참조하면, 제 1 래치회로(671)는 차동 증폭기(674), 버퍼부(675), 출력 드라이버(676) 및 래치부(677)를 포함한다.
차동 증폭기(674)는 복수의 PMOS 트랜지스터 P1 내지 P5와 복수의 NMOS 트랜지스터들 N1~N5를 포함한다. NMOS 트랜지스터 N1은 라이징 데이터 스트로브 신호 DQSRP2에 응답하여 턴 온 되면 노드 ND2에 접지 전압 VSS가 인가된다. NMOS 트랜지스터 N2는 입력 신호 DIN에 응답하고 NMOS 트랜지스터 N3은 로직신호 L1에 응답하여 노드 ND2와 노드 ND3을 연결한다.
PMOS 트랜지스터 P1, P2는 각각 라이징 데이터 스트로브 신호 DQSRP2와 로직신호 L1에 응답하여 전원전압 VDD을 노드 ND3에 인가하는 커런트 미러(current mirror)를 형성한다. PMOS 트랜지스터 P3은 라이징 데이터 스트로브 신호 DQSRP2에 응답하여 노드 ND3, ND4를 연결한다. NMOS 트랜지스터 N4, N5는 각각 반전된 입력 신호 DINb와 로직신호 L2에 응답하여 노드ND4, ND2를 연결한다. PMOS P4는 로직 신호 L2에 응답하고 PMOS 트랜지스터 P5는 라이징 데이터 스트로브 신호 DQSRP2에 응답하여 턴 온된다. 상기 PMOS 트랜지스터 P4, P5가 턴 온되면 노드 ND4에 전원 전압 VDD가 인가된다.
상기 차동 증폭기(674)의 동작을 보다 상세하게 살펴보면, 라이징 데이터 스트로브 신호 DQSRP2가 로직 로우 레벨일 때, PMOS 트랜지스터 P1 내지 P5는 모두 턴 온 되어 노드 ND3, ND4에는 전원 전압 VDD가 인가되고 로직 하이 레벨이 된다. 그리고 라이징 데이터 스트로브 신호 DQSRP2가 로직 하이로 인에이블 되면 PMOS 트랜지스터 P1 내지 P5는 모두 턴 오프되고 로직신호 L1, L2는 모두 로직 하이를 유지하게 된다.
NMOS 트랜지스터 N2, N4는 입력신호 DIN, DINb에 응답하여 동작한다. 상기 NMOS 트랜지스터 N2, N4가 턴 온 되는 경우에는 로직신호 L1, L2가 출력된다.
출력된 로직신호들은 버퍼부(675)를 지나 버퍼링 되어 출력 드라이버(676)에 인가된다. 출력 드라이버(676)는 풀업 드라이버 P6과 풀 다운 드라이버 N6을 포함한다. 상기 풀업 드라이버 P6 및 풀 다운 드라이버 N6의 동작에 의해 노드 ND5에 데이터가 인가되고, 래치부(677)는 이를 래치하여 입력 신호 DIN1로 출력한다.
상기와 같은 구성에 의해 제 1 래치부(671)로 입력된 데이터는 라이징 데이터 스트로브 신호에 응답하여 래치되어 제 3 래치부(673)로 전달된다.
그리고 제 2 래치부(672)와 제 3 래치부(673)는 제 1 래치부(671)와 동일한 구성을 가지고 폴링 데이터 스트로브 신호에 응답하여 데이터를 래치한다. 따라서 DQ패드를 통해 입력된 데이터는 폴링 데이터 스트로브 신호에 의해 정렬되어 출력된다.
도 11은 상기 도 6의 동작 타이밍도를 나타낸 것이다.
도 11을 참조하면, 테스트 모드 신호가 하이 레벨로 인에이블되는 경우에는 내부 클럭 신호 BCK의 라이징 에지와 폴링 에지에 동기되어 데이터 스트로브 신호 DQSRP2, DQSFP2가 생성되고, 이때 데이터 스트로브 신호 쌍 DQS와 DQSB는 접지 전압 레벨이 되거나 플로팅 되어 하이 임피던스(Hi-z) 상태를 유지한다.
그리고 DQ 패드를 통해 입력되는 데이터(D0, D1, D2, D3)는 데이터 지연부를 통해 셋업 및 홀드 윈도우 마진이 적당히 확보될 수 있도록 상기 데이터(D0, D1, D2, D3)를 적당히 지연되어 입력 데이터 DIN으로 출력된다. 라이징 데이터 스트로브 펄스 DQSRP와 폴링 데이터 스트로브 펄스 DQSFP의 상승 에지가 입력 데이터 DIN의 윈도우 중앙에 위치하는 것을 확인할 수 있다. 종래에 비해 홀드 타임이 개선되는 효과가 있다.
그리고 입력 데이터 DIN 중 제 1 데이터 D0은 데이터 정렬부(670)의 제 1 래치부(671)에서 라이징 데이터 스트로브 신호 DQSRP2에 의해 래치된 후 제 3 래치부(673)에서 폴링 데이터 스트로브 신호 DQSFP2에 의해 래치되어 제 1 정렬 데이터 D_align0으로 출력된다. 다음으로, 입력 데이터 중 제 2 데이터 D1은 제 2 래치 부(672)에서 폴링 데이터 스트로브 신호 DQSFP2에 의해 래치되어 제 2 정렬 데이터 D_align1으로 출력된다. 따라서 데이터 D0, D2와 데이터 D1, D3이 도시된 것과 같이 정렬된다.
도 12는 도 6의 신호 선택부가 상기 데이터 입력 장치 내에서 배치되는 위치를 도시한 것이다.
도 12를 참조하면, 버퍼 영역, 선택 영역 및 데이터 영역이 순차적으로 형성되어 있고, 상기 버퍼 영역에는 데이터 스트로브 버퍼부(122)와 클럭 버퍼부(124)가 양 사이드에 위치하며, 그 중앙에 신호 선택부(124)와 데이터 블록(126)이 위치한다. 상기 데이터 블록(126)은 앞서에서 살펴본 데이터 입력 버퍼, 데이터 지연부, 및 데이터 정렬부를 포함한다. X16의 경우 도시된 것과 같이 16개의 데이터 입력 버퍼 및 데이터 정렬부가 존재하게 된다.
상기 신호 선택부(128)는 신호의 이동 경로를 최소화하기 위해 데이터 영역과 버퍼 영역 사이에 배치되되, 데이터 블록에 인접하여 배치되는 것이 바람직하다.
만약 상기 신호 선택부(128)가 데이터 스트로브 버퍼부에 배치된다면, 테스트 모드시에 클럭 버퍼에서 출력되는 내부 클럭 신호 BCK가 데이터 스트로브 버퍼부(122)를 거쳐 데이터 블록(126)의 데이터 정렬부로 입력되기 때문에 신호의 이동 경로가 길어지게 되므로, 본 발명과 같은 배치를 통해 이러한 문제점을 해결할 수 있다.
도 1은 종래 기술에 따른 데이터 입력 장치의 블럭도
도 2는 도 1의 동작을 나타낸 타이밍도
도 3은 종래 기술의 다른 실시예에 따른 데이터 입력 장치의 블록도
도 4는 도 3의 동작을 나타낸 타이밍도
도 5는 본 발명의 일 실시예에 따른 데이터 입력 장치의 블록도
도 6은 본 발명의 다른 실시예에 따른 데이터 입력 장치의 블록도
도 7은 도 6의 데이터 지연부의 상세 회로도
도 8은 도 6의 신호 선택부의 상세 회로도
도 9는 도 6의 데이터 정렬부의 블럭도
도 10은 도 9의 제 1 래치부의 상세 회로도
도 11은 도 6의 동작을 나타낸 타이밍도

Claims (21)

  1. 외부에서 입력되는 데이터를 테스트 모드 신호에 응답하여 지연 정도를 달리하여 출력하는 데이터 지연부;
    외부 클럭 신호에 동기된 제 1 신호와 데이터 스트로브 신호에 동기된 제 2 신호를 입력받아 상기 테스트 모드 신호에 응답하여 상기 제 1 신호와 제 2 신호 중 어느 하나를 데이터 정렬 신호로 출력하는 데이터 정렬 신호 생성부; 및
    상기 데이터 정렬 신호에 동기되어 상기 데이터 지연부에서 지연된 데이터를 정렬하는 데이터 정렬부;를 포함하는 것을 특징으로 하는 데이터 입력 장치.
  2. 제 1항에 있어서,
    상기 데이터 정렬 신호 생성부는 상기 테스트 모드 신호가 인에이블되는 경우 상기 제 1 신호에 동기되는 데이터 정렬 신호를 생성하고, 상기 테스트 모드 신호가 디스에이블되는 경우 상기 제 2 신호에 동기되는 데이터 정렬 신호를 생성하는 데이터 입력 장치.
  3. 제 1항에 있어서,
    상기 데이터 정렬 신호 생성부는 제 1 또는 제 2 신호의 라이징 에지에 동기되는 라이징 데이터 정렬 신호를 출력하는 라이징 데이터 정렬 신호 출력부와 상기 제 1 또는 제 2 신호의 폴링 에지에 동기되는 폴링 데이터 정렬 신호 출력부를 포 함하는 데이터 입력 장치.
  4. 제 3항에 있어서,
    상기 제 2 신호는 데이터 스트로브 신호의 라이징 에지에 동기되어 생성된 라이징 데이터 스트로브 펄스와 데이터 스트로브 신호의 폴링 에지에 동기되어 생성된 폴링 데이터 스트로브 펄스를 포함하는 데이터 입력 장치.
  5. 제 4항에 있어서,
    상기 라이징 데이터 정렬 신호 출력부는 상기 테스트 모드 신호가 인에이블될 때 상기 제 1 신호를 출력하고 상기 테스트 모드 신호가 디스에이블될 때 상기 라이징 데이터 스트로브 펄스를 출력하는 데이터 정렬 장치.
  6. 제 4항에 있어서,
    상기 폴링 데이터 정렬 신호 출력부는 상기 테스트 모드 신호가 인에이블되는 경우 상기 제 1 신호를 반전하여 출력하고 상기 테스트 모드 신호가 디스에이블 되는 경우 상기 폴링 데이터 스트로브 펄스를 출력하는 데이터 정렬 장치.
  7. 제 1항에 있어서,
    상기 데이터 지연부는 상기 테스트 모드 신호가 인에이블될 때가 디스에이블될 때보다 더 많이 지연하여 출력하는 데이터 정렬 장치.
  8. 제 1항에 있어서,
    상기 데이터 지연부는 상기 데이터 정렬부에 인접하여 배치되는 데이터 정렬 장치.
  9. 테스트 모드 신호에 응답하여 데이터 스트로브 신호를 입력받아 버퍼링하고 라이징 데이터 스트로브 신호와 폴링 데이터 스트로브 신호를 출력하는 데이터 스트로브 버퍼부;
    외부에서 입력되는 데이터를 상기 테스트 모드 신호에 응답하여 지연하여 출력하는 데이터 지연부;
    외부 클럭 신호를 버퍼링하여 내부 클럭 신호를 출력하는 클럭 버퍼부;
    상기 테스트 모드 신호의 제어에 따라 상기 라이징 데이터 스트로브 신호와 상기 내부 클럭 신호 중 어느 하나를 선택하고, 상기 폴링 데이터 스트로브 신호와 반전된 상기 내부 클럭 신호 중 어느 하나를 선택하여 데이터 정렬 신호로 출력하는 신호 선택부; 및
    상기 데이터 정렬 신호에 동기되어 상기 데이터 지연부에서 출력되는 입력 데이터를 정렬하는 데이터 정렬부;를 포함하는 것을 특징으로 하는 데이터 입력 장치.
  10. 제 9항에 있어서,
    상기 데이터 스트로브 버퍼부는 상기 테스트 모드 신호가 디스에이블될 때만 버퍼링을 수행하는 버퍼; 및
    상기 버퍼링된 신호를 드라이빙하여 상기 버퍼링된 신호의 라이징 에지에 동기되는 라이징 데이터 스트로브 신호와 폴링 에지에 동기되는 폴링 데이터 스트로브 신호를 출력하는 데이터 스트로브 드라이버;를 포함하는 데이터 입력 장치.
  11. 제 9항에 있어서,
    상기 테스트 모드 신호가 인에이블되는 경우 상기 데이터 스트로브 신호가 입력되는 입력 핀이 접지 전압과 연결되거나 플로팅되는 데이터 입력 장치.
  12. 제 9항에 있어서,
    상기 신호 선택부는 상기 테스트 모드 신호가 인에이블되는 경우에는 상기 내부 클럭 신호와 상기 반전된 내부 클럭 신호를 상기 데이터 정렬 신호로 출력하는 데이터 입력 장치.
  13. 제 9항에 있어서,
    상기 신호 선택부는 상기 테스트 모드 신호가 디스에이블되는 경우에는 상기 라이징 데이터 스트로브 신호와 폴링 데이터 스트로브 신호를 상기 데이터 정렬 신호로 출력하는 데이터 입력 장치.
  14. 제 9항에 있어서, 상기 신호 선택부는
    상기 테스트 모드 신호에 응답하여 상기 라이징 데이터 스트로브 신호와 상기 내부 클럭 신호 중 어느 하나를 출력하는 라이징 데이터 정렬 신호 출력부; 및
    상기 테스트 모드 신호에 응답하여 상기 폴링 데이터 스트로브 신호와 반전 내부 클럭 신호 중 어느 하나를 출력하는 폴링 데이터 정렬 신호 출력부를 포함하는 데이터 입력 장치.
  15. 제 14항에 있어서,
    상기 라이징 데이터 정렬 신호 출력부는 상기 테스트 모드 신호가 디스에이블될 때는 상기 라이징 데이터 스트로브 신호를 전달하고 상기 테스트 모드 신호가 인에이블될 때는 상기 내부 클럭 신호를 전달하는 제 1 전달부를 포함하는 데이터 입력 장치.
  16. 제 14항에 있어서,
    상기 폴링 데이터 정렬 신호 출력부는 상기 테스트 모드 신호가 디스에이블될 때는 상기 폴링 데이터 스트로브 펄스를 전달하고 상기 테스트 모드 신호가 인에이블될 때는 반전된 상기 내부 클럭 신호를 전달하는 제 2 전달부를 포함하는 데이터 입력 장치.
  17. 제 9항에 있어서,
    상기 신호 선택부는 상기 데이터 정렬부와 인접하게 배치되는 데이터 입력 장치.
  18. 제 9항에 있어서,
    상기 데이터 지연부는 상기 테스트 모드 신호가 인에이블될 때 데이터의 셋업 타임과 홀드 타임의 윈도우 마진을 확보할 수 있을 만큼 상기 데이터 버퍼에서 출력되는 신호를 지연하는 데이터 입력 장치.
  19. 제 9항에 있어서,
    상기 데이터 지연부는 상기 테스트 모드 신호가 인에이블 될 때 상기 지연된 데이터를 전달하는 제 3 전달부를 포함하는 데이터 입력 장치.
  20. 데이터 스트로브 신호를 버퍼링하여 스트로브 신호를 출력하는 데이터 스트로브 버퍼부 및 외부 클럭 신호를 버퍼링하여 내부 클럭 신호를 출력하는 클럭 버퍼부를 포함하는 버퍼 영역;
    상기 스트로브 신호 또는 상기 내부 클럭 신호 중 어느 하나를 선택하여 데이터 블록으로 인가하는 신호 선택부를 포함하는 신호 선택 영역;
    외부에서 인가되는 데이터를 버퍼링하고 상기 스트로브 신호 또는 상기 내부 클럭 신호에 동기되어 데이터를 정렬하는 상기 데이터 블록을 포함하는 데이터 영역;을 포함하고,
    상기 버퍼 영역, 신호 선택 영역 및 데이터 영역은 순차적으로 형성되되, 상기 신호 선택부는 상기 데이터 스트로브 버퍼부와 클럭 버퍼부 사이에 배치되는 것을 특징으로 하는 데이터 입력 장치.
  21. 제 20항에 있어서,
    상기 신호 선택부는 상기 클럭 버퍼에서 입력되는 데이터가 최단 경로로 상기 데이터 블록에 입력될 수 있도록 상기 클럭 버퍼부와 데이터 블록 사이에 배치되되, 상기 데이터 블록에 인접하도록 배치되는 데이터 입력 장치.
KR1020070135576A 2007-12-21 2007-12-21 데이터 입력 장치 KR100925370B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070135576A KR100925370B1 (ko) 2007-12-21 2007-12-21 데이터 입력 장치
TW097132506A TW200929209A (en) 2007-12-21 2008-08-26 Data input apparatus with improved setup/hold window
US12/199,046 US8027210B2 (en) 2007-12-21 2008-08-27 Data input apparatus with improved setup/hold window

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070135576A KR100925370B1 (ko) 2007-12-21 2007-12-21 데이터 입력 장치

Publications (2)

Publication Number Publication Date
KR20090067797A KR20090067797A (ko) 2009-06-25
KR100925370B1 true KR100925370B1 (ko) 2009-11-09

Family

ID=40788436

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070135576A KR100925370B1 (ko) 2007-12-21 2007-12-21 데이터 입력 장치

Country Status (3)

Country Link
US (1) US8027210B2 (ko)
KR (1) KR100925370B1 (ko)
TW (1) TW200929209A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180002088A (ko) * 2016-06-28 2018-01-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20190049112A (ko) * 2017-11-01 2019-05-09 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 시스템

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101003155B1 (ko) 2009-06-29 2010-12-22 한양대학교 산학협력단 반도체 메모리 장치의 데이터 정렬 회로 및 방법
KR101053648B1 (ko) * 2009-07-01 2011-08-02 주식회사 하이닉스반도체 지연고정루프회로
KR101090330B1 (ko) * 2010-02-25 2011-12-07 주식회사 하이닉스반도체 반도체 메모리장치 및 이를 포함하는 메모리 시스템, 내부 클럭과 커맨드 간의 타이밍 조절 방법
KR20110121185A (ko) * 2010-04-30 2011-11-07 주식회사 하이닉스반도체 반도체 메모리 장치
KR20110131765A (ko) 2010-05-31 2011-12-07 주식회사 하이닉스반도체 위상 보정 회로 및 이를 이용한 데이터 정렬 회로
KR20120087571A (ko) 2011-01-28 2012-08-07 에스케이하이닉스 주식회사 데이터 정렬회로
KR20120110431A (ko) 2011-03-29 2012-10-10 에스케이하이닉스 주식회사 반도체 메모리 장치
US9706508B2 (en) * 2013-04-05 2017-07-11 Honeywell International Inc. Integrated avionics systems and methods
KR102100708B1 (ko) * 2013-08-30 2020-04-16 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102167598B1 (ko) * 2014-01-28 2020-10-19 에스케이하이닉스 주식회사 반도체 장치
US9672881B2 (en) * 2014-05-23 2017-06-06 Macronix International Co., Ltd. Memory device with variable strobe interface
KR102657550B1 (ko) * 2016-11-14 2024-04-16 에스케이하이닉스 주식회사 수신 회로, 이를 포함하는 반도체 장치 및 시스템
KR20180116623A (ko) * 2017-04-17 2018-10-25 에스케이하이닉스 주식회사 동기 회로
KR102621098B1 (ko) * 2018-07-23 2024-01-04 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102635773B1 (ko) * 2018-09-13 2024-02-08 삼성전자주식회사 저장 장치
JP7072531B2 (ja) * 2019-03-12 2022-05-20 株式会社日立製作所 異常検出装置および異常検出方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070107976A (ko) * 2006-05-04 2007-11-08 주식회사 하이닉스반도체 반도체 메모리의 데이터 입력 장치 및 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070107976A (ko) * 2006-05-04 2007-11-08 주식회사 하이닉스반도체 반도체 메모리의 데이터 입력 장치 및 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180002088A (ko) * 2016-06-28 2018-01-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR102608844B1 (ko) * 2016-06-28 2023-12-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20190049112A (ko) * 2017-11-01 2019-05-09 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 시스템
KR102461322B1 (ko) 2017-11-01 2022-11-01 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 시스템

Also Published As

Publication number Publication date
US8027210B2 (en) 2011-09-27
US20090161455A1 (en) 2009-06-25
KR20090067797A (ko) 2009-06-25
TW200929209A (en) 2009-07-01

Similar Documents

Publication Publication Date Title
KR100925370B1 (ko) 데이터 입력 장치
US7499343B2 (en) Data alignment circuit and alignment method for semiconductor memory device
KR100319415B1 (ko) 메모리부와 논리부를 함께 구비한 ｌｓｉ 소자
KR100837822B1 (ko) Ｄｌｌ 회로 및 그 제어 방법
US10622041B2 (en) Semiconductor device including clock generation circuit for write write leveling operation and write operation
KR102403339B1 (ko) 데이터 정렬 장치
JP4274811B2 (ja) 同期型半導体記憶装置
KR20090041005A (ko) 온 다이 터미네이션 제어 회로
US8780646B2 (en) Semiconductor memory device
US7685455B2 (en) Semiconductor integrated circuit which generates internal clock signal for fetching input data synchronously with the internal clock signal without decrease of timing margin
US7843763B2 (en) Semiconductor memory device and data masking method of the same
KR100869341B1 (ko) 반도체 메모리 소자와 그의 구동 방법
KR100543203B1 (ko) 유효 데이타 윈도우의 조절이 가능한 반도체 메모리장치의 데이타 출력 버퍼
US20060215467A1 (en) Method of increasing data setup and hold margin in case of non-symmetrical PVT
US8856577B2 (en) Semiconductor device having multiplexer
US6735128B2 (en) Data output driver of semiconductor memory device
KR100632615B1 (ko) 동기식 메모리 장치의 테스트를 위한 데이터 스트로브신호 생성 회로
KR20060075332A (ko) 반도체 메모리 장치의 데이터 스트로브신호 발생회로
KR100951657B1 (ko) 데이터 스트로브 버퍼 회로 및 이를 이용한 데이터 입력버퍼 장치
KR100668829B1 (ko) 메모리 장치용 데이타 출력 제어 회로
US8248863B2 (en) Data buffer control circuit and semiconductor memory apparatus including the same
KR100418399B1 (ko) 반도체 메모리 장치 및 이 장치의 데이터 입출력 기준신호출력방법
KR100911899B1 (ko) 데이터 얼라인 마진이 향상된 동기식 메모리 장치
US8854903B2 (en) Data alignment circuit
JP2011091543A (ja) 信号伝送回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee