KR20110131765A - 위상 보정 회로 및 이를 이용한 데이터 정렬 회로 - Google Patents

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Abstract

데이터 정렬 회로는 클럭 신호와 데이터 스트로브 신호의 위상차를 검출한 결과에 따라 데이터 스트로브 신호의 지연 시간을 조정하여 보정된 데이터 스트로브 신호를 생성하도록 구성된 위상 보정 회로, 데이터를 데이터 스트로브 신호의 지연 시간과 동일한 시간만큼 지연 시켜 보정된 데이터를 생성하도록 구성된 지연 라인, 및 보정된 데이터 스트로브 신호에 따라 보정된 데이터를 래치하도록 구성된 데이터 정렬 래치를 포함한다.

Description

위상 보정 회로 및 이를 이용한 데이터 정렬 회로{PHASE CORRECTION CIRCUIT AND DATA ALIGN CIRCUIT USING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 위상 보정 회로 및 이를 이용한 데이터 정렬 회로에 관한 것이다.
반도체 회로 예를 들어, 메모리는 데이터 스트로브 신호(DQS)에 따라 외부에서 제공된 데이터를 정렬 및 기록하는 라이트 동작을 수행한다.
메모리 컨트롤러에서 클럭 신호(CLK)와 데이터 스트로브 신호(DQS)의 시간차를 정의하는 스펙인 tDQSS를 '0'으로 하여 두 신호를 출력하더라도 보드(Board) 레벨에서 발생하는 스큐(Skew)로 인하여 메모리로 입력되는 클럭 신호(CLK)와 데이터 스트로브 신호(DQS)의 tDQSS는 '0'아닌 값을 갖게 될 수 있다.
또한 tDQSS는 tCK(클럭 신호의 주기)를 기준으로 정의되기 때문에 메모리의 동작 속도가 증가함에 따라 즉, 클럭 신호(CLK)의 주파수가 높아짐에 따라 tDQSS 스펙을 만족시키기가 더욱 어려워진다.
따라서 DDR3와 같은 메모리는 입력 패드에서의 tDQSS 스펙을 맞추기 위한 라이트 레벨링(Write Leveling) 이라는 기능을 지원한다.
이때 DDR3에서의 클럭 신호(CLK)와 데이터 스트로브 신호(DQS)의 tDQSS 스펙은 0.25*tCK를 만족해야 한다.
라이트 레벨링은 아래와 같은 방식으로 이루어진다.
메모리 컨트롤러에서 메모리로 클럭 신호(CLK) 및 데이터 스트로브 신호(DQS)가 출력되어 메모리에 입력된다.
메모리에서 데이터 스트로브 신호(DQS)의 상승 에지(Rising Edge)로 클럭 신호(CLK)를 샘플링한 결과를 DQ 패드를 통해 메모리 컨트롤러로 피드백 시킨다.
메모리 컨트롤러는 상기 샘플링 결과 값이 '1'이 될 때까지 데이터 스트로브 신호(DQS)의 지연량을 조정하여 라이트 레벨링을 종료한다.
메모리는 정상 동작시, PVT(Process, Voltage or Temperature)의 변동에 영향을 받는 한편, 라이트 레벨링은 메모리가 정상 동작 하기 이전의 초기화 단계에서만 이루어진다.
따라서 종래의 기술에 따르면, 메모리의 정상 동작시 발생되는 클럭 신호(CLK)와 데이터 스트로브 신호(DQS)의 스큐를 보상할 수 있는 방법이 없다.
본 발명의 실시예는 반도체 회로의 정상 동작시 발생되는 클럭 신호(CLK)와 데이터 스트로브 신호(DQS)의 스큐를 추적하여 실시간으로 보상할 수 있도록 한 위상 보정 회로 및 이를 이용한 데이터 정렬 회로를 제공하고자 한다.
본 발명의 실시예는 클럭 신호와 데이터 스트로브 신호의 위상차를 검출한 결과에 따라 데이터 스트로브 신호의 지연 시간을 조정하여 보정된 데이터 스트로브 신호를 생성하도록 구성된 위상 보정 회로, 데이터를 데이터 스트로브 신호의 지연 시간과 동일한 시간만큼 지연 시켜 보정된 데이터를 생성하도록 구성된 지연 라인, 및 보정된 데이터 스트로브 신호에 따라 보정된 데이터를 래치하도록 구성된 데이터 정렬 래치를 포함함을 특징으로 한다.
본 발명의 실시예는 클럭 신호를 기 설정된 지연 시간만큼 지연시켜 지연 클럭 신호를 생성하도록 구성된 지연기, 데이터 라이트(Write) 동작을 위한 데이터 스트로브 신호(Data Strobe Signal: DQS)를 지연 제어 신호에 응답하여 가변되는 지연 시간만큼 지연시켜 보정된 데이터 스트로브 신호를 생성하도록 구성된 지연 라인, 지연 클럭 신호와 보정된 데이터 스트로브 신호의 위상차를 검출하여 위상 검출 신호를 생성하도록 구성된 위상 검출기, 및 위상 검출 신호에 응답하여 지연 제어 신호를 생성하도록 구성된 시프트 레지스터를 포함함을 다른 특징으로 한다.
본 발명의 실시예에 따른 위상 보정 회로 및 이를 이용한 데이터 정렬 회로는 실시간으로 클럭 신호(CLK)와 데이터 스트로브 신호(DQS)의 스큐를 보상할 수 있으므로 데이터 정렬 성능 및 그에 따른 라이트 동작 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 데이터 정렬 회로(100)의 블록도,
도 2는 도 1의 위상 검출기(240) 및 필터(250)의 동작을 설명하기 위한 타이밍도,
도 3은 도 1의 제 1 지연 라인(220) 및 제 2 지연 라인(230)의 지연시간 변화를 나타낸 그래프,
도 4는 본 발명의 실시예에 따른 위상 보정 동작을 설명하기 위한 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 데이터 정렬 회로(100)는 위상 보정 회로(200), 지연 라인(300) 및 데이터 정렬 래치(400)를 포함한다.
위상 보정 회로(200)는 클럭 신호(CLK)와 데이터 스트로브 신호(DQS)의 위상차를 검출한 결과에 따라 데이터 스트로브 신호(DQS)의 지연 시간을 조정하여 보정된 데이터 스트로브 신호(DQSd)를 생성하도록 구성된다.
위상 보정 회로(200)는 지연기(210), 지연 라인(220), 위상 검출기(240), 필터(250) 및 시프트 레지스터(260)를 포함한다.
지연기(210)는 클럭 신호(CLK)를 기 설정된 지연 시간만큼 지연시켜 지연 클럭 신호(CLKd)를 생성하도록 구성된다.
지연 라인(220)은 데이터 스트로브 신호(DQS)를 지연 제어 신호(CODE)에 응답하여 설정된 지연 시간만큼 지연시켜 보정된 데이터 스트로브 신호(DQSd)를 생성하도록 구성된다.
지연 라인(220)은 바이너리 웨이팅(binary weighting) 방식으로 구현할 수 있다. 즉, 순차적으로 증가 또는 감소하는 지연 시간을 갖도록 복수의 유닛 딜레이(Unit Delay)를 구성하고, 복수의 비트(Bit)로 이루어진 지연 제어 신호(CODE)를 이용하여 그 중 하나를 선택할 수 있도록 함으로써 지연 시간을 증가 또는 감소시킬 수 있도록 한 것이다.
이때 지연 라인(200)의 초기 지연량은 지연 제어 신호(CODE)에 따라 지연기(210)에 설정된 지연 시간과 동일한 값으로 정해진다.
위상 검출기(240)는 지연 클럭 신호(CLKd)와 보정된 데이터 스트로브 신호(DQSd)의 위상차를 검출하여 위상 검출 신호(UP, DN)를 생성하도록 구성된다.
필터(250)는 위상 검출 신호(UP, DN)에 포함된 잡음을 제거하여 출력하도록 구성된다.
필터(250)는 고주파 잡음을 제거할 수 있도록 로우 패스 필터(Low Pass Filter)로 구성할 수 있다.
시프트 레지스터(260)는 필터(250)를 통해 잡음이 제거된 위상 검출 신호(UP, DN)에 응답하여 지연 제어 신호(CODE)를 생성하도록 구성된다.
시프트 레지스터(260)는 위상 검출 신호(UP, DN)에 응답하여 지연 제어 신호(CODE)의 복수의 비트 중에서 '1'의 값을 갖는 비트를 좌측 또는 우측으로 시프트시키도록 구성된다.
지연 라인(300)은 데이터(DATA)를 지연 제어 신호(CODE)에 응답하여 설정된 지연 시간만큼 즉, 데이터 스트로브 신호(DQS)의 지연 시간과 동일한 시간만큼 지연 시켜 보정된 데이터(DATAd)를 생성하도록 구성된다.
지연 라인(300)은 지연 라인(200)과 동일하게 구성할 수 있다.
데이터 정렬 래치(400)는 보정된 데이터 스트로브 신호(DQSd)에 따라 보정된 데이터(DATAd)를 래치함으로써 데이터 정렬을 수행하도록 구성된다.
이와 같이 구성된 본 발명의 실시예의 동작을 설명하면 다음과 같다.
지연기(210)가 클럭 신호(CLK)를 기 설정된 지연 시간만큼 지연시켜 지연 클럭 신호(CLKd)를 출력한다.
지연 라인(200)은 데이터 스트로브 신호(DQS)를 초기 동작시 지연 제어 신호(CODE)에 따라 설정된 지연 시간 즉, 지연기(210)에 설정된 지연 시간만큼 지연시켜 보정된 데이터 스트로브 신호(DQSd)를 출력한다.
위상 검출기(240)는 지연 클럭 신호(CLKd)와 보정된 데이터 스트로브 신호(DQSd)의 위상차를 검출하여 위상 검출 신호(UP, DN)를 출력한다.
즉, 도 2의 (a)와 같이, 지연 클럭 신호(CLKd)가 보정된 데이터 스트로브 신호(DQSd)에 비해 위상이 앞선 경우, 위상 검출 신호(UP)를 출력한다.
또한, 도 2의 (b)와 같이, 보정된 데이터 스트로브 신호(DQSd)가 지연 클럭 신호(CLKd)에 비해 위상이 앞선 경우, 위상 검출 신호(DN)를 출력한다.
한편, 도 2의 (c)를 보면, 보정된 데이터 스트로브 신호(DQSd)가 지연 클럭 신호(CLKd)에 비해 위상이 앞선 상태이므로 위상 검출 신호(UP)는 생성되지 않아야 한다. 그러나 고주파 잡음에 의한 펄스(P1)가 생성되고, 그에 따라 펄스(P2)가 위상 검출 신호(DN)로서 생성될 수 있다.
따라서 이와 같은 잡음 성분을 필터(250)가 제거하여 시프트 레지스터(260)에는 위상 검출 신호(DN) 만이 제공된다.
시프트 레지스터(260)는 위상 검출 신호(UP, DN)에 응답하여 지연 제어 신호(CODE)의 '1'의 값을 갖는 비트를 좌측 또는 우측으로 시프트시킨다.
지연 라인(220)은 지연 제어 신호(CODE)에 응답하여 데이터 스트로브 신호(DQS)의 지연 량을 증가 또는 감소시킨다.
한편, 지연 라인(300) 또한 지연 제어 신호(CODE)에 응답하여 데이터(DATA)의 지연 량을 지연 라인(220)과 동일한 값으로 증가 또는 감소시킨다.
따라서 도 3과 같이, 초기의 지연 제어 신호(CODE)에 따라 클럭 신호(CLK), 데이터 스트로브 신호(DQS) 및 데이터(DATA)가 동일한 지연 시간만큼 지연되고, 그 이후에는 클럭 신호(CLK)의 지연 시간은 고정된 상태에서 데이터 스트로브 신호(DQS)와 데이터(DATA)의 지연 시간이 동일한 수준으로 증가 또는 감소된다.
상술한 과정을 통해 도 4와 같이, 지연 클럭 신호(CLKd)와 보정된 데이터 스트로브 신호(DQSd)의 위상차가 tDQSS 스펙을 만족하는 수준 이내로 조정된다.
도시하지는 않았지만, 주기적인 리셋 신호에 의해 위상 검출기(240)와 시프트 레지스터(260) 중에서 적어도 하나의 동작을 초기화시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (10)

  1. 클럭 신호를 기 설정된 지연 시간만큼 지연시켜 지연 클럭 신호를 생성하도록 구성된 지연기;
    데이터 라이트(Write) 동작을 위한 데이터 스트로브 신호(Data Strobe Signal: DQS)를 지연 제어 신호에 응답하여 가변되는 지연 시간만큼 지연시켜 보정된 데이터 스트로브 신호를 생성하도록 구성된 지연 라인;
    상기 지연 클럭 신호와 상기 보정된 데이터 스트로브 신호의 위상차를 검출하여 위상 검출 신호를 생성하도록 구성된 위상 검출기; 및
    상기 위상 검출 신호에 응답하여 상기 지연 제어 신호를 생성하도록 구성된 시프트 레지스터를 포함하는 위상 보정 회로.
  2. 제 1 항에 있어서,
    상기 위상 검출 신호에 포함된 고주파 잡음을 제거하여 출력하도록 구성된 로우 패스 필터를 더 포함하는 위상 보정 회로.
  3. 제 1 항에 있어서,
    상기 지연 라인은 바이너리 웨이팅(binary weighting) 방식의 회로 구성을 갖는 위상 보정 회로.
  4. 제 1 항에 있어서,
    상기 지연 라인의 초기 지연량은 상기 지연기의 지연량과 동일하게 설정되는 위상 보정 회로.
  5. 클럭 신호와 데이터 스트로브 신호의 위상차를 검출한 결과에 따라 데이터 스트로브 신호의 지연 시간을 조정하여 보정된 데이터 스트로브 신호를 생성하도록 구성된 위상 보정 회로;
    데이터를 상기 데이터 스트로브 신호의 지연 시간과 동일한 시간만큼 지연 시켜 보정된 데이터를 생성하도록 구성된 지연 라인; 및
    상기 보정된 데이터 스트로브 신호에 따라 상기 보정된 데이터를 래치하도록 구성된 데이터 정렬 래치를 포함하는 데이터 정렬 회로.
  6. 제 5 항에 있어서,
    상기 지연 라인은 바이너리 웨이팅(binary weighting) 방식의 회로 구성을 갖는 데이터 정렬 회로.
  7. 제 5 항에 있어서,
    상기 위상 보정 회로는
    클럭 신호를 기 설정된 지연 시간만큼 지연시켜 지연 클럭 신호를 생성하도록 구성된 지연기,
    상기 데이터 스트로브 신호를 지연 제어 신호에 응답하여 설정된 지연 시간만큼 지연시켜 상기 보정된 데이터 스트로브 신호를 생성하도록 구성된 제 2 지연 라인,
    상기 지연 클럭 신호와 상기 보정된 데이터 스트로브 신호의 위상차를 검출하여 위상 검출 신호를 생성하도록 구성된 위상 검출기, 및
    상기 위상 검출 신호에 응답하여 상기 지연 제어 신호를 생성하도록 구성된 시프트 레지스터를 포함하는 데이터 정렬 회로.
  8. 제 7 항에 있어서,
    상기 위상 검출 신호에 포함된 고주파 잡음을 제거하여 출력하도록 구성된 로우 패스 필터를 더 포함하는 데이터 정렬 회로.
  9. 제 7 항에 있어서,
    상기 제 2 지연 라인은 바이너리 웨이팅(binary weighting) 방식의 회로 구성을 갖는 데이터 정렬 회로.
  10. 제 7 항에 있어서,
    상기 제 2 지연 라인 및 상기 지연 라인의 초기 지연량은 상기 지연기의 지연량과 동일하게 설정되는 위상 보정 회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160017254A (ko) * 2014-08-01 2016-02-16 삼성전자주식회사 스큐 보상 회로 및 스큐 보상 회로의 동작 방법
US9406360B2 (en) 2014-06-18 2016-08-02 SK Hynix Inc. Semiconductor device and method for operating the same
KR20190085392A (ko) * 2018-01-10 2019-07-18 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742791B1 (en) * 2009-01-31 2014-06-03 Xilinx, Inc. Method and apparatus for preamble detection for a control signal
JP6068193B2 (ja) * 2013-02-28 2017-01-25 シナプティクス・ジャパン合同会社 受信装置及び送受信システム
US9432025B1 (en) * 2014-11-28 2016-08-30 Altera Corporation Techniques for reducing skew between clock signals
CN105337610B (zh) * 2015-12-02 2018-09-14 上海兆芯集成电路有限公司 延迟锁定回路
US10218360B2 (en) * 2016-08-02 2019-02-26 Altera Corporation Dynamic clock-data phase alignment in a source synchronous interface circuit
KR102300123B1 (ko) * 2017-06-01 2021-09-09 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10347307B2 (en) * 2017-06-29 2019-07-09 SK Hynix Inc. Skew control circuit and interface circuit including the same
US10418090B1 (en) * 2018-06-21 2019-09-17 Micron Technology, Inc. Write signal launch circuitry for memory drive
US10560105B1 (en) * 2018-10-30 2020-02-11 Qualcomm Incorporated Delay-locked loop with large tuning range
TWI786763B (zh) * 2021-08-10 2022-12-11 群聯電子股份有限公司 訊號調變裝置、記憶體儲存裝置及訊號調變方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403635B1 (ko) 2001-11-06 2003-10-30 삼성전자주식회사 동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터입력 방법
US20040113667A1 (en) * 2002-12-13 2004-06-17 Huawen Jin Delay locked loop with improved strobe skew control
US7234069B1 (en) * 2004-03-12 2007-06-19 Altera Corporation Precise phase shifting using a DLL controlled, multi-stage delay chain
JP4583088B2 (ja) 2004-06-29 2010-11-17 株式会社リコー ストローブ信号遅延装置及び同装置を備える半導体装置
US7088156B2 (en) * 2004-08-31 2006-08-08 Micron Technology, Inc. Delay-locked loop having a pre-shift phase detector
KR100678463B1 (ko) * 2004-12-24 2007-02-02 삼성전자주식회사 데이터 출력 회로, 데이터 출력 방법, 및 반도체 메모리장치
KR100784905B1 (ko) * 2006-05-04 2007-12-11 주식회사 하이닉스반도체 반도체 메모리의 데이터 입력 장치 및 방법
US7277357B1 (en) * 2006-06-05 2007-10-02 Micron Technology, Inc. Method and apparatus for reducing oscillation in synchronous circuits
TWI302320B (en) * 2006-09-07 2008-10-21 Nanya Technology Corp Phase detection method, memory control method, and related device
KR100866130B1 (ko) * 2006-09-29 2008-10-31 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 정렬 회로 및 데이터 정렬방법
US7671648B2 (en) * 2006-10-27 2010-03-02 Micron Technology, Inc. System and method for an accuracy-enhanced DLL during a measure initialization mode
US7593273B2 (en) * 2006-11-06 2009-09-22 Altera Corporation Read-leveling implementations for DDR3 applications on an FPGA
JP4790023B2 (ja) * 2006-12-05 2011-10-12 富士通セミコンダクター株式会社 デジタルｄｌｌ回路
JP2008236273A (ja) * 2007-03-20 2008-10-02 Nec Corp 自動遅延制御回路およびその回路を用いたメモリインタフェース制御回路
US8537935B2 (en) 2007-03-20 2013-09-17 Advantest Corporation Clock data recovery circuit and method
KR100925370B1 (ko) 2007-12-21 2009-11-09 주식회사 하이닉스반도체 데이터 입력 장치
KR101470975B1 (ko) * 2007-12-21 2014-12-09 램버스 인코포레이티드 메모리 시스템 내 기록 타이밍을 교정하기 위한 방법 및 장치
KR100936797B1 (ko) 2008-04-11 2010-01-14 주식회사 하이닉스반도체 반도체 메모리장치의 데이터 지연회로 및 데이터 지연방법
JP2010114795A (ja) * 2008-11-10 2010-05-20 Nec Electronics Corp 遅延制御方法および遅延装置
JP2010122842A (ja) 2008-11-19 2010-06-03 Nec Electronics Corp 遅延調整装置、半導体装置及び遅延調整方法
JP2010141703A (ja) 2008-12-12 2010-06-24 Nec Corp 並列データ伝送回路及び並列データ伝送方法
US7940103B2 (en) * 2009-03-09 2011-05-10 Micron Technology, Inc. Duty cycle correction systems and methods

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9406360B2 (en) 2014-06-18 2016-08-02 SK Hynix Inc. Semiconductor device and method for operating the same
KR20160017254A (ko) * 2014-08-01 2016-02-16 삼성전자주식회사 스큐 보상 회로 및 스큐 보상 회로의 동작 방법
KR20190085392A (ko) * 2018-01-10 2019-07-18 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

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