KR100866130B1 - 반도체 메모리 장치의 데이터 정렬 회로 및 데이터 정렬방법 - Google Patents
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Abstract
본 발명은 프리패치 동작을 위해 외부로부터 직렬로 입력되는 데이터들을 병렬로 정렬하는 데이터 정렬 회로 및 데이터 정렬 방법에 관한 것으로서, 프리패치 동작에 있어서 라이징 데이터 스트로브 신호로써 홀수번째 데이터들을 래치하고 폴링 데이터 스트로브 신호로써 짝수번째 데이터들을 래치한 후, 폴링 데이터 스트로브 신호만 이용하여 데이터를 정렬함으로써, 래치 회로의 개수를 줄일 수 있다.
Description
도 1은 4비트 프리패치일 때 종래 기술에 따른 데이터 정렬 회로를 나타내는 블럭도.
도 2는 4비트 프리패치일 때 본 발명의 실시 예에 따른 반도체 메모리 장치에서 프리패치 동작 관련 회로들을 나타내는 블럭도.
도 3은 도 2의 데이터 정렬 회로(500)의 일 예를 나타내는 블럭도.
도 4는 도 3의 래치부(530)의 일 예를 나타내는 블럭도.
도 5는 래치에 의한 지연이 없는 이상적인(ideal) 상황에서 도 2의 프리패치 동작을 설명하기 위한 파형도.
도 6은 래치에 의한 지연(t1,t2)을 감안한 상황에서 도 3의 데이터 정렬 동작을 설명하기 위한 파형도.
도 7은 8비트 프리패치일 때 본 발명의 실시 예에 따른 데이터 정렬 회로를 나타내는 블럭도.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 프리패치 동작을 위해 외부로부터 직렬로 입력되는 데이터들을 병렬로 정렬하는 데이터 정렬 회로 및 데이터 정렬 방법에 관한 것이다.
일반적으로, 동기식 메모리 장치는 외부에서 직렬로 입력되는 데이터들을 데이터 스트로브 신호에 의해 병렬로 정렬하여 메모리 셀로 한번에 전달하는 프리패치 동작을 수행한다.
이러한 프리패치 동작의 일 예로서 4비트 프리패치인 경우, 종래에는 도 1과 같이 7개의 래치부(10~70)를 가진 데이터 정렬 회로가 사용되며, 그 동작을 상세히 살펴보면 아래와 같다.
우선, 8개의 데이터가 순차적으로 입력 신호 DIN로 입력되면, 입력 신호 DIN 중 4개의 데이터가 래치부(10)를 통해 라이징 데이터 스트로브 신호 RDQS의 라이징 에지에 각각 직렬로 정렬된다.
그리고, 래치부(10)를 통해 정렬된 4개의 데이터는 래치부(20)를 통해 폴링 데이터 스트로브 신호 FDQS의 라이징 에지에 각각 직렬로 정렬되어 데이터 정렬 신호 DIN_EV1로 출력된다.
이때, 라이징 데이터 스트로브 신호 RDQS는 데이터 스트로브 신호 DQS의 라이징 에지에 대응되는 신호이고, 폴링 데이터 스트로브 신호 FDQS는 데이터 스트로브 신호 DQS의 폴링 에지에 대응되는 신호이다.
데이터 정렬 신호 DIN_EV1는 래치부(30)를 통해 라이징 데이터 스트로브 신호 RDQS의 라이징 에지에 각각 직렬로 정렬되고, 래치부(30)를 통해 정렬된 데이터 들은 래치부(40)를 통해 폴링 데이터 스트로브 신호 FDQS의 라이징 에지에 각각 직렬로 정렬되어 데이터 정렬 신호 DIN_EV0로 출력된다.
즉, 데이터 정렬 신호 DIN_EV1는 두 래치부(30,40)를 통해 폴링 데이터 스트로브 신호 FDQS를 기준으로 한 클럭(1tCK) 시프트되어 데이터 정렬 신호 DIN_EV0로 출력된다.
한편, 입력 신호 DIN 중 나머지 4개의 데이터가 래치부(50)를 통해 폴링 데이터 스트로브 신호 FDQS의 라이징 에지에 각각 정렬되어 데이터 정렬 신호 DIN_OD1로 출력된다.
그리고, 데이터 정렬 신호 DIN_OD1는 래치부(60)를 통해 라이징 데이터 스트로브 신호 RDQS의 라이징 에지에 각각 직렬로 정렬되고, 래치부(60)를 통해 정렬된 데이터들은 래치부(70)를 통해 폴링 데이터 스트로브 신호 FDQS의 라이징 에지에 각각 직렬로 정렬되어 데이터 정렬 신호 DIN_OD0로 출력된다.
즉, 데이터 정렬 신호 DIN_OD1는 두 래치부(60,70)를 통해 폴링 데이터 스트로브 신호 FDQS를 기준으로 한 클럭 시프트되어 데이터 정렬 신호 DIN_OD0로 출력된다.
결국, 도 1의 데이터 정렬 회로는 7개의 래치부(10~70)를 통해 순차적으로 입력되는 8개의 데이터 중 4개의 데이터에 해당하는 데이터 정렬 신호 DIN_EV1, 나머지 4개의 데이터에 해당하는 데이터 정렬 신호 DIN_OD1, 데이터 정렬 신호 DIN_EV1를 한 클럭 시프트한 데이터 정렬 신호 DIN_EV0, 및 데이터 정렬 신호 DIN_OD1를 한 클럭 시프트한 데이터 정렬 신호 DIN_OD0를 출력한다.
다시 말해, 종래의 데이터 정렬 회로는 4비트 프리패치인 경우, 순차적으로 입력되는 8개의 데이터를 4비트씩 병렬로 정렬하여 한번에 출력하며, 이러한 동작을 위해 7개의 래치부(10~70)를 필요로 한다.
그리고, 이와 같은 종래의 방법으로 데이터를 정렬할 경우, 2비트 프리패치이면 3개의 래치 회로가 필요하고, 8비트 프리패치인이면 15개의 래치 회로가 필요하며, n(여기서, n은 1 이상인 자연수)비트 프리패치이면 '2n-1'개의 래치 회로가 필요하다.
하지만, 메모리 칩이 고속동작을 할수록 셀 어레이(Cell Array)를 포함하는 코어(CORE) 회로의 동작 마진을 확보하기 위해 프리패치 개수가 증가하므로, 고속 동작으로 갈수록 프리패치 개수의 증가에 따라 종래의 데이터 정렬 회로에 구비되는 래치 회로의 개수가 급격히 증가하는 문제점이 있다.
즉, 종래의 데이터 정렬 회로는 프리패치 개수의 증가에 따라 데이터 정렬을 위해 거의 2배에 가까운 래치 회로를 구비해야 하므로, 레이아웃(layout) 상의 면적을 많이 차지할 뿐만 아니라 전력 소모도 증가하여 고속 동작에 나쁜 영향을 미칠 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 프리패치 개수의 증가에 따라 증가하는 래치 회로의 개수를 최대한 감소시킴으로써, 레이아웃 면적을 줄이고 전력 소모도 감소시키고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 데이터 정렬 회로는, 데이터 스트로브 신호로써 데이터들을 래치하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬되는 제 1 및 제 2 데이터 정렬 신호로 출력하는 제 1 래치부; 및 상기 데이터 스트로브 신호의 폴링 에지로써 상기 제 1 및 제 2 데이터 정렬 신호를 각각 래치하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬되는 제 3 및 제 4 데이터 정렬 신호로 각각 출력하는 제 2 래치부;를 포함함을 특징으로 한다.
상기 데이터 정렬 회로의 구성에서, 상기 제 1 래치부는 상기 데이터 스트로브 신호로써 상기 데이터들을 래치하여 상기 데이터들 중 홀수번째 데이터들이 상기 데이터 스트로브 신호의 폴링 에지에 정렬된 상기 제 1 데이터 정렬 신호와, 상기 데이터들 중 짝수번째 데이터들이 상기 데이터 스트로브 신호의 폴링 에지에 정렬된 상기 제 2 데이터 정렬 신호로 출력함이 바람직하다.
상기 데이터 정렬 회로의 구성에서, 상기 제 1 래치부는, 상기 데이터 스트로브 신호의 라이징 에지로써 상기 데이터들을 래치하여 상기 데이터 스트로브 신호의 라이징 에지에 정렬되는 데이터 래치 신호로 출력하는 제 1 래치 수단; 상기 데이터 스트로브 신호의 폴링 에지로써 상기 데이터 래치 신호를 래치하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬되는 상기 제 1 데이터 정렬 신호로 출력하는 제 2 래치 수단; 및 상기 데이터 스트로브 신호의 폴링 에지로써 상기 데이터들을 래치하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬되는 상기 제 2 데이터 정렬 신호로 출력하는 제 3 래치 수단;을 포함함이 바람직하다.
상기 제 1 래치부의 구성에서, 상기 제 2 래치 수단은 상기 데이터 래치 신호를 래치하여 상기 데이터 스트로브 신호를 기준으로 상기 데이터 래치 신호에서 반 클럭 시프트된 상기 제 1 데이터 정렬 신호로 출력함이 바람직하다.
상기 제 1 래치부의 구성에서, 상기 제 3 래치 수단은 상기 데이터들을 래치하여 상기 제 1 데이터 정렬 신호와 동일한 위치에 정렬되는 상기 제 2 데이터 정렬 신호로 출력함이 바람직하다.
상기 데이터 정렬 회로의 구성에서, 상기 제 2 래치부는, 상기 데이터 스트로브 신호의 폴링 에지로써 상기 제 1 데이터 정렬 신호를 래치하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬되는 상기 제 3 데이터 정렬 신호로 출력하는 제 4 래치 수단; 및 상기 데이터 스트로브 신호의 폴링 에지로써 상기 제 2 데이터 정렬 신호를 래치하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬되는 상기 제 4 데이터 정렬 신호로 출력하는 제 5 래치 수단;을 포함함이 바람직하다.
상기 제 2 래치부의 구성에서, 상기 제 4 래치 수단은 상기 제 1 데이터 정렬 신호를 래치하여 상기 데이터 스트로브 신호를 기준으로 상기 제 1 데이터 정렬 신호에서 한 클럭 시프트된 상기 제 3 데이터 정렬 신호로 출력함이 바람직하다.
상기 제 2 래치부의 구성에서, 상기 제 5 래치 수단은 상기 제 2 데이터 정렬 신호를 래치하여 상기 데이터 스트로브 신호를 기준으로 상기 제 2 데이터 정렬 신호에서 한 클럭 시프트된 상기 제 4 데이터 정렬 신호로 출력함이 바람직하다.
상기 제 1 및 제 2 래치부의 구성에서, 상기 제 2 내지 제 5 래치 수단은 상기 데이터 스트로브 신호의 폴링 에지로써 각 입력되는 신호를 래치하기 위한 최소 한의 홀드 타임에 대응되는 지연 시간을 가짐이 바람직하다.
상기 데이터 정렬 회로의 구성에서, 상기 제 2 래치부는 i(i는 4 이상의 자연수)비트 프리패치이면 상기 데이터 스트로브 신호의 폴링 에지로써 상기 제 4 및 제 5 래치 수단에서 출력되는 신호를 래치하는 'i-4'개의 제 6 래치 수단이 상기 제 4 및 제 5 래치 수단에 직렬로 더 연결됨이 바람직하다.
상기 제 2 래치부의 구성에서, 상기 각 제 6 래치 수단은 상기 데이터 스트로브 신호의 폴링 에지로써 각 입력되는 신호를 래치하기 위한 최소한의 홀드 타임에 대응되는 지연 시간을 가지며, 상기 각 제 6 래치 수단의 입력 신호를 상기 데이터 스트로브 신호를 기준으로 한 클럭씩 시프트시켜 출력함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 데이터 정렬 회로는, 데이터 스트로브 신호의 제 1 에지로써 데이터들을 래치하여 상기 데이터 스트로브 신호의 제 1 에지에 정렬된 데이터 래치 신호로 출력하는 제 1 래치부; 상기 데이터 스트로브 신호의 제 2 에지에 동기되어 상기 데이터 래치 신호를 순차적으로 래치하여 상기 데이터 스트로브 신호의 제 2 에지에 각각 정렬된 둘 이상의 제 1 데이터 정렬 신호로 출력하는 제 2 래치부; 및 상기 데이터 스트로브 신호의 제 2 에지에 동기되어 상기 데이터들을 순차적으로 래치하여 상기 데이터 스트로브 신호의 제 2 에지에 각각 정렬된 둘 이상의 제 2 데이터 정렬 신호로 출력하는 제 3 래치부;를 포함함을 특징으로 한다.
상기 데이터 정렬 회로의 구성에서, 상기 데이터 스트로브 신호의 제 1 에지는 상기 데이터 스트로브 신호의 라이징 에지와 대응되고, 상기 데이터 스트로브 신호의 제 2 에지는 상기 데이터 스트로브 신호의 폴링 에지와 대응됨이 바람직하다.
상기 데이터 정렬 회로의 구성에서, 상기 제 1 래치부는 상기 데이터 스트로브 신호의 제 1 에지로써 상기 데이터들을 래치하여 상기 데이터들 중 홀수번째 데이터들이 상기 데이터 스트로브 신호의 제 1 에지에 정렬된 데이터 래치 신호로 출력하고, 상기 제 3 래치부는 상기 데이터 스트로브 신호의 제 2 에지로써 상기 데이터들을 순차적으로 래치하여 상기 데이터들 중 짝수번째 데이터들이 상기 데이터 스트로브 신호의 제 2 에지에 정렬된 둘 이상의 제 2 데이터 정렬 신호로 출력함이 바람직하다.
상기 제 1 래치부의 구성에서, 상기 제 2 및 제 3 래치부는 상기 데이터 스트로브 신호의 제 2 에지로써 각 입력되는 신호를 순차적으로 래치하기 위한 최소한의 홀드 타임에 대응되는 지연 시간을 가지는 다수의 래치 수단을 포함함이 바람직하다.
상기 데이터 정렬 회로의 구성에서, 상기 제 2 래치부는, 상기 데이터 스트로브 신호의 제 2 에지로써 상기 데이터 래치 신호를 래치하여 상기 데이터 스트로브 신호의 제 2 에지에 정렬시키는 제 1 래치 수단; 및 상기 데이터 스트로브 신호의 제 2 에지로써 상기 제 1 래치 수단에서 출력되는 신호를 순차적으로 래치하여 상기 데이터 스트로브 신호의 제 2 에지에 각각 정렬시키는 최소한 하나의 제 2 래치 수단;을 포함함이 바람직하다.
상기 제 2 래치부에서, 상기 제 1 래치 수단은 상기 데이터 래치 신호를 래치하여 상기 데이터 스트로브 신호를 기준으로 상기 데이터 래치 신호를 반 클럭 시프트킴이 바람직하다.
상기 제 2 래치부에서, 상기 제 2 래치 수단은 i(i는 4 이상의 자연수)비트 프리패치이면 직렬 연결된 'i-4'개의 래치 수단으로 구성되며, 상기 각 래치 수단의 출력 신호를 상기 데이터 스트로브 신호를 기준으로 한 클럭씩 시프트시킴이 바람직하다.
상기 데이터 정렬 회로의 구성에서, 상기 제 3 래치부는, 상기 데이터 스트로브 신호의 제 2 에지로써 상기 데이터들을 래치하여 상기 데이터 스트로브 신호의 제 2 에지에 정렬시키는 제 3 래치 수단; 및 상기 데이터 스트로브 신호의 제 2 에지로써 상기 제 3 래치 수단에서 출력되는 신호를 순차적으로 래치하여 상기 데이터 스트로브 신호의 제 2 에지에 각각 정렬시키는 최소한 하나의 제 4 래치 수단;을 포함함이 바람직하다.
상기 제 3 래치부의 구성에서, 상기 제 3 래치 수단은 상기 데이터들을 래치하여 상기 제 1 래치 수단의 출력과 동일한 시점에 정렬시킴이 바람직하다.
상기 제 3 래치부의 구성에서, 상기 제 4 래치 수단은 i(i는 4 이상의 자연수)비트 프리패치이면 직렬 연결된 'i-4'개의 래치 수단으로 구성되며, 상기 각 래치 수단의 출력 신호를 상기 데이터 스트로브 신호를 기준으로 한 클럭씩 시프트시킴이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 메모리 장치는, 외부로부터 직렬로 입력되는 데이터들을 버퍼링하는 데이터 버퍼부; 상기 데이터 버퍼부에서 출력되는 데이터들을 지연시켜 데이터 입력 신호 로 제공하는 데이터 지연부; 외부로부터 입력되는 데이터 스트로브 신호를 버퍼링하는 데이터 스트로브 버퍼부; 상기 데이터 스트로브 버퍼부에서 출력되는 신호를 지연 및 반전시켜 라이징 데이터 스트로브 신호와 폴링 데이터 스트로브 신호로 각각 제공하는 데이터 스트로브 지연/반전부; 및 상기 라이징 데이터 스트로브 신호와 상기 폴링 데이터 스트로브 신호로써 상기 데이터 입력 신호를 병렬로 정렬시키는 데이터 정렬 회로;를 포함하며, 상기 데이터 정렬 회로는 상기 라이징 데이터 스트로브 신호와 상기 폴링 데이터 스트로브 신호로써 상기 데이터 입력 신호를 샘플링하고, 상기 폴링 데이터 스트로브 신호의 라이징 에지로써 상기 샘플링된 신호를 래치하여 병렬로 정렬시킴을 특징으로 한다.
상기 반도체 메모리 장치의 구성에서, 상기 데이터 정렬 회로는, 상기 라이징 데이터 스트로브 신호와 상기 폴링 데이터 스트로브 신호로써 상기 데이터 입력 신호를 샘플링하여 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬되는 제 1 및 제 2 데이터 정렬 신호로 출력하는 제 1 래치부; 및 상기 폴링 데이터 스트로브 신호로써 상기 제 1 및 제 2 데이터 정렬 신호를 각각 래치하여 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬되는 제 3 및 제 4 데이터 정렬 신호로 각각 출력하는 제 2 래치부;를 포함함이 바람직하다.
상기 데이터 정렬 회로의 구성에서, 상기 제 1 래치부는 상기 라이징 데이터 스트로브 신호와 상기 폴링 데이터 스트로브 신호로써 상기 데이터 입력 신호를 샘플링하여 상기 데이터 입력 신호의 홀수번째 데이터들이 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬된 상기 제 1 데이터 정렬 신호와, 상기 데이터 입력 신호의 짝수번째 데이터들이 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬된 상기 제 2 데이터 정렬 신호로 출력함이 바람직하다.
상기 데이터 정렬 회로의 구성에서, 상기 제 1 래치부는, 상기 라이징 데이터 스트로브 신호로써 상기 데이터 입력 신호를 래치하여 상기 라이징 데이터 스트로브 신호의 라이징 에지에 정렬되는 데이터 래치 신호로 출력하는 제 1 래치 수단; 상기 폴링 데이터 스트로브 신호로써 상기 데이터 래치 신호를 래치하여 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬되는 상기 제 1 데이터 정렬 신호로 출력하는 제 2 래치 수단; 및 상기 폴링 데이터 스트로브 신호로써 상기 데이터 입력 신호를 래치하여 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬되는 상기 제 2 데이터 정렬 신호로 출력하는 제 3 래치 수단;을 포함함이 바람직하다.
상기 제 1 래치부의 구성에서, 상기 제 2 래치 수단은 상기 데이터 래치 신호를 래치하여 상기 폴링 데이터 스트로브 신호를 기준으로 상기 데이터 래치 신호에서 반 클럭 시프트된 상기 제 1 데이터 정렬 신호로 출력함이 바람직하다.
상기 제 1 래치부의 구성에서, 상기 제 3 래치 수단은 상기 데이터 입력 신호를 래치하여 상기 제 1 데이터 정렬 신호와 동일한 위치에 정렬되는 상기 제 2 데이터 정렬 신호로 출력함이 바람직하다.
상기 데이터 정렬 회로의 구성에서, 상기 제 2 래치부는, 상기 폴링 데이터 스트로브 신호로써 상기 제 1 데이터 정렬 신호를 래치하여 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬되는 상기 제 3 데이터 정렬 신호로 출력하는 제 4 래치 수단; 및 상기 폴링 데이터 스트로브 신호로써 상기 제 2 데이터 정렬 신호를 래치하여 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬되는 상기 제 4 데이터 정렬 신호로 출력하는 제 5 래치 수단;을 포함함이 바람직하다.
상기 제 2 래치부의 구성에서, 상기 제 4 래치 수단은 상기 제 1 데이터 정렬 신호를 래치하여 상기 폴링 데이터 스트로브 신호를 기준으로 상기 제 1 데이터 정렬 신호에서 한 클럭 시프트된 상기 제 3 데이터 정렬 신호로 출력함이 바람직하다.
상기 제 2 래치부의 구성에서, 상기 제 5 래치 수단은 상기 제 2 데이터 정렬 신호를 래치하여 상기 폴링 데이터 스트로브 신호를 기준으로 상기 제 2 데이터 정렬 신호에서 한 클럭 시프트된 상기 제 4 데이터 정렬 신호로 출력함이 바람직하다.
상기 제 1 및 제 2 래치부의 구성에서, 상기 제 2 내지 제 5 래치 수단은 상기 폴링 데이터 스트로브 신호로써 각 입력되는 신호를 래치하기 위한 최소한의 홀드 타임에 대응되는 지연 시간을 가짐이 바람직하다.
상기 데이터 정렬 회로의 구성에서, 상기 제 2 래치부는 i(i는 4 이상의 자연수)비트 프리패치이면 상기 폴링 데이터 스트로브 신호로써 상기 제 4 및 제 5 래치 수단에서 출력되는 신호를 래치하는 'i-4'개의 제 6 래치 수단이 상기 제 4 및 제 5 래치 수단에 직렬로 더 연결됨이 바람직하다.
상기 제 2 래치부의 구성에서, 상기 각 제 6 래치 수단은 상기 폴링 데이터 스트로브 신호의 폴링 에지로써 각 입력되는 신호를 래치하기 위한 최소한의 홀드 타임에 대응되는 지연 시간을 가지며, 상기 각 제 6 래치 수단의 입력 신호를 상기 폴링 데이터 스트로브 신호를 기준으로 한 클럭씩 시프트시켜 출력함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 데이터 정렬 방법은, 데이터 스트로브 신호의 라이징 에지로써 외부로부터 직렬로 입력되는 데이터들을 래치하여 상기 데이터들 중 홀수번째 데이터들을 상기 데이터 스트로브 신호의 라이징 에지에 정렬시키는 제 1 단계; 상기 데이터 스트로브 신호의 폴링 에지로써 상기 제 1 단계에서 정렬된 데이터들을 래치하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬시키는 제 2 단계; 상기 데이터 스트로브 신호의 폴링 에지로써 상기 데이터들을 래치하여 상기 데이터들 중 짝수번재 데이터들을 상기 데이터 스트로브 신호의 폴링 에지에 정렬시키는 제 3 단계; 및 프리패치 개수에 따라 상기 데이터 스트로브 신호의 폴링 에지로써 상기 제 2 및 제 3 단계에서 정렬된 데이터들을 각각 래치하고 이를 다시 상기 데이터 스트로브 신호의 폴링 에지로써 각각 래치하는 동작을 반복하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬되는 다수의 데이터 정렬 신호로 출력하는 제 4 단계;를 포함함을 특징으로 한다.
상기 방법에서, 상기 제 2 단계는 상기 데이터 래치 신호를 래치하여 상기 제 1 단계에서 정렬된 데이터들을 상기 데이터 스트로브 신호를 기준으로 반 클럭 시프트시킴이 바람직하다.
상기 방법에서, 상기 제 3 단계는 상기 데이터들을 래치하여 상기 제 2 단계에서 정렬된 데이터들과 동일한 시점에 정렬시킴이 바람직하다.
상기 방법에서, 상기 제 4 단계는 상기 제 2 및 제 3 단계에서 정렬된 데이터들을 상기 데이터 스트로브 신호를 기준으로 한 클럭씩 시프트시킴이 바람직하다.
상기 방법에서, 상기 제 4 단계는 i(i는 4 이상의 자연수)비트 프리패치인 경우 상기 래치 동작을 'i-4'번 반복함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 실시 예는 프리패치 동작에 있어서 라이징 데이터 스트로브 신호로써 홀수번째 데이터들을 래치하고 폴링 데이터 스트로브 신호로써 짝수번째 데이터들을 래치한 후, 폴링 데이터 스트로브 신호만 이용하여 데이터를 정렬함으로써, 래치 회로의 개수를 줄일 수 있다.
구체적으로, 본 발명의 실시 예는, 도 2에 도시된 바와 같이, 데이터 버퍼부(100), 데이터 지연부(200), 데이터 스트로브 버퍼부(300), 데이터 스트로브 지연/반전부(400), 및 데이터 정렬 회로(500)로 구성될 수 있다.
데이터 버퍼부(100)는 데이터 입출력 핀(DQ)으로부터 입력되는 데이터들을 버퍼링하고, 데이터 지연부(200)는 버퍼링된 데이터들을 지연시켜 데이터 입력 신호 DIN로 제공한다.
데이터 스트로브 버퍼부(300)는 데이터 스트로브 핀(DQS)으로부터 입력되는 데이터 스트로브 신호를 버퍼링하고, 데이터 스트로브 지연/반전부(400)는 버퍼링된 신호를 지연 및 반전시켜 라이징 데이터 스트로브 신호 RDQS와 폴링 데이터 스트로브 신호 FDQS로 각각 제공한다.
이때, 데이터 지연부(200)와 데이터 스트로브 지연/반전부(400)는 버퍼링된 데이터와 데이터 스트로브 신호를 각각 지연시켜 데이터 입력 신호 DIN와 라이징 데이터 스트로브 신호 RDQS, 입력 신호 DIN와 폴링 데이터 스트로브 신호 FDQS 사이의 셋업 타임(setup time)과 홀드 타임(hold time)의 마진을 확보한다.
데이터 정렬 회로(500)는 4비트 프리패치인 경우, 라이징 데이터 스트로브 신호 RDQS와 폴링 데이터 스트로브 신호 FDQS로써 데이터 입력 신호 DIN를 래치하 여 4비트의 데이터들을 병렬로 정렬하기 위한 데이터 정렬 신호들 DIN_EV0, DIN_OD0, DIN_EV1, DIN_OD1을 생성한다.
여기서, 데이터 정렬 회로(500)는 4비트 프리패치인 경우, 도 3과 같이 구성될 수 있으며, 이를 상세히 살펴보면 아래와 같다.
도 3의 데이터 정렬 회로(500)는 5개의 래치부(510~550)를 포함하며, 래치부(510)를 제외한 나머지 래치부들(520~550)은 폴링 데이터 스트로브 신호 FDQS로써 입력되는 신호들을 래치한다.
구체적으로, 래치부(510)는 라이징 데이터 스트로브 신호 RDQS로써 데이터 입력 신호 DIN를 래치하여 라이징 데이터 스트로브 신호 RDQS의 라이징 에지에 정렬되는 데이터 래치 신호 DIN_LAT로 출력한다.
래치부(520)는 폴링 데이터 스트로브 신호 FDQS로써 데이터 래치 신호 DIN_LAT를 래치하여 폴링 데이터 스트로브 신호 FDQS의 라이징 에지에 정렬되는 데이터 정렬 신호 DIN_EV1로 출력한다.
래치부(530)는 폴링 데이터 스트로브 신호 FDQS로써 데이터 정렬 신호 DIN_EV1를 래치하여 폴링 데이터 스트로브 신호 FDQS의 라이징 에지에 정렬되는 데이터 정렬 신호 DIN_EV0로 출력한다.
래치부(540)는 폴링 데이터 스트로브 신호 FDQS로써 데이터 입력 신호 DIN를 래치하여 폴링 데이터 스트로브 신호 FDQS의 라이징 에지에 정렬되는 데이터 정렬 신호 DIN_OD1로 출력한다.
래치부(550)는 폴링 데이터 스트로브 신호 FDQS로써 데이터 정렬 신호 DIN_OD1를 래치하여 폴링 데이터 스트로브 신호 FDQS의 라이징 에지에 정렬되는 데이터 정렬 신호 DIN_OD10로 출력한다.
이러한 구성을 갖는 데이터 정렬 회로(500)에서 각 래치부(510~550)는 모두 동일한 회로로 구성될 수 있으며, 그 중 래치부(530)는 일 예로, 도 4와 같이 구성될 수 있다.
즉, 도 4의 래치부(530)는 데이터 정렬 신호 DIN_EV1를 지연 및 반전하여 두 입력 신호 IN, INB로 출력하는 입력부(531), 폴링 데이터 스트로브 신호 FDQS의 하이 구간 동안 동작하여 두 입력 신호 IN, INB의 전위차를 감지 증폭하는 차동 증폭부(532), 및 차동 증폭부(532)에서 출력되는 신호를 래치하여 데이터 정렬 신호 DIN_EV0로 출력하는 SR 래치부(533)를 포함한다.
여기서, 입력부(531)는 데이터 정렬 신호 DIN_EV1를 반전하는 인버터(IV1), 인버터(IV1)에서 출력되는 신호를 지연시키는 지연 소자(DL), 지연 소자(DL)에서 출력되는 신호를 반전하여 반전 입력 신호 INB로 출력하는 인버터(IV2), 인버터(IV1)에서 출력되는 신호를 반전하는 인버터(IV3), 및 인버터(IV3)에서 출력되는 신호를 반전하여 입력 신호 IN로 출력하는 인버터(IV4)를 포함한다.
이때, 지연 소자(DL)는 입력 신호 IN가 출력되는 타이밍과 동일한 타이밍으로 반전 입력 신호 INB가 출력되도록 인버터(IV1)에서 출력되는 신호를 지연시키는 역할을 한다.
그리고, 차동 증폭부(532)는 폴링 데이터 스트로브 신호 FDQS의 상태에 따라 공통 노드(COMM)를 접지 전압(VSS) 레벨로 풀 다운시키는 NMOS 트랜지스터(N1), 반전 입력 신호 INB의 상태에 따라 NMOS 트랜지스터(N4)와 공통 노드 사이(COMM)를 연결하는 NMOS 트랜지스터(N2), 입력 신호 IN의 상태에 따라 NMOS 트랜지스터(N5)와 공통 노드(COMM) 사이를 연결하는 NMOS 트랜지스터(N3), 출력 노드(ND2)의 상태에 따라 출력 노드(ND1)와 NMOS 트랜지스터(N2) 사이를 연결하는 NMOS 트랜지스터(N4), 출력 노드(ND1)의 상태에 따라 출력 노드(ND2)와 NMOS 트랜지스터(N3) 사이를 연결하는 NMOS 트랜지스터(N5), 폴링 데이터 스트로브 신호 FDQS의 상태에 따라서 출력 노드(ND1)를 전원 전압(VDD) 레벨로 풀 업시키는 PMOS 트랜지스터(P1), 출력 노드(ND2)의 상태에 따라서 출력 노드(ND1)를 전원 전압(VDD) 레벨로 풀 업시키는 PMOS 트랜지스터(P2), 출력 노드(ND1)의 상태에 따라서 출력 노드(ND2)를 전원 전압(VDD) 레벨로 풀 업시키는 PMOS 트랜지스터(P3), 폴링 데이터 스트로브 신호 FDQS의 상태에 따라서 출력 노드(ND2)를 전원 전압(VDD) 레벨로 풀 업시키는 PMOS 트랜지스터(P4), 및 폴링 데이터 스트로브 신호 FDQS의 상태에 따라서 출력 노드(ND1)와 출력 노드(ND2) 사이를 연결하는 PMOS 트랜지스터(P5)를 포함한다.
또한, SR 래치부(533)는 출력 노드(ND2)로 전달되는 신호와 낸드 게이트(NA2)에서 출력되는 신호를 낸드 조합하여 데이터 정렬 신호 DIN_EV0로 출력하는 낸드 게이트(NA1)와, 출력 노드(ND1)로 전달되는 신호와 데이터 정렬 신호 DIN_EV0를 낸드 조합하여 낸드 게이트(NA1)로 전달하는 낸드 게이트(NA2)를 포함한다.
이하, 도 5 및 도 6을 참조하여 4비트 프리패치일 때 본 발명의 실시 예의 동작을 상세히 살펴보기로 한다.
우선, 도 5를 참조하면, 데이터 입출력 핀(DQ)으로부터 순차적으로 입력된 데이터들 DQ0~DQ7은 데이터 버퍼부(100)와 데이터 지연부(200)를 통해 데이터 입력 신호 DIN로 출력된다.
또한, 데이터 스트로브 핀(DQS)으로부터 입력된 데이터 스트로브 신호는 데이터 스트로브 버퍼부(300)와 데이터 스트로브 지연/반전부(400)를 통해 라이징 데이터 스트로브 신호 RDQS와 폴링 데이터 스트로브 신호 FDQS로 각각 출력된다.
그 후, 데이터 입력 신호 DIN는 라이징 데이터 스트로브 신호 RDQS에 의해 샘플링(sampling)되어 라이징 데이터 스트로브 신호 RDQS의 라이징 에지에 정렬되는 데이터 래치 신호 DIN_LAT로 출력된다. 이때, 데이터 래치 신호 DIN_LAT는 데이터들 DQ0~DQ7 중 홀수번째 입력되는 데이터들 DQ0, DQ2, DQ4, DQ6과 대응된다.
데이터 래치 신호 DIN_LAT는 폴링 데이터 스트로브 신호 FDQS에 의해 샘플링되어 폴링 데이터 스트로브 신호 FDQS의 라이징 에지에 정렬되는 데이터 정렬 신호 DIN_EV1로 출력된다. 즉, 데이터 래치 신호 DIN_LAT가 래치부(520)를 통해 반 클럭 시프트된다.
그리고, 데이터 정렬 신호 DIN_EV1는 다시 폴링 데이터 스트로브 신호 FDQS에 의해 샘플링되어 폴링 데이터 스트로브 신호 FDQS의 라이징 에지에 정렬되는 데이터 정렬 신호 DIN_EV0로 출력된다. 즉, 데이터 정렬 신호 DIN_EV1가 래치부(530)를 통해 한 클럭 시프트된다.
한편, 데이터 입력 신호 DIN는 폴링 데이터 스트로브 신호 FDQS에 의해 샘플링되어 폴링 데이터 스트로브 신호 FDQS의 라이징 에지에 정렬되는 데이터 정렬 신호 DIN_OD1로 출력된다. 이때, 데이터 정렬 신호 DIN_OD1는 데이터들 DQ0~DQ7 중 짝수번째 입력되는 데이터들 DQ1, DQ3, DQ5, DQ7과 대응된다.
그리고, 데이터 정렬 신호 DIN_OD1는 다시 폴링 데이터 스트로브 신호 FDQS에 의해 샘플링되어 래치되어 폴링 데이터 스트로브 신호 FDQS의 라이징 에지에 정렬되는 데이터 정렬 신호 DIN_OD0로 출력된다. 즉, 데이터 정렬 신호 DIN_OD1가 래치부(550)를 통해 한 클럭 시프트된다.
이러한 본 발명의 실시 예의 동작에 있어서, 두 데이터 정렬 신호 DIN_EV1, DIN_OD1가 래치부(530,550)로 각각 입력되어 래치될 때 셋업 타임과 홀드 타임이 충분히 확보되어야만 정상적으로 데이터 정렬 신호 DIN_EV0, DIN_OD0로 정렬된다.
이를 도 6을 참조하여 살펴보면, 데이터 래치 신호 DIN_LAT는 폴링 데이터 스트로브 신호 FDQS에 의해 반 클럭 시프트되어 데이터 정렬 신호 DIN_EV1로 된다.
이때, 데이터 래치 신호 DIN_LAT는 래치부(520)에서 래치되는 시간, 즉, 도 4의 SR 래치부(533)의 래치 시간 't1'만큼 더 지연되어 데이터 정렬 신호 DIN_EV1로 출력된다.
그리고, 데이터 정렬 신호 DIN_EV1는 래치부(530)로 입력되어 래치될 때 도 4의 입력부(531)를 통해 't2'만큼 지연되어 입력 신호 IN로 생성된다. 그 후, 입력 신호 IN는 차동 증폭부(532)와 SR 래치(533)를 통해 폴링 데이터 스트로브 신호 FDQS의 라이징 에지에 정렬된다.
즉, 래치부(530)에서 입력 신호 IN와 폴링 데이터 스트로브 신호 FDQS 사이의 셋업 타임은 '1tCK-(t1+t2)', 홀드 타임은 't1+t2'가 된다.
본 발명의 실시 예는 't1+t2'만큼의 홀드 타임을 가지지만 데이터를 시프트하고 정렬하는데 충분한 시간이 될 수 있다. 또한, 이러한 홀드 타임이 부족할 경 우 설계자는 입력부(531)의 인버터들(IV1~IV4)과 SR 래치부(533)의 낸드 게이트들(NA1,NA2)의 사이즈를 조절하여 홀드 타임을 조절할 수도 있다.
따라서, 본 발명의 실시 예는 데이터들을 래치부(520,540)를 통해 폴링 데이터 스트로브 신호 FDQS로 각각 샘플링한 이후 다시 폴링 데이터 스트로브 신호 FDQS를 이용하여 데이터들을 정렬하더라도 정상적인 프리패치 동작이 가능하며, 그에 따라, 4비트 프리패치인 경우 종래보다 래치 회로의 개수를 2개 줄어든다.
4비트 프리패치와 마찬가지로, 본 발명의 실시 예는 n비트 프리패치 동작에 모두 적용 가능하며, 일 예로, 8비트 프리패치인 경우, 도 7과 같은 회로로 구성될 수 있다.
즉, 도 7에 도시된 바와 같이, 본 발명의 실시 예는 4비트 프리패치와 같이 폴링 데이터 스트로브 신호 FDQS에 의해 샘플링된 데이터들이 폴링 데이터 스트로브 신호 FDQS에 의해 데이터 정렬 신호 DIN_EV0~DIN_EV3, DIN_OD0~DIN_OD3로 정렬된다.
8비트 프리패치인 경우, 본 발명의 실시 예는 9개의 래치부(600~680)로 구성될 수 있으므로, 종래대비 총 6개의 래치 회로가 줄어든다. 즉, 본 발명의 실시 예는 n비트 프리패치인 경우 종래에서 'n-2'개의 래치 회로를 줄일 수 있는 효과가 있다.
이와 같이, 본 발명은 최초 입력되는 데이터들을 라이징 데이터 스트로브 신호로써 샘플링하고 이후 래치 동작에서 폴링 데이터 스트로브 신호로만 데이터를 정렬함으로써, 고속동작에 의해 프리패치 개수가 늘어남에 따른 데이터 정렬 회로 의 면적 및 전력 증가 측면에서 종래보다 레이아웃 면적이 줄어들고 전력 소모도 줄일 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.
Claims (38)
- 프리패치 동작을 위해 데이터 스트로브 신호로써 직렬로 입력되는 데이터들을 병렬로 정렬하는 반도체 메모리 장치의 데이터 정렬 회로에 있어서,상기 데이터 스트로브 신호로써 상기 데이터들을 래치하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬되는 제 1 및 제 2 데이터 정렬 신호로 출력하는 제 1 래치부; 및상기 데이터 스트로브 신호의 폴링 에지로써 상기 제 1 및 제 2 데이터 정렬 신호를 각각 래치하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬되는 제 3 및 제 4 데이터 정렬 신호로 각각 출력하는 제 2 래치부;를 포함함을 특징으로 하는 데이터 정렬 회로.
- 제 1 항에 있어서,상기 제 1 래치부는 상기 데이터 스트로브 신호로써 상기 데이터들을 래치하여 상기 데이터들 중 홀수번째 데이터들이 상기 데이터 스트로브 신호의 폴링 에지에 정렬된 상기 제 1 데이터 정렬 신호와, 상기 데이터들 중 짝수번째 데이터들이 상기 데이터 스트로브 신호의 폴링 에지에 정렬된 상기 제 2 데이터 정렬 신호로 출력함을 특징으로 하는 데이터 정렬 회로.
- 제 2 항에 있어서,상기 제 1 래치부는,상기 데이터 스트로브 신호의 라이징 에지로써 상기 데이터들을 래치하여 상기 데이터 스트로브 신호의 라이징 에지에 정렬되는 데이터 래치 신호로 출력하는 제 1 래치 수단;상기 데이터 스트로브 신호의 폴링 에지로써 상기 데이터 래치 신호를 래치하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬되는 상기 제 1 데이터 정렬 신호로 출력하는 제 2 래치 수단; 및상기 데이터 스트로브 신호의 폴링 에지로써 상기 데이터들을 래치하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬되는 상기 제 2 데이터 정렬 신호로 출력하는 제 3 래치 수단;을 포함함을 특징으로 하는 데이터 정렬 회로.
- 제 3 항에 있어서,상기 제 2 래치 수단은 상기 데이터 래치 신호를 래치하여 상기 데이터 스트로브 신호를 기준으로 상기 데이터 래치 신호에서 반 클럭 시프트된 상기 제 1 데이터 정렬 신호로 출력함을 특징으로 하는 데이터 정렬 회로.
- 제 3 항에 있어서,상기 제 3 래치 수단은 상기 데이터들을 래치하여 상기 제 1 데이터 정렬 신호와 동일한 위치에 정렬되는 상기 제 2 데이터 정렬 신호로 출력함을 특징으로 하는 데이터 정렬 회로.
- 제 3 항에 있어서,상기 제 2 래치부는,상기 데이터 스트로브 신호의 폴링 에지로써 상기 제 1 데이터 정렬 신호를 래치하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬되는 상기 제 3 데이터 정렬 신호로 출력하는 제 4 래치 수단; 및상기 데이터 스트로브 신호의 폴링 에지로써 상기 제 2 데이터 정렬 신호를 래치하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬되는 상기 제 4 데이터 정렬 신호로 출력하는 제 5 래치 수단;을 포함함을 특징으로 하는 데이터 정렬 회로.
- 제 6 항에 있어서,상기 제 4 래치 수단은 상기 제 1 데이터 정렬 신호를 래치하여 상기 데이터 스트로브 신호를 기준으로 상기 제 1 데이터 정렬 신호에서 한 클럭 시프트된 상기 제 3 데이터 정렬 신호로 출력함을 특징으로 하는 데이터 정렬 회로.
- 제 6 항에 있어서,상기 제 5 래치 수단은 상기 제 2 데이터 정렬 신호를 래치하여 상기 데이터 스트로브 신호를 기준으로 상기 제 2 데이터 정렬 신호에서 한 클럭 시프트된 상기 제 4 데이터 정렬 신호로 출력함을 특징으로 하는 데이터 정렬 회로.
- 제 6 항에 있어서,상기 제 2 내지 제 5 래치 수단은 상기 데이터 스트로브 신호의 폴링 에지로써 각 입력되는 신호를 래치하기 위한 최소한의 홀드 타임에 대응되는 지연 시간을 가짐을 특징으로 하는 데이터 정렬 회로.
- 제 6 항에 있어서,상기 제 2 래치부는 i(i는 4 이상의 자연수)비트 프리패치이면 상기 데이터 스트로브 신호의 폴링 에지로써 상기 제 4 및 제 5 래치 수단에서 출력되는 신호를 래치하는 'i-4'개의 제 6 래치 수단이 상기 제 4 및 제 5 래치 수단에 직렬로 더 연결됨을 특징으로 하는 데이터 정렬 회로.
- 제 10 항에 있어서,상기 각 제 6 래치 수단은 상기 데이터 스트로브 신호의 폴링 에지로써 각 입력되는 신호를 래치하기 위한 최소한의 홀드 타임에 대응되는 지연 시간을 가지며, 상기 각 제 6 래치 수단의 입력 신호를 상기 데이터 스트로브 신호를 기준으로 한 클럭씩 시프트시켜 출력함을 특징으로 하는 데이터 정렬 회로.
- 프리패치 동작을 위해 데이터 스트로브 신호로써 직렬로 입력되는 데이터들을 병렬로 정렬하는 반도체 메모리 장치의 데이터 정렬 회로에 있어서,상기 데이터 스트로브 신호의 제 1 에지로써 상기 데이터들을 래치하여 상기 데이터 스트로브 신호의 제 1 에지에 정렬된 데이터 래치 신호로 출력하는 제 1 래치부;상기 데이터 스트로브 신호의 제 2 에지에 동기되어 상기 데이터 래치 신호를 순차적으로 래치하여 상기 데이터 스트로브 신호의 제 2 에지에 각각 정렬된 둘 이상의 제 1 데이터 정렬 신호로 출력하는 제 2 래치부; 및상기 데이터 스트로브 신호의 제 2 에지에 동기되어 상기 데이터들을 순차적으로 래치하여 상기 데이터 스트로브 신호의 제 2 에지에 각각 정렬된 둘 이상의 제 2 데이터 정렬 신호로 출력하는 제 3 래치부;를 포함함을 특징으로 하는 데이터 정렬 회로.
- 제 12 항에 있어서,상기 데이터 스트로브 신호의 제 1 에지는 상기 데이터 스트로브 신호의 라이징 에지와 대응되고, 상기 데이터 스트로브 신호의 제 2 에지는 상기 데이터 스트로브 신호의 폴링 에지와 대응됨을 특징으로 하는 데이터 정렬 회로.
- 제 12 항에 있어서,상기 제 1 래치부는 상기 데이터 스트로브 신호의 제 1 에지로써 상기 데이터들을 래치하여 상기 데이터들 중 홀수번째 데이터들이 상기 데이터 스트로브 신호의 제 1 에지에 정렬된 데이터 래치 신호로 출력하고, 상기 제 3 래치부는 상기 데이터 스트로브 신호의 제 2 에지로써 상기 데이터들을 순차적으로 래치하여 상기 데이터들 중 짝수번째 데이터들이 상기 데이터 스트로브 신호의 제 2 에지에 정렬된 둘 이상의 제 2 데이터 정렬 신호로 출력함을 특징으로 하는 데이터 정렬 회로.
- 제 12 항에 있어서,상기 제 2 및 제 3 래치부는 상기 데이터 스트로브 신호의 제 2 에지로써 각 입력되는 신호를 순차적으로 래치하기 위한 최소한의 홀드 타임에 대응되는 지연 시간을 가지는 다수의 래치 수단을 포함함을 특징으로 하는 데이터 정렬 회로.
- 제 15 항에 있어서,상기 제 2 래치부는,상기 데이터 스트로브 신호의 제 2 에지로써 상기 데이터 래치 신호를 래치하여 상기 데이터 스트로브 신호의 제 2 에지에 정렬시키는 제 1 래치 수단; 및상기 데이터 스트로브 신호의 제 2 에지로써 상기 제 1 래치 수단에서 출력되는 신호를 순차적으로 래치하여 상기 데이터 스트로브 신호의 제 2 에지에 각각 정렬시키는 최소한 하나의 제 2 래치 수단;을 포함함을 특징으로 하는 데이터 정렬 회로.
- 제 16 항에 있어서,상기 제 1 래치 수단은 상기 데이터 래치 신호를 래치하여 상기 데이터 스트로브 신호를 기준으로 상기 데이터 래치 신호를 반 클럭 시프트킴을 특징으로 하는 데이터 정렬 회로.
- 제 16 항에 있어서,상기 제 2 래치 수단은 i(i는 4 이상의 자연수)비트 프리패치이면 직렬 연결된 'i-4'개의 래치 수단으로 구성되며, 상기 각 래치 수단의 출력 신호를 상기 데이터 스트로브 신호를 기준으로 한 클럭씩 시프트시킴을 특징으로 하는 데이터 정렬 회로.
- 제 16 항에 있어서,상기 제 3 래치부는,상기 데이터 스트로브 신호의 제 2 에지로써 상기 데이터들을 래치하여 상기 데이터 스트로브 신호의 제 2 에지에 정렬시키는 제 3 래치 수단; 및상기 데이터 스트로브 신호의 제 2 에지로써 상기 제 3 래치 수단에서 출력되는 신호를 순차적으로 래치하여 상기 데이터 스트로브 신호의 제 2 에지에 각각 정렬시키는 최소한 하나의 제 4 래치 수단;을 포함함을 특징으로 하는 데이터 정렬 회로.
- 제 19 항에 있어서,상기 제 3 래치 수단은 상기 데이터들을 래치하여 상기 제 1 래치 수단의 출력과 동일한 시점에 정렬시킴을 특징으로 하는 데이터 정렬 회로.
- 제 19 항에 있어서,상기 제 4 래치 수단은 i(i는 4 이상의 자연수)비트 프리패치이면 직렬 연결된 'i-4'개의 래치 수단으로 구성되며, 상기 각 래치 수단의 출력 신호를 상기 데 이터 스트로브 신호를 기준으로 한 클럭씩 시프트시킴을 특징으로 하는 데이터 정렬 회로.
- 외부로부터 직렬로 입력되는 데이터들을 버퍼링하는 데이터 버퍼부;상기 데이터 버퍼부에서 출력되는 데이터들을 지연시켜 데이터 입력 신호 로 제공하는 데이터 지연부;외부로부터 입력되는 데이터 스트로브 신호를 버퍼링하는 데이터 스트로브 버퍼부;상기 데이터 스트로브 버퍼부에서 출력되는 신호를 지연 및 반전시켜 라이징 데이터 스트로브 신호와 폴링 데이터 스트로브 신호로 각각 제공하는 데이터 스트로브 지연/반전부; 및상기 라이징 데이터 스트로브 신호와 상기 폴링 데이터 스트로브 신호로써 상기 데이터 입력 신호를 병렬로 정렬시키는 데이터 정렬 회로;를 포함하며,상기 데이터 정렬 회로는 상기 라이징 데이터 스트로브 신호와 상기 폴링 데이터 스트로브 신호로써 상기 데이터 입력 신호를 샘플링하고, 상기 폴링 데이터 스트로브 신호로써 상기 샘플링된 신호를 병렬로 정렬시킴을 특징으로 하는 반도체 메모리 장치.
- 제 22 항에 있어서,상기 데이터 정렬 회로는,상기 라이징 데이터 스트로브 신호와 상기 폴링 데이터 스트로브 신호로써 상기 데이터 입력 신호를 샘플링하여 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬되는 제 1 및 제 2 데이터 정렬 신호로 출력하는 제 1 래치부; 및상기 폴링 데이터 스트로브 신호로써 상기 제 1 및 제 2 데이터 정렬 신호를 각각 래치하여 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬되는 제 3 및 제 4 데이터 정렬 신호로 각각 출력하는 제 2 래치부;를 포함함을 특징으로 하는 반도체 메모리 장치.
- 제 23 항에 있어서,상기 제 1 래치부는 상기 라이징 데이터 스트로브 신호와 상기 폴링 데이터 스트로브 신호로써 상기 데이터 입력 신호를 샘플링하여 상기 데이터 입력 신호의 홀수번째 데이터들이 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬된 상기 제 1 데이터 정렬 신호와, 상기 데이터 입력 신호의 짝수번째 데이터들이 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬된 상기 제 2 데이터 정렬 신호로 출력함을 특징으로 하는 반도체 메모리 장치.
- 제 24 항에 있어서,상기 제 1 래치부는,상기 라이징 데이터 스트로브 신호로써 상기 데이터 입력 신호를 래치하여 상기 라이징 데이터 스트로브 신호의 라이징 에지에 정렬되는 데이터 래치 신호로 출력하는 제 1 래치 수단;상기 폴링 데이터 스트로브 신호로써 상기 데이터 래치 신호를 래치하여 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬되는 상기 제 1 데이터 정렬 신호로 출력하는 제 2 래치 수단; 및상기 폴링 데이터 스트로브 신호로써 상기 데이터 입력 신호를 래치하여 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬되는 상기 제 2 데이터 정렬 신호로 출력하는 제 3 래치 수단;을 포함함을 특징으로 하는 반도체 메모리 장치.
- 제 25 항에 있어서,상기 제 2 래치 수단은 상기 데이터 래치 신호를 래치하여 상기 폴링 데이터 스트로브 신호를 기준으로 상기 데이터 래치 신호에서 반 클럭 시프트된 상기 제 1 데이터 정렬 신호로 출력함을 특징으로 하는 반도체 메모리 장치.
- 제 26 항에 있어서,상기 제 3 래치 수단은 상기 데이터 입력 신호를 래치하여 상기 제 1 데이터 정렬 신호와 동일한 위치에 정렬되는 상기 제 2 데이터 정렬 신호로 출력함을 특징으로 하는 반도체 메모리 장치.
- 제 25 항에 있어서,상기 제 2 래치부는,상기 폴링 데이터 스트로브 신호로써 상기 제 1 데이터 정렬 신호를 래치하여 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬되는 상기 제 3 데이터 정렬 신호로 출력하는 제 4 래치 수단; 및상기 폴링 데이터 스트로브 신호로써 상기 제 2 데이터 정렬 신호를 래치하여 상기 폴링 데이터 스트로브 신호의 라이징 에지에 정렬되는 상기 제 4 데이터 정렬 신호로 출력하는 제 5 래치 수단;을 포함함을 특징으로 하는 반도체 메모리 장치.
- 제 28 항에 있어서,상기 제 4 래치 수단은 상기 제 1 데이터 정렬 신호를 래치하여 상기 폴링 데이터 스트로브 신호를 기준으로 상기 제 1 데이터 정렬 신호에서 한 클럭 시프트된 상기 제 3 데이터 정렬 신호로 출력함을 특징으로 하는 반도체 메모리 장치.
- 제 28 항에 있어서,상기 제 5 래치 수단은 상기 제 2 데이터 정렬 신호를 래치하여 상기 폴링 데이터 스트로브 신호를 기준으로 상기 제 2 데이터 정렬 신호에서 한 클럭 시프트된 상기 제 4 데이터 정렬 신호로 출력함을 특징으로 하는 반도체 메모리 장치.
- 제 28 항에 있어서,상기 제 2 내지 제 5 래치 수단은 상기 폴링 데이터 스트로브 신호로써 각 입력되는 신호를 래치하기 위한 최소한의 홀드 타임에 대응되는 지연 시간을 가짐을 특징으로 하는 반도체 메모리 장치.
- 제 28 항에 있어서,상기 제 2 래치부는 i(i는 4 이상의 자연수)비트 프리패치이면 상기 폴링 데이터 스트로브 신호로써 상기 제 4 및 제 5 래치 수단에서 출력되는 신호를 래치하는 'i-4'개의 제 6 래치 수단이 상기 제 4 및 제 5 래치 수단에 직렬로 더 연결됨을 특징으로 하는 반도체 메모리 장치.
- 제 32 항에 있어서,상기 각 제 6 래치 수단은 상기 폴링 데이터 스트로브 신호의 폴링 에지로써 각 입력되는 신호를 래치하기 위한 최소한의 홀드 타임에 대응되는 지연 시간을 가지며, 상기 각 제 6 래치 수단의 입력 신호를 상기 폴링 데이터 스트로브 신호를 기준으로 한 클럭씩 시프트시켜 출력함을 특징으로 하는 반도체 메모리 장치.
- 데이터 스트로브 신호의 라이징 에지로써 외부로부터 직렬로 입력되는 데이터들을 래치하여 상기 데이터들 중 홀수번째 데이터들을 상기 데이터 스트로브 신호의 라이징 에지에 정렬시키는 제 1 단계;상기 데이터 스트로브 신호의 폴링 에지로써 상기 제 1 단계에서 정렬된 데이터들을 래치하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬시키는 제 2 단계;상기 데이터 스트로브 신호의 폴링 에지로써 상기 데이터들을 래치하여 상기 데이터들 중 짝수번재 데이터들을 상기 데이터 스트로브 신호의 폴링 에지에 정렬시키는 제 3 단계; 및프리패치 개수에 따라 상기 데이터 스트로브 신호의 폴링 에지로써 상기 제 2 및 제 3 단계에서 정렬된 데이터들을 각각 래치하고 이를 다시 상기 데이터 스트로브 신호의 폴링 에지로써 각각 래치하는 동작을 반복하여 상기 데이터 스트로브 신호의 폴링 에지에 정렬되는 다수의 데이터 정렬 신호로 출력하는 제 4 단계;를 포함함을 특징으로 하는 데이터 정렬 방법.
- 제 34 항에 있어서,상기 제 2 단계는 상기 데이터 래치 신호를 래치하여 상기 제 1 단계에서 정렬된 데이터들을 상기 데이터 스트로브 신호를 기준으로 반 클럭 시프트시킴을 특징으로 하는 데이터 정렬 방법.
- 제 35 항에 있어서,상기 제 3 단계는 상기 데이터들을 래치하여 상기 제 2 단계에서 정렬된 데이터들과 동일한 시점에 정렬시킴을 특징으로 하는 데이터 정렬 방법.
- 제 34 항에 있어서,상기 제 4 단계는 상기 제 2 및 제 3 단계에서 정렬된 데이터들을 상기 데이터 스트로브 신호를 기준으로 한 클럭씩 시프트시킴을 특징으로 하는 데이터 정렬 방법.
- 제 34 항에 있어서,상기 제 4 단계는 i(i는 4 이상의 자연수)비트 프리패치인 경우 상기 래치 동작을 'i-4'번 반복함을 특징으로 하는 데이터 정렬 방법.
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