KR100627719B1 - 반도체 메모리 장치에서 고속의 데이터 입력 경로 - Google Patents

반도체 메모리 장치에서 고속의 데이터 입력 경로 Download PDF

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Abstract

본 발명은 반도체메모리 장치의 데이터 입력 경로에 관한 것으로 클럭에 여러번 얼라인되던 입력 데이터를 한번에 얼라인하여 입력 데이터가 셀로 전달되는 것을 빠르게 하는 데이터 입력 경로를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 반도체 메모리 장치에 있어서, 데이터를 입력받아 버퍼링하는 데이터 입력버퍼; 상기 데이터 입력 버퍼로부터 출력된 데이터를 입력받고 상승 데이터 스트로브를 입력받아 래치하는 상승래치부; 상기 데이터 입력 버퍼로부터 출력된 데이터를 입력받고 하강 데이터 스트로브를 입력받아 래치하는 하강래치부; 상기 상승래치부로부터 출력된 데이터를 입력받고 하강 데이터 스트로브를 입력받아 하강 데이터 스트로브에 얼라인하기 위한 하강얼라인부; 외부로부터의 데이터 스트로브 신호를 입력받아 버퍼링하기 위한 데이터스트로브 입력 버퍼; 클럭 스트로브 신호와 0번 어드레스 신호를 입력받아 이븐/오드를 제어하는 신호를 생성하기 위한 데이터 스트로브부; 상기 하강 얼라인부로부터 상승 데이터와 하강 데이터를 입력받고 데이터 폭을 결정하기 위한 제1데이터폭 신호(X16)과 제2데이터폭 신호(X4)를 입력받아 먹스출력상승 데이터와 먹스출력하강 데이터를 출력하기 위한 데이터 입력 멀티플렉서; 상기 데이터 입력 멀티플렉서로부터 출력된 먹스출력상승데이터를 입력받고 상기 데이터 스트로브부로부터 이븐 데이터 스트로브와 오드 데이터 스트로브와 프리차지 스트로브를 입력받아 이븐/오드 데이터를 선택하기 위한 제1입력데이터 드라이버; 상기 데이터 입력 멀티플렉서로부터 출력된 먹스출력하강데이터를 입력 받고 상기 데이터 스트로브부로부터 이븐 데이터 스트로브와 오드 데이터 스트로브와 프리차지 스트로브를 입력받아 이븐/오드 데이터를 선택하기 위한 제2입력데이터 드라이버; 상기 제1 및 제2입력데이터드라이버로부터 출력된 글로벌 이븐/오드 데이터를 입력받아 셀로 데이터를 드라이빙하기 위한 셀 라이트 드라이버를 포함하여 이루어진다.
상승래치부, 하강래치부, 하강얼라인부, 데이터 입력 멀티플렉서, 제1입력데이터드라이버, 데이터스트로브부

Description

반도체 메모리 장치에서 고속의 데이터 입력 경로{High Speedy data input path in semiconductor memory device}
도1은 종래 방식의 데이터 입력 경로를 나타내는 블럭도,
도2는 상기 데이터 입력 경로의 동작을 나타내는 타이밍도,
도3은 본 발명의 데이터 입력 경로를 나타내는 블럭도,
도4는 본 발명의 데이터 입력 경로의 신호 흐름을 나타내는 타이밍도,
도5는 데이터 스트로브부의 상세한 회로도,
도6은 제1 및 제2입력데이터드라이버의 상세한 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
310 : 상승래치부 320 : 하강래치부
330 : 하강얼라인부 360 : 데이터 입력 멀티플렉서
370 : 제1입력데이터드라이버 380 : 제2입력데이터드라이버
390 : 셀 라이트 드라이버 400 : 데이터스트로브부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 DDR(Double Data Rate) 동기식 메모리의 데이터 입력 경로에 관한 것이다.
일반적으로 DDR 동기식 메모리는 종래의 SDR(Single Data Rate) SDRAM보다 한 클럭 사이클에서 두 배의 데이터를 동시에 리드(Read) 혹은 라이트(Write)할 수 있는 2-비트 프리페치(Prefetch) 방식을 사용하므로, 두 배의 데이터를 동시에 입력받아 고속으로 연속된 데이터의 입출력을 할 수 있는 장점이 있다. 데이터를 셀에 라이트 할 때는 외부 시스템으로부터 데이터가 칩에 들어왔음을 알려주는 데이터 스트로브 신호(DS)에 데이터를 얼라인(Align)하여 데이터 스트로브 신호(DS)가 상승하거나 하강할 때 이븐(Even) 데이터와 오드(Odd) 데이터를 셀에 전달하게 되는데, 이러한 과정으로 두 배의 데이터를 셀에 라이트하는 것이 가능하다.
도1은 종래 방식의 데이터 입력 경로를 나타내는 블럭도이다.
상기 도1을 참조하면, 종래 방식의 데이터 입력 경로는 데이터를 입력받아 버퍼링하기 위한 입력버퍼(100)와, 상기 입력버퍼(100)의 데이터를 입력받아 상승데이터스트로브(Rising Data Strobe) 신호에 의해서 데이터 스트로브의 상승 에지에서 데이터를 래치하는 상승래치부(110)와, 상기 입력버퍼(100)의 데이터를 입력받아 하강데이터스트로브(Falling Data Strobe) 신호에 의해서 데이터 스트로브의 하강 에지에서 데이터를 래치하는 하강래치부(120)와, 상기 상승래치부(110)로부터 래치된 데이터를 입력받아 하강데이터스트로브(Falling Data Strobe) 신호에 의해 서 데이터 스트로브의 하강 에지에서 데이터를 얼라인하는 하강얼라인부(130)와, 상기 하강얼라인부(130)와 상기 하강래치부(120)로부터 데이터를 입력받고 클럭의 하강 에지에서 발생한 펄스 신호인 클럭스트로브(Clock Strobe)에 데이터를 얼라인시키기 위한 클럭얼라인부(140)와, 상기 클럭스트로브(Clock Strobe) 신호를 입력받아 딜레이된 클럭 스트로브 신호를 생성하기 위한 클럭딜레이체인(150)과, 상기 클럭얼라인부(140)로부터 클럭에 얼라인된 상승데이터와 클럭에 얼라인된 하강데이터와 0번 어드레스신호(A0_latch)와 데이터 폭을 결정하기 위한 제1데이터폭신호(X16)와 제2데이터폭신호(X4)와 제3데이터폭신호(X8)를 입력받아 이븐 데이터와 오드 데이터를 선택하기 위한 데이터 입력 멀티플렉서(160)와, 상기 데이터 입력 멀티플렉서(160)으로부터 선택되어진 이븐/오드(Even/Odd) 데이터 중 하나를 입력받아 셀 라이트 드라이버로 드라이빙하기 위한 제1입력데이터드라이버(170)와, 상기 데이터 입력 멀티플렉서(160)으로부터 선택되어진 이븐/오드 데이터 중 하나를 입력받아 셀 라이트 드라이버로 드라이빙하기 위한 제2입력데이터드라이버(170)와, 상기 제1 및 제2입력데이터드라이버(170, 180)로부터 출력된 글로벌 이븐/오드 데이터(Global EVEN/ODD Data)를 입력받아 셀로 데이터를 드라이빙하기 위한 셀 라이트 드라이버(190)로 구성되어 있다.
상기 0번 어드레스 신호(A0_latch)는 라이트(Write) 혹은 리드(Read)시에 첫번째 어드레스인 A0가 하이 레벨인지 로우레벨인지를 나타내는 래치 신호이다. 상기 0번 어드레스 신호(A0_latch)가 필요한 이유는 하나의 어드레스에서 두개의 데이터가 동시에 입력되어지기 때문에 이를 분리하기 위한 목적이며, 상기 0번 어드 레스 신호(A0_latch)가 하이 레벨인 경우 라이징(Rising) 데이터는 상기 데이터 입력 멀티플렉서(160)의 출력인 이븐(Even) 데이터로 출력되어지며 폴링(Falling) 데이터는 상기 데이터 입력 멀티플렉서(160)의 출력인 오드(Odd) 데이터로 출력되어진다. 또한 상기 0번 어드레스(A0_latch)가 로우 레벨인 경우 라이징(Rising) 데이터는 상기 데이터 입력 멀티플렉서(160)을 거쳐 오드 데이터로 출력되어지며, 폴링(Falling) 데이터는 상기 데이터 입력 멀티플렉서(160)을 거쳐 이븐 데이터로 출력되어진다.
도2는 상기 데이터 입력 경로의 동작을 나타내는 타이밍도이다.
상기 도2를 참조하면, 입력된 데이터는 하강 데이터 스트로브(Falling Data Strobe)와 클럭 스트로브(Clock Strobe)와 딜레이된 클럭 스트로브(Delayed Clock Strobe)에 의해 각각 얼라인되어지며, 0번 어드레스 신호(A0_latch)에 의해 상승 데이터(Rising Data)와 하강 데이터(Falling Data)가 이븐 데이터(Even Data) 혹은 오드 데이터(Odd Data)로 분리되어져야 한다. 이때 클럭 스트로브(Clock Strobe)와 딜레이된 클럭 스트로브(Delayed Clock Strobe)에 의해 얼라인되기 위해선 입력신호와 제어신호 간에 충분한 마진(Margin)이 확보되어져야 하며, 0번 어드레스(A0_latch)에 의해 이븐 데이터와 오드 데이터로 분리되어지기 위해서 0번 어드레스(A0_latch)는 입력 데이터의 부하로서 작용하게 된다. 이러한 타이밍 상의 마진 확보와 부하는 전체적으로 입력데이터가 셀(Cell)까지 전달되는데 걸리는 시간을 늘이게 되며, 고속으로 동작하는 칩에서 속도를 제한하는 원인이 된다.
도2에 도시된 T1은 클럭 스트로브(Clock Strobe)와 상승 및 하강 데이터(Rising and Falling Data) 사이의 마진을 말하며, T2는 딜레이된 클럭 스트로브(Delayed Clock Strobe)와 멀티플레서 출력 이븐/오드 데이터(MUX output EVEN or ODD Data) 사이의 마진을 말한다.
이상에서 살펴본 종래 기술의 데이터 입력 경로는 입력 버퍼(100)를 통해서 입력된 데이터를 상승 및 하강 데이터 스트로브 신호에 얼라인한 후에 다시 클럭 스트로브 신호에 의해서 한 번 더 얼라인한다. 이렇게 여러번 얼라인 되는 입력 데이터는 셀로 전달되기까지 전체적인 부하가 많이 걸리게 되고 그의 속도 또한 저하되는 문제점이 발생한다.
본 발명의 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 클럭에 여러번 얼라인되던 입력 데이터를 한번에 얼라인하여 입력 데이터가 셀로 전달되는 것을 빠르게 하는 데이터 입력 경로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 데이터 입력 경로는 반도체 메모리 장치에 있어서, 데이터를 입력받아 버퍼링하는 데이터 입력버퍼; 상기 데이터 입력 버퍼로부터 출력된 데이터를 입력받고 상승 데이터 스트로브를 입력받아 래치하는 상승래치부; 상기 데이터 입력 버퍼로부터 출력된 데이터를 입력받고 하강 데이터 스트로브를 입력받아 래치하는 하강래치부; 상기 상승래치부로부터 출력된 데이터 를 입력받고 하강 데이터 스트로브를 입력받아 하강 데이터 스트로브에 얼라인하기 위한 하강얼라인부; 외부로부터의 데이터 스트로브 신호를 입력받아 버퍼링하기 위한 데이터스트로브 입력 버퍼; 클럭 스트로브 신호와 0번 어드레스 신호를 입력받아 이븐/오드를 제어하는 신호를 생성하기 위한 데이터 스트로브부; 상기 하강 얼라인부로부터 상승 데이터와 하강 데이터를 입력받고 데이터 폭을 결정하기 위한 제1데이터폭신호(X16)과 제2데이터폭신호(X4)를 입력받아 먹스출력상승 데이터와 먹스출력하강 데이터를 출력하기 위한 데이터 입력 멀티플렉서; 상기 데이터 입력 멀티플렉서로부터 출력된 먹스출력상승데이터를 입력받고 상기 데이터 스트로브부로부터 이븐 데이터 스트로브와 오드 데이터 스트로브와 프리차지 스트로브를 입력받아 이븐/오드 데이터를 선택하기 위한 제1입력데이터 드라이버; 상기 데이터 입력 멀티플렉서로부터 출력된 먹스출력하강데이터를 입력받고 상기 데이터 스트로브부로부터 이븐 데이터 스트로브와 오드 데이터 스트로브와 프리차지 스트로브를 입력받아 이븐/오드 데이터를 선택하기 위한 제2입력데이터 드라이버; 상기 제1 및 제2입력데이터드라이버로부터 출력된 글로벌 이븐/오드 데이터를 입력받아 셀로 데이터를 드라이빙하기 위한 셀 라이트 드라이버를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 데이터 입력 경로를 나타내는 블럭도이다.
상기 도3을 참조하면, 본 발명의 데이터 입력 경로는 데이터를 입력받아 버 퍼링하는 데이터 입력버퍼(300)와, 상기 데이터 입력 버퍼(300)으로부터 출력된 데이터를 입력받고 상승 데이터 스트로브(Rising Data Strobe)를 입력받아 래치하는 상승래치부(310)와, 상기 데이터 입력 버퍼(300)으로부터 출력된 데이터를 입력받고 하강 데이터 스트로브(Falling Data Strobe)를 입력받아 래치하는 하강래치부(310)와, 상기 상승래치부(310)으로부터 출력된 이른 상승 데이터(Early Rising Data)를 입력받고 하강 데이터 스트로브(Falling Data Strobe)를 입력받아 하강 데이터 스트로브(Falling Data Strobe)에 얼라인하기 위한 하강얼라인부(330)와, 외부로부터의 데이터 스트로브 신호(DS)를 입력받아 버퍼링하기 위한 데이터스트로브 입력 버퍼(340)와, 클럭 스트로브 신호(Clock Strobe)와 0번 어드레스 신호(A0_latch)를 입력받아 이븐/오드(Even/Odd)를 제어하는 신호를 생성하기 위한 데이터 스트로브부(400)와, 상기 하강 얼라인부(330)로부터 상승 데이터(Rising Data)와 하강 데이터(Falling Data)를 입력받고 데이터 폭을 결정하기 위한 제1데이터폭신호(X16)과 제2데이터폭신호(X4)를 입력받아 먹스출력상승 데이터(MUX Output Rising Data)와 먹스출력하강 데이터(MUX Output Falling Data)를 출력하기 위한 데이터 입력 멀티플렉서(360)와, 상기 데이터 입력 멀티플렉서(360)로부터 출력된 먹스출력상승데이터를 입력받고 상기 데이터 스트로브부(400)로부터 이븐 데이터 스트로브(EVEN Data Strobe)와 오드 데이터 스트로브(ODD Data Strobe)와 프리차지 스트로브(Precharge Strobe)를 입력받아 이븐/오드 데이터를 선택하기 위한 제1입력데이터 드라이버(370)와, 상기 데이터 입력 멀티플렉서(360)로부터 출력된 먹스출력하강데이터를 입력받고 상기 데이터 스트로브부(400)로부터 이븐 데이터 스트로브(EVEN Data Strobe)와 오드 데이터 스트로브(ODD Data Strobe)와 프리차지 스트로브(Precharge Strobe)를 입력받아 이븐/오드 데이터를 선택하기 위한 제2입력데이터 드라이버(380)와 상기 제1 및 제2입력데이터드라이버(370, 380)로부터 출력된 글로벌 이븐/오드 데이터를 입력받아 셀로 데이터를 드라이빙하기 위한 셀 라이트 드라이버(390)로 구성되어 있다.
도4는 상기 본 발명의 데이터 입력 경로의 신호 흐름을 나타내는 타이밍도이다.
상기 도4를 참조하면, 입력된 데이터는 하강 데이터 스트로브(Falling Data Strobe)에 의해서 각각 얼라인되어 상승 데이터(Rising Data)와 하강 데이터(Falling Data)를 출력하게 된다. 이러한 상승 데이터(Rising Data)와 하강 데이터(Falling Data)는 데이터 입력 멀티플렉서(360)을 통하여 조금 딜레이된 먹스출력상승데이터(MUX Output Rising Data)와 먹스출력하강데이터(MUX Output Falling Data)를 출력하게 된다. 제1 및 제2 입력데이터 드라이버(370, 380)에서 0번 어드레스 신호(A0_latch)에 의해 상승 데이터(Rising Data)와 하강 데이터(Falling Data)가 글로벌 이븐 데이터(Global Even Data) 혹은 글로벌 오드 데이터(Global Odd Data)로 분리되어지며, 이때 클럭 스트로브(Clock Strobe)에 의해 얼라인되기 위해선 입력신호와 제어신호 간에 충분한 마진(Margin)이 확보되어져야 한다. 도4에서 도시된 T1은 이러한 클럭 스트로브 신호(Clock Strobe)와 먹스출력 상승 및 하강 데이터(MUX Output Rising/Falling Data) 간에 충분한 마진이 확보된 것을 나타내준다.
도5는 상기 데이터 스트로브부(400)의 상세한 회로도이다.
상기 도5를 참조하면, 데이터 스트로브부(400)는 클럭스트로브(Clock Strobe)와 0번 어드레스 신호(A0_latch)를 입력받아 래치하기 위한 제1클럭라이징래치부(500)와, 클럭스트로브(Clock Strobe)와 반전된 0번 어드레스 신호(/A0_latch)를 입력받아 래치하기 위한 제2클럭라이징래치부(510)와, 상기 제1클럭라이징래치부(500)로부터의 출력을 입력받아 이븐 데이터 스트로브 신호(Even Data Strobe)를 출력하기 위한 제1출력단(520)과, 상기 제2클럭라이징래치부(510)로부터의 출력을 입력받아 오드 데이터 스트로브 신호(Odd Data Strobe)를 출력하기 위한 제2출력단(530)과 상기 제1 및 제2클럭라이징부(500, 510)의 출력과 상기 클럭 스트로브 신호(Clock Strobe)를 입력받아 프리차지 스트로브 신호(Precharge Strobe)를 출력하기 위한 제3출력단(540)을 구비한다.
구체적으로, 상기 제1 및 제2출력단은 직렬 연결된 두 개의 인버터로 구성되어 있고, 상기 제3출력단은 3입력 노아 게이트와 인버터로 구성되어 있다.
상기 이븐데이터 스트로브(EVEN Data Strobe)와 상기 오드 데이터 스트로브(ODD Data Strobe)신호는 데이터 스트로브부(400)에서 생성되는 것으로 입력인 클럭 스트로브(Clock Strobe)가 0번 어드레스신호(A0_latch)의 제어를 받아 0번 어드레스 신호(A0_latch)가 논리 하이일 경우 이븐 데이터 스트로브(EVEN Data Strobe)를 출력하며, 논리 로우일 경우 오드 데이터 스트로브(ODD Data Strobe)를 출력하게 된다. 상기 프리차지 스트로브(Precharge Strobe)는 상기 0번 어드레스 신호(A0_latch)의 레벨과 관계없이 클럭 스트로브(Clock Strobe)에 맞게 출력되어 진다.
도6은 상기 제1 및 제2입력데이터드라이버(370, 380)의 상세한 회로도이다.
상기 도6을 참조하면, 제1 및 제2입력데이터드라이버는 프리차지 스트로브 신호(Precharge Strobe)를 입력받아서 래치부(610)의 출력노드를 프리차지하기 위한 프리차지부(600)와, 노드a와 노드b에 흐르는 전류량의 차이에 따라 래치 및 증폭하기 위한 래치부(610)와, 먹스출력상승데이터(MUX Output Rising Data)와 그의 반전신호(dinrz)의 차이, 먹스출력하강데이터(MUX Output Falling Data)와 그의 반전신호(dinfz)의 차이를 각각 감지하여 입력받고 상기 노드a와 상기 노드b에 연결되어 있으며 이븐 데이터 스트로브(Even Data Strobe)와 오드 데이터 스트로브(Odd Data Strobe)신호에 의해서 온/오프를 제어받는 입력부(620)와, 상기 래치부(610)의 출력을 입력받아서 글로벌 상승 및 하강 데이터(Global Rising/Falling Data)를 출력하기 위한 출력부(630)을 구비한다.
상기 이븐 데이터 스트로브(EVEN Data Strobe)신호와 상기 오드 데이터 스트로브(ODD Data Strobe)신호와 상기 프리차지 스트로브(Precharge Strobe) 신호는 제1 및 제2 입력 데이터 드라이버(370, 380)으로 입력되어지며, 이븐 데이터 스트로브(EVEN Data Strobe)가 활성화되는 경우 먹스출력상승데이터(MUX Output Rising Data)는 이븐 데이터 스트로브(EVEN Data Strobe)의 제어를 받아 글로벌 이븐 데이터(Global EVEN Data)를 출력하며, 먹스출력하강데이터(MUX Output Falling Data)는 글로벌 오드 데이터(Global ODD Data)로 출력되어진다. 오드 데이터 스트로브(ODD Data Strobe)가 활성화되는 경우 먹스출력상승데이터(MUX Output Rising Data)는 글로벌 오드 데이터(Global ODD Data)로 출력되어지며, 먹스출력하강데이터(MUX Output Falling Data)는 글로벌 이븐 데이터(Global EVEN Data)로 출력되어진다. 프리차지 스트로브(Precharge Strobe)는 제1 및 제2 입력데이터드라이버(370, 380)를 프리차지하는 역할을 하게 된다. 이러한 세개의 서로 다른 제어신호의 제어를 받아 입력 데이터를 구동하는 방식의 드라이버는 도6에 도시되어 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 클럭에 의해서 데이터를 얼라인하지 않음으로써, 쓰기 동작 시에 입력된 데이터를 빠르게 셀로 전달하여 고속의 라이트 동작을 구현할 수 있도록 한다.

Claims (6)

  1. 반도체 메모리 장치에 있어서,
    데이터를 입력받아 버퍼링하는 데이터 입력버퍼;
    상기 데이터 입력 버퍼로부터 출력된 데이터를 입력받고 상승 데이터 스트로브를 입력받아 래치하는 상승래치부;
    상기 데이터 입력 버퍼로부터 출력된 데이터를 입력받고 하강 데이터 스트로브를 입력받아 래치하는 하강래치부;
    상기 상승래치부로부터 출력된 데이터를 입력받고 하강 데이터 스트로브를 입력받아 하강 데이터 스트로브에 얼라인하기 위한 하강얼라인부;
    외부로부터의 데이터 스트로브 신호를 입력받아 버퍼링하기 위한 데이터스트로브 입력 버퍼;
    클럭 스트로브 신호와 다수의 어드레스 중 첫번째 어드레스 신호를 입력받아 이븐/오드를 제어하는 신호를 생성하기 위한 데이터 스트로브부;
    상기 하강 얼라인부로부터 상승 데이터와 하강 데이터를 입력받고 데이터 폭을 결정하기 위한 제1데이터폭 신호와 제2데이터폭 신호를 입력받아 먹스출력상승 데이터와 먹스출력하강 데이터를 출력하기 위한 데이터 입력 멀티플렉서;
    상기 데이터 입력 멀티플렉서로부터 출력된 먹스출력상승데이터를 입력받고 상기 데이터 스트로브부로부터 이븐 데이터 스트로브와 오드 데이터 스트로브와 프리차지 스트로브를 입력받아 이븐/오드 데이터를 선택하기 위한 제1입력데이터 드 라이버;
    상기 데이터 입력 멀티플렉서로부터 출력된 먹스출력하강데이터를 입력받고 상기 데이터 스트로브부로부터 이븐 데이터 스트로브와 오드 데이터 스트로브와 프리차지 스트로브를 입력받아 이븐/오드 데이터를 선택하기 위한 제2입력데이터 드라이버; 및
    상기 제1 및 제2입력데이터드라이버로부터 출력된 글로벌 이븐/오드 데이터를 입력받아 셀로 데이터를 드라이빙하기 위한 셀 라이트 드라이버
    를 포함하여 이루어진 데이터 입력 경로.
  2. 제 1 항에 있어서,
    상기 데이터 스트로브부는,
    클럭스트로브와 다수의 어드레스 중 첫번째 어드레스 신호를 입력받아 래치하기 위한 제1클럭라이징래치부;
    클럭스트로브와 반전된 다수의 어드레스 중 첫번째 어드레스 신호를 입력받아 래치하기 위한 제2클럭라이징래치부;
    상기 제1클럭라이징래치부로부터의 출력을 입력받아 이븐 데이터 스트로브 신호를 출력하기 위한 제1출력단;
    상기 제2클럭라이징래치부로부터의 출력을 입력받아 오드 데이터 스트로브 신호를 출력하기 위한 제2출력단; 및
    상기 제1 및 제2클럭라이징부의 출력과 상기 클럭 스트로브 신호를 입력받아 프리차지 스트로브 신호를 출력하기 위한 제3출력단
    을 포함하여 이루어진 데이터 입력 경로.
  3. 제 2 항에 있어서,
    상기 제1 및 제2출력단은 각각 직렬 연결된 두 개의 인버터를 구비하여 이루어진 것을 특징으로 하는 데이터 입력 경로.
  4. 제 2 항에 있어서,
    상기 제3출력단은 직렬 연결된 3입력 노아 게이트와 인버터를 구비하는 것을 특징으로 하는 데이터 입력 경로.
  5. 제 1 항에 있어서,
    제1 및 제2입력데이터드라이버는,
    제1노드와 제2노드에 흐르는 전류량의 차이에 따라 래치 및 증폭하기 위한 래치부;
    프리차지 스트로브 신호를 입력받아서 상기 래치부의 출력노드를 프리차지하 기 위한 프리차지부;
    상기 먹스출력상승데이터와 상기 먹스출력하강데이터와 그의 반전된 신호의 차이를 감지하여 입력받고 상기 제1노드와 상기 제2노드에 연결되어 있으며 이븐 데이터 스트로브와 오드 데이터 스트로브신호에 의해서 온/오프를 제어받는 입력부; 및
    상기 래치부의 출력을 입력받아서 글로벌 상승 및 하강 데이터를 출력하기 위한 출력부
    를 포함하여 이루어진 데이터 입력 경로.
  6. 삭제
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