KR100837825B1 - 반도체 메모리 장치의 데이터 입력 회로 및 방법 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치의 데이터 입력 회로는, 데이터 입력 스트로브 신호에 응답하여 각각의 입력 데이터를 증폭하여 각각의 증폭 데이터를 생성하는 복수 개의 데이터 입력 센스 앰프; 및 스타팅 어드레스에 응답하여 복수 개의 상기 증폭 데이터를 선택적으로 출력하는 데이터 선택 수단;을 포함하는 것을 특징으로 한다.
Figure R1020070046399
반도체 메모리 장치, 데이터 입력 센스 앰프, 글로벌 라인

Description

반도체 메모리 장치의 데이터 입력 회로 및 방법{Circuit and Method for Inputting Data in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성을 나타낸 블록도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성도,
도 3은 도 2에 도시한 제 1 데이터 입력 센스 앰프의 구성도,
도 4는 도 2에 도시한 제 1 데이터 선택 수단의 구성도,
도 5는 도 2에 도시한 제 1 데이터 입력 드라이버의 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 데이터 입력 스트로빙 수단
21 ~ 24 / 210 ~ 240 : 제 1 ~ 제 4 데이터 입력 센스 앰프
31 ~ 34 / 410 ~ 440 : 제 1 ~ 제 4 데이터 입력 드라이버
310 ~ 340 : 제 1 ~ 제 4 데이터 선택 수단
본 발명은 반도체 메모리 장치의 데이터 입력 회로 및 방법에 관한 것으로, 보다 상세하게는 면적 효율을 증가시키는 반도체 메모리 장치의 데이터 입력 회로 및 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터 입력 동작시 직렬로 입력되는 복수 개의 데이터를 데이터 입력 스트로브 신호를 이용하여 병렬로 정렬시켜 증폭한 뒤 글로벌 라인(GIO)에 전달한다. 이 때, 데이터를 복수 개의 글로벌 라인 중 어느 라인에 전달할지는 스타팅 어드레스(Starting Address)에 의해 결정된다. 스타팅 어드레스란, 복수 비트의 컬럼 어드레스 중 일부의 비트로서, 이처럼 글로벌 라인을 선택하기 위한 어드레스를 이르는 말이다. 이처럼, 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로는 데이터 입력 스트로브 신호와 스타팅 어드레스를 이용하여 복수 개의 데이터 입력 센스 앰프를 활성화시켰고, 활성화된 데이터 입력 센스 앰프는 복수 개의 데이터 중 스타팅 어드레스에 의해 할당되는 데이터를 증폭하여 데이터 입력 드라이버에 전달하였다. 복수 개의 데이터 입력 드라이버는 각각의 데이터 입력 센스 앰프로부터 전달되는 데이터를 구동하여 글로벌 라인에 전달하는 기능을 수행하였다. 이와 같은 종래의 기술에의 데이터 입력 회로는 많은 수의 신호들을 사용하고, 이에 따라 많은 신호 라인을 구비하므로, 그 점유 면적이 작지 않았다.
이하, 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로를 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성을 나타낸 블록도로서, 버스트 렝쓰(Burst Length)는 4이며, 따라서 4개의 데이터를 4개의 글로벌 라인에 전달하는 데이터 입력 회로를 예로 들어 나타낸 것이다.
도시한 바와 같이, 종래의 기술에 따른 반도체 메모리 장치의 데이터 입력 회로는, 데이터 입력 스트로빙 수단(10), 제 1 ~ 제 4 데이터 입력 센스 앰프(21 ~ 24) 및 제 1 ~ 제 4 데이터 입력 드라이버(31 ~ 34)를 포함한다.
상기 데이터 입력 스트로빙 수단(10)은 데이터 입력 스트로브 신호(dinstb) 및 스타팅 어드레스 1 ~ 4(add_start<1:4>)에 응답하여 제 1, 제 2, 제 3 및 제 4 스트로빙 어드레스 1 ~ 4(add_str1<1:4>, add_str2<1:4>, add_str3<1:4>, add_str4<1:4>) 및 프리차징 어드레스 1 ~ 4(add_pcg<1:4>)를 생성한다.
그리고 상기 제 1 데이터 입력 센스 앰프(21)는 상기 제 1, 제 2, 제 3 및 제 4 스트로빙 어드레스 1(add_str1<1>, add_str2<1>, add_str3<1>, add_str4<1>)와 상기 프리차징 어드레스 1(add_pcg<1>)에 응답하여 제 1, 제 2, 제 3 및 제 4 입력 데이터(din1, din2, din3, din4)를 선택적으로 증폭하여 제 1 증폭 데이터(damp1)를 생성한다.
또한 상기 제 2 데이터 입력 센스 앰프(22)는 상기 제 1, 제 2, 제 3 및 제 4 스트로빙 어드레스 2(add_str1<2>, add_str2<2>, add_str3<2>, add_str4<2>)와 상기 프리차징 어드레스 2(add_pcg<2>)에 응답하여 제 1, 제 2, 제 3 및 제 4 입력 데이터(din1, din2, din3, din4)를 선택적으로 증폭하여 제 2 증폭 데이터(damp2)를 생성한다.
상기 제 3 데이터 입력 센스 앰프(23)는 상기 제 1, 제 2, 제 3 및 제 4 스트로빙 어드레스 3(add_str1<3>, add_str2<3>, add_str3<3>, add_str4<3>)와 상기 프리차징 어드레스 3(add_pcg<3>)에 응답하여 제 1, 제 2, 제 3 및 제 4 입력 데이터(din1, din2, din3, din4)를 선택적으로 증폭하여 제 3 증폭 데이터(damp3)를 생성한다.
그리고 상기 제 4 데이터 입력 센스 앰프(24)는 상기 제 1, 제 2, 제 3 및 제 4 스트로빙 어드레스 4(add_str1<4>, add_str2<4>, add_str3<4>, add_str4<4>)와 상기 프리차징 어드레스 4(add_pcg<4>)에 응답하여 제 1, 제 2, 제 3 및 제 4 입력 데이터(din1, din2, din3, din4)를 선택적으로 증폭하여 제 4 증폭 데이터(damp4)를 생성한다.
상기 제 1 ~ 제 4 데이터 입력 드라이버(31 ~ 34)는 상기 제 1 ~ 제 4 증폭 데이터(damp1 ~ damp4)를 각각 구동하여 제 1 ~ 제 4 글로벌 라인(GIO1 ~ GIO4)에 각각 전달한다.
상기 데이터 입력 스트로빙 수단(10)은 상기 데이터 입력 스트로브 신호(dinstb)의 인에이블시 상기 스타팅 어드레스 1 ~ 4(add_start<1:4>) 중 인에이블 된 비트에 대응하여 상기 제 1, 제 2, 제 3 및 제 4 스트로빙 어드레스 1 ~ 4(add_str1<1:4>, add_str2<1:4>, add_str3<1:4>, add_str4<1:4>) 중 어느 하나의 어드레스를 선택적으로 인에이블 시킨다. 예를 들어, 상기 스타팅 어드레스 1(add_start<1>)이 인에이블 되면, 상기 제 1 스트로빙 어드레스 1 ~ 4(add_str1<1:4>)가 인에이블 된다. 이후, 상기 제 1 ~ 제 4 데이터 입력 센스 앰 프(21 ~ 24)는 각각 상기 제 1 ~ 제 4 입력 데이터(din1 ~ din4)에 대한 증폭 동작을 수행한다. 상기 스타팅 어드레스 1(add_start<1>)이 아닌 다른 비트가 인에이블 되는 경우, 상기 제 1 스트로빙 어드레스 1 ~ 4(add_str1<1:4>)가 아닌 다른 어드레스가 인에이블 된다. 이 때, 상기 제 1 ~ 제 4 데이터 입력 센스 앰프(21 ~ 24)에는 이전과는 다른 조합의 데이터가 할당되며, 상기 제 1 ~ 제 4 데이터 입력 센스 앰프(21 ~ 24)는 각각 입력된 데이터를 증폭하는 동일한 동작을 수행한다. 한편, 상기 프리차징 어드레스 1 ~ 4(add_pcg<1:4>)는 상기 데이터 입력 스트로브 신호(dinstb)가 디스에이블 된 상태에서 인에이블 되어, 상기 제 1 ~ 제 4 데이터 입력 센스 앰프(21 ~ 24)가 활성화되지 않게 한다.
상기 제 1 ~ 제 4 데이터 입력 센스 앰프(21 ~ 24)로부터 증폭되어 생성된 상기 제 1 ~ 제 4 증폭 데이터(damp1 ~ damp4)는 상기 제 1 ~ 제 4 데이터 입력 드라이버(31 ~ 34)에서 각각 구동되어, 상기 제 1 ~ 제 4 글로벌 라인(GIO1 ~ GIO4)에 각각 하나씩 할당되어 실리게 된다. 상기 제 1 ~ 제 4 입력 데이터(din1 ~ din4)는 이와 같은 과정을 통해 각각 증폭 및 구동되어 상기 제 1 ~ 제 4 글로벌 라인(GIO1 ~ GIO4)에 병렬로 전달된다.
그러나, 도 1과 상술한 설명을 참조하여 살펴보면, 종래의 기술에 따른 데이터 입력 회로는 그 점유 면적이 상당하다는 것을 알 수 있다. 즉, 도 1을 통해 설명한 상기 데이터 입력 스트로빙 수단(10)의 출력 라인만 해도 20개에 달한다. 각각의 신호 전송 라인은 인접 라인 간의 노이즈 등의 부작용을 방지하기 위해, 소정의 절연 영역을 구비하여야 한다. 그런데 이와 같은 구성을 갖는 데이터 입력 회로 가 반도체 메모리 장치에 복수 개 구비된다는 것을 감안하면, 상기 데이터 입력 회로에 의해 반도체 메모리 장치에서 소비되는 면적은 매우 큰 것으로 볼 수 있다. 반도체 메모리 장치의 고집적화 구현을 위해서는 이와 같은 점유 면적 감소가 필수적으로 요구되나, 종래의 기술로는 해결하기에 용이하지 않은 문제이다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 면적 효율을 증가시키는 반도체 메모리 장치의 데이터 입력 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 전체적인 칩 사이즈를 감소시켜 수율을 향상시키는 반도체 메모리 장치의 데이터 입력 회로 및 방법을 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 회로는, 데이터 입력 스트로브 신호에 응답하여 각각의 입력 데이터를 증폭하여 각각의 증폭 데이터를 생성하는 복수 개의 데이터 입력 센스 앰프; 및 스타팅 어드레스에 응답하여 복수 개의 상기 증폭 데이터를 선택적으로 출력하는 데이터 선택 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 입력 회로는, 데이터 입력 스트로브 신호에 응답하여 입력 데이터를 증폭하여 증폭 데이터를 생성하는 데이터 입력 센스 앰프; 및 스타팅 어드레스에 응답하여 상기 증폭 데이 터를 선택적으로 출력하는 복수 개의 데이터 선택 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 입력 회로는, 데이터 입력 스트로브 신호에 응답하여 제 1 입력 데이터를 증폭하여 제 1 증폭 데이터를 생성하는 제 1 데이터 입력 센스 앰프; 상기 데이터 입력 스트로브 신호에 응답하여 제 2 입력 데이터를 증폭하여 제 2 증폭 데이터를 생성하는 제 2 데이터 입력 센스 앰프; 스타팅 어드레스에 응답하여 상기 제 1 증폭 데이터 또는 상기 제 2 증폭 데이터를 선택적으로 출력하는 제 1 데이터 선택 수단; 상기 스타팅 어드레스에 응답하여 상기 제 1 증폭 데이터 또는 상기 제 2 증폭 데이터를 선택적으로 출력하는 제 2 데이터 선택 수단; 상기 제 1 데이터 선택 수단으로부터 전달되는 데이터를 구동하여 제 1 글로벌 라인에 전달하는 제 1 데이터 입력 드라이버; 및 상기 제 2 데이터 선택 수단으로부터 전달되는 데이터를 구동하여 제 2 글로벌 라인에 전달하는 제 2 데이터 입력 드라이버;를 포함하는 것을 특징으로 한다.
아울러, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 데이터 입력 방법은, a) 데이터 입력 스트로브 신호에 응답하여 복수 개의 입력 데이터를 증폭하여 복수 개의 증폭 데이터를 생성하는 단계; b) 스타팅 어드레스에 응답하여 상기 복수 개의 증폭 데이터로부터 어느 하나의 데이터 조합을 생성하여 구동하는 단계; 및 c) 상기 구동된 데이터 조합을 글로벌 라인을 통해 전송하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성도로서, 4개의 데이터를 4개의 글로벌 라인에 전달하는 데이터 입력 회로를 예로 들어 나타낸 것이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 회로는, 제 1 ~ 제 4 데이터 입력 센스 앰프(210 ~ 240), 제 1 ~ 제 4 데이터 선택 수단(310 ~ 340) 및 제 1 ~ 제 4 데이터 입력 드라이버(410 ~ 440)를 포함한다.
상기 제 1 데이터 입력 센스 앰프(210)는 데이터 입력 스트로브 신호(dinstb)에 응답하여 제 1 입력 데이터(din1)를 증폭하여 제 1 증폭 데이터(damp1)를 생성한다.
그리고 상기 제 2 데이터 입력 센스 앰프(220)는 상기 데이터 입력 스트로브 신호(dinstb)에 응답하여 제 2 입력 데이터(din2)를 증폭하여 제 2 증폭 데이터(damp2)를 생성한다.
또한 상기 제 3 데이터 입력 센스 앰프(230)는 상기 데이터 입력 스트로브 신호(dinstb)에 응답하여 제 3 입력 데이터(din3)를 증폭하여 제 3 증폭 데이터(damp3)를 생성한다.
상기 제 4 데이터 입력 센스 앰프(240)는 상기 데이터 입력 스트로브 신호(dps)에 응답하여 제 4 입력 데이터(din4)를 증폭하여 제 4 증폭 데이터(damp4) 를 생성한다.
상기 제 1 ~ 제 4 데이터 선택 수단(310 ~ 340)는 각각 스타팅 어드레스 1 ~ 4(add_start<1:4>)에 응답하여 상기 제 1 ~ 제 4 증폭 데이터(damp1 ~ damp4) 중 어느 하나를 제 1 ~ 제 4 선택 데이터(dsel1 ~ dsel4)로서 각각 출력한다.
그리고 상기 제 1 ~ 제 4 데이터 입력 드라이버(410 ~ 440)는 각각 상기 제 1 ~ 제 4 선택 데이터(dsel1 ~ dsel4)를 구동하여 제 1 ~ 제 4 글로벌 라인(GIO1 ~ GIO4)에 각각 전달한다.
이와 같이, 상기 데이터 입력 회로에서, 상기 제 1 ~ 제 4 데이터 입력 센스 앰프(210 ~ 240)는 상기 스타팅 어드레스 1 ~ 4(add_start<1:4>)를 입력 받지 않는다. 따라서 상기 제 1 ~ 제 4 데이터 입력 센스 앰프(210 ~ 240)는 각각의 입력 데이터를 증폭하는 기능만을 수행하며, 각각의 증폭 데이터를 각각의 글로벌 라인에 전달하는 기능을 수행하기 위해, 상기 제 1 ~ 제 4 데이터 선택 수단(310 ~ 340)이 구비된다. 상기 제 1 ~ 제 4 데이터 입력 센스 앰프(210 ~ 240)의 프리차지 동작은 상기 데이터 입력 스트로브 신호(dinstb)에 의해 수행되며, 별도의 프리차지 신호는 사용하지 않는다.
상기 스타팅 어드레스 1 ~ 4(add_start<1:4>)는 상기 제 1 ~ 제 4 데이터 선택 수단(310 ~ 340)에 입력된다. 또한 상기 제 1 ~ 제 4 데이터 선택 수단(310 ~ 340)에는 상기 제 1 ~ 제 4 증폭 데이터(damp1 ~ damp4)가 모두 입력되며, 상기 스타팅 어드레스 1 ~ 4(add_start<1:4>)의 지시에 의한 소정의 조합으로서 상기 제 1 ~ 제 4 증폭 데이터(damp1 ~ damp4)가 출력된다.
즉, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 회로는, 입력 데이터가 어느 하나의 글로벌 라인에 전달되도록 하기 위한 어드레스 신호 라인이 복잡하게 구비되지 않는다. 또한 데이터 입력 센스 앰프는 한 비트의 데이터만을 입력 받는 형태로 구성되며, 프리차지 신호 또한 별도로 생성될 필요가 없다. 본 발명의 이러한 구성에 의해 데이터 입력 회로의 점유 면적은 현저히 감소하게 된다.
도 3은 도 2에 도시한 제 1 데이터 입력 센스 앰프의 구성도로서, 상기 제 1 ~ 제 4 데이터 입력 센스 앰프는 모두 같은 형태로 구성되므로, 상기 제 1 데이터 입력 센스 앰프의 구성 및 동작을 설명하여 다른 데이터 입력 센스 앰프에 대한 설명을 대체하고자 나타낸 것이다. 입력 데이터와 증폭 데이터는 데이터 쌍으로 구현됨을 보이고 있다.
도시한 바와 같이, 상기 제 1 데이터 입력 센스 앰프(210)는 제 1 입력 데이터 쌍(din1, /din1)을 차동 증폭하여 출력 노드 쌍(Nout, /Nout)에 인가하는 증폭부(212), 상기 데이터 입력 스트로브 신호(dinstb)에 응답하여 상기 증폭부(212)를 활성화시키는 제어부(214), 상기 데이터 입력 스트로브 신호(dinstb)에 응답하여 상기 출력 노드 쌍(Nout, /Nout)을 프리차지하는 프리차지부(216) 및 상기 출력 노드 쌍(Nout, /Nout)에 인가된 신호를 구동하여 제 1 증폭 데이터 쌍(damp1, /damp1)을 출력하는 출력부(218)를 포함한다.
여기에서 상기 증폭부(212)는 게이트 단이 정 출력 노드(Nout)에 연결되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 부 출력 노드(/Nout)에 연 결되는 제 1 트랜지스터(TR1), 게이트 단이 상기 부 출력 노드(/Nout)에 연결되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 정 출력 노드(Nout)에 연결되는 제 2 트랜지스터(TR2), 게이트 단이 상기 정 출력 노드(Nout)에 연결되고 드레인 단이 상기 부 출력 노드(/Nout)에 연결되는 제 3 트랜지스터(TR3), 게이트 단이 상기 부 출력 노드(/Nout)에 연결되고 드레인 단이 상기 정 출력 노드(Nout)에 연결되는 제 4 트랜지스터(TR4), 게이트 단에 제 1 정 입력 데이터(din1)가 입력되고 드레인 단이 상기 제 3 트랜지스터(TR3)의 소스 단에 연결되며 소스 단이 상기 제어부(214)에 연결되는 제 5 트랜지스터(TR5) 및 게이트 단에 제 1 부 입력 데이터(/din1)가 입력되고 드레인 단이 상기 제 4 트랜지스터(TR4)의 소스 단에 연결되며 소스 단이 상기 제어부(214)에 연결되는 제 6 트랜지스터(TR6)를 포함한다.
또한 상기 제어부(214)는 게이트 단에 상기 데이터 입력 스트로브 신호(dinstb)가 입력되고 드레인 단이 상기 증폭부(212)의 상기 제 5 및 제 6 트랜지스터(TR5, TR6)의 공통 소스 단에 연결되며 소스 단이 접지되는 제 7 트랜지스터(TR7)를 포함한다.
그리고 상기 프리차지부(216)는 게이트 단에 상기 데이터 입력 스트로브 신호(dinstb)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 부 출력 노드(/Nout)에 연결되는 제 8 트랜지스터(TR8), 게이트 단에 상기 데이터 입력 스트로브 신호(dinstb)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 정 출력 노드(Nout)에 연결되는 제 9 트랜지 스터(TR9) 및 게이트 단에 상기 데이터 입력 스트로브 신호(dinstb)가 입력되고 상기 출력 노드 쌍(Nout, /Nout) 사이에 구비되는 제 10 트랜지스터(TR10)를 포함한다.
상기 출력부(218)는 상기 정 출력 노드(Nout)에 인가된 신호를 반전 구동하여 제 1 정 증폭 데이터(damp1)를 출력하는 제 1 인버터(IV1) 및 상기 부 출력 노드(/Nout)에 인가된 신호를 비반전 구동하여 제 1 부 증폭 데이터(/damp1)를 출력하는 제 2 및 제 3 인버터(IV2, IV3)를 포함한다.
이와 같이 구성된 상기 제 1 데이터 입력 센스 앰프(210)에서, 상기 데이터 입력 스트로브 신호(dinstb)가 디스에이블 되면, 상기 제어부(214)의 제 7 트랜지스터(TR7)가 턴 오프(Turn Off) 되므로, 상기 증폭부(212)의 동작이 수행되지 않는다. 이 때, 상기 프리차지부(216)의 제 8 ~ 제 10 트랜지스터(TR8 ~ TR10)는 모두 턴 온(Turn On) 되며, 따라서 상기 출력 노드 쌍(Nout, /Nout)에는 모두 하이 레벨(High Level)의 전위가 인가된다. 즉, 이 경우 상기 제 1 정 증폭 데이터(damp1)는 로우 레벨(Low Level)이 되고, 상기 제 1 부 증폭 데이터(damp1)는 하이 레벨이 된다.
반면에, 상기 데이터 입력 스트로브 신호(dinstb)가 인에이블 되면, 상기 제 7 트랜지스터(TR7)가 턴 온 되고 상기 제 8 ~ 제 10 트랜지스터(TR10)가 턴 오프 됨에 따라, 상기 증폭부(212)의 상기 제 1 입력 데이터 쌍(din1, /din1)에 대한 증폭 동작이 수행된다. 이 경우, 상기 제 1 정 입력 데이터(din1)가 하이 레벨이면 상기 제 1 증폭 데이터 쌍(damp1, /damp1)는 모두 로우 레벨이 되고, 상기 제 1 정 입력 데이터(din1)가 로우 레벨이면 상기 제 1 증폭 데이터 쌍(damp1, /damp1)는 모두 하이 레벨이 된다.
이와 같이, 본 실시예에 따른 상기 제 1 데이터 입력 센스 앰프(210)는 프리차지 신호를 필요로 하지 않으며, 상기 데이터 입력 스트로브 신호(dinstb)의 동작에 따라 증폭 동작을 제어한다. 또한 하나의 입력 데이터에 대한 증폭 동작만을 수행하므로, 보다 간단한 회로 구성으로 구현되는 것이다.
도 4는 도 2에 도시한 제 1 데이터 선택 수단의 구성도로서, 상기 제 1 ~ 제 4 데이터 선택 수단은 모두 같은 형태로 구성되므로, 상기 제 1 데이터 선택 수단의 구성 및 동작을 설명하여 다른 데이터 선택 수단에 대한 설명을 대체하고자 나타낸 것이다. 여기에서도 증폭 데이터 및 선택 데이터는 데이터 쌍으로 구현된다.
상기 제 1 데이터 선택 수단(310)은, 상기 스타팅 어드레스 1 ~ 4(add_start<1:4>)에 응답하여 제 1 ~ 제 4 정 증폭 데이터(damp1 ~ damp4)를 선택적으로 통과시키는 제 1 스위칭부(312), 상기 제 1 스위칭부(312)로부터 전달되는 데이터를 래치 및 구동하여 제 1 정 선택 데이터(dsel1)를 출력하는 제 1 래치부(314), 상기 스타팅 어드레스 1 ~ 4(add_start<1:4>)에 응답하여 제 1 ~ 제 4 부 증폭 데이터(/damp1 ~ /damp4)를 선택적으로 통과시키는 제 2 스위칭부(316) 및 상기 제 2 스위칭부(316)로부터 전달되는 데이터를 래치 및 구동하여 제 1 부 선택 데이터(/dsel1)를 출력하는 제 2 래치부(318)를 포함한다.
여기에서 상기 제 1 스위칭부(312)는 스타팅 어드레스 1(add_start<1>)에 응답하여 상기 제 1 정 증폭 데이터(damp1)를 제 1 노드(N1)에 전달하는 제 1 패스게 이트(PG1), 스타팅 어드레스 2(add_start<2>)에 응답하여 제 2 정 증폭 데이터(damp2)를 상기 제 1 노드(N1)에 전달하는 제 2 패스게이트(PG2), 스타팅 어드레스 3(add_start<3>)에 응답하여 제 3 정 증폭 데이터(damp3)를 상기 제 1 노드(N1)에 전달하는 제 3 패스게이트(PG3) 및 스타팅 어드레스 4(add_start<4>)에 응답하여 제 4 정 증폭 데이터(damp4)를 상기 제 1 노드(N1)에 전달하는 제 4 패스게이트(PG4)를 포함한다.
그리고 상기 제 1 래치부(314)는 상기 제 1 노드(N1)에 인가되는 신호를 입력 받는 제 4 인버터(IV4), 상기 제 4 인버터(IV4)와 래치 구조를 형성하는 제 5 인버터(IV5) 및 상기 제 4 인버터(IV4)의 출력 신호를 입력 받아 상기 제 1 정 선택 데이터(dsel1)를 출력하는 제 6 인버터(IV6)를 포함한다.
또한 상기 제 2 스위칭부(316)는 스타팅 어드레스 1(add_start<1>)에 응답하여 상기 제 1 부 증폭 데이터(/damp1)를 제 2 노드(N2)에 전달하는 제 5 패스게이트(PG5), 스타팅 어드레스 2(add_start<2>)에 응답하여 제 2 부 증폭 데이터(/damp2)를 상기 제 2 노드(N2)에 전달하는 제 6 패스게이트(PG6), 스타팅 어드레스 3(add_start<3>)에 응답하여 제 3 부 증폭 데이터(/damp3)를 상기 제 2 노드(N2)에 전달하는 제 7 패스게이트(PG7) 및 스타팅 어드레스 4(add_start<4>)에 응답하여 제 4 부 증폭 데이터(/damp4)를 상기 제 2 노드(N2)에 전달하는 제 8 패스게이트(PG8)를 포함한다.
상기 제 2 래치부(318)는 상기 제 2 노드(N2)에 인가되는 신호를 입력 받는 제 7 인버터(IV7), 상기 제 7 인버터(IV7)와 래치 구조를 형성하는 제 8 인버 터(IV8) 및 상기 제 7 인버터(IV7)의 출력 신호를 입력 받아 상기 제 1 부 선택 데이터(/dsel1)를 출력하는 제 9 인버터(IV9)를 포함한다.
이와 같은 구성에 의해, 상기 제 1 데이터 선택 수단(310)은 선택적으로 인에이블 되는 상기 스타팅 어드레스 1 ~ 4(add_start<1:4>)에 응답하여, 상기 제 1 ~ 제 4 정 증폭 데이터(damp1 ~ damp4) 중 어느 하나의 데이터를 상기 제 1 정 선택 데이터(dsel1)로서 출력하고, 상기 제 1 ~ 제 4 부 증폭 데이터(/damp1 ~ /damp4) 중 어느 하나의 데이터를 상기 제 1 부 선택 데이터(/dsel1)로서 출력한다.
이처럼, 상기 제 1 데이터 선택 수단(310)에서는 상기 스타팅 어드레스 1 ~ 4(add_start<1:4>)에 상기 제 1 ~ 제 4 정 증폭 데이터(damp1 ~ damp4) 및 상기 제 1 ~ 제 4 부 증폭 데이터(/damp1 ~ /damp4)가 각각 순서대로 매칭된다. 그러나 상기 제 2 ~ 제 4 데이터 선택 수단(320 ~ 340)에서는 상기 스타팅 어드레스 1 ~ 4(add_start<1:4>)와 상기 제 1 ~ 제 4 정 증폭 데이터(damp1 ~ damp4) 및 상기 제 1 ~ 제 4 부 증폭 데이터(/damp1 ~ /damp4)가 각각 매칭되는 규칙이 상기 제 1 데이터 선택 수단(310)과 다르게 설정된다. 예를 들어, 상기 제 2 데이터 선택 수단(320)에서는 상기 스타팅 어드레스 1 ~ 4(add_start<1:4>)와 상기 제 2, 제 3, 제 4 및 제 1 정 증폭 데이터(damp2, damp3, damp4, damp1) 및 상기 제 2, 제 3, 제 4 및 제 1 부 증폭 데이터(/damp2, /damp3, /damp4, /damp1)가 각각 순서대로 매칭되고, 상기 제 3 데이터 선택 수단(330)에서는 상기 스타팅 어드레스 1 ~ 4(add_start<1:4>)와 상기 제 3, 제 4, 제 1 및 제 2 정 증폭 데이터(damp3, damp4, damp1, damp2) 및 상기 제 3, 제 4, 제 1 및 제 2 부 증폭 데이터(/damp3, /damp4, /damp1, /damp2)가, 상기 제 4 데이터 선택 수단(340)에서는 상기 스타팅 어드레스 1 ~ 4(add_start<1:4>)와 상기 제 4, 제 1, 제 2 및 제 3 정 증폭 데이터(damp4, damp1, damp2, damp3) 및 상기 제 4, 제 1, 제 2 및 제 3 부 증폭 데이터(/damp4, /damp1, /damp2, /damp3)가 각각 순서대로 매칭되될 수 있다. 따라서 상기 스타팅 어드레스 1 ~ 4(add_start<1:4>) 중 어느 비트가 인에이블 되는지에 따라 제 1 ~ 제 4 정 선택 데이터(dsel1 ~ desl4) 및 제 1 ~ 제 4 부 선택 데이터(/dsel1 ~ /dsel4)의 데이터 비트 조합이 달라지게 된다.
도 5는 도 2에 도시한 제 1 데이터 입력 드라이버의 구성도로서, 상기 제 1 ~ 제 4 데이터 입력 드라이버는 모두 같은 형태로 구성되므로, 상기 제 1 데이터 입력 드라이버의 구성 및 동작을 설명하여 다른 데이터 입력 드라이버에 대한 설명을 대체하고자 나타낸 것이다. 여기에서도 선택 데이터는 데이터 쌍으로 구현된다.
상기 제 1 데이터 입력 드라이버(410)는 상기 제 1 글로벌 라인(GIO1)에 데이터를 전송하는 데이터 전송 노드(Ntrans), 상기 제 1 부 선택 데이터(/dsel1)에 응답하여 상기 데이터 전송 노드(Ntrans)를 풀업하는 풀업부(412) 및 상기 제 1 정 선택 데이터(dsel1)에 응답하여 상기 데이터 전송 노드(Ntrans)를 풀다운하는 풀다운부(414)를 포함한다.
여기에서 상기 풀업부(412)는 게이트 단에 상기 제 1 부 선택 데이터(/dsel1)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 데이터 전송 노드(Ntrans)에 연결되는 제 11 트랜지스터(TR11)를 포함한 다.
그리고 상기 풀다운부(414)는 게이트 단에 상기 제 1 정 선택 데이터(dsel1)가 입력되고 드레인 단이 상기 데이터 전송 노드(Ntrans)에 연결되며 소스 단이 접지되는 제 12 트랜지스터(TR12)를 포함한다.
이처럼, 상기 제 1 데이터 입력 드라이버(410)는 상기 제 1 선택 데이터 쌍(dsel1, /dsel1)을 구동하여 상기 제 1 글로벌 라인(GIO1)에 전송하는 기능을 수행한다.
상기 제 1 ~ 제 4 데이터 입력 센스 앰프(210 ~ 240)에 입력되는 상기 데이터 입력 스트로브 신호(dinstb)가 디스에이블 된 상태에서는, 상기 제 1 ~ 제 4 정 증폭 데이터(damp1 ~ damp4)가 로우 레벨이 되고, 상기 제 1 ~ 제 4 부 증폭 데이터(/damp1 ~ /damp4)가 하이 레벨이 된다. 이후, 상기 데이터 입력 스트로브 신호(dinstb)가 인에이블 되고, 상기 제 1 ~ 제 4 입력 데이터 쌍(din1, /din1 ~ din4, /din4)이 상기 제 1 ~ 제 4 데이터 입력 센스 앰프(210 ~ 240)에 각각 입력되면, 상기 제 1 ~ 제 4 증폭 데이터 쌍(damp1, /damp1 ~ damp4, /damp4)은 각각 상기 1 ~ 제 4 입력 데이터 쌍(din1, /din1 ~ din4, /din4)에 따라 소정의 값을 갖게 된다. 이후, 상기 제 1 ~ 제 4 증폭 데이터 쌍(damp1, /damp1 ~ damp4, /damp4)은 상기 스타팅 어드레스 1 ~ 4(add_start<1:4>) 중 인에이블 되는 비트에 대응하여 소정의 조합을 구현하게 되며, 이는 상기 제 1 ~ 제 4 선택 데이터 쌍(dsel1, /dsel1 ~ dsel4, /dsel4)로서 상기 제 1 ~ 제 4 데이터 입력 드라이버(410 ~ 440)에 전달된다. 상기 제 1 ~ 제 4 데이터 입력 드라이버(410 ~ 440)는 각각 입력되는 선택 데이터 쌍이 모두 로우 레벨이면 하이 레벨의 데이터를 각각의 글로벌 라인에 전달하고, 선택 데이터 쌍이 모두 하이 레벨이면 로우 레벨의 데이터를 각각의 글로벌 라인에 전달한다.
상술한 것과 같이, 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로에서, 각각의 센스 앰프는 스타팅 어드레스를 입력 받지 않고, 한 개의 입력 데이터를 증폭하는 기능만을 수행한다. 또한 별도의 프리차지 신호를 사용하지 않고, 데이터 입력 스트로브 신호를 이용하여 프리차지 동작을 수행한다. 그리고 복수 개의 데이터 선택 수단을 구비하여 스타팅 어드레스에 따른 데이터의 다양한 조합을 구현하는 기능을 수행하도록 한다. 이에 따라, 종래의 기술에 비해 각 센스 앰프의 구성이 간소화되고, 어드레스 신호 라인의 수가 감소하여 점유 면적이 감소된다. 본 발명에 의해 구현되는 데이터 입력 회로는 반도체 메모리 장치 내의 면적 마진을 증가시키며, 반도체 메모리 장치의 고집적화 구현을 용이하게 할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 데이터 입력 회로 및 방법은, 면적 효율을 증가시키는 효과가 있다.
아울러, 본 발명의 반도체 메모리 장치의 데이터 입력 회로 및 방법은 전체적인 칩 사이즈를 감소시켜 수율을 향상시키는 효과가 있다.

Claims (26)

  1. 데이터 입력 스트로브 신호에 응답하여 각각의 입력 데이터를 증폭하여 각각의 증폭 데이터를 생성하는 복수 개의 데이터 입력 센스 앰프; 및
    스타팅 어드레스에 응답하여 복수 개의 상기 증폭 데이터를 선택적으로 출력하는 데이터 선택 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  2. 제 1 항에 있어서,
    상기 복수 개의 데이터 입력 센스 앰프는 상기 데이터 입력 스트로브 신호에 응답하여 프리차지 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 복수 개의 데이터 입력 센스 앰프 각각은,
    상기 입력 데이터를 차동 증폭하여 출력 노드에 인가하는 증폭부;
    상기 데이터 입력 스트로브 신호에 응답하여 상기 증폭부를 활성화시키는 제어부;
    상기 데이터 입력 스트로브 신호에 응답하여 상기 출력 노드를 프리차지하는 프리차지부; 및
    상기 출력 노드에 인가된 신호를 구동하여 상기 증폭 데이터를 출력하는 출력부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  4. 제 1 항에 있어서,
    상기 스타팅 어드레스는 복수 비트의 어드레스 신호를 포함하며,
    상기 데이터 선택 수단은, 상기 복수 비트의 어드레스 신호 중 인에이블 되는 신호에 대응하여 어느 하나의 상기 증폭 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  5. 제 4 항에 있어서,
    상기 데이터 선택 수단은,
    상기 복수 비트의 어드레스 신호에 응답하여 복수 개의 상기 증폭 데이터 중 어느 하나를 선택적으로 통과시키는 스위칭부; 및
    상기 스위칭부로부터 전달되는 데이터를 래치 및 구동하는 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  6. 제 1 항에 있어서,
    상기 데이터 선택 수단으로부터 출력되는 데이터를 구동하여 글로벌 라인에 전달하는 데이터 입력 드라이버를 추가로 포함하는 것을 특징으로 하는 반도체 메 모리 장치의 데이터 입력 회로.
  7. 제 6 항에 있어서,
    상기 데이터 입력 드라이버는,
    상기 글로벌 라인에 데이터를 전송하는 데이터 전송 노드;
    상기 데이터 선택 수단으로부터 출력되는 데이터에 응답하여 상기 데이터 전송 노드를 풀업하는 풀업부; 및
    상기 데이터 선택 수단으로부터 출력되는 데이터에 응답하여 상기 데이터 전송 노드를 풀다운하는 풀다운부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  8. 데이터 입력 스트로브 신호에 응답하여 입력 데이터를 증폭하여 증폭 데이터를 생성하는 데이터 입력 센스 앰프; 및
    스타팅 어드레스에 응답하여 상기 증폭 데이터를 선택적으로 출력하는 복수 개의 데이터 선택 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  9. 제 8 항에 있어서,
    상기 데이터 입력 센스 앰프는 상기 데이터 입력 스트로브 신호에 응답하여 프리차지 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 데이터 입력 센스 앰프는,
    상기 입력 데이터를 차동 증폭하여 출력 노드에 인가하는 증폭부;
    상기 데이터 입력 스트로브 신호에 응답하여 상기 증폭부를 활성화시키는 제어부;
    상기 데이터 입력 스트로브 신호에 응답하여 상기 출력 노드를 프리차지하는 프리차지부; 및
    상기 출력 노드에 인가된 신호를 구동하여 상기 증폭 데이터를 출력하는 출력부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  11. 제 8 항에 있어서,
    상기 스타팅 어드레스는 복수 비트의 어드레스 신호를 포함하며,
    상기 복수 개의 데이터 선택 수단 각각은, 상기 복수 비트의 어드레스 신호 중 기 할당된 어느 한 비트의 신호가 인에이블 되면, 상기 증폭 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  12. 제 11 항에 있어서,
    상기 복수 개의 데이터 선택 수단 각각은,
    상기 복수 비트의 어드레스 신호에 응답하여 상기 증폭 데이터를 선택적으로 통과시키는 스위칭부; 및
    상기 스위칭부로부터 전달되는 데이터를 래치 및 구동하는 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  13. 제 8 항에 있어서,
    상기 복수 개의 데이터 선택 수단으로부터 출력되는 복수 개의 데이터를 각각 구동하여 각각의 글로벌 라인에 전달하는 복수 개의 데이터 입력 드라이버를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  14. 제 13 항에 있어서,
    상기 복수 개의 데이터 입력 드라이버 각각은,
    상기 글로벌 라인에 데이터를 전송하는 데이터 전송 노드;
    상기 데이터 선택 수단으로부터 출력되는 데이터에 응답하여 상기 데이터 전송 노드를 풀업하는 풀업부; 및
    상기 데이터 선택 수단으로부터 출력되는 데이터에 응답하여 상기 데이터 전송 노드를 풀다운하는 풀다운부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  15. 데이터 입력 스트로브 신호에 응답하여 제 1 입력 데이터를 증폭하여 제 1 증폭 데이터를 생성하는 제 1 데이터 입력 센스 앰프;
    상기 데이터 입력 스트로브 신호에 응답하여 제 2 입력 데이터를 증폭하여 제 2 증폭 데이터를 생성하는 제 2 데이터 입력 센스 앰프;
    스타팅 어드레스에 응답하여 상기 제 1 증폭 데이터 또는 상기 제 2 증폭 데이터를 선택적으로 출력하는 제 1 데이터 선택 수단;
    상기 스타팅 어드레스에 응답하여 상기 제 1 증폭 데이터 또는 상기 제 2 증폭 데이터를 선택적으로 출력하는 제 2 데이터 선택 수단;
    상기 제 1 데이터 선택 수단으로부터 전달되는 데이터를 구동하여 제 1 글로벌 라인에 전달하는 제 1 데이터 입력 드라이버; 및
    상기 제 2 데이터 선택 수단으로부터 전달되는 데이터를 구동하여 제 2 글로벌 라인에 전달하는 제 2 데이터 입력 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 데이터 입력 센스 앰프는 상기 데이터 입력 스트로브 신호에 응답하여 프리차지 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  17. 제 16 항에 있어서,
    상기 제 1 입력 데이터 및 상기 제 1 증폭 데이터는 각각 신호 쌍으로 구현되며,
    상기 제 1 데이터 입력 센스 앰프는,
    상기 제 1 입력 데이터 쌍을 차동 증폭하여 출력 노드 쌍에 인가하는 증폭부;
    상기 데이터 입력 스트로브 신호에 응답하여 상기 증폭부를 활성화시키는 제어부;
    상기 데이터 입력 스트로브 신호에 응답하여 상기 출력 노드 쌍을 프리차지하는 프리차지부; 및
    상기 출력 노드 쌍에 인가된 신호를 구동하여 상기 제 1 증폭 데이터 쌍을 출력하는 출력부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  18. 제 16 항에 있어서,
    상기 제 2 입력 데이터 및 상기 제 2 증폭 데이터는 각각 신호 쌍으로 구현되며,
    상기 제 2 데이터 입력 센스 앰프는,
    상기 제 2 입력 데이터 쌍을 차동 증폭하여 출력 노드 쌍에 인가하는 증폭부;
    상기 데이터 입력 스트로브 신호에 응답하여 상기 증폭부를 활성화시키는 제 어부;
    상기 데이터 입력 스트로브 신호에 응답하여 상기 출력 노드 쌍을 프리차지하는 프리차지부; 및
    상기 출력 노드 쌍에 인가된 신호를 구동하여 상기 제 2 증폭 데이터 쌍을 출력하는 출력부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  19. 제 15 항에 있어서,
    상기 제 1 데이터 선택 수단은 상기 스타팅 어드레스 응답하여 상기 제 1 증폭 데이터 또는 상기 제 2 증폭 데이터를 제 1 선택 데이터로서 출력하고, 상기 제 2 데이터 선택 수단은 상기 스타팅 어드레스에 응답하여 상기 제 1 증폭 데이터 또는 상기 제 2 증폭 데이터를 제 2 선택 데이터로서 출력하며,
    상기 제 1 선택 데이터 및 상기 제 2 선택 데이터는 상기 스타팅 어드레스의 논리값에 따라 상기 제 1 및 제 2 증폭 데이터의 다른 조합으로서 구현되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  20. 제 19 항에 있어서,
    상기 제 1 및 제 2 증폭 데이터와 상기 제 1 선택 데이터는 각각 신호 쌍으로 구현되며,
    상기 제 1 데이터 선택 수단은,
    상기 스타팅 어드레스에 응답하여 제 1 및 제 2 정 증폭 데이터를 선택적으로 통과시키는 제 1 스위칭부;
    상기 제 1 스위칭부로부터 전달되는 데이터를 래치 및 구동하여 제 1 정 선택 데이터를 출력하는 제 1 래치부;
    상기 스타팅 어드레스에 응답하여 제 1 및 제 2 부 증폭 데이터를 선택적으로 통과시키는 제 2 스위칭부; 및
    상기 제 2 스위칭부로부터 전달되는 데이터를 래치 및 구동하여 제 1 부 선택 데이터를 출력하는 제 2 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  21. 제 19 항에 있어서,
    상기 제 1 및 제 2 증폭 데이터와 상기 제 2 선택 데이터는 각각 신호 쌍으로 구현되며,
    상기 제 2 데이터 선택 수단은,
    상기 스타팅 어드레스에 응답하여 제 1 및 제 2 정 증폭 데이터를 선택적으로 통과시키는 제 1 스위칭부;
    상기 제 1 스위칭부로부터 전달되는 데이터를 래치 및 구동하여 제 2 정 선택 데이터를 출력하는 제 1 래치부;
    상기 스타팅 어드레스에 응답하여 제 1 및 제 2 부 증폭 데이터를 선택적으로 통과시키는 제 2 스위칭부; 및
    상기 제 2 스위칭부로부터 전달되는 데이터를 래치 및 구동하여 제 2 부 선택 데이터를 출력하는 제 2 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  22. 제 20 항에 있어서,
    상기 제 1 데이터 입력 드라이버는,
    상기 제 1 글로벌 라인에 데이터를 전송하는 데이터 전송 노드;
    상기 제 1 부 선택 데이터에 응답하여 상기 데이터 전송 노드를 풀업하는 풀업부; 및
    상기 제 1 정 선택 데이터에 응답하여 상기 데이터 전송 노드를 풀다운하는 풀다운부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  23. 제 21 항에 있어서,
    상기 제 2 데이터 입력 드라이버는,
    상기 제 2 글로벌 라인에 데이터를 전송하는 데이터 전송 노드;
    상기 제 2 부 선택 데이터에 응답하여 상기 데이터 전송 노드를 풀업하는 풀업부; 및
    상기 제 2 정 선택 데이터에 응답하여 상기 데이터 전송 노드를 풀다운하는 풀다운부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.
  24. a) 데이터 입력 스트로브 신호에 응답하여 복수 개의 입력 데이터를 증폭하여 복수 개의 증폭 데이터를 생성하는 단계;
    b) 스타팅 어드레스에 응답하여 상기 복수 개의 증폭 데이터로부터 어느 하나의 데이터 조합을 생성하여 구동하는 단계; 및
    c) 상기 구동된 데이터 조합을 글로벌 라인을 통해 전송하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  25. 제 24 항에 있어서,
    상기 a) 단계는, 상기 데이터 입력 스트로브 신호에 응답하여 프리차지 동작을 수행하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
  26. 제 24 항에 있어서,
    상기 b) 단계는, 상기 스타팅 어드레스 응답하여 상기 제 1 증폭 데이터 또는 상기 제 2 증폭 데이터를 제 1 선택 데이터로서 출력하여 구동하고, 상기 제 1 증폭 데이터 또는 상기 제 2 증폭 데이터를 제 2 선택 데이터로서 출력하여 구동하며, 상기 제 1 선택 데이터 및 상기 제 2 선택 데이터는 상기 스타팅 어드레스의 논리값에 따라 상기 제 1 및 제 2 증폭 데이터의 다른 조합으로서 구현되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 방법.
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