KR100956783B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는 제 1 데이터 및 제 2 데이터를 입력 받고, 어드레스에 따라 상기 제 1 및 제 2 데이터 중 어느 하나를 제 1 선택 데이터로 출력하는 제 1 데이터 선택부; 상기 제 2 데이터 및 상기 제 1 선택 데이터를 입력 받고, 입출력 모드에 따라 상기 제 2 데이터 및 상기 제 1 선택 데이터 중 어느 하나를 제 2 선택 데이터로 출력하는 제 2 데이터 선택부; 및 상기 제 1 및 제 2 선택 데이터를 입력 받아 제 1 및 제 2 데이터를 출력하는 데이터 출력부; 를 포함한다.
입출력 모드, 차동 데이터, 싱글 엔디드 데이터

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 데이터 입출력에 관한 것이다.
일반적으로 반도체 메모리 장치는 입출력 모드에 따라서 사용하는 입출력 개수가 달라진다. 상기 입출력 모드는 반도체 메모리 장치가 한번에 입출력 할 수 있는 데이터의 개수를 가리키는데, X4, X8, X16 등이 상기 입출력 모드를 지칭하는 말이다. 즉, X4는 반도체 메모리 장치가 한번에 4개의 데이터를 입출력할 수 있다는 의미이고, X8은 한번에 8개의 데이터, X16은 한번에 16개의 데이터를 입출력할 수 있다는 의미이다. X4와 X8은 서버(Server)와 데스크 탑 컴퓨터(Desktop Computer)에 주로 사용되며, X16은 그래픽(Graphic) 어플리케이션이나 노트북 컴퓨터(Notebook Computer)에 주로 사용된다.
반도체 메모리 장치의 데이터 전송방식에는 싱글 엔디드(Single Ended) 신호 전송방식과 차동(Differential) 신호 전송방식 두 가지가 존재한다. 상기 싱글 엔디드 전송방식은 데이터 전송을 위한 채널(Chnnel)의 개수가 차동 전송방식보다 적기 때문에, 반도체 메모리 장치는 적은 개수의 채널만으로도 높은 전송률(Transfer Rate)을 구현할 수 있는 싱글 엔디드 전송방식을 사용하였다.
그러나 상기 싱글 엔디드 전송방식을 사용하는 경우, 많은 노이즈를 발생시키고, 채널의 대역폭(Bandwidth) 한계로 인해 데이터 전송속도를 어느 정도 이상 증가시킬 수 없는 단점이 있다.
한편, 차동 전송방식을 사용하는 경우, 상기 싱글 엔디드 전송방식이 갖는 단점을 해결할 수 있다는 장점이 있지만, 데이터 전송을 위한 채널의 개수가 2배로 증가하고, 칩(Chip) 구현을 위해 두 배의 패드(PAD) 개수가 필요하다는 단점이 있다. 이는 반도체 메모리 장치의 면적을 증가시켜, 반도체 메모리 장치의 소형화라는 현 추세에 정면으로 배치된다.
본 발명은 상기와 같은 문제점을 해결하기 위해서, 데이터 입출력 모드에 따라서 차동 데이터와 싱글 엔디드 데이터를 가변적으로 생성할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 제 1 데이터 및 제 2 데이터를 입력 받고, 어드레스에 따라 상기 제 1 및 제 2 데이터 중 어느 하나를 제 1 선택 데이터로 출력하는 제 1 데이터 선택부; 상기 제 2 데이터 및 상기 제 1 선택 데이터를 입력 받고, 입출력 모드에 따라 상기 제 2 데이터 및 상기 제 1 선택 데이터 중 어느 하나를 제 2 선택 데이터로 출력하는 제 2 데이터 선택부; 및 상기 제 1 및 제 2 선택 데이터를 입력 받아 제 1 및 제 2 데이터를 출력하는 데이터 출력부; 를 포함한다.
본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 제 1 내지 제 4 데이터를 입력 받고, 제 1 어드레스에 따라 상기 제 1 내지 제 4 선택 데이터 중 어느 하나를 제 1 선택 데이터로 출력하는 제 1 데이터 선택부; 상기 제 2 내지 제 4 데이터를 입력 받고, 제 2 어드레스에 따라 상기 제 2 데이터 내지 상기 제 4 데이터 중 어느 하나를 제 2 선택 데이터로 출력하는 제 2 데이터 선택부; 상기 제 3 데이터 및 상기 제 1 선택 데이터를 입력 받고, 입출력 모드 신호에 응답하여 상기 제 3 데이터 및 상기 제 1 선택 데이터 중 어느 하나를 제 3 선택 데이터로 출력하는 제 3 데이터 선택부; 상기 제 4 데이터 및 상기 제 2 선택 데이터를 입력 받고, 상기 입출력 모드 신호에 응답하여 상기 제 4 데이터 및 상기 제 2 선택 데이터 중 어느 하나를 제 4 선택 데이터로 출력하는 제 4 데이터 선택부; 및 상기 입출력 모드신호에 응답하여, 상기 제 1 내지 제 4 선택 데이터를 입력 받아 제 1 내지 제 4 출력 데이터를 생성하는 데이터 출력부; 를 포함한다.
본 발명의 제 3 실시예에 따른 반도체 메모리 장치는 제 1 및 제 2 데이터를 입력 받고, 어드레스에 따라 상기 제 1 및 제 2 데이터 중 어느 하나를 제 1 선택 데이터로 출력하는 데이터 선택부; 상기 제 1 선택 데이터를 입력 받아 상기 제 1 선택 데이터에 따라 제 1 전달 데이터 및 제 1 출력 데이터를 생성하는 제 1 데이터 출력부; 상기 제 2 데이터 및 상기 제 1 전달 데이터를 입력 받고, 입출력 모드에 따라 상기 제 2 데이터와 상기 제 1 전달 데이터 중 어느 하나를 제 2 출력 데이터로 생성하는 제 2 데이터 출력부; 를 포함한다.
본 발명의 제 4 실시예에 따른 반도체 메모리 장치는 제 1 내지 제 4 데이터를 입력 받고, 제 1 어드레스에 따라 상기 제 1 내지 제 4 데이터 중 어느 하나를 제 1 선택 데이터로 출력하는 제 1 데이터 선택부; 상기 제 2 내지 제 4 데이터를 입력 받고, 제 2 어드레스에 따라 상기 제 2 내지 제 4 데이터 중 어느 하나를 제 2 선택 데이터로 출력하는 제 2 데이터 선택부; 입출력 모드에 따라 활성화되고, 상기 제 1 선택 데이터를 입력 받아 제 1 전달 데이터 및 제 1 출력 데이터를 생성하는 제 1 데이터 출력부; 상기 입출력 모드에 따라 활성화되고, 상기 제 2 선택 데이터를 입력 받아 제 2 전달 데이터 및 제 2 출력 데이터를 생성하는 제 2 데이 터 출력부; 및 상기 입출력 모드에 따라 활성화되고, 상기 제 3 데이터 및 상기 제 1 전달 데이터를 입력 받으며, 상기 입출력 모드에 따라 상기 제 3 데이터 및 상기 제 1 전달 데이터 중 어느 하나를 제 3 출력 데이터로 생성하는 제 3 데이터 출력부; 및 상기 입출력 모드에 따라 활성화 되고, 상기 제 4 데이터 및 상기 제 2 전달 데이터를 입력 받으며, 상기 입출력 모드신호에 따라 상기 제 4 데이터 및 제 2 전달 데이터 중 어느 하나를 제 4 출력 데이터로 생성하는 제 4 데이터 출력부; 를 포함한다.
본 발명에 의하면, 제 1 및 제 2 입출력 모드에서는 차동 데이터를 생성하여, 출력 데이터의 노이즈를 감소시키고 대역폭을 늘릴 수 있다.
또한, 본 발명은 제 3 입출력 모드에서는 싱글 엔디드 데이터를 생성하여, 별도의 채널이나 패드의 개수가 필요치 않으므로, 칩 면적을 확보할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치(1)의 개략적인 구성을 보여주는 도면이다.
본 발명의 제 1 실시예에 따른 반도체 메모리 장치(1)는 제 1 및 제 2 데이터 선택부(11, 12), 데이터 출력부(13)를 포함할 수 있다. 상기 제 1 데이터 선택부(11)는 제 1 및 제 2 데이터(d1, d2)를 입력 받고, 어드레스(add)에 따라 제 1 선택 데이터(ds1)를 출력한다. 상기 제 2 데이터 선택부(12)는 상기 제 2 데이터(d2) 및 상기 제 1 선택 데이터(ds1)를 입력 받는다. 상기 제 2 데이터 선택 부(12)는 입출력 모드(IO_mode)에 따라 제 2 선택 데이터(ds2)를 출력한다.
반도체 메모리 장치의 입출력 모드는 반도체 메모리 장치가 한번에 입출력 할 수 있는 데이터의 개수를 의미하는 것으로, 상기 입출력 모드에는 일반적으로 X4, X8, X16 모드가 사용된다. 상기 X4은 반도체 메모리 장치가 한번에 4개의 데이터를 입출력 하는 모드를 가리키고, 상기 X8 및 X16은 각각 한번에 8개, 16개의 데이터를 입출력 하는 모드를 가리킨다.
상기 제 2 데이터 선택부(12)는 상기 입출력 모드에 따라 입력되는 입출력모드신호(IO_mode)에 응답하여 상기 제 2 데이터(d2)를 제 2 선택 데이터(ds2)로 출력하거나, 상기 제 1 선택 데이터(ds1)가 반전된 데이터를 상기 제 2 선택 데이터(ds2)로 출력한다. 예를 들어, 상기 입출력 모드가 제 1 입출력 모드일 때, 상기 제 2 데이터 선택부(12)는 제 1 선택 데이터(ds1)가 반전된 데이터를 상기 제 2 선택 데이터(ds2)로서 출력하며, 상기 입출력 모드신호가 제 2 입출력 모드일 때, 상기 제 2 데이터(d2)를 상기 제 2 선택 데이터(ds2)로서 출력할 수 있다. 본 발명의 실시예에서, 상기 제 1 입출력 모드는 X4 신호에 해당할 수 있고, 상기 제 2 입출력 모드는 X8 신호에 해당할 수 있다. 그러나 이에 한정하는 것은 아니고, 상기 제 2 입출력 모드는 상기 제 1 입출력 모드에 비해 2배의 데이터를 한번에 입출력 할 수 있는 입출력 모드에 해당하면 된다. 상기 입출력 모드신호(IO_mode)는 입출력 모드에 따라서 논리 레벨을 달리하여 입력될 수 있다. 예를 들어, 제 1 입출력 모드에서는 로우 레벨의 신호가 상기 입출력 모드신호(IO_mode)로 입력 될 수 있고, 제 2 입출력 모드에서는 하이 레벨의 신호가 상기 입출력 모드신호(IO_mode)로 입 력될 수 있다.
상기 제 1 및 제 2 데이터 선택부(11, 12)는, 각각 상기 어드레스(add)와 상기 입출력 모드신호(IO_mode)를 제어신호로 하는 먹스(MUX)로 구성될 수 있다.
상기 데이터 출력부(13)는 상기 제 1 및 제 2 선택 데이터(ds1, ds2)를 입력 받아 제 1 및 제 2 출력 데이터(do1, do2)를 생성한다. 상기 데이터 출력부(13)는 제 1 데이터 출력부(13a) 및 제 2 데이터 출력부(13b)로 구성될 수 있다.
상기 제 1 데이터 출력부(13a)는 입력 받는 상기 제 1 선택 데이터(ds1)에 따라 제 1 출력 데이터(do1)를 생성하고, 상기 제 2 데이터 출력부(13b)는 입력 받는 상기 제 2 선택 데이터(ds2)에 따라 제 2 출력 데이터(do2)를 생성한다. 상기 제 1 및 제 2 데이터 출력부(13a, 13b)는 각각 병렬로 입력되는 제 1 및 제 2 선택 데이터(ds1, ds2)를 입력 받아 직렬로 출력되는 제 1 및 제 2 출력 데이터(do1, do2)를 생성할 수 있다. 상기 제 1 및 제 2 데이터 출력부(13a, 13b)는 종래기술과 동일한 기술로 구현될 수 있다.
본 발명의 제 1 실시예에 따른 반도체 메모리 장치(1)의 동작을 살펴보면 다음과 같다. 상기 제 1 데이터 선택부(11)는, 메모리 코어(Memory Core)를 통해 제 1 및 제 2 데이터(d1, d2)를 입력 받는다. 입력 받는 어드레스(add)에 따라 상기 제 1 및 제 2 데이터(d1, d2) 중 어느 하나의 데이터를 제 1 선택 데이터(ds1)로 출력한다. 상기 어드레스(add)는 상기 제 1 데이터 선택부(21)가 제 1 입출력 모드에서는 제 1 및 제 2 데이터(d1, d2) 중 어느 것이라도 상기 제 1 선택 데이터(ds1)로 출력하도록 입력될 수 있고, 제 2 입출력 모드에서 상기 제 1 데이 터(d1)를 상기 제 1 선택 데이터(ds1)로 출력하도록 입력될 수 있다.
상기 제 1 데이터 출력부(13a)는 상기 제 1 선택 데이터(ds1)를 입력 받아 제 1 출력 데이터(do1)를 생성한다. 상기 제 2 데이터 선택부(12)는 상기 제 2 데이터(d2) 및 상기 제 1 선택 데이터(ds1)를 입력 받는다. 상기 제 2 데이터 선택부(12)는 제 1 입출력 모드에서 입출력 모드신호(IO_mode)에 따라, 상기 제 1 선택 데이터(ds1)가 반전된 데이터를 제 2 선택 데이터(ds2)로 출력하고, 상기 제 2 입출력 모드에서 입출력 모드신호(IO_mode)에 따라, 상기 제 2 데이터(d2)를 제 2 선택 데이터(ds2)로 출력한다. 상기 제 2 선택 데이터(ds2)는 제 2 데이터 출력부(13b)로 입력 되고, 상기 제 2 데이터 출력부(13b)는 제 2 출력 데이터(do2)를 생성한다.
따라서 본 발명의 제 1 실시예에서는, 반도체 메모리 장치(1)가 제 1 입출력 모드로 동작할 때는 제 1 데이터 출력부(13a)가 출력하는 제 1 출력 데이터(do1)와 상기 제 2 데이터 출력부(13b)가 출력하는 제 2 출력 데이터(do2)는 서로 위상이 정반대인 데이터가 된다. 예를 들어, 상기 제 1 출력 데이터(do1)가 하이 레벨이면 제 2 출력 데이터(do2)는 로우 레벨이 되는 것이다. 반도체 메모리 장치가 제 2 입출력 모드로 동작할 때는, 상기 제 1 및 제 2 출력 데이터(do1, do2)는 각각 제 1 및 제 2 데이터(d1, d2)에 따라 달라진다.
즉, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치(1)는 입출력 모드에 따라 차동 데이터(Differential Data)를 출력하거나 싱글 엔디드 데이터(Single Ended Data)를 출력 할 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치(2)의 개략적인 구성을 보여주는 도면이다.
본 발명의 제 2 실시예에 따른 반도체 메모리 장치(2)는 제 1 내지 제 4 데이터 선택부(21~24) 및 데이터 출력부(25)를 포함할 수 있다. 상기 제 1 데이터 선택부(21)는 제 1 내지 제 4 데이터(d1~d4)를 입력 받고 제 1 어드레스(add1)에 따라 제 1 선택 데이터(ds1)를 출력 한다. 상기 제 2 데이터 선택부(22)는 제 2 내지 제 4 데이터(d2~d4)를 입력 받고, 제 2 어드레스(add2)에 따라 제 2 선택 데이터(ds2)를 출력한다.
상기 제 3 데이터 선택부(23)는 상기 제 3 데이터(d3) 및 상기 제 1 선택 데이터(ds1)를 입력 받고, 입출력 모드에 따라 상기 제 3 데이터(d3)와 제 1 선택 데이터(ds1) 중 어느 하나의 데이터를 제 3 선택 데이터(ds3)로 출력 한다. 예를 들어, 상기 제 3 데이터 선택부(23)는 상기 제 1 입출력 모드에서 상기 입출력 모드신호(IO_mode)를 입력 받아, 상기 제 1 선택 데이터(ds1)가 반전된 데이터를 상기 제 3 선택 데이터(ds3)로 출력하고, 상기 제 2 입출력 모드에서 입출력 모드신호(IO_mode)를 입력 받아, 상기 제 1 선택 데이터(ds1)가 반전된 데이터를 제 3 선택 데이터(ds3)로 출력하며, 상기 제 3 입출력 모드에서 입출력 모드신호(IO_mode)를 입력 받아, 상기 제 3 데이터(d3)를 상기 제 3 선택 데이터(ds3)로 출력한다. 상기 제 1 내지 제 3 입출력 모드는 예를 들어, 각각 X4, X8, X16 일 수 있으나, 이에 한정하는 것은 아니다. 상기 입출력 모드신호(IO_mode)는 상기 입출력 모드에 따라 각기 다른 논리 레벨 신호의 조합으로 구현할 수 있다.
상기 제 4 데이터 선택부(24)는 상기 제 4 데이터(d4) 및 상기 제 2 선택 데이터(ds2)를 입력 받고, 상기 입출력 모드신호(IO_mode)에 따라 상기 제 4 데이터(d4)와 상기 제 2 선택 데이터(ds2)가 반전된 데이터 중 어느 하나의 데이터를 제 4 선택 데이터(d4)로 출력한다. 예를 들어, 상기 제 4 데이터 선택부(24)는 제 2 입출력 모드에서 입출력 모드신호(IO_mode)를 입력 받아 상기 제 2 선택 데이터(ds2)가 반전된 데이터를 제 4 선택 데이터(ds4)로 출력하며, 제 3 입출력 모드에서 상기 입출력 모드신호(IO_mode)를 입력 받아 상기 제 4 데이터(d4)를 제 4 선택 데이터(ds4)로 출력할 수 있다.
상기 제 1 및 제 2 데이터 선택부(21, 22)는 각각 제 1 및 제 2 어드레스(add1, add2)를 제어신호로 하는 먹스로 구성될 수 있고, 상기 제 3 및 제 4 데이터 선택부(23, 24)는 각각 입출력 모드신호(IO_mode)를 제어신호로 하는 먹스로 구성될 수 있다.
상기 데이터 출력부(25)는 입출력 모드신호(IO_mode)에 응답하여 활성화 여부가 결정되고, 제 1 내지 제 4 선택 데이터(ds1~ds4)를 입력 받아 제 1 내지 제 4 출력 데이터(do1~do4)를 생성한다. 상기 데이터 출력부(25)는 제 1 내지 제 4 데이터 출력부(25a~25d)로 구성될 수 있다.
상기 제 1 내지 제 4 데이터 출력부(25a~25b)는 각각 입출력 모드신호(IO_mode)에 응답하여 활성화 여부가 결정된다. 예를 들어, 제 1 입출력 모드에서입출력 모드신호(IO_mode)를 입력 받아, 상기 제 1 및 제 3 데이터 출력부(25a, 25c)가 활성화되고, 제 2 입출력 모드나 제 3 입출력 모드에서는 입출력 모드신 호(IO_mode)를 입력 받아 제 1 내지 제 4 데이터 출력부(25a~25d)가 모두 활성화될 수 있다. 상기 제 1 내지 제 4 데이터 출력부(25a~25d)는 상기 입출력 모드신호(IO_mode)에 응답하여 활성화되고, 각각 제 1 내지 제 4 선택 데이터(ds1~ds4)를 입력 받아 제 1 내지 제 4 출력 데이터(do1~do4)를 생성한다.
상기 제 1 내지 제 4 데이터 출력부(25a~25d)는 각각 병렬로 입력 되는 제 1 내지 제 4 선택 데이터(ds1~ds4)를 입력 받아 직렬로 출력되는 제 1 내지 제 4 출력 데이터(do1~do4)를 생성한다. 상기 제 1 내지 제 4 데이터 출력부(25a~25d)는 종래기술로 구현할 수 있다.
본 발명의 제 2 실시예에 따른 반도체 메모리 장치(2)의 동작을 살펴보면 다음과 같다. 먼저 반도체 메모리 장치(2)가 제 1 입출력 모드로 동작할 때, 상기 제 1 데이터 선택부(21)는 제 1 어드레스(add1)에 따라 제 1 내지 제 4 데이터(d1~d4) 중 어느 것이라도 제 1 선택 데이터(ds1)로 출력할 수 있다. 상기 제 1 데이터 선택부(21)에서 출력된 제 1 선택 데이터(ds1)는 제 1 데이터 출력부(25a)와 제 3 데이터 선택부(23)로 각각 입력된다. 상기 제 1 데이터 출력부(25a)는 상기 제 1 선택 데이터(ds1)의 레벨에 따라 제 1 출력 데이터(do1)를 생성하고, 상기 제 3 데이터 선택부(23)는 입출력 모드신호(IO_mode)를 입력 받아, 입력 받는 제 1 선택 데이터(ds1)가 반전된 데이터를 제 3 선택 데이터(ds3)로 출력한다. 상기 제 3 데이터 출력부(25c)는 입출력 모드신호(IO_mode)에 응답하여 활성화되고, 상기 제 3 선택 데이터(ds3)의 레벨에 따라 제 3 출력 데이터(do3)를 생성한다. 따라서, 반도체 메모리 장치가 상기 제 1 입출력 모드로 동작할 때, 제 1 및 제 3 출력 데이 터(do1, do3)가 생성되는데 상기 제 1 및 제 3 출력 데이터(do1, do3)는 서로 위상이 정반대인 한 쌍의 차동 데이터가 된다.
다음으로 반도체 메모리 장치가 제 2 입출력 모드로 동작할 때, 상기 제 1 어드레스(add1)는 상기 제 1 데이터 선택부(21)가 제 1 내지 제 4 데이터(d1~d4) 중 어느 하나를 제 1 선택 데이터(ds1)로 출력하도록 입력되고, 상기 제 2 어드레스(add2)는 상기 제 2 선택부(22)가 상기 제 1 데이터 선택부(21)가 선택하는 데이터의 바로 다음 데이터를 제 2 선택 데이터(ds2)로 출력하도록 입력된다. 예를 들어, 상기 제 1 데이터 선택부(21)가 상기 제 1 어드레스(add1)에 따라 제 1 데이터(d1)를 상기 제 1 선택 데이터(ds1)로 출력하는 경우, 상기 제 2 데이터 선택부(22)는 상기 제 2 어드레스(add2)에 따라 상기 제 2 데이터(d2)를 상기 제 2 선택 데이터(ds2)로 출력 할 수 있다.
상기 제 1 데이터 선택부(21)에서 출력된 제 1 선택 데이터(ds1)는 각각 제 1 데이터 출력부(25a)와 제 3 데이터 선택부(23)로 입력되고, 상기 제 2 데이터 선택부(22)에서 출력된 제 2 선택 데이터(ds2)는 각각 제 2 데이터 출력부(25b)와 제 4 데이터 선택부(24)로 입력된다. 제 3 데이터(d3)와 제 1 선택 데이터(ds1)를 입력 받는 제 3 데이터 선택부(23)는 입출력 모드신호(IO_mode)에 응답하여 제 1 선택 데이터(ds1)가 반전된 데이터를 제 3 선택 데이터(ds3)로 출력하고, 제 4 데이터(d4)와 제 2 선택 데이터(ds2)를 입력 받는 제 4 데이터 선택부(24)는 상기 입출력 모드신호(IO_mode)에 응답하여 제 2 선택 데이터(ds2)가 반전된 데이터를 제 4 선택 데이터(ds4)로 출력한다. 입출력 모드신호(IO_mode)를 입력 받는 제 1 내지 제 4 데이터 출력부(25a~25d)는 모두 활성화되어, 각각 제 1 내지 제 4 선택 데이터(ds1~ds4)에 따라 제 1 내지 제 4 출력 데이터(do1~do4)를 생성하게 된다. 따라서, 제 1 출력 데이터(do1)와 제 3 출력 데이터(do3)가 서로 정반대 위상을 갖는 차동 데이터 쌍이 되고, 제 2 출력 데이터(do2)와 제 4 출력 데이터(do4)가 서로 정반대 위상을 갖는 차동 데이터 쌍이 된다. 즉, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치(2)는 2개의 차동 데이터 쌍을 생성한다.
마지막으로, 반도체 메모리 장치가 제 3 입출력 모드로 동작할 때, 상기 제 1 어드레스(add1)는 상기 제 1 데이터 선택부(21)가 상기 제 1 데이터(d1)를 상기 제 1 선택 데이터(ds1)로 출력되도록 입력되고, 상기 제 2 어드레스(add2)는 상기 제 2 데이터 선택부(22)가 상기 제 2 데이터(d2)를 상기 제 2 선택 데이터(ds2)로 출력하도록 입력된다. 제 1 내지 제 4 데이터 선택부(21~24)는 각각 제 1 내지 제 4 데이터(d1~d4)를 제 1 내지 제 4 선택 데이터(ds1~ds4)로 출력하고, 상기 제 1 내지 제 4 데이터 출력부(25a~25d)는 모두 활성화 되어 상기 제 1 내지 제 4 데이터(d1~d4)의 레벨에 따라 각각 제 1 내지 제 4 출력 데이터(do1~do4)를 생성한다. 따라서, 4개의 싱글 엔디드 데이터가 생성된다.
본 발명의 제 2 실시예에 따른 반도체 메모리 장치(2)는 제 1 입출력 모드에서 1개의 차동 데이터를 생성하고, 제 2 입출력 모드에서 2개의 차동 데이터를 생성하며, 제 3 입출력 모드에서 4개의 싱글 엔디드 데이터를 생성함을 알 수 있다.
도 3은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치(3)의 개략적인 구성을 보여주는 도면이다.
본 발명의 제 3 실시예에 따른 반도체 메모리 장치(3)는 데이터 선택부(31), 제 1 데이터 출력부(32) 및 제 2 데이터 출력부(33)를 포함할 수 있다. 상기 데이터 선택부(31)는 제 1 및 제 2 데이터(d1, d2)를 입력 받고, 어드레스(add)에 따라 제 1 선택 데이터(ds1)를 출력한다.
상기 제 1 데이터 출력부(32)는 상기 제 1 선택 데이터(ds1)를 입력 받아 제 1 전달 데이터(dt1) 및 제 1 출력 데이터(do1)를 생성한다. 상기 제 1 데이터 출력부(32)는 상기 제 1 전달 데이터(dt1)를 상기 제 2 데이터 출력부(33)로 인가한다. 상기 제 1 데이터 출력부(32)는 병렬로 입력되는 제 1 선택 데이터(ds1)를 입력 받아 직렬로 출력되는 제 1 전달 데이터(dt1) 및 제 1 출력 데이터(do1)를 생성할 수 있다.
상기 제 2 데이터 출력부(33)는 제 2 데이터(d2) 및 제 1 전달 데이터(dt1)를 입력 받고, 입출력 모드(IO_mode)에 따라 제 2 출력 데이터(do2)를 생성할 수 있다. 상기 제 1 입출력 모드에서 상기 입출력 모드신호(IO_mode)를 입력 받아, 상기 제 1 전달 데이터(ds1)가 반전된 데이터에 따라 제 2 출력 데이터(do2)를 생성하고, 상기 제 2 입출력 모드에서 상기 입출력 모드신호(IO_mode)를 입력 받아, 상기 제 2 데이터(d2)에 따라 제 2 출력 데이터(do2)를 생성할 수 있다. 상기 제 2 데이터 출력부(33)는 병렬로 입력되는 상기 제 2 데이터(d2)와 직렬로 입력되는 상기 제 1 전달 데이터(dt1)를 입력 받아 직렬로 출력되는 상기 제 2 출력 데이터(do2)를 생성한다. 상기 제 1 데이터 출력부(32)는 종래기술과 동일하게 구성할 수 있고, 상기 제 2 데이터 출력부(33)는 종래기술에 예를 들어, 입출력 모드신 호(IO_mode)를 제어신호로 하여 상기 제 2 데이터(d2)와 제 1 전달 데이터(dt1)가 반전된 데이터 중 어느 하나를 출력하는 먹스를 추가 구비하여 구성할 수 있다.
본 발명의 제 3 실시예에 따른 반도체 메모리 장치(3)의 동작을 살펴보면 다음과 같다. 제 1 입출력 모드에서 데이터 선택부(31)가 어드레스(add)에 따라 제 1 및 제 2 데이터(d1, d2) 중 어느 하나를 제 1 선택 데이터(ds1)로 출력한다. 상기 제 1 선택 데이터(ds1)는 제 1 데이터 출력부(32)로 입력된다. 상기 제 1 데이터 출력부(32)는 상기 제 1 선택 데이터(ds1)에 따라 상기 제 1 전달 데이터(dt1) 및 상기 제 1 출력 데이터(do1)를 생성하고, 상기 제 1 전달 데이터(dt1)를 상기 제 2 데이터 출력부(33)로 인가한다. 반도체 메모리 장치(3)가 제 1 입출력 모드로 동작하여 입출력 모드신호(IO_mode)가 입력 될 때, 제 2 데이터(d2)와 제 1 전달 데이터(dt1)를 입력 받는 제 2 데이터 출력부(33)는 상기 제 1 전달 데이터(dt1)가 반전된 데이터에 따라 제 2 출력 데이터(do2)를 생성한다. 따라서 상기 제 1 및 제 2 데이터 출력부(32, 33)가 생성하는 제 1 및 제 2 출력 데이터(do1, do2)는 서로 위상이 정반대인 한 쌍의 차동 데이터가 된다.
반도체 메모리 장치(3)가 제 2 입출력 모드로 동작하여 입출력 모드신호(IO_mode)가 입력될 때, 상기 제 2 데이터 출력부(33)는 제 2 데이터(d2)에 따라 제 2 출력 데이터(do2)를 생성한다. 따라서, 2개의 싱글 엔디드 데이터가 생성된다. 즉, 본 발명의 제 3 실시예에 따른 반도체 메모리 장치(3)는 제 1 입출력 모드에서 1개의 차동 데이터를 생성하고, 제 2 입출력 모드에서 2개의 싱글 엔디드 데이터를 출력 할 수 있다.
도 4는 본 발명의 제 4 실시예에 따른 반도체 메모리 장치(4)의 개략적인 구성을 보여주는 도면이다.
본 발명의 제 4 실시예에 다른 반도체 메모리 장치는 제 1, 제 2 데이터 선택부(41, 42), 제 1 내지 제 4 데이터 출력부(43~46)를 포함할 수 있다. 상기 제 1 데이터 선택부(41)는 제 1 내지 제 4 데이터(d1~d4)를 입력 받고, 제 1 어드레스(add1)에 따라 상기 제 1 내지 제 4 데이터(d1~d4) 중 어느 하나의 데이터를 제 1 선택 데이터(ds1)로 출력한다. 상기 제 2 데이터 출력부(42)는 상기 제 2 내지 제 4 데이터(d2~d4)를 입력 받고, 제 2 어드레스(add2)에 따라 상기 제 2 내지 제 4 데이터(d2~d4) 중 어느 하나의 데이터를 제 2 선택 데이터(ds2)로 출력한다.
상기 제 1 데이터 출력부(43)는 입출력 모드에 따라 활성화되고, 상기 제 1 선택 데이터(ds1)를 입력 받아 제 1 전달 데이터(dt1) 및 제 1 출력 데이터(do1)를 생성한다. 또한 상기 제 1 전달 데이터(dt1)를 상기 제 3 데이터 출력부(45)로 인가한다. 상기 제 1 데이터 출력부(43)는 병렬로 입력되는 상기 제 1 선택 데이터(ds1)를 입력 받아 직렬로 출력되는 제 1 전달 데이터(dt1) 및 제 1 출력 데이터(do1)를 생성할 수 있다.
상기 제 2 데이터 출력부(44)도 상기 입출력 모드에 따라 활성화되고, 상기 제 2 선택 데이터(ds2)를 입력 받아 제 2 전달 데이터(dt2) 및 제 2 출력 데이터(do2)를 생성한다. 또한 상기 제 2 전달 데이터(dt2)를 상기 제 4 데이터 출력부(46)로 인가한다. 상기 제 2 데이터 출력부(44)는 병렬로 입력되는 상기 제 2 선택 데이터(ds2)를 입력 받아 직렬로 출력되는 제 2 전달 데이터(dt2) 및 제 2 출력 데이터(do2)를 생성할 수 있다.
상기 제 3 및 제 4 데이터 출력부(45, 46)는 각각 입출력 모드에 따른 상기 입출력 모드신호(IO_mode)에 응답하여 활성화 여부가 결정된다. 상기 제 3 데이터 출력부(45)는 상기 제 1 전달 데이터(dt1) 및 제 3 데이터(d3)를 입력 받고, 입출력 모드신호(IO_mode)에 응답하여 상기 제 1 전달 데이터(dt1)가 반전된 데이터와 제 3 데이터(d3) 중 어느 하나의 데이터에 따라 제 3 출력 데이터(do3)를 생성한다. 예를 들어, 상기 제 3 데이터 출력부(45)는 제 1 및 제 2 입출력 모드에서, 상기 제 1 전달 데이터(dt1)가 반전된 데이터에 따라 제 3 출력 데이터(do3)를 생성하고, 제 3 입출력 모드에서 상기 제 3 데이터(d3)에 따라 상기 제 3 출력 데이터(do3)를 생성할 수 있다. 상기 제 3 데이터 출력부(45)는 병렬로 입력되는 제 3 데이터(d3)와 직렬로 입력되는 제 1 전달 데이터(dt1)를 입력 받아 직렬로 출력되는 상기 제 3 출력 데이터(do3)를 생성할 수 있다.
상기 제 4 데이터 출력부(46)는 상기 제 2 전달 데이터(dt2) 및 제 4 데이터(d4)를 입력 받고, 입출력 모드신호(IO_mode)에 응답하여 상기 제 2 전달 데이터(dt2)가 반전된 데이터와 제 4 데이터(d4) 중 어느 하나의 데이터에 따라 제 4 출력 데이터(do4)를 생성한다. 예를 들어 상기 제 4 데이터 출력부(46)는 제 2 입출력 모드에서 상기 제 2 전달 데이터(dt2)가 반전된 데이터에 따라 상기 제 4 출력 데이터(do4)를 생성하고, 제 3 입출력 모드에서 상기 제 4 데이터(d4)에 따라 상기 제 4 출력 데이터(do4)를 생성할 수 있다. 상기 제 4 데이터 출력부(46)는 병렬로 입력되는 제 4 데이터(d4)와 직렬로 입력되는 제 2 전달 데이터(dt2)를 입력 받아 직렬로 출력되는 상기 제 4 출력 데이터(do4)를 생성할 수 있다.
본 발명의 제 4 실시예에 따른 반도체 메모리 장치(4)의 동작을 살펴보면 다음과 같다. 반도체 메모리 장치(4)가 제 1 입출력 모드로 동작할 때, 제 1 데이터 선택부(41)는 제 1 어드레스(add1)에 따라 제 1 내지 제 4 데이터(d1~d4) 중 어느 하나를 제 1 선택 데이터(ds1)로 출력하고, 제 2 데이터 선택부(42)는 제 2 어드레스(add2)에 따라 제 2 내지 제 4 데이터(d2~d4) 중 상기 제 1 데이터 선택부(41)가 출력하는 데이터의 다음 데이터를 제 2 선택 데이터(ds2)로 출력한다. 예를 들어, 상기 제 1 데이터 선택부(41)가 상기 제 1 어드레스(add1)에 따라 제 1 데이터(d1)를 상기 제 1 선택 데이터(ds1)로 출력하는 경우, 상기 제 2 데이터 선택부(42)는 상기 제 2 어드레스(add2)에 따라 상기 제 2 데이터(d2)를 상기 제 2 선택 데이터(ds2)로 출력한다. 상기 제 1 입출력 모드에서 상기 입출력 모드신호(IO_mode)가 입력되면, 상기 제 1 및 제 3 데이터 출력부(43, 45)는 활성화되고, 상기 제 2 및 제 4 데이터 출력부(42, 46)는 비활성화 된다. 상기 제 1 데이터 출력부(41)는 제 1 선택 데이터(ds1)를 입력 받아 제 1 전달 데이터(dt1) 및 제 1 출력 데이터(do1)를 생성한다. 상기 제 3 데이터 출력부(45)는 상기 제 1 데이터 출력부(43)로부터 인가되는 상기 제 1 전달 데이터(dt1) 및 제 3 데이터(d3)를 입력 받아 상기 제 1 전달 데이터(dt1)가 반전된 데이터에 따라 제 3 출력 데이터(do3)를 생성한다. 따라서, 제 1 입출력 모드에서, 본 발명의 제 4 실시예에 따른 반도체 메모리 장치(4)는 서로 정반대 위상을 갖는 한 쌍의 차동 데이터를 생성한다.
반도체 메모리 장치(4)가 제 2 입출력 모드로 동작할 때, 상기 제 1 및 제 2 데이터 선택부(41, 42)는 각각 제 1 및 제 2 어드레스(add1, add2)에 따라 제 1 및 제 2 데이터(d1, d2)를 제 1 및 제 2 선택 데이터(ds1, ds2)로 출력한다. 상기 제 2 입출력 모드에서 입출력 모드신호(IO_mode)를 입력 받아 상기 제 1 및 제 4 데이터 출력부(43, 44, 45, 46)는 모두 활성화된다. 상기 제 1 데이터 출력부(43)는 상기 제 1 선택 데이터(ds1)에 따라 제 1 출력 데이터(do1)를 생성함과 동시에, 상기 제 1 선택 데이터(ds1)에 따라 생성된 제 1 전달 데이터(dt1)를 상기 제 3 데이터 출력부(45)로 인가한다. 상기 제 2 데이터 출력부(44)는 상기 제 2 선택 데이터(ds2)에 따라 제 2 출력 데이터(do2)를 생성함과 동시에, 상기 제 2 선택 데이터(ds2)에 따라 생성된 상기 제 2 전달 데이터(dt2)를 상기 제 4 데이터 출력부(46)로 인가한다. 상기 제 3 데이터 출력부(45)는 제 3 데이터(d3)와 상기 제 1 전달 데이터(dt1)를 입력 받아 상기 제 1 전달 데이터(dt1)가 반전된 데이터에 따라 제 3 출력 데이터(do3)를 생성한다. 상기 제 4 데이터 출력부(46)는 제 4 데이터(d4)와 상기 제 2 전달 데이터(dt2)를 입력 받아 상기 제 2 전달 데이터(dt2)가 반전된 데이터에 따라 제 4 출력 데이터(do4)를 생성한다. 따라서, 제 2 입출력 모드에서, 2개의 차동 데이터가 생성된다. 즉, 제 1 및 제 3 출력 데이터(do1, do3)가 서로 반대 위상을 갖는 1개의 차동 데이터 쌍이 되고, 제 2 및 제 4 출력 데이터(do2, do4)가 서로 반대 위상을 갖는 1개의 차동 데이터 쌍이 된다.
반도체 메모리 장치가 제 3 입출력 모드로 동작할 때, 상기 입출력 모드신호(IO_mode)를 입력 받아, 상기 제 1 내지 제 4 데이터 출력부(43~46)는 모두 활성화 되고, 상기 제 1 및 제 2 데이터 출력부(43, 44)는 각각 제 1 및 제 2 선택 데 이터(ds1, ds2)를 입력 받아 제 1 및 제 2 출력 데이터(do1, do2)를 생성한다. 상기 제 3 데이터 출력부(45)는 상기 제 3 데이터(d3)에 따라 제 3 출력 데이터(do3)를 생성한다. 상기 제 4 데이터 출력부(46)는 상기 제 4 데이터(d4)에 따라 제 4 출력 데이터(do4)를 생성한다. 따라서, 4개의 싱글 엔디드 데이터가 생성된다.
따라서, 본 발명의 실시예에 다른 반도체 메모리 장치는 반도체 메모리 장치의 입출력 모드에 따라 서로 구분되는 입출력 모드신호(IO_mode)를 입력 받아, 차동 데이터가 생성되도록 할 수도 있고, 싱글 엔디드 데이터가 생성되도록 할 수 있다.
도 5는 본 발명의 제 2 실시예가 적용된 반도체 메모리 장치의 일 예를 보여주는 도면이다.
도 5를 참조하면, 제 1 내지 제 4 먹스(MUX1~MUX4)는 도 2의 제 1 데이터 선택부(21)에 해당되고, 제 5 내지 제 8 먹스(MUX5~MUX8)는 도 2의 제 2 데이터 선택부(22)에 해당되며, 제 9 내지 제 12 먹스(MUX9~MUX12)는 도 2의 제 3 데이터 선택부(23)에 해당하고, 제 13 내지 제 16 먹스(MUX13~MUX16)는 제 4 데이터 선택부(24)에 해당된다. 또한, DQ X4 블록들은 도 2의 제 1 데이터 출력부(25)에 해당하고, DQ X8 블록들은 도 2의 제 2 데이터 선택부(26), DQ X16A와 DQ X16B 블록들은 각각 도 2의 제 3 및 제 4 데이터 출력부(27, 28)에 해당한다. 도 2의 제 1 데이터(d1)는 도 5에서 제 1 내지 제 4 데이터(d1~d4)에 해당된다. X4는 한번에 4개의 데이터를 입출력 하는 모드를 의미하므로 도 5의 제 1 내지 제 4 데이터(d1, d4)로 나타나 있다. 각각의 데이터(d1~d16)는 8비트로 구성된다. 반도체 메모리 장 치는 동작속도 향상을 위해 프리 패치(Prefetch) 동작을 수행하는데 일반적으로 4비트 프리 패치(4-bit Prefetch)와 8비트 프리 패치(8-bit Prefetch)가 주로 사용된다. 본 발명의 실시예에서는, 반도체 메모리 장치가 8비트 프리 패치를 사용하는 것을 예로 들었으나, 이에 한정하는 것은 아니다. 도 2의 제 2 데이터(d2)는 도 5의 제 5 내지 제 8 데이터(d5~d8)에 해당하고, 도 2의 제 3 및 제 4 데이터(d3, d4)는 각각 제 9 내지 제 12 데이터(d9~d12), 제 13 내지 제 16 데이터(d13, d16)에 해당된다.
도 6은 도 5의 DQ 블록들(DQ X4, DQ X8, DQ X16A, DQX 16B)의 상세한 구성을 보여주는 도면이다. 도 5의 DQ X4, DQ X8, DQ X16A, DQ X16B 블록들은 모두 동일한 구성을 갖고 있으며, 도 6에서 하나의 DQ 블록을 대표적으로 도시하였다.
도 6을 참조하면, 상기 DQ 블록은 파이프 래치부(101), 먹스부(102) 및 출력 드라이버(103)로 구성된다. 상기 파이프 래치부(101)는 병렬로 입력되는 8비트의 선택 데이터(ds<0:7>)를 한꺼번에 저장해 놓았다가, 순서에 따라서 상기 8비트의 선택 데이터(ds<0:7>)를 직렬로 출력하도록 구성될 수 있다. 상기 파이프 래치부(101)는 상기 입출력 모드신호(IO_mode)에 따라 활성화 여부가 결정되어, 병렬로 입력되는 선택 데이터(ds<0:7>)를 라이징 데이터(rdo)와 폴링 데이터(fdo)로 구분하여 출력한다. 예를 들어, 짝수 번째 선택 데이터(ds<0>, ds<2>, ds<4>, ds<6>) 는 라이징 데이터(rdo)를 구성하고 홀수 번째 선택 데이터(ds<1>, ds<3>, ds<5>, ds<7>)는 폴링 데이터(fdo)를 구성할 수 있다. 상기 먹스부(102)는 디엘엘 클럭(dll_clk))과 드라이버 오프신호(doff)를 응답하여, 상기 라이징 데이터(rdo)와 폴링 데이터(fdo) 중 어느 하나의 선택 데이터(ds<n>)를 출력한다. 상기 디엘엘 클럭(dll_clk)은 반도체 메모리 장치 내부의 위상 고정 지연회로(Delayed Locked Loop)에서 생성된 클럭으로, 반도체 메모리 장치로 입력되는 외부 클럭(External Clock)과 동기되는 클럭에 해당한다. 상기 드라이버오프 신호(doff)는 반도체 메모리 장치가 스탠바이 상태(Stand-by)에 있을 때 인에이블 되어 상기 먹스부(102)가 데이터를 출력하지 않도록 상기 먹스부(102)를 비화성화시킬 수 있는 신호이다.
상기 출력 드라이버(103)는 상기 먹스부(102)의 출력(ds<n>)을 입력 받아 출력 데이터(do)를 생성한다. 상기 출력 데이터(do)는 반도체 메모리 장치가 구비하는 데이터 패드(Data PAD)로 전송된다. 상기 구성을 포함하는 DQ 블록은 종래기술과 동일하게 구현할 수 있는 것이다.
도 5 및 도 6을 참조하여, 도 5의 반도체 메모리 장치의 상세한 동작을 살펴보면 다음과 같다. 제 1 입출력 모드에서, 입출력 모드신호(IO_mode)에 응답하여 DQ X4 블록과 DQ X16A 블록은 활성화되고, DQ X8 블록과 DQ X16B 블록은 비활성화된다. 제 1 어드레스(add1)에 따라서, 상기 제 1 먹스(MUX1)가 제 1 데이터(d1)를 제 1 선택 데이터(ds1)로 출력하고, 상기 제 2 먹스 내지 제 4 먹스(MUX2~MUX4)는 각각 제 2 내지 제 4 데이터(d2~d4)를 제 2 내지 제 4 선택 데이터(ds2~ds4)로 출력하는 경우를 예를 들어 설명한다. 상기 제 9 내지 제 12 먹스(MUX9~MUX12)는 각각 입출력 모드신호(IO_mode)에 응답하여, 제 9 내지 제 12 데이터(d9~d12)와 제 1 내지 제 4 선택 데이터(ds1~ds4)를 입력 받아 제 1 내지 제 4 선택 데이터(ds1~ds4)가 반전된 데이터를 제 9 내지 제 12 선택 데이터(ds9~ds12)로 출력한 다.
상기 DQ X4 블록들은 각각 제 1 내지 제 4 선택 데이터(ds1~ds4)를 입력 받고, 상기 제 1 내지 제 4 선택 데이터(ds1~ds4)에 따라 제 1 내지 제 4 출력 데이터(do1~do4)를 생성하고, 상기 DQ X16A 블록들은 각각 제 1 내지 제 4 선택 데이터(ds1~ds4)가 반전된 데이터를 입력 받아 제 9 내지 제 12 출력 데이터(do9~do12)를 생성한다. 따라서. 4개의 차동 데이터 쌍이 생성된다. 즉, 제 1 출력 데이터(do1)와 제 9 출력 데이터(do9), 제 2 출력 데이터(do2)와 제 10 출력 데이터(do10), 제 3 출력 데이터(do3)와 제 11 출력 데이터(do11), 제 4 출력 데이터(do4)와 제 12 출력 데이터(do12)가 각각 차동 데이터 한 쌍을 이루게 된다.
제 2 입출력 모드에서, 입출력 모드신호(IO_mode)에 응답하여 모든 DQ블록들이 활성화 된다. 상기 제 1 어드레스(add1)에 따라 상기 제 1 내지 제 4 먹스(MUX1~MUX4)가 각각 제 1 내지 제 4 데이터(d1~d4)를 제 1 내지 제 4 선택 데이터(ds1~ds4)로 출력하고, 상기 제 2 어드레스(add2)에 따라 제 5 내지 제 8 먹스(MUX5~MUX8)가 각각 제 5 내지 제 8 데이터(d5~d8)를 제 5 내지 제 8 선택 데이터(ds5~ds8)로 출력하는 경우를 예를 들어 설명한다. 상기 입출력 모드신호(IO_mode)에 응답하여, 상기 제 9 내지 제 12 먹스(MUX9~MUX12)는 상기 제 1 내지 제 4 먹스(MUX1~MUX4)에서 인가되는 제 1 내지 제 4 선택 데이터(ds1~ds4)를 각각 입력 받아 제 1 내지 제 4 선택 데이터(ds1~ds4)가 반전된 데이터를 각각 제 9 내지 제 12 선택 데이터(ds9~ds12)로 출력한다. 상기 제 13 내지 제 16 먹스(MUX13~MUX16)는 상기 제 5 내지 제 8 먹스(MUX5~MUX8)에서 인가되는 제 5 내지 제 8 선택 데이터(ds5~ds8)를 각각 입력 받아 제 5 내지 제 8 선택 데이터(ds5~ds8)가 반전된 데이터를 각각 제 13 내지 제 16 선택 데이터(ds13~ds16)로 출력한다.
상기 DQ X4 블록들은 각각 제 1 내지 제 4 선택 데이터(ds1~ds4)를 입력 받아 디엘엘 클럭(dll_clk)에 동기되는 제 1 내지 제 4 선택 데이터(ds1<n>~ds4<n>)의 논리 레벨에 따라 제 1 내지 제 4 출력 데이터(do1~do4)를 생성한다. 상기 DQ X8 블록 들은 각각 제 5 내지 제 8 선택 데이터(ds5~ds8)를 입력 받아 디엘엘 클럭(dll_clk)에 동기되는 제 5 내지 제 8 선택 데이터(ds5<n>~ds8<n>)의 논리 레벨에 따라 제 5 내지 제 8 출력 데이터(do5~do8)를 생성한다.
상기 DQ X16A 블록은 각각 제 9 내지 제 12 선택 데이터(ds9~ds12)를 입력 받아 디엘엘 클럭(dll_clk)에 동기되는 상기 제 9 내지 제 12 선택 데이터(ds9<n>~ds12<n>)의 논리 레벨에 따라 제 9 내지 제 12 출력 데이터(do9~do12)를 생성한다. 상기 DQ X16B 블록은 각각 제 13 내지 16 선택 데이터(ds13~ds16)를 입력 받아 디엘엘 클럭(dll_clk)에 동기되는 상기 제 13 내지 제 16 선택 데이터(ds13<n>~ds16<n>)의 논리 레벨에 따라 제 13 내지 제 16 출력 데이터(do13~do16)를 생성한다.
따라서, 제 1 내지 제 4 출력 데이터(do1~do4)와 제 9 내지 제 12 출력 데이터(do9~do12)가 각각 한 쌍을 이루고, 제 5 내지 제 8 출력 데이터(do5~do8)와 제 13 내지 제 16 출력 데이터(do13~do16)가 각각 한 쌍을 이루어 8개의 차동 데이터가 생성될 수 있다.
제 3 입출력 모드에서, 입출력 모드신호(IO_mode)에 응답하여 모든 DQ 블록들이 활성화 된다. 상기 제 1 내지 제 16 먹스(MUX1~MUX16)는 각각 제 1 내지 제 16 데이터(d1~d16)를 입력 받아 각각 제 1 내지 제 16 선택 데이터(ds1~ds16)를 출력하고, DQ X4 블록, DQ X8 블록, DQ X16A 블록, DQ X16B 블록은 각각 제 1 내지 제 16 선택 데이터(ds1~ds16)를 입력 받아 각각 제 1 내지 제 16 출력 데이터(do1~do16)를 생성한다. 따라서, 16개의 싱글 엔디드 데이터가 생성될 수 있다.
도 7은 본 발명의 제 4 실시예가 적용된 반도체 메모리 장치의 일 예를 보여주는 도면이고, 도 8은 도 7에 도시된 DQ 블록의 상세한 구성을 보여주는 도면이다.
도 7에 도시된 반도체 메모리 장치는 도 5의 반도체 메모리 장치와 비교할 때 제 9 내지 제 16 먹스(MUX9~MUX16)를 구비하지 않고, 새롭게 구성되는 DQ 블록들을 구비한다. 상기 새로운 DQ 블록은 종래의 DQ 블록에서 먹스를 추가 구비하여 구성될 수 있다.
도 6을 참조하면, 도 8의 DQ 블록은 도 6의 DQ 블록에 비해 선택 먹스부(201)를 더 포함하는 것을 알 수 있다. 상기 선택 먹스부(201)는 입출력 모드에 따른 입출력 모드신호(IO_mode)에 응답하여 선택 데이터(ds<0:7>) 중 디엘엘 클럭(dll_clk)과 동기되는 데이터, 즉 먹스부(102)의 출력과 상기 DQ 블록과 매칭되는 다른 DQ 블록에서 입력 받는 전달 데이터(dt<n>_in)가 반전된 데이터 중 어느 하나의 데이터를 출력하도록 구성되며, 상기 선택 먹스부(201)에 의해 출력된 데이터(dt<n>)는 출력 드라이버(103)를 통해 출력 데이터(do)로 생성됨과 동시에, 상기 DQ 블록과 매칭되는 다른 DQ 블록으로 인가된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 개략적인 구성을 보여주는 도면,
도 2는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 개략적인 구성을 보여주는 도면,
도 3은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 개략적인 구성을 보여주는 도면,
도 4는 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 개략적인 구성을 보여주는 도면,
도 5는 본 발명의 제 2 실시예가 적용된 반도체 메모리 장치의 일 예를 보여주는 도면,
도 6은 도 5의 DQ 블록의 상세한 구성을 보여주는 도면,
도 7은 본 발명의 제 4 실시예가 적용된 반도체 메모리 장치의 일 예를 보여주는 도면,
도 8은 도 7의 DQ 블록의 상세한 구성을 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1/2/3/4: 반도체 메모리 장치 11/21/31/41: 제 1 데이터 선택부
12/22/42: 제 2 데이터 선택부 13/25: 데이터 출력부
23/: 제 3 데이터 선택부 24: 데이터 선택부
32/43: 제 1 데이터 출력부 33/44: 제 2 데이터 출력부
45: 제 3 데이터 출력부 46: 제 4 데이터 출력부

Claims (24)

  1. 제 1 데이터 및 제 2 데이터를 입력 받고, 어드레스에 따라 상기 제 1 및 제 2 데이터 중 어느 하나를 제 1 선택 데이터로 출력하는 제 1 데이터 선택부;
    상기 제 2 데이터 및 상기 제 1 선택 데이터를 입력 받고, 입출력 모드에 따라 상기 제 2 데이터 및 상기 제 1 선택 데이터가 반전된 데이터 중 어느 하나를 제 2 선택 데이터로 출력하는 제 2 데이터 선택부; 및
    상기 제 1 및 제 2 선택 데이터를 입력 받아 제 1 및 제 2 출력 데이터를 출력하는 데이터 출력부;
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 입출력 모드는 제 1 입출력 모드 및 제 2 입출력 모드를 포함하고,
    상기 제 2 데이터 선택부는, 상기 제 1 입출력 모드에서 상기 제 1 선택 데이터가 반전된 데이터를 상기 제 2 선택 데이터로 출력하고, 상기 제 2 입출력 모드에서 상기 제 2 데이터를 상기 제 2 선택 데이터로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 데이터 선택부는, 상기 제 2 입출력 모드에서 어드레스에 따라 상 기 제 1 데이터를 상기 제 1 선택 데이터로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 데이터 출력부는, 상기 제 1 선택 데이터를 입력 받아 상기 제 1 출력 데이터를 생성하는 제 1 데이터 출력부; 및
    상기 제 2 선택 데이터를 입력 받아 상기 제 2 출력 데이터를 생성하는 제 2 데이터 출력부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 내지 제 4 데이터를 입력 받고, 제 1 어드레스에 따라 상기 제 1 내지 제 4 데이터 중 어느 하나를 제 1 선택 데이터로 출력하는 제 1 데이터 선택부;
    상기 제 2 내지 제 4 데이터를 입력 받고, 제 2 어드레스에 따라 상기 제 2 내지 상기 제 4 데이터 중 어느 하나를 제 2 선택 데이터로 출력하는 제 2 데이터 선택부;
    상기 제 3 데이터 및 상기 제 1 선택 데이터를 입력 받고, 입출력 모드에 따라 상기 제 3 데이터 및 상기 제 1 선택 데이터가 반전된 데이터 중 어느 하나를 제 3 선택 데이터로 출력하는 제 3 데이터 선택부;
    상기 제 4 데이터 및 상기 제 2 선택 데이터를 입력 받고, 상기 입출력 모드에 따라 상기 제 4 데이터 및 상기 제 2 선택 데이터가 반전된 데이터 중 어느 하나를 제 4 선택 데이터로 출력하는 제 4 데이터 선택부; 및
    상기 입출력 모드에 따라 활성화 되고, 상기 제 1 내지 제 4 선택 데이터를 입력 받아 제 1 내지 제 4 출력 데이터를 생성하는 데이터 출력부;
    를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 입출력 모드는 제 1 내지 제 3 입출력 모드를 포함하고,
    상기 제 3 데이터 선택부는, 상기 제 1 및 제 2 입출력 모드에서 상기 제 1 선택 데이터가 반전된 데이터를 상기 제 3 선택 데이터로 출력하고, 상기 제 3 입출력 모드에서 상기 제 3 데이터를 제 3 선택 데이터로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 4 데이터 선택부는, 상기 제 2 입출력 모드에서 상기 제 2 선택 데이터가 반전된 데이터를 상기 제 4 선택 데이터로 출력하고 상기 제 3 입출력 모드에서 상기 제 4 데이터를 상기 제 4 선택 데이터로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 1 데이터 선택부는, 상기 제 2 및 제 3 입출력 모드에서, 상기 제 1 어드레스에 따라 상기 제 1 데이터를 상기 제 1 선택 데이터로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 제 2 데이터 선택부는, 상기 제 2 및 제 3 입출력 모드에서, 상기 제 2 어드레스에 따라 상기 제 2 데이터를 상기 제 2 선택 데이터로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 6 항에 있어서,
    상기 데이터 출력부는, 상기 입출력 모드에 따라 활성화 여부가 결정되어, 상기 제 1 선택 데이터를 입력 받아 상기 제 1 출력 데이터를 생성하는 제 1 데이터 출력부;
    상기 입출력 모드에 따라 활성화 여부가 결정되어, 상기 제 2 선택 데이터를 입력 받아 상기 제 2 출력 데이터를 생성하는 제 2 데이터 출력부;
    상기 입출력 모드에 따라 활성화 여부가 결정되어, 상기 제 3 선택 데이터를 입력 받아 상기 제 3 출력 데이터를 생성하는 제 3 데이터 출력부; 및
    상기 입출력 모드에 따라 활성화 여부가 결정되어, 상기 제 4 선택 데이터를 입력 받아 상기 제 4 출력 데이터를 생성하는 제 4 데이터 출력부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 입출력 모드에서, 상기 제 1 및 제 3 데이터 출력부가 활성화 되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제 2 및 제 3 입출력 모드에서, 상기 제 1 내지 제 4 데이터 출력부가 활성화 되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 제 1 내지 제 4 데이터 출력부는 각각, 병렬로 입력되는 상기 제 1 내지 제 4 선택 데이터를 입력 받아 직렬로 출력되는 상기 제 1 내지 제 4 출력 데이터를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 1 및 제 2 데이터를 입력 받고, 어드레스에 따라 상기 제 1 및 제 2 데이터 중 어느 하나를 제 1 선택 데이터로 출력하는 데이터 선택부;
    상기 제 1 선택 데이터를 입력 받아 상기 제 1 선택 데이터에 따라 제 1 전달 데이터 및 제 1 출력 데이터를 생성하는 제 1 데이터 출력부;
    상기 제 2 데이터 및 상기 제 1 전달 데이터를 입력 받고, 입출력 모드에 따라 상기 제 2 데이터와 상기 제 1 전달 데이터가 반전된 데이터 중 어느 하나를 제 2 출력 데이터로 생성하는 제 2 데이터 출력부;
    를 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 입출력 모드는 제 1 및 제 2 입출력 모드를 포함하고,
    상기 제 2 데이터 출력부는, 상기 제 1 입출력 모드에서 상기 제 1 전달 데이터가 반전된 데이터에 따라 상기 제 2 출력 데이터를 생성하고, 상기 제 2 입출력 모드에서 상기 제 2 데이터에 따라 상기 제 2 출력 데이터를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 제 1 데이터 출력부는, 병렬로 입력되는 상기 제 1 선택 데이터를 입력 받아 직렬로 출력되는 상기 제 1 전달 데이터 및 상기 제 1 출력 데이터를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 14 항에 있어서,
    상기 제 2 데이터 출력부는, 병렬로 입력되는 상기 제 2 데이터 및 직렬로 입력되는 상기 제 1 전달 데이터를 입력 받아 직렬로 출력되는 상기 제 2 출력 데이터를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 1 내지 제 4 데이터를 입력 받고, 제 1 어드레스에 따라 상기 제 1 내지 제 4 데이터 중 어느 하나를 제 1 선택 데이터로 출력하는 제 1 데이터 선택부;
    상기 제 2 내지 제 4 데이터를 입력 받고, 제 2 어드레스에 따라 상기 제 2 내지 제 4 데이터 중 어느 하나를 제 2 선택 데이터로 출력하는 제 2 데이터 선택부;
    입출력 모드에 따라 활성화되고, 상기 제 1 선택 데이터를 입력 받아 제 1 전달 데이터 및 제 1 출력 데이터를 생성하는 제 1 데이터 출력부;
    상기 입출력 모드에 따라 활성화되고, 상기 제 2 선택 데이터를 입력 받아 제 2 전달 데이터 및 제 2 출력 데이터를 생성하는 제 2 데이터 출력부; 및
    상기 입출력 모드에 따라 활성화되고, 상기 제 3 데이터 및 상기 제 1 전달 데이터를 입력 받으며, 상기 입출력 모드에 따라 상기 제 3 데이터 및 상기 제 1 전달 데이터가 반전된 데이터 중 어느 하나를 제 3 출력 데이터로 생성하는 제 3 데이터 출력부; 및
    상기 입출력 모드에 따라 활성화 되고, 상기 제 4 데이터 및 상기 제 2 전달 데이터를 입력 받으며, 상기 입출력 모드신호에 따라 상기 제 4 데이터 및 상기 제 2 전달 데이터가 반전된 데이터 중 어느 하나를 제 4 출력 데이터로 생성하는 제 4 데이터 출력부;
    를 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 입출력 모드는 제 1 내지 제 3 입출력 모드를 포함하고,
    상기 제 3 데이터 출력부는, 상기 제 1 및 제 2 입출력 모드에서 상기 제 1 전달 데이터가 반전된 데이터에 따라 상기 제 3 출력 데이터를 생성하고, 상기 제 3 입출력 모드에서 상기 제 3 데이터에 따라 상기 제 3 출력 데이터를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 4 데이터 출력부는, 상기 제 2 입출력 모드에서 상기 제 2 전달 데이터가 반전된 데이터에 따라 상기 제 4 출력 데이터를 생성하고, 상기 제 3 입출력 모드에서 상기 제 4 데이터에 따라 상기 제 4 출력 데이터를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 18 항에 있어서,
    상기 제 1 데이터 출력부는, 병렬로 입력되는 상기 제 1 선택 데이터를 입력 받아 직렬로 출력되는 상기 제 1 전달 데이터 및 상기 제 1 출력 데이터를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 18 항에 있어서,
    상기 제 2 데이터 출력부는, 병렬로 입력되는 상기 제 2 선택 데이터를 입력 받아 직렬로 출력되는 상기 제 2 전달 데이터 및 상기 제 2 출력 데이터를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 18 항에 있어서,
    상기 제 3 데이터 출력부는, 병렬로 입력되는 상기 제 3 데이터 및 직렬로 입력되는 상기 제 1 전달 데이터를 입력 받아 직렬로 출력되는 상기 제 3 출력 데이터를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 18 항에 있어서,
    상기 제 4 데이터 출력부는, 병렬로 입력되는 상기 제 4 데이터 및 직렬로 입력되는 상기 제 2 전달 데이터를 입력 받아 직렬로 출력되는 상기 제 4 출력 데이터를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101896017B1 (ko) 2011-10-21 2018-09-07 에스케이하이닉스 주식회사 집적회로 칩
KR101869866B1 (ko) * 2011-11-07 2018-06-22 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20130055991A (ko) 2011-11-21 2013-05-29 에스케이하이닉스 주식회사 전자파 차폐 회로 및 이를 포함하는 반도체 집적 장치
KR101882854B1 (ko) * 2011-12-21 2018-07-31 에스케이하이닉스 주식회사 데이터 전달회로 및 이를 포함하는 반도체 메모리 장치
KR20140025012A (ko) * 2012-08-20 2014-03-04 에스케이하이닉스 주식회사 반도체메모리장치
KR102029025B1 (ko) * 2012-11-28 2019-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102156284B1 (ko) 2013-11-27 2020-09-15 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 모듈
CN104051009B (zh) * 2014-06-20 2017-02-15 中国科学院微电子研究所 一种电阻转变随机存储器rram的选通电路及选通方法
KR102468698B1 (ko) 2015-12-23 2022-11-22 에스케이하이닉스 주식회사 메모리 장치
US11775213B2 (en) 2020-05-27 2023-10-03 Rambus Inc. Stacked memory device with paired channels

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050003529A (ko) * 2003-06-27 2005-01-12 주식회사 하이닉스반도체 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법
KR100549871B1 (ko) 2004-10-22 2006-02-06 삼성전자주식회사 데이터 핀의 상태에 의해서 동작 모드가 결정되는 반도체메모리 장치 및 이를 이용한 동작 모드 결정 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3776461B2 (ja) 1991-08-30 2006-05-17 株式会社東芝 半導体集積回路装置およびチップ選別方法
JPH05166372A (ja) * 1991-12-13 1993-07-02 Mitsubishi Electric Corp 半導体記憶装置
JPH07211075A (ja) 1994-01-24 1995-08-11 Hitachi Ltd 半導体集積回路装置
JP4011276B2 (ja) * 1999-09-24 2007-11-21 株式会社リコー 画像処理装置、画像処理方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体
JP2001143471A (ja) * 1999-11-11 2001-05-25 Mitsubishi Electric Corp 半導体装置
JP3408479B2 (ja) * 1999-12-17 2003-05-19 日本電気株式会社 半導体記憶装置
CA2313948A1 (en) * 2000-07-07 2002-01-07 Mosaid Technologies Incorporated Low delay, conditional differential data sense and capture scheme for a high speed dram
JP2002042497A (ja) 2000-07-21 2002-02-08 Toshiba Corp 半導体記憶装置
KR100422947B1 (ko) * 2001-11-22 2004-03-16 주식회사 하이닉스반도체 버스트 리드 데이터의 출력방법 및 출력장치
JP4141724B2 (ja) * 2002-04-05 2008-08-27 株式会社ルネサステクノロジ 半導体記憶装置
JP2003338200A (ja) * 2002-05-17 2003-11-28 Mitsubishi Electric Corp 半導体集積回路装置
KR100481184B1 (ko) 2003-03-26 2005-04-07 삼성전자주식회사 반도체 메모리 집적회로
KR100582411B1 (ko) * 2003-10-31 2006-05-22 주식회사 하이닉스반도체 출력되는 데이터의 스큐 및 타이밍 에러를 방지할 수 있는반도체 메모리 장치
KR100641953B1 (ko) * 2004-06-29 2006-11-02 주식회사 하이닉스반도체 내부신호 측정장치 및 그 방법
KR100654125B1 (ko) * 2005-09-29 2006-12-08 주식회사 하이닉스반도체 반도체메모리소자의 데이터 출력장치
US7577038B2 (en) * 2005-09-29 2009-08-18 Hynix Semiconductor, Inc. Data input/output multiplexer of semiconductor device
KR100757925B1 (ko) * 2006-04-05 2007-09-11 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력 장치 및 제어방법
KR100837825B1 (ko) * 2007-05-14 2008-06-13 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 입력 회로 및 방법
KR100907927B1 (ko) * 2007-06-13 2009-07-16 주식회사 하이닉스반도체 반도체메모리소자 및 그의 구동방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050003529A (ko) * 2003-06-27 2005-01-12 주식회사 하이닉스반도체 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법
KR100549871B1 (ko) 2004-10-22 2006-02-06 삼성전자주식회사 데이터 핀의 상태에 의해서 동작 모드가 결정되는 반도체메모리 장치 및 이를 이용한 동작 모드 결정 방법

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