KR100422947B1 - 버스트 리드 데이터의 출력방법 및 출력장치 - Google Patents

버스트 리드 데이터의 출력방법 및 출력장치 Download PDF

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Abstract

모드 레지스터 세트에 설정된 출력모드에 따라 순차 방식 또는 인터리브 방식을 사용하여 버스트 리드 데이터를 클록신호의 상승에지와 하강에지에 동기시켜 연속적으로 고속 출력하기 위하여, 입력되는 데이터를 홀수번째 데이터군과 짝수번째 데이터군으로 구분하고, 먼저 출력될 비트를 포함하는 데이터군을 선택하고, 먼저 출력될 비트를 포함하는 데이터군을 클록신호의 상승에지에 동기시키고, 그렇지 않은 데이터군을 클록신호의 하강에지에 동기시켜, 연속적으로 출력시킨다.

Description

버스트 리드 데이터의 출력방법 및 출력장치{METHOD AND APPARATUS FOR OUTPUTTING BURST READ DATA}
본 발명은 버스트 리드 데이터(Burst Read Data)의 출력방법 및 출력장치에 관한 것으로서, 특히 버스트 리드 방식을 사용하는 동기식 메모리 장치에 있어서, 프리패치(Prefetch)된 복수의 데이터 비트들을 출력모드에 따라 효율적으로 고속 출력하기 위한 버스트 리드 데이터의 출력방법 및 출력장치에 관한 것이다.
종래에는 동기식 메모리 장치로부터 읽혀진 데이터들을 외부로 출력하기 위하여, 예컨대 버스트 길이(Burst Length)가 8 이라면, 읽기 명령(READ) 인가 후, 입력되는 어드레스(Address)를 참조하여 데이터를 패치(Fetch)함과 동시에 출력단(DQ)으로 출력시키는 방식으로 한 번의 읽기 명령에 대해 여러 번 메모리를 액세스하여 출력단으로 출력하였다.
예컨대, DDR(Double Data Rate) DRAM 의 경우 내부 프리패치가 2 비트씩 이루어짐으로써, 버스트 길이가 8 일 경우 한 번의 읽기 명령에 대해 8 비트의 데이터를 출력시키기 위해서 내부적으로 모두 4 번의 연이은 데이터 저장영역의 액세스가 요구되었다.
근래에는, 메모리가 더욱 고속화됨에 따라 8 비트의 데이터를 연속적으로 출력단으로 출력시키기 위해서는 프리패치되는 비트수도 증가되어야 함은 물론, 프리패치된 데이터 비트들을 한 번에 고속으로 읽어내어야 한다.
따라서, 메모리의 초고속화에 대비하여, 한 번에 독출되어 프리패치되는 데이터 비트들을 원하는 방식으로 고속 출력할 수 있는 버스트 리드 데이터의 출력방법 및 출력장치가 요구된다.
상기한 요구를 고려하여 창안된 본 발명이 이루고자 하는 기술적 과제는, 한 번에 독출되어 프리패치되는 버스트 리드 데이터를 효율적으로 고속 출력할 수 있는 버스트 리드 데이터의 출력방법 및 출력장치를 제공하는 것이다.
도 1 은 본 발명의 일실시예에 따른 버스트 리드 데이터의 출력장치의 개략 블록도.
도 2 는 본 발명의 일실시예에 따른 데이터군 선택부의 회로도.
도 3 은 상부 및 하부 데이터군 선택부의 8 개 2:1 멀티플렉서 및 래치중 하나의 블록도.
도 4 는 본 발명의 일실시예에 따른 상부 4:1 멀티플렉서의 회로도.
도 5 는 본 발명의 일실시예에 따른 상부 출력순서 제어부의 블록도.
도 6 은 도 5 의 쉬프트 플립플롭들 가운데 A 쉬프트 플립플롭의 일례를 나타낸 회로도
도 7 은 본 발명의 일실시예에 따른 출력순서 조합부(30)의 2:1 멀티플렉서를 나타낸 회로도.
도 8 은 본 발명의 일실시예에 따른 출력장치의 동작상태를 나타낸 타이밍도.
도 9 는 도 1 의 각 라인상의 데이터의 상태를 나타낸 개략도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 데이터군 선택부 30 : 출력순서 조합부
32, 34 : 4:1 멀티플렉서 40 : 상부 출력순서 제어부
50 : 하부 출력순서 제어부
본 발명의 일 태양에 따르면, 동기식 메모리로부터 출력되는 버스트 리드 데이터의 출력방법으로서, 동기식 메모리로부터 출력되는 버스트 리드 데이터들을 짝수번째 데이터군과 홀수번째 데이터군으로 구분하여, 짝수번째 데이터군과 홀수번째 데이터군 가운데 먼저 출력되어야하는 비트가 속한 데이터군을 판정하는 단계; 먼저 출력되어야 하는 비트가 속한 데이터군을 입력되는 클록신호의 상승에지에 각각 동기시켜 출력하는 단계; 먼저 출력되어야 하는 비트가 속하지 않은 데이터군을 입력되는 클록신호의 하강에지에 각각 동기시켜 출력하는 단계; 및 상승에지에 동기하여 출력되는 데이터군과 하강에지에 동기하여 출력되는 데이터군을 조합하여 클록신호의 상승에지와 하강에지에서 연속적으로 출력시키는 단계를 포함하는 버스트 리드 데이터의 출력방법이 제공된다.
또한, 짝수번째 데이터군과 홀수번째 데이터군 가운데 먼저 출력되어야하는 비트가 속한 데이터군을 동기식 메모리장치의 컬럼 어드레스 신호의 최하위 비트에 기초하여 판정할 수 있다.
또한, 먼저 출력되어야 하는 비트가 속한 데이터군을 입력되는 클록신호의 상승에지에 각각 동기시켜 출력시키는 단계는, 모드 레지스터 세트에 저장된 모드 제어신호와 컬럼 어드레스 하위 3 비트에 기초하여 출력순서를 판정하는 단계; 출력순서에 대응하는 각 출력순서 제어신호를 입력되는 클록신호의 하강에지에 동기시켜 활성화시키는 단계; 및 출력순서 제어신호에 기초하여 먼저 출력되어야 하는 비트가 속한 데이터군을 입력되는 클록신호의 상승에지에 각각 동기시켜 직렬로 출력시키는 단계를 포함할 수 있다.
또한, 먼저 출력되어야하는 비트가 속하지 않은 데이터군을 입력되는 클록신호의 하강에지에 각각 동기시켜 출력하는 단계는, 모드 레지스터 세트(MRS)에 저장된 모드 제어신호와 컬럼 어드레스 하위 3 비트에 기초하여 출력순서를 판정하는 단계; 입력되는 클록신호에 기초하여 출력순서에 대응하는 각 출력순서 제어신호를 입력되는 클록신호의 상승에지에 동기시켜 활성화시키는 단계; 및 출력순서 제어신호에 기초하여, 먼저 출력되어야하는 비트가 속하지 않은 데이터군을 입력되는 클록신호의 하강에지에 각각 동기시켜 직렬로 출력시키는 단계를 포함할 수 있다.
본 발명의 다른 태양에 따르면, 동기식 메모리로부터 출력되는 버스트 리드 데이터의 출력장치로서, 동기식 메모리로부터 출력되는 버스트 리드 데이터들이 홀수번째 데이터군과 짝수번째 데이터군으로 각각 구분되어 입력되고, 컬럼 어드레스의 최하위 비트에 기초하여, 구분된 홀수번째 데이터군과 짝수번째 데이터군 중 먼저 출력되어야 하는 비트를 포함하는 데이터군을 제 1 경로로, 먼저 출력되어야하는 비트를 포함하지 않는 데이터군을 제 2 경로로 따로 출력시키는 데이터군 선택부; 컬럼 어드레스의 최하위 3 비트와 모드 레지스터 세트에 설정된 모드 제어신호에 기초하여, 데이터군 선택부로부터 출력되는 제 1 경로의 데이터와 제 2 경로의 데이터의 출력순서를 제어하기 위한 출력순서 제어신호를 출력하는 출력순서 제어부; 및 출력순서 제어신호에 기초하여 제 1 경로의 데이터와 제 2 경로의 데이터를 조합하여 입력되는 클록신호의 상승에지와 하강에지의 각각에 동기시켜 연속적으로 출력하는 출력순서 조합부를 구비하는 버스트 리드 데이터 출력장치가 제공된다.
또한, 데이터군 선택부는, 컬럼 어드레스의 최하위 비트에 기초하여 홀수번째 데이터군 중 하나의 데이터와 짝수번째 데이터군 중 하나의 데이터 가운데 하나를 각각 선택하기 위한 복수의 멀티플렉서 수단; 및 외부로부터 인가되는 로딩 제어신호에 기초하여 복수의 멀티플렉서 수단으로부터 선택된 데이터의 출력을 각각 제어하는 복수의 출력 제어수단을 포함할 수 있다.
또한, 출력순서 제어부는, 제 1 경로로 출력되는 데이터군의 출력순서를 제어하기 위한 제 1 출력순서 제어신호들을 각각 출력하는 복수의 제 1 쉬프트 플립플롭 수단; 및 복수의 제 1 쉬프트 플립플롭 수단을 제어하기 위한 제 1 쉬프트 플립플롭 제어수단을 갖는 제 1 출력순서 제어부;와, 제 2 경로로 출력되는 데이터군의 출력순서를 제어하기 위한 제 2 출력순서 제어신호들을 각각 출력하는 복수의 제 2 쉬프트 플립플롭 수단; 및 제 2 출력순서 제어신호를 각각 출력하는 복수의 제 2 쉬프트 플립플롭 수단을 제어하기 위한 제 2 쉬프트 플립플롭 제어수단을 갖는 제 2 출력순서 제어부를 포함할 수 있다.
또한, 제 1 출력순서 제어부의 제 1 쉬프트 플립플롭 제어수단은, 컬럼 어드레스 최하위 3 비트에 기초하여 복수의 제 1 쉬프트 플립플롭 수단들 중 하나로 개시신호를 활성화시켜 출력하고, 복수의 제 1 쉬프트 플립플롭 수단 각각으로 쉬프트 방향 제어신호를 출력하며, 복수의 제 1 쉬프트 플립플롭 수단들 가운데 하나는 활성화된 개시신호에 따라 자신의 출력순서 제어신호를 활성화시키고, 자신의 출력순서 제어신호를 변화시키지 않은 나머지 복수의 제 1 쉬프트 플립플롭 수단들은 쉬프트 방향 제어신호에 따라 차례로 쉬프트 되면서 자신의 출력순서 제어신호를 활성화시킬 수 있다.
또한, 제 2 출력순서 제어부의 제 2 쉬프트 플립플롭 제어수단은, 컬럼 어드레스 최하위 3 비트에 기초하여 복수의 제 2 쉬프트 플립플롭 수단들 중 하나로 개시신호를 활성화시켜 출력하고, 복수의 제 2 쉬프트 플립플롭 수단 각각으로 쉬프트 방향 제어신호를 출력하며, 복수의 제 2 쉬프트 플립플롭 수단들 가운데 하나는 활성화된 개시신호에 따라 자신의 출력순서 제어신호를 활성화시키고, 자신의 출력순서 제어신호를 변화시키지 않은 나머지 복수의 제 2 쉬프트 플립플롭 수단들은 쉬프트 방향 제어신호에 따라 쉬프트 되면서 자신의 출력순서 제어신호를 활성화시킬 수 있다.
또한, 제 1 출력순서 제어부는 클록신호의 하강에지에 동기된 출력순서 제어신호를 출력하고, 제 2 출력순서 제어부는 클록신호의 상승에지에 동기된 출력순서 제어신호를 출력할 수 있다.
또한, 제 2 출력순서 제어부는 클록신호의 하강에지에 동기된 출력순서 제어신호를 출력하고, 제 1 출력순서 제어부는 클록신호의 상승에지에 동기된 출력순서 제어신호를 출력할 수 있다.
또한, 출력순서 조합부는, 제 1 출력순서 제어신호로부터 정해진 출력순서에 따라 제 1 경로의 데이터를 선택하여 직렬로 출력하는 제 1 경로 출력순서 선택수단; 제 2 출력순서 제어신호로부터 정해진 출력순서에 따라 제 2 경로의 데이터를 선택하여 직렬로 출력하는 제 2 경로 출력순서 선택수단; 및 제 1 경로 출력순서 선택수단 및 제 2 경로 출력순서 선택수단으로부터의 출력을, 입력되는 클록신호를 기준으로 상승에지와 하강에지에 각각 동기시켜 연속적으로 출력하기 위한 조합 선택수단을 포함할 수 있다.
또한, 조합 선택수단은 상기 입력되는 클록신호의 반전된 신호를 기준으로 하여 동작할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 1 은 본 발명의 일실시예에 따른 버스트 리드 데이터의 출력장치의 개략 블록도이다.
도 1 을 참조하면, n 개의 출력단(DQ0 내지 DQn)이 병렬로 배치되고, 각각 버스트 리드된 8 비트의 데이터(data[7:0])를 수신한다.
패치되어 오는 배선의 배치를 조절함으로써, 입력되는 8 비트의 데이터(data[7:0])는 짝수번째 데이터군(data[0], data[2], data[4],data[6]=data_ev[3:0])과 홀수번째 데이터군(data[1], data[3], data[5], data[7]=data_od[3:0])으로 미리 구분되어 입력된다.
구분된 짝수번째 데이터군(data_ev[3:0])과 홀수번째 데이터군 (data_od[3:0]) 은 데이터군 선택부(10)로 입력된다.
데이터군 선택부(10)는 선택 제어신호(addr[0])에 기초하여 짝수번째 데이터군(data_ev[3:0])과 홀수번째 데이터군(data_od[3:0]) 중 먼저 출력되어야 할 데이터 비트가 속한 데이터군을 판정하고, 로딩 제어신호(load)에 따라 먼저 출력되어야 할 데이터가 속한 데이터군을 상부 데이터군(rdo[3:0])으로, 먼저 출력되어야 할 데이터가 속하지 않은 데이터군을 하부 데이터군(fdo[3:0])으로 출력시킨다.
상부 출력순서 제어부(40)의 출력(SELa 내지 SELd, /SELa 내지 /SELd)과 하부 출력순서 제어부(50)의 출력(SELe 내지 SELh, /SELe 내지 /SELh)은, 각 출력단(DQ0 내지 DQn)의 4:1 멀티플렉서(32, 34)로 각각 연결된다.
상부의 4:1 멀티플렉서(32)로부터는, 상부 출력순서 제어부(40)의 출력(SELa 내지 SELd, /SELa 내지 /SELd)에 의해 정해지는 출력순서에 따라 상부 데이터군(rdo[3:0])이 직렬의 데이터(RDO)로써 출력되고, 하부의 4:1 멀티플렉서(34)로부터는, 하부 출력순서 제어부(50)의 출력(SELe 내지 SELh, /SELe 내지 /SELh)에 의해 정해지는 출력순서에 따라 하부 데이터군(fdo[3:0])이 직렬의 데이터(FDO)로써 출력된다.
출력되는 데이터(RDO)와 데이터(FDO)가 2:1 멀티플렉서(36)에서 순차적으로 선택되어 직렬의 데이터로 출력되고, 출력된 데이터는 출력버퍼(60)에서 버퍼링된후 최종 출력(DQ_OUT)으로 출력된다.
모든 출력단들(DQ0 내지 DQn)은 동일한 구조이므로, 하나의 출력단(DQx)의 구조만이 도시되었다.
도 2 는 본 발명의 일실시예에 따른 데이터군 선택부(10)의 회로도를 나타낸다.
도 2 를 참조하면, 데이터군 선택부(10)는 각각 4 개의 2:1 멀티플렉서 및 래치(ML1 내지 ML4)로 구성되는 상부 데이터군 선택부(12)와 4 개의 2:1 멀티플렉서 및 래치(ML5 내지 ML8)로 구성되는 하부 데이터군 선택부(14)로 구분된다. 상부 데이터군 선택부(12)와 하부 데이터군 선택부(14)는 입력되는 데이터 비트의 순서만 반대이고, 다른 구성은 동일할 수 있다.
도 3 은 상부 및 하부 데이터군 선택부(12 및 14)의 8 개 2:1 멀티플렉서 및 래치중 하나(ML1)의 블록도를 나타낸다.
도시된 바와 같이, 짝수번째 데이터군(data_ev[3:0])과 홀수번째 데이터군 (data_od[3:0]) 가운데 해당 비트신호(data_ev[0] 및 data_od[0])가 트랜스미션 게이트(TG31 및 TG32)의 소스단으로 각각 입력된다. 컬럼 어드레스 최하위 비트신호(addr[0])는 트랜스미션 게이트(TG31)를 이루는 PMOS 의 게이트와 트랜스미션 게이트(TG32)를 이루는 NMOS 의 게이트로 입력되고, 인버터(INV31)에 의해 컬럼 어드레스 최하위 비트신호(addr[0])의 반전된 신호가 트랜스미션 게이트(TG31)를 이루는 NMOS 의 게이트와 트랜스미션 게이트(TG32)를 이루는 PMOS 의 게이트로 입력된다. 따라서, 짝수번째 데이터(data_ev[0])와 홀수번째 데이터(data_od[0]) 중 하나를 컬럼 어드레스 최하위 비트(addr[0])에 기초하여 트랜스미션 게이트(TG33)로 출력시킨다.
로딩 제어신호(load)와 그 반전된 신호가 트랜스미션 게이트(TG33)를 이루는 NMOS 와 PMOS 의 게이트로 각각 입력된다. 따라서, 로딩 제어신호(load)가 '하이'가 되면, 트랜스미션 게이트(TG31 또는 TG32)로부터 출력된 데이터(data_ev[0] 또는 data_od[0])중 하나가 출력된다. 출력된 데이터는 인버터(INV33 및 INV34)로 이루어지는 래치에 래치되었다가 상부 데이터군의 신호(rdo[0])로 출력된다.
다른 멀티플렉서 및 래치(ML2 내지 ML8)도 동일한 구성으로 이루어지므로, 도시와 설명을 생략한다.
따라서, 선택 제어신호(addr[0])에 따라 입력되는 짝수번째 데이터(data_ev[0]) 및 홀수번째 데이터(data_od[0]) 중 먼저 출력되어야할 데이터가 속한 데이터군이 상부 데이터군(12)로부터 출력되고, 다음 출력되어야할 데이터가 속한 데이터군이 하부 데이터군(14)로부터 출력된다. 예컨대, 선택 제어신호(addr[0])가 '하이'이면, 짝수번째 데이터를, 선택 제어신호(addr[0])가 '로우'이면, 홀수번째 데이터를 출력하도록 선택될 수 있다.
여기서 주의 할 것은, 상부 데이터군 선택부(12)와 하부 데이터군 선택부(14)의 입력은 서로 반대가 된다는 것이다.
본 실시예에서, 선택 제어신호(addr[0])로서 컬럼 어드레스(column address)의 최하위 비트(addr[0])를 사용한다. 선택 제어신호로서 별도의 다른 신호가 사용될 수도 있다.
이하, 선택 제어신호로서 컬럼 어드레스 최하위 비트(addr[0])를 사용하는 이유를 설명한다.
JEDEC 규격에서 공지된 바와 같이, 메모리 컨트롤러에 의해 MRS(Mode Register Set)에 미리 입력되는 모드 제어신호(seq_int)는 데이터를 순차모드로 출력할 것인지 인터리브 모드로 출력할 것인지를 나타내고, 컬럼 어드레스의 최하위 3 비트는 가장 먼저 출력되는 비트를 지정한다.
예컨대, 모드 제어신호(seq_int)가 '하이' 상태이고, 컬럼 어드레스의 최하위 3 비트가 '000' 이라면, data[0]→data[1]→data[2]→data[3]→data[4]→ data[5]→data[6]→data[7]과 같이 순차적으로 출력된다(순차모드). 모드 제어신호 (seq_int)가 '로우' 상태이고, 컬럼 어드레스의 최하위 3 비트가 '001' 이라면, data[1]→data[0]→data[3]→data[2]→data[5]→data[4]→data[7]→data[6] 와 같이 인터리브되어 출력된다(인터리브 모드).
따라서, 선택 제어신호(addr[0])가 '0' 라면, 짝수번째 데이터가 먼저 출력되고, 선택 제어신호(addr[0])가 '1' 이라면, 홀수번째 데이터가 먼저 출력된다는 것을 알 수 있다.
데이터군 선택부(10)에서 선택 제어신호(addr[0])에 따라 입력되는 8 비트의 데이터(data[7:0])가 홀수번째와 짝수번째의 각각 4 비트(data_ev[3:0] 및 data_od[3:0])로 나누어져, 먼저 출력되어야할 비트가 속한 데이터군은 상부 데이터군(rdo[3:0])으로, 그렇지 않은 데이터군은 하부 데이터군(fdo[3:0])으로 출력된다.
도 1 에 도시된 바와 같이, 출력된 상부 데이터군(rdo[3:0]) 및 하부 데이터군(fdo[3:0])은 각각 출력순서 조합부(30)로 입력된다. 출력순서 조합부(30)는 상부 및 하부 4:1 멀티플렉서(32 및 34) 및 다음 단의 2:1 멀티플렉서(36)로 구성된다.
도 4 는 본 발명의 일실시예에 따른 상부 4:1 멀티플렉서(32)의 회로도를 나타낸다.
도 4 에 도시된 바와 같이, 상부 데이터군(rdo[3:0])의 각 데이터 신호는 각각 인버터(INV41 내지 INV44)에 의해 반전되어, 출력순서 제어신호(SELa 내지 SELd)와 그 반전신호(/SELa 내지 /SELd)에 의해 제어되는 4 개의 트랜스미션 게이트(TG1 내지 TG4)로 각각 입력된다.
출력순서 제어신호(SELa 내지 SELd)와 그 반전신호(/SELa 내지 /SELd)의 인가순서에 의해 정해지는 출력순서에 의하여, 트랜스미션 게이트(TG1 내지 TG4)로부터 직렬로 상부 데이터군(rdo[0] 내지 rdo[3])의 반전된 신호가 각각 쉬프트되면서 출력되고, 인버터(INV45)에 의해 다시 반전되어 상부 직렬 데이터(RDO)로 출력된다.
출력순서 제어신호(SELa 내지 SELd)는 각 출력단(DQx)에 공통으로 접속되는 출력순서 제어부(40)로부터 출력된다. 전술한 바와 같이, 데이터의 출력순서는 컬럼 어드레스의 최하위 3 비트(addr[2:0])와 모드 제어신호(seq_int)에 의존한다.
따라서, 출력순서 제어부(40)는 컬럼 어드레스의 최하위 3 비트(addr[2:0])와 모드 제어신호(seq_int)에 기초하여, 상부 4:1 멀티플렉서(32)로부터 출력되는데이터(rdo[3:0])의 출력순서가 정해질 수 있도록, 각 출력순서 선택선호(SELa 내지 SELd, /SELa 내지 /SELd)를 출력한다.
상부 4:1 멀티플렉서(32)는 상부 데이터군(rdo[3:0])을 클록신호(CLK)의 하강에지에 동기하여 입력되는 출력순서 제어신호(SELa 내지 SELd, /SELa 내지 /SELd)에 의해 정해지는 출력순서에 따라 출력한다.
도시하지 않았지만, 하부 4:1 멀티플렉서(34)는 상부 4:1 멀티플렉서(32)와 유사하게, 하부 데이터군(fdo[3:0])을 클록신호(CLK)의 상승에지에 동기하여 입력되는 출력순서 제어신호(SELe 내지 SELh, /SELe 내지 /SELh)에 의해 정해지는 출력순서에 따라 출력한다.
이를 위하여, 상부 출력순서 제어부(40)는 출력순서 제어신호(SELa 내지 SELd, /SELa 내지 /SELd )를 순방향 또는 역방향으로 쉬프트시켜 순차적으로 출력할 수 있는 양방향 링 카운터로 구성될 수 있다. 동일하게, 하부 출력순서 제어부(50)는 출력순서 제어신호(SELe 내지 SELh, /SELe 내지 /SELh)를 순방향 또는 역방향으로 쉬프트시켜 순차적으로 출력할 수 있는 양방향 링 카운터로 구성될 수 있다.
도 5 는 본 발명의 일실시예에 따른 상부 출력순서 제어부(40)의 블록도를 나타낸다.
도 5 에 도시된 바와 같이, 상부 출력순서 제어부(40)는 4 개의 출력순서 제어신호(SELa 내지 SELd)와 그 반전된 신호(/SELa 내지 /SELd)를 각각 출력하기 위한 4 개의 쉬프트 플립플롭(42a 내지 42d)과 이 4 개의 쉬프트 플립플롭(42a 내지42d)을 제어하기 위한 쉬프트 플립플롭 제어부(44)로 구성된다.
쉬프트 플립플롭 제어부(44)는 컬럼 어드레스 최하위 3 비트(addr[2:0]) 및 MRS(도시 생략)에 저장된 모드 제어신호(seq_int)에 의해 정해진 출력순서에 따라 개시신호(A_start 내지 D_start)와 쉬프트 방향제어신호(RH_LH)를 출력하고, 로딩 제어신호(load)를 지연시켜 지연 로딩제어신호(load_ff1)를 출력한다.
지연 로딩제어신호(load_ff1)는 로딩 제어신호(load)를 지연시켜 출력순서 제어신호(SELa 내지 SELd)를 언제부터 먼저 '하이'로 출력할 것인지를 결정하는데 사용된다.
쉬프트 방향 제어신호(RH_LH)는 쉬프트 플립플롭(42a 내지 42d)으로 구성되는 양방향 링 카운터의 쉬프트 방향을 결정하는데 사용된다. 예컨대, 쉬프트 방향 제어신호(RH_LH)가 '하이'일 경우 순방향, '로우'일 경우 역방향으로 쉬프트 플립플롭(42a 내지 42d)으로 구성되는 양방향 링 카운터가 쉬프트 동작을 하도록 할 수 있으며, 그 반대로 동작하도록 구성될 수 있다.
쉬프트 플립플롭 제어부(44)는 A 내지 D 쉬프트 플립플롭(42a 내지 42d)에 각각 연결된 개시신호(A_start 내지 D_start)중 하나를 '하이'로 출력시킨다. 출력되는 개시신호(A_start 내지 D_start)에 따라, 해당 쉬프트 플립플롭(42a 내지 42d)으로부터 먼저 출력순서 제어신호(SELa 내지 SELd)중 하나가 '하이'로 되고, 각 쉬프트 플립플롭(42a 내지 42d) 에 입력되는 쉬프트 방향 제어신호(RH_LH)에 기초하여 출력순서 제어신호(SELa 내지 SELd)가 피드백 되어 입력되는 다른 쉬프트 플립플롭(42a 내지 42d)중 어느 하나로부터 다음 출력순서 제어신호(SELa 내지SELd)가 '하이'로 된다.
예컨대, 신호(C_start)가 '하이'가 되고, 쉬프트 방향 제어신호(RH_LH)가 '하이' 라면, 로딩 지연신호(load_ff1)가 '하이' 로 되는 시점을 감지하여, C 쉬프트 플립플롭(42c)으로부터 출력되는 출력순서 제어신호(SELc 및 /SELc)를 가장 먼저 '하이'로 만든다. 쉬프트 방향 제어신호(RH_LH)가 '하이'이므로, 이 출력순서 제어신호(SELc)가 피드백 되어 입력되는 쉬프트 플립플롭(42b 및 42d)가운데 D 쉬프트 플립플롭(42d)이 다음 클록에서 '하이'가 된다. 따라서, 클록신호(CLK)의 하강에지에 동기하여 SELc→SELd→SELa→ SELb 의 순서로 '하이' 상태를 출력한다. 이에 따라, 출력순서 제어신호의 반전된 신호(/SELa 내지 /SELd)도 '로우'상태로 출력된다.
이러한 동작을 가능하도록 신호들을 제어하는 쉬프트 플립플롭 제어부(44) 는 하드웨어적으로 또는 소프트웨어적으로 구현될 수 있음이 당업자에게 자명할 것이다.
도 6 은 도 5 의 쉬프트 플립플롭들(42a 내지 42d) 가운데 A 쉬프트 플립플롭의 일례(42a)를 나타낸 회로도이다.
도시된 바와 같이, 이웃하는 쉬프트 플립플롭(42d 및 42b)으로부터 출력되는 2 개의 출력순서 제어신호(SELd 및 SELb)가 각각 인버터(INV1 내지 INV2)를 거쳐 트랜스미션 게이트(TG41 및 TG42)로 입력된다.
쉬프트 제어신호(RH_LH)가 트랜스미션 게이트(TG41)를 구성하는 NMOS 의 게이트와 트랜스미션 게이트(TG42)를 구성하는 PMOS 의 게이트로 입력된다. 쉬프트제어신호(RH_LH)가 인버터(INV3)에 의해 반전되어 트랜스미션 게이트(TG41)를 구성하는 PMOS 의 게이트와 트랜스미션 게이트(TG42)를 구성하는 NMOS 의 게이트로 입력된다. 따라서, 출력순서 제어신호(SELd 및 SELb) 가운데 어느 것을 출력할지를 트랜스미션 게이트(TG41 및 TG42)로 인가되는 쉬프트 제어신호(RH_LH)가 판정하여, 트랜스미션 게이트(TG43)로 출력한다.
쉬프트 플립플롭 제어부(44)로부터 출력된 개시신호(A_start)가 트랜스미션 게이트(TG44)로 입력된다. 트랜스미션 게이트(TG43 및 TG44)는 제어 로딩제어신호(load_ff1)및 그 반전된 신호에 의해 제어되어, 개시신호(A_start) 또는 선택제어신호(SELd 또는 SELb)를 인버터(INV5)로 출력한다.
도 5 에 도시된 바와 같이, 개시신호(A_start 내지 D_start)중 어느 하나가 활성화되어, 쉬프트 플립플롭(42a 내지 42d)중 어느 하나가 먼저 해당 출력제어신호(SELa 내지 SELd)중 어느 하나를 활성화시키고, 이에 따라 활성화된 출력제어신호(SELa 내지 SELd)가 입력되는 이웃하는 다른 쉬프트 플립플롭(42a 내지 42d)중 하나가 활성화되므로, 도 6 에서 개시신호(A_start)와 선택 제어신호(SELd 또는 SELb)가 동시에 활성화되지 않는다.
인버터(INV5)와 인버터(INV6)는 트랜스미션 게이트(TG43 또는 TG44)로부터의 출력을 래치시켰다가 동기 조절부(SH40)를 이루는 트랜스미션 게이트(TG45)로 출력시킨다.
트랜스미션 게이트(TG45)를 이루는 NMOS 게이트와 PMOS 게이트로 클록신호(CLK)와 반전된 클록신호(/CLK)가 각각 입력된다. 트랜스미션게이트(TG45)는 클록신호(CLK)에 따라 인버터(INV5)로부터의 출력을 인버터(INV8)로 출력시킨다. 트랜스미션 게이트(TG45)로부터의 출력은 인버터(INV8)와 인버터(INV9)에 의해 래치된 후 트랜스미션 게이트(TG46)로 출력된다.
트랜스미션 게이트(TG45)를 이루는 NMOS 게이트와 PMOS 게이트와 반대로 연결된, 트랜스미션 게이트(TG46)를 이루는 PMOS 게이트와 NMOS 게이트로 클록신호(CLK)와 반전된 클록신호(/CLK)가 제어신호로서 각각 입력된다.
따라서, 트랜스미션 게이트(TG44 또는 TG43)로부터 출력되는 신호는 인버터(INV5)와 인버터(INV6)에 의해 래치된 후, 클록신호(CLK)가 인가되는 동기 조절부(SH40)에서 반 클록 지연되어 클록신호(CLK)의하강에지에서출력된다.
트랜스미션 게이트(TG46)로부터의 출력은 인버터(INV10) 및 인버터(INV11)에 의해 래치된 후, 반전된 선택 제어신호(/SELa)로 출력되고, 인버터(INV12)에 의해 반전되어 선택 제어신호(SELa)로 출력된다.
A 쉬프트 플립플롭(42a)에서 출력되는 출력순서 제어신호(SELa)는 도 4 에 도시된 출력순서 조합부(30)의 상부 4:1 멀티플렉서(32)로 클록신호(CLK)의 하강에지에 동기하여 출력된다. 클록신호(CLK)의 하강에지에 동기된 출력순서 제어신호(SELa)가 도 4 의 트랜스미션 게이트(TG1)의 제어신호로 입력된다.
따라서, 클록신호(CLK)의 하강에지에 동기되어 출력순서 제어신호(SELa 및 /SELb)가 활성화되면, 상부 데이터군의 신호(rdo[0])가 인버터(INV45)에 의해 클록신호(CLK)의 하강에지에 동기하여 상부 직렬 데이터(RDO)로 출력된다.
다른 쉬프트 플립플롭들(42b 내지 42d)도 유사하게 구성함으로써, 상부 4:1멀티플렉서(32)는 출력순서 제어신호(SELa 내지 SELd, /SELa 내지 /SELd)에 따라 클록신호(CLK)의 하강에지에 동기하여 상부 직렬 데이터(RDO)를 직렬로 출력한다.
동일한 구성과 방법으로, 하부 4:1 멀티플렉서(34)가 출력순서 제어신호(SELe 내지 SELh, /SELe 내지 /SELh)에 따라 클록신호(CLK)의 상승에지에 동기하여 하부 직렬 데이터(FDO)를 직렬로 출력한다.
상부 및 하부 4:1 멀티플렉서(32 및 34)로부터 출력되는 상부 직렬 데이터 및 하부 직렬 데이터(RDO 및 FDO)는 2:1 멀티플렉서(36)로 입력된다.
2:1 멀티플렉서(36)는 도 7 에 도시된 바와 같이 구성될 수 있다.
클록신호(CLK)의 하강에지에 동기하여 출력되는 상부 직렬 데이터(RDO)는 인버터(INV51)에 의해 반전되어 트랜스미션 게이트(TG51)로 입력되고, 트랜스미션 게이트(TG51)를 이루는 PMOS 로는 반전된 클록신호(/CLK)가, NMOS 에는 클록신호(CLK)가 각각 입력된다. 트랜스미션 게이트(TG51)의 제어입력으로 접속된 클록신호(CLK)의 상승에지에서 반전된 상부 직렬 데이터(RDO)가 출력되고, 인버터(INV53)에 의해 다시 반전되어 출력된다. 따라서, 상부 직렬 데이터(RDO)는 클록신호(CLK)의 상승에지에 동기하여 출력된다.
클록신호(CLK)의 상승에지에 동기하여 출력되는 하부 직렬 데이터(FDO)는 인버터(INV52)에 의해 반전되어 트랜스미션 게이트(TG52)로 입력되고, 트랜스미션 게이트를 이루는 PMOS 로는 클록신호(CLK)가, NMOS 에는 반전된 클록신호(/CLK)가 각각 입력된다. 트랜스미션 게이트(TG51)의 제어입력으로 접속된 클록신호(CLK)의 하강에지에서 반전된 하부 직렬 데이터(FDO)가 출력되고, 인버터(INV53)에 의해 다시 반전되어 출력된다. 따라서, 하부 직렬 데이터(RDO)는 클록신호(CLK)의 하강에지에 동기하여 출력된다.
따라서, 출력(OUT)으로 상부 직렬 데이터(RDO)와 하부 직렬 데이터(FDO)가 클록신호의 상승에지 및 하강에지에 각각 동기하여 차례로 번갈아가며 직렬로 출력된다.
이어서, 2:1 멀티플렉서(36)로부터의 출력(OUT)은 출력버퍼(60)에 저장된 뒤, 외부 노드로 출력된다.
이하, 본 발명에 따른 출력장치의 동작을 도 8 의 타이밍 도를 참조하여 설명한다.
도 8 의 (a) 및 (c) 에 도시된 바와 같이, 클록신호(CLK)에 따라 버스트 리드된 8 비트의 데이터(data[7:0])가 입력되고, (b) 와 (e) 에 도시된 바와 같이, 출력순서를 나타내는 컬럼 어드레스 최하위 3 비트(addr[2:0])와 출력모드를 나타내는 모드 제어신호(seq_int)가 각각 입력된다.
(d) 에 도시된 바와 같이, 프리패치된 8 비트의 데이터를 외부로 출력하는 타이밍을 나타내기 위해 내부적으로 만들어지는 신호인, 로딩 제어신호(load)가 입력된다. 로딩 제어신호(load)가 한번 '하이' 상태가 되면, 바로 다음 두번째로 나타나는 클럭의 상승에지에서부터 데이터가 출력단(DQ)으로부터 출력되기 시작한다.
(e) 에 도시된 바와 같이, 모드 제어신호(seq_int)가 8 클록사이클 동안 '하이' 였다가 '로우'로 된다. 전술한 바와 같이, 모드 제어신호(seq_int)가 '하이'이면 순차모드가 설정되고, '로우'이면 인터리브 모드가 설정된다.
처음 로딩 제어신호(load)가 '하이'가 되는 때, 컬럼 어드레스 최하위 3 비트(addr[2:0])값이 2 진수 '111'(십진수 7)이고, 모드 선택신호(seq_int)가 '하이'이므로, 입력되는 8 비트 데이터(01110001) 중에서 7 번째 데이터를 가장 앞선 데이터로 하여, 순차모드로, 즉 data[7]→data[0]→data[1]→data[2]→data[3]→ data[4]→data[5]→data[6] 순서로 출력하라는 명령이 된다. 컬럼 어드레스의 최하위 비트(addr[0])가 '하이'이므로, 데이터군 선택부(10)는 홀수번째 데이터(data_od[0:3])가 상부 4:1 멀티플렉서(32)로 출력되고, 짝수번째 데이터(data_ev[0:3])가 하부 4:1 멀티플렉서(34)로 출력되도록 데이터군의 출력을 제어한다.
(f) 내지 (m)에 도시된 바와 같이, 상부 출력순서 제어부(40)는 SELd→SELa→SELb→SELc 의 순서로 출력순서 제어신호를 활성화시켜, 출력순서 조합부(30)로 출력시키고, 하부 출력순서 제어부(50)는 SELe→SELf→SELg→SELh 의 순서로 출력순서 제어신호를 활성화시켜, 출력순서 조합부(30)로 출력시킨다.
따라서, 출력순서 조합부(30)에서 클록신호(CLK)의 상승에지에서는 상부 홀수번째 데이터(data_od[3:0])를 클록신호(CLK)의 하강에지에서는 짝수번째 데이터(data_ev[3:0])를 출력하게 되므로, 클록신호(CLK)의 상승에지와 하강에지에서 연속적으로 8 비트가 출력된다.
따라서, (o) 에 도시된 바와 같이, 8 비트의 데이터 '01000111'가 총 4 클록 사이클 동안 출력된다.
다음의 로딩 제어신호(load)가 '하이'가 되는 때, 컬럼 어드레스 최하위 3비트(addr[2:0])의 값이 2 진수 '010'(십진수 2)이고, 모드 선택신호(seq_int)가 '로우'이므로, 입력되는 8 비트 데이터중(10101101)에서 최하위 3 번째 데이터를 가장 앞선 데이터로 하여, 인터리브 모드로, 즉 data[2]→data[3]→data[0]→data[1]→ data[6]→data[7]→data[4]→data[5] 순서로 출력하라는 명령이 된다. 컬럼 어드레스의 최하위 비트(addr[0])가 '로우'이므로, 데이터군 선택부(10)는 홀수번째 데이터(data[1], data[3], data[5], data[7])를 하부 4:1 멀티플렉서(34)로 출력시키고, 짝수번째 데이터(data[0], data[2], data[4], data[6])를 상부 4:1 멀티플렉서(32)로 출력시킨다.
이 때, 상부 출력순서 제어부(40)에서는 클록신호(CLK)의 하강에지에 동기하여 SELb→SELa→SELd→SELc 의 순서로 출력순서 제어신호를 활성화시키고, 하부 출력순서 제어부(50)에서는 클록신호의 상승에지에 동기하여 SELf→SELe→SELh→ SELg 의 순서로 출력순서 제어신호를 활성화시킨다.
따라서, 다음 단의 2:1 멀티플렉서(36)는 상부 4:1 멀티플렉서(32)로부터 짝수번째 데이터 (data[2]→data[0]→data[6]→ data[4])를, 하부 4:1 멀티플렉서(34)로부터 홀수번째 데이터(data[3]→data[1]→data[7]→data[5])를 출력하게 되므로, 클록신호 (CLK)의 상승에지와 하강에지에서 연속적으로 8 비트가 인터리브되어 출력된다.
따라서, (o) 에 도시된 바와 같이, 8 비트의 데이터 '11100101'이 총 4 클록 사이클 동안 출력된다.
이어서, 동일한 방법으로 4 사이클 동안 '01100111' 이 출력되어, 8 클록 사이클 동안 16 비트의 프리패치된 데이터가 출력될 수 있다.
일례로서, 순차모드에서 컬럼 어드레스 최하위 3 비트의 10진수 값이 3 인 경우, 각 라인상의 데이터의 상태를 도 9 에 도시하였다.
상부 출력순서 제어부가 하부 4:1 멀티플렉서에 접속될 수 있으며, 하부 출력순서 제어부가 상부 4:1 멀티플렉서에 접속될 수 있음은 당업자에게 자명하다.
출력순서 조합부(30)의 2:1 멀티플렉서(36)로 반전된 클록신호(/CLK)가 입력될 수 있음은 당업자에게 자명하다.
본 발명의 목적을 달성하기 위하여, 다양한 변경과 변형이 이루어질 수 있음은 당업자에게 자명할 것이다.
본 발명에 따른 버스트 리드 데이터 출력방법 및 출력장치는 버스트 리드된 데이터를 단 2 개의 링 카운터로 모든 출력단의 데이터 출력순서를 제어할 수 있으므로, 소면적이면서도, 데이터의 출력순서를 최적화할 수 있다.
또한, 상승에지와 하강에지에 각각 출력되므로, 출력장치의 출력속도도 빨라진다.

Claims (13)

  1. 동기식 메모리로부터 출력되는 버스트 리드 데이터의 출력방법으로서,
    상기 동기식 메모리로부터 출력되는 버스트 리드 데이터들을 짝수번째 데이터군과 홀수번째 데이터군으로 구분하여, 상기 짝수번째 데이터군과 상기 홀수번째 데이터군 가운데 먼저 출력되어야하는 비트가 속한 데이터군을 판정하는 단계;
    상기 먼저 출력되어야 하는 비트가 속한 데이터군을 입력되는 클록신호의 상승에지에 각각 동기시켜 출력하는 단계;
    상기 먼저 출력되어야 하는 비트가 속하지 않은 데이터군을 입력되는 클록신호의 하강에지에 각각 동기시켜 출력하는 단계; 및
    상기 상승에지에 동기하여 출력되는 데이터군과 상기 하강에지에 동기하여 출력되는 데이터군을 조합하여 클록신호의 상승에지와 하강에지에서 연속적으로 출력시키는 단계를 포함하는 것을 특징으로 하는 버스트 리드 데이터의 출력방법.
  2. 제 1 항에 있어서,
    상기 짝수번째 데이터군과 상기 홀수번째 데이터군 가운데 먼저 출력되어야하는 비트가 속한 데이터군을 판정하는 단계는, 동기식 메모리장치의 컬럼 어드레스 신호의 최하위 비트에 기초하여 판정하는 것을 특징으로 하는 버스트 리드 데이터의 출력방법.
  3. 제 1 항에 있어서,
    상기 먼저 출력되어야 하는 비트가 속한 데이터군을 입력되는 클록신호의 상승에지에 각각 동기시켜 출력시키는 단계는,
    모드 레지스터 세트에 저장된 모드 제어신호와 컬럼 어드레스 하위 3 비트에 기초하여 출력순서를 판정하는 단계;
    상기 출력순서에 대응하는 각 출력순서 제어신호를 입력되는 클록신호의 하강에지에 동기시켜 활성화시키는 단계; 및
    상기 출력순서 제어신호에 기초하여 상기 먼저 출력되어야 하는 비트가 속한 데이터군을 입력되는 클록신호의 상승에지에 각각 동기시켜 직렬로 출력시키는 단계를 포함하는 것을 특징으로 하는 버스트 리드 데이터의 출력방법.
  4. 제 1 항에 있어서,
    상기 먼저 출력되어야하는 비트가 속하지 않은 데이터군을 입력되는 클록신호의 하강에지에 각각 동기시켜 출력하는 단계는,
    모드 레지스터 세트(MRS)에 저장된 모드 제어신호와 컬럼 어드레스 하위 3 비트에 기초하여 출력순서를 판정하는 단계;
    입력되는 클록신호에 기초하여 상기 출력순서에 대응하는 각 출력순서 제어신호를 입력되는 클록신호의 상승에지에 동기시켜 활성화시키는 단계; 및
    상기 출력순서 제어신호에 기초하여, 상기 먼저 출력되어야하는 비트가 속하지 않은 데이터군을 입력되는 클록신호의 하강에지에 각각 동기시켜 직렬로 출력시키는 단계를 포함하는 것을 특징으로 하는 버스트 리드 데이터의 출력방법.
  5. 동기식 메모리로부터 출력되는 버스트 리드 데이터의 출력장치로서,
    상기 동기식 메모리로부터 출력되는 상기 버스트 리드 데이터들이 홀수번째 데이터군과 짝수번째 데이터군으로 각각 구분되어 입력되고, 컬럼 어드레스의 최하위 비트에 기초하여, 상기 구분된 홀수번째 데이터군과 짝수번째 데이터군 중 먼저 출력되어야 하는 비트를 포함하는 데이터군을 제 1 경로로, 먼저 출력되어야하는 비트를 포함하지 않는 데이터군을 제 2 경로로 따로 출력시키는 데이터군 선택부;
    컬럼 어드레스의 최하위 3 비트와 모드 레지스터 세트에 설정된 모드 제어신호에 기초하여, 상기 데이터군 선택부로부터 출력되는 상기 제 1 경로의 데이터와 상기 제 2 경로의 데이터의 출력순서를 제어하기 위한 출력순서 제어신호를 출력하는 출력순서 제어부; 및
    상기 출력순서 제어신호에 기초하여 상기 제 1 경로의 데이터와 상기 제 2 경로의 데이터를 조합하여 입력되는 클록신호의 상승에지와 하강에지의 각각에 동기시켜 연속적으로 출력하는 출력순서 조합부를 구비하는 것을 특징으로 하는 버스트 리드 데이터 출력장치.
  6. 제 5 항에 있어서,
    상기 데이터군 선택부는, 상기 컬럼 어드레스의 최하위 비트에 기초하여 상기 홀수번째 데이터군 중 하나의 데이터와 상기 짝수번째 데이터군 중 하나의 데이터 가운데 하나를 각각 선택하기 위한 복수의 멀티플렉서 수단; 및
    외부로부터 인가되는 로딩 제어신호에 기초하여 복수의 상기 멀티플렉서 수단으로부터 선택된 데이터의 출력을 각각 제어하는 복수의 출력 제어수단을 포함하는 것을 특징으로 하는 버스트 리드 데이터 출력장치.
  7. 제 5 항에 있어서,
    상기 출력순서 제어부는,
    상기 제 1 경로로 출력되는 데이터군의 출력순서를 제어하기 위한 제 1 출력순서 제어신호들을 각각 출력하는 복수의 제 1 쉬프트 플립플롭 수단; 및
    상기 복수의 제 1 쉬프트 플립플롭 수단을 제어하기 위한 제 1 쉬프트 플립플롭 제어수단을 갖는 제 1 출력순서 제어부와,
    상기 제 2 경로로 출력되는 데이터군의 출력순서를 제어하기 위한 제 2 출력순서 제어신호들을 각각 출력하는 복수의 제 2 쉬프트 플립플롭 수단; 및
    상기 제 2 출력순서 제어신호를 각각 출력하는 복수의 제 2 쉬프트 플립플롭 수단을 제어하기 위한 제 2 쉬프트 플립플롭 제어수단을 갖는 제 2 출력순서 제어부를 포함하는 것을 특징으로 하는 버스트 리드 데이터 출력장치.
  8. 제 7 항에 있어서,
    상기 제 1 출력순서 제어부의 상기 제 1 쉬프트 플립플롭 제어수단은, 상기 컬럼 어드레스 최하위 3 비트에 기초하여 상기 복수의 제 1 쉬프트 플립플롭 수단들 중 하나로 개시신호를 활성화시켜 출력하고, 상기 복수의 제 1 쉬프트 플립플롭 수단 각각으로 쉬프트 방향 제어신호를 출력하며,
    상기 복수의 제 1 쉬프트 플립플롭 수단들 가운데 하나는 상기 활성화된 개시신호에 따라 자신의 출력순서 제어신호를 활성화시키고, 자신의 출력순서 제어신호를 변화시키지 않은 나머지 상기 복수의 제 1 쉬프트 플립플롭 수단들은 상기 쉬프트 방향 제어신호에 따라 차례로 쉬프트되면서 자신의 출력순서 제어신호를 활성화시키는 것을 특징으로 하는 버스트 리드 데이터 출력장치.
  9. 제 7 항에 있어서,
    상기 제 2 출력순서 제어부의 상기 제 2 쉬프트 플립플롭 제어수단은, 상기 컬럼 어드레스 최하위 3 비트에 기초하여 상기 복수의 제 2 쉬프트 플립플롭 수단들 중 하나로 개시신호를 활성화시켜 출력하고, 상기 복수의 제 2 쉬프트 플립플롭 수단 각각으로 쉬프트 방향 제어신호를 출력하며,
    상기 복수의 제 2 쉬프트 플립플롭 수단들 가운데 하나는 상기 활성화된 개시신호에 따라 자신의 출력순서 제어신호를 활성화시키고, 자신의 출력순서 제어신호를 변화시키지 않은 나머지 상기 복수의 제 2 쉬프트 플립플롭 수단들은 상기 쉬프트 방향 제어신호에 따라 쉬프트 되면서 자신의 출력순서 제어신호를 활성화시키는 것을 특징으로 하는 버스트 리드 데이터 출력장치.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 출력순서 제어부는 클록신호의 하강에지에 동기된 상기 출력순서 제어신호를 출력하고,
    상기 제 2 출력순서 제어부는 클록신호의 상승에지에 동기된 상기 출력순서 제어신호를 출력하는 것을 특징으로 하는 버스트 리드 데이터 출력장치.
  11. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 2 출력순서 제어부는 클록신호의 하강에지에 동기된 상기 출력순서 제어신호를 출력하고,
    상기 제 1 출력순서 제어부는 클록신호의 상승에지에 동기된 상기 출력순서 제어신호를 출력하는 것을 특징으로 하는 버스트 리드 데이터 출력장치.
  12. 제 5 항에 있어서,
    상기 출력순서 조합부는,
    상기 제 1 출력순서 제어신호로부터 정해진 출력순서에 따라 상기 제 1 경로의 데이터를 선택하여 직렬로 출력하는 제 1 경로 출력순서 선택수단;
    상기 제 2 출력순서 제어신호로부터 정해진 출력순서에 따라 상기 제 2 경로의 데이터를 선택하여 직렬로 출력하는 제 2 경로 출력순서 선택수단; 및
    상기 제 1 경로 출력순서 선택수단 및 상기 제 2 경로 출력순서 선택수단으로부터의 출력을, 입력되는 클록신호를 기준으로 상승에지와 하강에지에 각각 동기시켜 연속적으로 출력하기 위한 조합 선택수단을 포함하는 것을 특징으로 버스트리드 데이터 출력장치.
  13. 제 12 항에 있어서,
    상기 조합 선택수단은 상기 입력되는 클록신호의 반전된 신호를 기준으로 하여 동작하는 것을 특징으로 하는 버스트 리드 데이터 출력장치.
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