TWI240170B - Method and apparatus for outputting burst read data - Google Patents

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TWI240170B
TWI240170B TW091134081A TW91134081A TWI240170B TW I240170 B TWI240170 B TW I240170B TW 091134081 A TW091134081 A TW 091134081A TW 91134081 A TW91134081 A TW 91134081A TW I240170 B TWI240170 B TW I240170B
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Description

1240170 ⑴ # 玖、發明說雙 (發明說明¥明所、先前技術、内容、實施方式及圖式簡單說明) 發明背景 1. 技術領域 本發明大致關於用於一種輸出在一同步記憶體裝置中 之叢發讀取資料之方法及裝置，及尤其一種用於以高速有 效輸出複數個預先取得資料位元之叢發讀取資料輸出方 法及裝置。 2. 先前技術 -- 根據在一同步記憶體裝置中在叢發讀取模式之一習知 讀取操作，一些日期位元細胞係根據響應於一個讀取指令 之輸入位址依序存取°例如，如果一叢發長度係8，從籍 由輸入位址指示之細胞輸出8位元資料進入一輸出終端 DQ。 在雙資料速率記憶體DRAM之狀態中，2位元之資料係 在一個時脈内部預先取得。在一叢發長度係S時，用於輸 出8位元資料進入一輸出終端D Q之目的，需要存取資料位 元細胞之4次連續操作。 最近，如係高度加速記憶體，將增加預先取得位元之數 量及並且為連續輸出8位元之資料進入輸出終端，將在一 個時脈以較高速度讀取預先取得位元。 發明内容 因此，本發明的一項目的為；提供一種用於以高速度輸 出供同時讀取及預先取得之叢發讀取資料之一些位元之 方法及裝置。
1240170 (2) 為完成上面提到之目的，具有提供一種用於輸出來自一 同步記憶體之叢發讀取資料之方法，包含步驟··分割從同 步記憶體輸出之叢發讀取資料之一些位元成為一奇數資 料群組及一偶數資料群組；選擇其將係第一輸出之一資料 位元，及決定包含在奇數資料群組及偶數資料群組之間之 選擇資料位元之一資料群組；在輸入時脈信號之上升邊緣 串列輸出決定貨料群組，在輸入時脈信號之下降邊緣串列 輸出未決定資料群組；及在輸入時脈信號之上升及下降邊 緣多工串列輸出決定資料群組及串列輸出未決定資料群 組。 也有提供一種用於輸出從一同步記憶體輸出之叢發讀 取資料之裝置，其包含：用於分割從同步記憶體輸出之叢 發讀取資料之一些位元成為一奇數資料群組及一偶數資 料群組，及選擇其將係第一輸出之一資料位元，及然後決 定包含在分割之奇數及偶數資料群组之間之資料位元之 一資料群組，及最後輸出決定資料群組進入一第一路徑及 其它資料群組進入一第二路徑之一資料群組選擇單元；用 於為決定在第一及第二路徑中之資料之輸出排序，根據一 共同位址之最低有效位元及在一模式暫存器組中之一模 式控制信號組輸出一輸出排序控制信號之一輸出排序控 制單元；及用於根據輸出排序控制信號組合第一路徑之資 料及第二路徑之資料，及分別在一輸入時脈信號之上升及 下降邊緣同步化組合資料，以連續輸出同步化資料之一輸 出排序組合單元。
1240170 (3) 實施方式 在不試圖限制時，將依據參考於附加圖式之更多細節， 說明用於輸出叢發讀取資料之揭示方法及裝置。 圖1說明一種根據本發明之一較佳實施例，用於輸出叢 發讀取資料之裝置之方塊圖。 雖然在圖1中揭示一個輸出終端D Q X，本發明可以包含 其係以並列方式配置之η之輸出終端（DQ0到DQn-Ι)。而 且，各個輸出終端接收8位元之叢發讀取資料（data[7 : 0]) 及輸出DQ-OUT。 參考於圖1，本發明之裝置包含一資料群組選擇單元 10、一多工單元20、較高及較低輸出排序控制單元30及 40，及一輸出緩衝器50。 資料群組選擇單元1 0接收8位元叢發讀取資料（參考如 在圖1中之data[7 ·· 0]) β在此，預先分割輸入之8位元data[7 : 〇]成為一偶數資料群組（data[0])、data[2]、data[4]、 data[6] = data 一 ev[3 :0])及一奇數資料群組（data[l])、data[3]、 data[5]、data[7] = data_od[3 : 0])° 可以藉由調整取得線（在 圖1中未揭示）之配置方式完成本分割。因此，資料群組選 擇單元10接收偶數資料群組（data__ev[3 : 0])及奇數資料群 組（data — od[3 : 0])。 資料群組選擇單元10根據一選擇控制信號（addr[0])，選 擇將苐一輸出之一資料位元及然後決定包含在偶數資料 群組（data_ev[3 : 0])及奇數資料群組（data_od[3 : 0])之間 之資料位元之一資料群組。根據一負載控制信號（負載），
1240170 資料群組選擇單元10輸出包含選擇資料位元之決定資料 群組如一較高資料群組（rdo[3 : 0])，及其它資料群組如一 較低資料群組（fdo[3 : 0])。 多工單元20包含4乘1多工器22及24，及2乘1多工器26。 較高輸出去_序控制單元30之輸出（SELa到SELd、/SELa 到/ SELd)，及一較低輸出排序控制單元40之輸出（SELe 到SELh、/ SELe到/ SELh)分另ij連接於輸出終端（DQ0到 DQn)之4乘1多工器22及24。 較高4乘1多工器22根據藉由較高輸出排序控制單元3 0 之輸出（SELa到SELd、 / SELa到/ SELd)決定之輸出 序，輸出較高資料群組（rdo[3 : 0])之一串列資料RD0。4 乘1多工器24根據藉由較低輸出排序控制單元40之輸出 (SELe到SELh、/ SELe到/ SELh)決定之輸出序，輸出 較低資料群組（fdo[3 : 0])之一串列資料FD0。 由一 2乘1多工器26連續選擇資料RD0及FD0及以串列方 式輸出。在一輸出緩衝器50中緩衝輸出資料。因此，輸出 一最後輸出DQ-OUT。 在此，因為所有輸出終端DQ0到DQn具有相同結構，揭 示一 DQx之結構。 圖2說明本發明較佳實施例之一資料群組選擇單元1 〇之 電路圖。 參考於圖2,分割一資料群組選擇單元10成為具有四個2 乘1多工器，及四個閂鎖Μ & L 1到Μ & L 4之一較高資料群 組選擇單元12，及具有四個2乘1多工器，及四個閂鎖Μ& 1240170
(5) I 乙5到M& L8之一較低資料群組選擇單元14。 較高資料群組選擇單元1 2除具有輸入資料位元之相反 排序之外，具有相同於較低資料群組選擇單元1 4之結構。 圖3說明較高及較低資料群組選擇單元1 2及1 4之八個2 乘1多工器及閂鎖中之一個M&L1之方魂圖。 如在圖3中所示，分別輸入在偶數資料群組（data__ev[3 : 0])及奇數資料群組（data_od[3 ·· 〇])之間之適當位元信號 data_ev[0]及 data_od[0]進入傳送閘 TG31 及 TG32。輸入一 共同位址之一最低有效位元信號addr[0]進入組成TG31之 PMOS之一閘極，及組成TG32之NMOS之一閘極。也輸入 藉由一反相器INV3 1之最低有效位元信號addr[0]之一反 相信號進入組成TG31之PMOS之一閘極’及組成TG32之 Ν Μ Ο S之一閘極。然後，根據共同位址之最低有效位元 addr[0]，輸出偶數data一ev[0]及奇數data_od[0]中之一資 料進入一傳送閘TG33。 分別輸入一負載控制信號（負載）及其之反相信號進入 組成TG3 3之NMOS及PMOS之問極。在負載變成’高’時，輸 出從TG31及TG32輸出之data 一 ev[〇]及data — od[0]之一輸出 的資料被閂鎖在由反相器IN V3 3與IN V34所組成的閂鎖 中，並且被輸出至較高資料群組信號rdo[0]中3 因為它們具有相同於Μ & L 1之結構’將不解釋剩餘多工 器及閂鎖Μ & L2到Μ & L8。 以後，從較高資料群組12輸出包含在根據addr[0]輸入之 data_ev[0]及data_od[0]之間第一輸出之貧料之一資料群 -10 - 1240170 ¥··，％·,···，·····，·，％*·、、、··············'······、········、、%·%、、、 ㈤ 組。從較低資料群组選擇單元14輸出包含後續輸出之資料 之一貝料群組。換言之，在一選擇控制信號以心[〇]係，高， 時，從較高資料群組12輸出包含在心“ —ev[〇]之間第一輸 出之貝料之一資料群組，及從較低資料群組丨4輸出包含在 data — od[0]之間後續輸出之資料之一資料群組。在addr[〇] 係低時，從較高資料群組1 2輸出包含在data_〇d[〇]之間 第一輸出之資料之一資料群組，及從較低資料群組14輸出 包含在data — ev[0]之間後續輸出之資料之一資料群組。 在此’較高資料群組選擇單元1 2之輸入係相反於較低資 料群组選擇單元14之輸入。 在本發明之一較佳實施例中，使用共同位址之最低有效 位元addr[0]如一選擇控制信號addr[0]。可以使用一分離 信號如選擇控制信號。 如從J E D E C標準已知，藉由一記憶體控制器預先輸入於 一模式暫存器組MRS中之一模式控制信號Seq_int揭示，如 果係利用一連續模式或一插入模式輸出資料。共同位址之 最低有效3位元決定其係苐一輸出之一位元。 在模式控制信號seq_int係•高’，及最低有效3位元係 Ό〇0’時，依據下面之順序連續輸出資料：data[0]—data[l] —data[2]—data[3]—data[4]->data[5]—data[6]—data[7](連續模 式）e在模式控制信號seq_int係’低，，及最低有效3位元係 ’001’時，插入資料及然後依據下面之順序輸出：data[l]— data[0] — data[3] — data[2] — data[5] — data[4] — data[7]— data[6](插入模式）e 1240170 ⑺ 發凝韻'買. 揭示在一選擇控制信號addr[0]係’1’時第一輸出一奇數 資料時，在一選擇控制信號addr[0]係’0’時第一輸出一偶 數資料。
分別分割根據來自資料群組選擇單元1 〇之選擇控制信 號addr[0]輸入之8位元（data[7: 0])之資料，成為奇數資料 及偶數資料之4位元（data —ev[3 : 0]及data —od[3 : 0])。在 此，在輸出不包含第一輸出之一位元之一資料群組進入一 較低資料群組fdo [3 : 0]時，輸出包含第一輸出之一位元 之一資料群組進入一較高資料群組rdo[3 ·· 0]。 如圖1所示，分別輸入較高資料群組r d 〇 [ 3 : 0 ]及較低資 料群組fdo [3 : 0]進入一輸出排序組合單元20。輸出排序 組合單元20包含4乘1多工器22及24,及在後續終端中之一 2乘1多工器26。 圖4說明本發明較佳實施例之一較高4乘1多工器22之電 路圖^ 如圖4所示，分別藉由反相器I N V 4 1到I N V 4 4反相較高資 料群組i:do[3 : 0]之資料信號，及輸入進入籍由輸出排序參 控制信號S E L a到S E L d，及其反相信號/ S E L a到/ S E L d控 制之四個傳送閘TG 1到TG4。 根據藉由輸出排序控制信號S E L a到S E L d，及它們之反 相信號/ S E L a到/ S E L d施加之排序決定之輸出排序，較 高資料群組（rdo[0]到rdo[3])之反相信號從傳送閘tg 1以· 串列方式移位到傳送閘TG4，及然後輸出。藉由一反相器 IN V 4 5重新反相反相信號及然後輸出進入一較高串列資 -12- 1240170 ⑻ vsv‘ww*v_、v.vw.w^ww..**···············、···-·；···、 發壤說碣續買· 斜 RD0。 從連接於各個輸出終端DQx之輸出排序控制單元30以 共同方式輸出輸出排序控制信號SELa到SELd。如上面說 明，資料之輸出排序係根據共同位址ad dr [2: 0]之一最低 有效3位元及1式言號（s e q — i n t)。 輸出排序控制單元30根據最低有效3位元（addi:[2 : 0]) 及模式控制信號（seq —int)，輸出輸出排序控制信號SELa 到SELd以決定從較高4乘1多工器22輸出之資料（i*do[3: 0]) 之輸出排序。 較高4乘1多工器22根據藉由在時脈信號及之下降邊緣 同步化及輸入之輸出排序控制信號（S E L a到SELd，/ SELa 到/SELd)決定之輸出排序，輸出一較高資料群組rdo[3 : 0]。 雖然未在圖式中揭示，類似較高4乘1多工器2 2，較低4 乘1多工器24根據藉由在時脈信號及之上升邊緣同步化及 輸入之輸出排序控制信號（SELe到SELh，/ SELe到/ SELh)決定之輸出排序，輸出一較低資料群組fdo[3 : 0]。 較高輸出排序控制單元3 0可以包含用於移位輸出排序 控制信號（SELa到SELd，/ SELa到/ SELd)前向或反向， 及連續輸出它們之一雙向環狀計數器3同樣，較低輸出排 序控制單元4 0可以包含用於移位輸出排序控制信號 (SELe到SELh，/ SELe到/ SELh)前向或反向，及連續輸 出它們之一雙向環狀計數器。 圖5說明本發明較佳實施例之一較高輸出排序控制單元 3 0之電路圖
1240170 如在圖5中所示，較高輸出排序控制單元30包含四個分 別用於輸出四個輸出排序控制信號S E L a到S E L d ’及它們 之反相信號/ SELa到/ SELd之移位正反器32a到32d’及 用於控制這些四個移位正反器32a到32d之一移位正反器 控制單元3 4。 移位正反器控制單元3 4根據藉由共同位址最低有效3位 元addr[2 : 〇]及模式控制信號seq」nt決定之輸出排序，輸 出開始信號A_start及D — start ’及一移位方向控制信號 RH — LH »單元34藉由延遲一負載控制信號load，也輸出一 廷遲負載控制信號load-ff 1。 延遲負載控制信號係使用於在單元34輸出在· 高，之輸出排序控制信號SELa到SELd時決定藉由延遲一 負載控制信號load方面。 移位方向控制信號RH — LH係使用在決定包含移位正反 器32a到32d之雙向環狀計數器之多位方向方面。在移位方 向控制信號RH_LH係，高’或’低’時，包含移位正反器32a到 32d之雙向環狀計數器移位前向或反向，及等等。 移位正反器控制單元3 4輸出具有’高’之開始信號 A— start到D —start分別連接於A到D移位正反器32a到32d。 根據輸出之開始信號A-Start到D-Start，從適當移位正反 器32a到32d輸出之輸出排序控制信號SELa到SELd中之一 個信號苐一變成，高、根據輸入進入移位正反器32&到3 2d 之移位方向控制信號RH_LH，從其中回授輸出排序控制信 號SELa到SELd之不同移位正反器32a到32d輸出之輸出排
1240170 (10) 序控制信號S E L a到S £ L d中之一個信號後續變成，高，β 例如，在一信號C-Start，及一移位方向控制信號RH LH 全部係’高’時，從C移位正反器3 2 c輸出之輸出排序控制信 S £ L· c及S £ L c藉由感測在一延遲負載控制作號 load 一 ffl變成’高1第一變成’高，。因為延遲負載控制信號 load-ffl係’高’，移位正反器32b及32d之一 D移位正反器 32d，其中回授及輸入一輸出排序控制信號5£1^在後續時 脈變成’高’。因此，利用’高，狀態依據排序SELc—SELd — SELa—SELb輸出輸出排序控制信號，同步化於CLK之下 降邊緣。根據本輸出，利用’低1狀態輸出信號輸出排序控 制信號之反相信號/ SELa到/ SELd。 藉由一原先習於此技者可以完成用於控制信號之移位 正反器控制單元34成為硬體或軟體。 圖6說明圖5之移位正反器32a到32d之A移位正反器之一 實例電路圖。
如在圖6中所示，從鄰近移位正反器32d及3 2b輸出之二 個輸出排序控制、信號SELd及SELb分別通過反相器IN VI 到IN V2，及然後輸入它們進入傳送問TG4 1及TG42。 輸入移位方向控制信號RH_LH進入組成TG41之NM〇S 之一閘極，及組成TG42之PM OS之一閘極。藉由一反相器 IN V3反相移位方向控制信號RH_L Η，及輸入進入一組成 TG41之NM0S閘及一組成TG42之PM0S閘。換言之，施加 移位方向控制信號RH一LH進入TG41及TG42決定輸出輸出 排序控制信號SELd及SELb中之一個信號，及然後輸出決 -15-
1240170 〇〇 定信號進入傳送閘TG43 3 輸入從單元34輸出之一開始信號A_s tart進入傳送閘 TG44。藉由廷遲負載控制信號l〇ad_ffl及其之反相信號控 制TG44及TG43，及它們然後輸出開始信號A —start，或一 選擇控制信號SELd或SELb進入一反相器INV5。
如在圖5中所示，在啟動開始信號A_start到D_start中之 一個信號時，啟動相應於移位正反器3 2 a到3 2 d之一輸出控 制信號。輸出排序控制信號SELa到SELd係回授及然後啟 動不同移位正反器32a到32d之一個正反器。因此，同樣， 如在圖6中所示，不利用選擇控制信號S E L d到S E Lb啟動開 始信號A_start。 反相器INV5及INV6閂鎖來自傳送閘TG44及TG43之輸 出，及然後輸出該輸出進入傳送閘TG45。
輸入一時脈信號CLK及其之反相信號/ CLK進入組成 TG45之一 NMOS閘及一 PMOS閘。傳送閘TG45根據一時脈 信號CLK，輸出來自反相器IN V5之輸出進入一反相器 INV8。在藉由INV8及INV9閂鎖之後，輸出來自TG45之輸 出進入一傳送閘TG46。 分別輸入服務如控制信號之一時脈信號C L K及其之反 相信號/ CLK進入反相連接於組成TG45之NMOS閘及 PMOS閘之組成一傳送閘TG46之PMOS閘及NMOS閘。 在藉由反相器INV5及INV6閂鎖之後，在CLK之下降邊 緣藉由其中施加CLK之同步化控制單元SH40輸出從TG44 或TG43輸出之一信號。 -16 - 1240170
(1¾ 在藉由反相器INV10及INV11閂鎖之後，輸出來自TG46 之輸出達入藉由反相器INV12反相之一反相選擇控制信 說/ SELa，及然後輸击進入選擇控制信號SELa 3 從A移位正反器32a輸出之一輸出排序控制信號SELa係 同步·化於CLK之下降邊緣，及然後輸出進入在圖4中所示 之輸出排序組合單元20之較高4乘1多工器22。輸入同步化 於CLK之下降邊緣之輸出排序控制信號SELa進入圖4之傳 送閘TG1之一控制信號。 在輸出排序控制信號SELa及/ SELb係同步化於CLK之 下降邊緣及啟動時，較高資料群組之一信號rdo[0]係藉由 INV45同步化於CLK之下降邊線，及然後輸入進入一較高 串列資料RD0。 因為其它移位正反器32b到32d具有相同於32a之結構， 較高4乘1多工器22根據輸出排序控制信號SELa到s£Ld , /SELa到/ SELd ’以具有同步化於CLfC之下降邊緣之串 列方式輸出一較高串列資料RD0 ^ 依據較高4乘1多工器之相同方式，較低4乘1多工器 艮據輸出吉_序控制信號SELe到SELh，/ SELe到/ SELh , 以具有同步化於CLK之上升邊緣之串列方式輸出一較低 串列資料FD0。 輸入從較高及較低4乘1多工器22及24輸出之較高及較 低串列資料RD0及FD0進入2乘1多工器26。 圖7說明本發明之一較佳實施例之一輸出排序組合單元 之一 2乘1多工器26之電路圖。 •17- 1240170
藉由一反相器INV51反相同梦化於（：1^之下降邊緣及輸 出之較高串列資料RD0，及輸入進入一傳送閘TG5 1。分別 輸入一反相時脈信號/ CLK及一時脈信镜CLK進入組成 TG51之PMOS閘及NMOS閘。输出因為連接於TG51之控制 輸入，反相於CLK之上升邊緣之較高串列資料RD0，藉由 反相器IN V5 3重新反相及然後輸出3換言之，較高串列資 料RD0係同步化於CLK之上升邊緣及輸出。 藉由INV52反相同步化於CLK之上升邊緣及輸出之較低籲 串列資料F D 0，及輸入進入T G5 2。分別輸入一時脈信號 CLK及其之反相時脈信號/ CLK進入組成一傳送閘之 PMOS閘及NMOSft^l。輸出因為連接於丁051之控制輸入， 反相於CLK之上升邊緣之較低率列資料1700，藉由反相器 IN V 5 3重新反相及然後輸出。 換言之，較高及較低串列資料RD〇及FD0係分別同步化 於上升及下降邊緣’及以串列方式依序輸出。 圖8係本發明較佳實施例之/輸出裝置之操作狀態之時鲁 脈圖。 · 在圖8之（a)及（c)中所示，根據CLK輸入8位7°(ί1αί47· •么a a文料。如在圖8之（㈨及（e)中所示，分別輸 01)之叢發讀取貝枓 出排序之㈣位址最低有效3位元addr[2: 〇]， 及代表输出模式之模式控制信號seq-int。 丄-肉邻產生〆負載控制信號丨〇^以代表在 如在（d)中所不，内邠屋生 + 8位元之頊先取得資料時之時脈。在1〇以一旦係’ 内部輸出8位兀之识 一 山no鲶中來自後續時脈之上升邊緣之穿 高，時，從輸出終端DQ輸出水 -is- 1240170
(14) 料。 如在（e)中所示，模式控制信號seq — int係用於8時脈週期 之’高’及然後回到，低，a如上面說明，seq一int係，高，時係設 定排序模式，在•低，時設定插入模式。 * 在一負載控制信號1 〇 a d苐一係’高’時，榻位位址最低有 ％ 效3位元addr[2 : 0]具有二進位數字，111’（十進位數字7)之 一數值，及模式選擇信號seq一int係’高’。因此，開始於輸 入8位元資料（01〗1000丨）之7以資料，利用依據下面排序： m data[7] — data[0]-> data[l] — data[2] — data[3]〜 data[4] — data[5] — data[6]之排序模式輸出資料。因為共同位址 ad dr [0]之最低有效位元係，高’，資料群組選擇單元1〇控制 資料群組之輸出，以使可以輸出奇數資料群組 (d at a —od[0: 3])進入較高4乘1多工器22，及偶數資料群組 (data-eve[0 : 3])進入較低4乘1多工器24。 如在圖8之（f)到（m)中所示，較高輸出排序控制單元30 利用下面排序·· SELd—SELa—SELb—SELc啟動輸出排序 _ 控制信號，及然後輸出它們進入輸出排序組合單元2 0 3較 低輸出排序控制單元4 0利用下面排序：SELe—SELf— SELg—SELh啟動輸出排序控制信號，及然後輸出它們進 人輸出排序組合單元2 0。 因此，在輸出排序組合單元2〇中，在CLK之上升邊緣輸 出奇數資料（data 一 od[3: 〇])，在CLK之下降邊緣輸出偶數 資料（data — ev[3 : 0])。換言之，在clk之上升及下降邊緣 連續輸出8位元之資料。 -19-
V 1240170 ⑼
如在（〇)中所示，輸出用於4時脈週期之8位元W1000111 之資料。
在後續負載控制信號load係’高，時，襴位位址最低有效3 位元data[2: 0]具有二進位數字f〇l〇f(十進位數字2)之一數 值，及模式選擇信號seq」nt係’低’。因此，利用依據下面 排序：data[2] — data[3]-^data[0]-^data[l] — data[6] — data[7] — data[4]—data[5]之插入模式輸出開始於輸入8位 元資料（10101 101)之3th資料。因為共同位址ad dr [0]之最低 有效位元係’低’，資料群組選擇單元1 0控制資料群組之輸 出，以使可以輸出奇數資料群組（data[l]、data[3]、 data[5]、data[7])進入較低4乘1多工器24，及偶數資料群 組（data[0]、data[2]、data[4]、data[6])進入較南 4乘 1 多工 器22。
在此，較高輸出排序控制單元30同步化於CLFC之下降邊 緣利用下面4^序：SELb—SELa—SELd—SELc启文動輸出吉g 序控制信號。較低輸出排序控制單元3 0同步化於C L K之上 升邊緣利用下面排序：SELf — SELe—S£Lh—SELg啟動輸 出排序控制信號。 後續終端之2乘1多工器26輸出來自較高4乘1多工器22 之偶數資料（data[2]—data[0]—data[6] — data[4])，及來自 較低4乘1多工器24之奇數資料（data[3] — data[l]—data[7] —data[5])。換言之，在CLK及輸出之上升及下降邊緣連 續插入8位元之資料。 如在圖8之（〇)中所示，輸出用於4時脈週期之8位元 -20- 1240170 發墙諸磉續買 (16) ’ 1 1 1 0 0 1 0 Γ 之資料。 以後，以相同方式輸出用於4時脈週期之8位元 W1100111’之資料。因此，可以輸出用於8時脈週期之16 位元之預先取得資料。 例如，在圖9中揭示在欄位位址最低有效3位元具有十進 位數字’ 3 ’之一數值時，各個線上之資料狀態。 圖9係說明在圖1之各個線中之資料之狀態之一圖。
一原先習於此技者瞭解較高輸出排序控制單元係可以 連接於較低4乘1多工器，及較低輸出排序控制單元係可以 連接於較高4乘1多工器。 另外，一原先習於此技者瞭解，可以輸入反相一時脈信 號/ CLK進入2乘1多工器26之輸出排序。 用於輸出叢發讀取資料之方法及裝置根據本發明可以 僅使用二個環狀計數器控制所有輸出終端之輸出排序，藉 以利用小區域最佳化資料之輸出排序。
另外，分別在上升及下降邊緣輸出叢發讀取資料，藉以 改進輸出裝置之輸出速度。 在本發明係容許一些修改及變換格式時，已經藉由在圖 式中及在其中之細節中說明之實例揭示特定實施例。然 而，將瞭解本發明係不限於揭示之特定格式。當然，本發 明涵蓋限於文後申請專利範圍中定義之本發明之精神及 範圍内之所有修改、相等事物，及變換。 圖式簡單說明 圖1說明一種根據本發明較佳實施例，用於輸出叢發讀 -21 -
1240170 (,) 取資料之裝置方塊圖。 圖2說明本發明較佳實施例之一資料群組選擇單元電路 圖。 圖3說明較高及較低資料群組選擇單元之2乘1多工器及 閂鎖中之一方塊圖。 圖4說明根據本發明較佳實施例之一較高4乘1多工器電 路圖。
圖5說明本發明較佳實施例之一較高輸出排序控制單元 電路圖。 圖6說明圖5之移位正反器之A移位正反器之一實例電 路圖^ 圖7說明本發明較佳實施例輸出排序組合單元之一 2乘1 多工器電路圖。 圖8係本發明較佳實施例之一輸出裝置之操作狀態之時 贩圖。
圖9說明在圖1之各個線中之資料之狀態之視圖。 〈圖式代表符號說明〉 10 資料群組選擇單元 12 較高資料群組選擇單元 14 較低資料群組選擇單元 20 多工單元 22、2 4 4乘1多工器 26 2乘1多工器 -22 - 1240170 (18)
30 較高輸出 3 2 a ... 3 2 d 移位正反 34 移位正反 40 較低輸出 50 輸出缓衝 A 一 start …D—start 開始信號 addr[0] 選擇控制 CLK、/CLK 時脈信號 DQ、DQ0...DQn、DQx 輸出終端 FD〇、RD〇 串列資料 fdo[3 ： 0] 較低資料 INV1...INV12、INV31、INV4L.INV45、 INV51...INV55 反相器 Load 負載控制 load_ffl 延遲負載 MRS 模式暫存 M&L1...M&L4 > M&L5...M&L8 閂鎖 rdo[3 ： 0] 較高資料 RH—LH 移位方向 SELa...SELd、/SELa.../SELd、 sELe...sELh ' /sELe.../sELh、 DQ—OUT 輸出 seq_int 排序控制單元 器 器控制單元 排序控制單元 器 信號 群組 信號 控制信號 器組 群組 控制信號 模式控制信號
1240170 (19) SH40 同步化控制單元 TG1...TG12、TG31...TG33、TG41、 傳送閘 TG42、TG5 卜 TG52
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Claims (1)

1240 VZQl34081號專利申請案 中文申請專利範圍替換本(94年6月） im G η/〇ι η： 拾、申請專利範圍 1 · 一種用於輸出來自一同步記憶體之叢發讀取資料之方 法，其包含以下步驟： (a)分割從該同步記憶體輸出之叢發讀取資料之一些位 元成為一奇數資料群組及一偶數資料群組；
⑼選擇一將第一輸出之資料位元，及決定包含在該奇數 資料群組及該偶數資料群組之間之該選擇資料位元 之一資料群組； ⑻在該輸入時脈信號之上升邊緣，串列輸出該決定資料 群組； (d) 在該輸入時脈信號之下降邊緣，串列輸出該未決定資 料群組；及 (e) 在該輸入時脈信號之上升及下降邊緣，多工該串列輸 出決定貢料群組及該串列輸出未決定貨料群組。 2 .如申請專利範圍第1項之方法，其中選擇在步驟（b)中將 係第一輸出之該資料位元，其係根據該同步記憶體裝置
之一共同位址信號之該最低有效位元。 3 ·如申請專利範圍第1項之方法，其中步驟（c)包含以下步 驟： 根據儲存於一模式暫存器組中之一模式控制信號及 一共同位址低配置3位元決定輸出排序； 同步化各個輸出排序控制信號相應於在一輸入時脈 信號之該輸出排序以啟動該同步化信號；及 根據該輸出排序控制信號，分別同步化包含在一輸入 時脈信號之上升邊緣第一輸出之一位元之該資料群 哪翻續頁 1240170 組，以串列輸出該同步化資料群組。 4 ·如申請專利範圍第1項之方法，其中步驟（d)包含以下步 驟： 根據儲存於一模式暫存器組（MRS)中之一模式控制信 號及一共同位址低配置3位元決定輸出排序；
根據一輸入時脈信號同步化各個輸出排序控制信號 相應於在一輸入時脈信號之該輸出排序以啟動該同步 化信號；及 根據該輸出排序控制信號，分別同步化不包含在一輸 入時脈信號之上升邊緣第一輸出之一位元之該資料群 組，以串列輸出該同步化資料群組。 5 · —種用於輸出來自一同步記憶體之叢發讀取資料之裝 置，包含：
一資料群組選擇單元，用於分割從該同步記憶體輸出 之叢發讀取資料之一些位元成為一奇數資料群組及一 偶數資料群組，及選擇一將第一輸出之資料位元，及然 後決定包含在分割之奇數及偶數資料群組之間之該資 料位元之一資料群組，及最後輸出該決定資料群組進入 一第一路徑及該其它資料群組進入一第二路徑； 一輸出排序控制單元，用於為決定在該第一及第二路 徑中之該資料之輸出排序，根據一共同位址之該最低有 效位元及在一模式暫存器組中之一模式控制信號組輸 出一輸出排序控制信號；及 一輸出排序組合單元，用於根據該輸出排序控制信號 、 、 ♦ rt'*# ' '»· 5Λ^. v>AV- ¢. Ν- 、 申請專利範圍續] 1240170 組合，該第一路徑之資料及該第二路徑之資料及分別在 一輸入時脈信號之上升及下降邊緣同步化該組合資 料，以連續輸出該同步化資料。 6 ·如申請專利範圍第5項之裝置，其中資料群組選擇單元 包含：
複數個多工器裝置，用於根據該共同位址之該最低有 效位元，分別選擇該奇數資料群組之一資料及該偶數資 料群組之一資料；及 複數個輸出控制裝置，用於根據外部施加之一負載控 制信號，控制分別由該複數個多工器裝置選擇之資料之 該輸出。 7 .如申請專利範圍第5項之裝置，其中輸出排序控制單元 包含：
複數個第一移位正反器裝置，用於輸出第一輸出排序 控制信號，其分別控制輸入進入該第一路徑之該資料群 組之輸出排序； 一第一輸出排序控制單元，其具有一第一移位正反器 控制裝置，用於控制該複數個第一移位正反器裝置； 複數個第二移位正反器裝置，用於輸出第二輸出排序 控制信號，其分別控制輸入進入該第二路徑之該資料群 組之輸出排序； 一第二輸出排序控制單元，其具有一第二移位正反器 控制裝置，用於控制該複數個第二移位正反器裝置。 8 .如申請專利範圍第7項之裝置，其中該第一輸出排序控 1240170 制單元之該第一移位正反器控制裝置，係根據該共同位 址之該最低有效3位元，使用該複數個第一移位正反器 裝置中之一個第一移位正反器裝置啟動一開始信號，輸 出該啟動信號及分別輸出一移位方向控制信號進入該 複數個第一移位正反器裝置， 其中在該複數個第一移位正反器裝置中之剩餘第 一移位正反器裝置不改變其之輸出排序控制信號啟動 其之輸出排序控制信號時，該複數個第一移位正反器裝 置中之一個第一移位正反器裝置，係根據該啟動之開始 信號啟動其之輸出排序控制信號，根據該移位方向控制 信號依序移位。 9.如申請專利範圍第7項之裝置，其中該第二輸出排序控 制單元之該第二移位正反器控制裝置，係根據該共同位 址之該最低有效3位元，使用該複數個第二移位正反器 裝置中之一個第二移位正反器裝置啟動一開始信號，輸 出該啟動信號及分別輸出一移位方向控制信號進入該 複數個第二移位正反器裝置， 其中在該複數個第二移位正反器裝置中之剩餘第 二移位正反器裝置不改變其之輸出排序控制信號啟動 其之輸出排序控制信號時，該複數個第二移位正反器裝 置中之一個第二移位正反器裝置，係根據該啟動之開始 信號啟動其之輸出排序控制信號，根據該移位方向控制 信號依序移位。 10.如申請專利範圍第7、8或9項之裝置， mmm 1240170 其中該第一輸出排序控制單元輸出同步化於一時脈 信號之下降邊緣之該輸出排序控制信號，及 其中該第二輸出排序控制單元輸出同步化於一時脈 信號之上升邊緣之該輸出排序控制信號。 11. 如申請專利範圍第7、8或9項之裝置， 其中該第二輸出排序控制單元輸出同步化於一時脈 信號之下降邊緣之該輸出排序控制信號，及
其中該第一輸出排序控制單元輸出同步化於一時脈 信號之上升邊緣之該輸出排序控制信號。 12. 如申請專利範圍第5項之裝置，其中輸出排序組合單元 包含： 一第一路徑輸出排序選擇裝置，用於根據來自該第一 輸出排序控制信號之輸出排序組，選擇該第一路徑之資 料以串列輸出該資料；
一第二路徑輸出排序選擇裝置，用於根據來自該第二 輸出排序控制信號之輸出排序組，選擇該第二路徑之資 料以串列輸出該資料；及 一組合選擇裝置，用於在一輸入時脈信號之上升及下 降邊緣同步化，從該第一及該第二路徑輸出排序選擇裝 置輸出之資料，以連續輸出該資料。 13.如申請專利範圍第1 2項之裝置，其中該組合選擇裝置根 據該輸入時脈信號之一反相信號操作。
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