KR100307285B1 - 싱글 데이터 레이트 및 더블 데이터 레이트 스킴을 갖는 버스트-타입의 고속 랜덤 액세스 메모리 장치의 어드레스 발생 및 디코딩 회로 - Google Patents

싱글 데이터 레이트 및 더블 데이터 레이트 스킴을 갖는 버스트-타입의 고속 랜덤 액세스 메모리 장치의 어드레스 발생 및 디코딩 회로 Download PDF

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Abstract

본 발명에 따른 버스트-타입의 랜덤 액세스 메모리 장치는 외부로부터 제공되는 초기 어드레스를 받아들여 싱글 데이터 레이트 모드 및 더블 데이터 레이트 모드에 따른 일련의 버스트 어드레스들을 발생하는 어드레스 발생기를 포함한다. 그렇게 생성된 버스트 어드레스는 디코딩 회로에 의해서 디코딩된다. 그러므로, 싱글 데이터 레이트 모드와 더블 데이터 레이트 모드의 시퀀셜 및 인터리브드 버스트 동작에 필요한 일련의 버스트 어드레스들이 메모리 장치 내에서 자동적으로 생성된다.

Description

싱글 데이터 레이트 및 더블 데이터 레이트 스킴을 갖는 버스트-타입의 고속 랜덤 액세스 메모리 장치의 어드레스 발생 및 디코딩 회로{AN ADDRESS GENERATING AND DECODING CIRCUIT FOR USE IN A BURST-TYPE AND HIGH-SPEED RANDOM ACCESS MEMORY DEVICE WHICH HAS A SIGNLE DATA RATE AND A DOUBLE DATA RATE SCHEME}
본 발명은 랜덤 액세스 메모리 장치에 관한 것으로서, 구체적으로는 싱글 데이터 레이트 및 더블 데이터 레이트 스킴을 갖는 버스트-타입의 고속 랜덤 액세스 메모리 장치에 구현되는 어드레스 발생 및 디코딩 회로에 관한 것이다.
비디오 램(video Random Access Memory), 동기식 램(synchronous RAM) 및 버스트 램(burst RAM) 각각은 고속 데이터 액세스 동작을 지원하기 위해서 내부적으로 생성된 일련의 어드레스들 (또는 시리얼 어드레스라고도 불림)을 필요로 한다. 일반적으로 특정 어드레스 버스트의 초기 어드레스 (start address 또는 initial address)는 외부(호스트 컴퓨터 또는 프로세서)로부터 제공되며 다음 클럭 신호rk 어드레스 발생기에 도달할 때 상기 어드레스 버스트의 다음 어드레스들이 버스트 구간 동안에 순차적으로 생성된다.
그러한 기능을 수행하는 어드레스 발생기에 관련된 기술들이 U.S. Pat. No. 5,596,616에 'BURST ADDRESS SEQUENCE GENERATOR FOR ADDRESSING STATIC RANDOM-ACCESS-MEMORY DEVICES', U.S. Pat. No. 5,708,688에 'HIGH SPEED PROGRAMMABLE BURST ADDRESS GENERATION CIRCUIT', 그리고 U.S. Pat. No. 5,452,261에 'SERIALADDRESS GENERATOR FOR BURST MEMORY'라는 제목으로 각각 게재되어 있다. 앞서 언급된 '616, '688 그리고 '261 특허들은 시스템 클럭의 한 사이클 동안에 하나의 데이터가 버스트-타입의 램으로/으로부터 입/출력되는 싱글 데이터 레이트 스킴 (single data rate scheme)을 이용한다. 비록 랜덤 액세스 메모리에 버스트 모드 (burst mode)가 제공됨에 따라 빠른 데이터 액세스 동작이 가능하더라도, 사용자는 점차적으로 더 빠른 데이터 액세스 동작을 요구하고 있다.
따라서, 보다 빠르게 데이터 액세스 동작을 향상시키기 위한 기술들 중 하나는 시스템 클럭의 한 사이클 동안에 적어도 2 개의 데이터가 메모리 장치로/로부터 입·출력되는 더블 데이터 레이트 스킴 (Double Date Rate scheme, 이후 DDR이라 칭함)이다. 이러한 DDR 스킴을 가지는 버스트-타입의 램의 동작 속도 (성능)는 개략적으로 SDR 스킴을 이용한 그것보다 2배 빠를 것이다. 상기 DDR 스킴을 이용한 버스트-타입의 램에는, 시스템 클럭의 한 사이클 동안에 2 개의 데이터가 입·출력되도록 하기 위해서, 시스템 클럭의 한 주기 구간 동안 2개의 내부 어드레스가 요구된다. 그러므로, SDR 모드에서 사용 가능한 '616, '688 그리고 '261 특허들의 어드레스 발생기과 달리, SDR 모드와 DDR 모드에 사용 가능한 새로운 어드레스 발생 회로가 요구된다.
본 발명의 목적은 싱글 데이터 레이트 모드 및 더블 데이터 레이트 모드를 지원하는 버스트-타입의 랜덤 액세스 메모리 장치에 적합한 어드레스 발생 및 디코딩 회로를 제공하는 것이다.
도 1은 본 발명에 따른 어드레스 발생 및 디코딩 회로를 구비한 랜덤 액세스 메모리 장치의 블록도;
도 2는 도 1에 도시된 어드레스 발생기의 바람직한 실시예;
도 3은 도 2에 도시된 레지스터의 바람직한 실시예;
도 4는 도 1에 도시된 프리디코더의 바람직한 실시예;
도 5는 도 4에 도시된 제 1 조합 회로의 바람직한 실시예;
도 6은 도 4에 도시된 제 2 조합 회로의 바람직한 실시예;
도 7은 본 발명에 따른 싱글 데이터 레이트 모드를 설명하기 위한 타이밍도;
도 8은 본 발명에 따른 더블 데이터 레이트 모드를 설명하기 위한 타이밍도; 그리고
도 9는 싱글 데이터 레이트 모드와 더블 데이터 레이트 모드의 버스트 동작에 따른 초기 어드레스 및 일련의 버스트 어드레스들의 관계를 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 어드레스 발생 및 디코딩 회로 110 : 어드레스 버퍼
120 : 어드레스 발생기 130 : 프리디코더
140 : 디코더
(구성)
본 발명의 특징에 의하면, 버스트-타입의 랜덤 액세스 메모리 장치에 구현되는 어드레스 발생 및 디코딩 회로가 제공된다. 상기 버스트-타입의 랜덤 액세스 메모리 장치는 시스템 클럭의 한 사이클 동안 하나의 데이터가 입·출력되는 싱글 데이터 레이트 (SDR) 모드와 상기 시스템 클럭의 한 사이클 동안 2개의 데이터가 입·출력되는 더블 데이터 레이트 (DDR) 모드를 갖는다. 상기 버스트-타입의 랜덤 액세스 메모리 장치에는, 데이터를 저장하는 제 1 및 제 2 뱅크들과 상기 SDR 모드 및 상기 DDR 모드에 따라 상기 뱅크들을 선택하기 위한 어드레스 발생 및 디코딩 회로가 제공된다. 상기 어드레스 발생 및 디코딩 회로는 외부로부터 인가되는 어드레스 중 초기 어드레스, 버스트 타입을 나타내는 제 1 제어 신호, 상기 DDR 모드 또는 상기 SDR 모드를 나타내는 제 2 제어 신호에 응답해서 제 1 및 제 2 클럭 신호들에 동기된 일련의 버스트 어드레스들을 순차적으로 발생하는 어드레스 발생기 및; 상기 버스트 어드레스들을 순차적으로 받아들이고, 상기 외부 어드레스 중 나머지 어드레스와 그렇게 입력된 버스트 어드레스를 디코딩하는 디코딩 수단을 포함한다.
이 실시예에 있어서, 상기 디코딩 수단은 상기 입력된 버스트 어드레스를 받아들이고 상기 제 1 및 제 2 제어 신호들에 응답하여 상기 입력된 버스트 어드레스를 디코딩하며, 디코딩 결과로서 디코딩 신호들을 출력하는 프리디코더 및; 상기 프리디코더로부터 출력된 디코딩 신호들과 상기 나머지 어드레스를 디코딩하는 디코더를 포함한다.
이 실시예에 있어서, 상기 프리디코더는 상기 SDR 모드에서 상기 디코딩 신호들 중 하나의 디코딩 신호를 활성화시키며, 그 결과 상기 랜덤 액세스 메모리 장치에 제공되는 2개의 뱅크들 중 하나의 뱅크가 선택되고; 그리고 상기 프리 디코더는 상기 DDR 모드에서 상기 디코딩 신호들 중 2개의 디코딩 신호들을 동시에 활성화시키며, 그 결과 상기 랜덤 액세스 메모리 장치에 제공되는 2개의 뱅크들이 동시에 선택된다.
이 실시예에 있어서, 상기 버스트-타입의 랜덤 액세스 메모리 장치는 캐시 메모리로서 사용되고 4-버스트 모드를 갖는 버스트-타입의 스태틱 랜덤 액세스 메모리 장치를 포함한다.
이 실시예에 있어서, 상기 제 1 클럭 신호와 상기 제 2 클럭 신호는 상기 DDR 모드 동안 2-구간 사이클을 반복하고, 상기 제 1 클럭 신호와 상기 제 2 클럭 신호는 제 1 구간과 제 2 구간에서 각각 펄스를 가지며; 상기 제 1 클럭 신호와 상기 제 2 클럭 신호는 상기 SDR 모드 동안 4-구간 사이클을 반복하고, 상기 제 1 클럭 신호는 제 1 구간에서 펄스를 가지며 상기 제 2 클럭 신호는 제 2, 제 3, 그리고 제 4 구간에서 각각 펄스를 갖는다.
이 실시예에 있어서, 상기 어드레스 발생기는 상기 제 1 및 제 2 클럭 신호들에 의해서 구동되며, 상기 초기 어드레스 중 하위 어드레스 비트를 받아들여 상기 제 1 제어 신호에 따라 캐리 신호를 발생하는 캐리 발생부와; 상기 캐리 신호를 받아들여 상기 SDR 모드 동안 상기 입력된 캐리 신호를 반전시키는 캐리 신호 반전부와; 상기 캐리 신호 반전부는 상기 DDR 모드 동안 출력 신호를 로직 로우 레벨로 설정하며; 상기 제 1 및 제 2 클럭 신호들에 의해서 구동되며, 상기 하위 어드레스 비트를 받아들여 상기 제 2 제어 신호에 따라 버스트 어드레스 중 하위 버스트 어드레스 비트를 발생하는 하위 버스트 어드레스 발생부 및; 상기 제 1 및 제 2 클럭 신호들에 의해서 구동되며, 상기 초기 어드레스 중 상위 어드레스 비트를 받아들여 상기 캐리 신호 반전부로부터 출력되는 신호의 로직 상태에 따라 상기 버스트 어드레스 중 상위 버스트 어드레스 비트를 발생하는 상위 버스트 어드레스 발생부를 포함한다.
이 실시예에 있어서, 상기 캐리 신호 반전부는 상기 캐리 신호를 받아들이는 제 1 입력단, 상기 제 2 제어 신호의 반전 신호를 받아들이는 제 2 입력단, 그리고 상기 상위 버스트어드레스 발생부에 연결된 출력단을 갖는 NOR 게이트를 포함한다.
이 실시예에 있어서, 상기 하위 버스트 어드레스 발생부, 상기 상위 버스트 어드레스 발생부 그리고 상기 캐리 발생부 각각은 상기 제 1 클럭 신호의 로우-하이 천이시 입력 신호를 출력 신호로서 전달한다.
이 실시예에 있어서, 상기 하위 버스트 어드레스 발생부는 상기 SDR 모드 동안 이전 구간에서 출력된 신호를 반전시키고 상기 제 2 클럭 신호의 로우-하이 천이시 상기 반전된 신호를 상기 하위 버스트 어드레스 비트로서 출력하며; 그리고 상기 하위 버스트 어드레스 발생부는 상기 DDR 모드 동안 이전 구간에서 출력된 신호를 래치하고 상기 제 2 클럭 신호의 로우-하이 천이시 상기 래치된 신호를 상기 하위 버스트 어드레스 비트로서 출력한다.
이 실시예에 있어서, 상기 캐리 발생부는 시퀀셜 버스트 모드 동안 상기 제 1 클럭 신호가 로직 로우 레벨에서 로직 하이 레벨로 천이할 때 상기 하위 어드레스 비트를 상기 캐리 신호로서 출력하고; 상기 캐리 발생부는 인터리브드 버스트 모드 동안 상기 제 1 클럭 신호가 로직 로우 레벨에서 로직 하이 레벨로 천이할 때 상기 캐리 신호를 로직 로우 레벨로 설정하며; 그리고 상기 캐리 발생부는 시퀀셜 버스트 모드 및 인터리브드 버스트 모드 하에서 이전 구간에서 출력된 신호를 반전시키고 상기 제 2 클럭 신호의 로우-하이 천이시 상기 반전된 신호를 상기 캐리 신호로서 출력한다.
이 실시예에 있어서, 상기 상위 버스트 어드레스 발생부는 상기 캐리 신호 반전부의 출력 신호가 로직 로우 레벨이고 상기 메모리 장치가 상기 SDR 모드에서 동작할 때 이전 구간에서 출력된 신호를 반전시키고 상기 제 2 클럭 신호의 로우-하이 천이시 상기 반전된 신호를 상기 상위 버스트 어드레스 비트로서 출력하며; 그리고 상기 상위 버스트 어드레스 발생부는 상기 캐리 신호 반전부의 출력 신호가 로직 하이 레벨이고 상기 메모리 장치가 DDR 모드에서 동작할 때 이전 구간에서 출력된 신호를 래치하고 상기 제 2 클럭 신호의 로우-하이 천이시 상기 래치된 신호를 상기 상위 버스트 어드레스 비트로서 출력한다.
(작용)
이러한 회로에 의하면, 싱글 데이터 레이트 모드의 시퀀셜 및 인터리브드 버스트 동작 뿐만 아니라 더블 데이터 레이트 모드의 시퀀셜 및 인터리브드 버스트 동작에 필요한 버스트 어드레스들이 어드레스 발생 및 디코딩 회로에 의해서 생성될 수 있다.
(실시예)
본 발명의 바람직한 실시예가 이하 참조도면들에 의거하여 상세히 설명된다.
버스트-타입의 랜덤 액세스 메모리 장치 (burst-type random access memory device), 예를 들면, 캐시 메모리로 사용되는 동기형 스태틱 램 장치 (synchronous static RAM device, 이하 SRAM 장치라 칭함)는 시퀀셜 버스트 모드 (sequential burst mode) (또는 리니어 버스트 모드 (linear burst mode)로 불림)와 인터리브드 버스트 모드 (interleaved burst mode)를 갖는다. 게다가, SRAM 장치는 싱글 데이터 레이트 모드 (Signle Data Rate (SDR) mode)와 더블 데이터 레이트 모드 (Double Data Rate (DDR) mode)에서 동작한다. SDR/DDR 모드의 버스트 동작에 따른 초기 어드레스 및 일련의 버스트 어드레스들의 관계를 보여주는 표들이 도 9에 도시되어 있다.
SDR 모드에서는, 시스템 클럭의 한 사이클 동안 단지 하나의 데이터가 SRAM 장치로/로부터 입·출력된다. DDR 모드에서는, 시스템 클럭의 한 사이클 동안 2개의 데이터가 SRAM로/로부터 입·출력된다. 예를 들면, 시스템 클럭의 제 1 로직 상태 구간 동안에 하나의 데이터가 SRAM 장치로/로부터 입·출력되고, 시스템 클럭의 제 2 로직 상태 구간 동안에 다른 하나의 데이터가 SRAM 장치로/로부터 입·출력된다. 그러므로, 버스트-타입의 SRAM 장치가 SDR 모드에서 동작할 때 그리고 버스트-타입의 SRAM 장치가 DDR 모드에서 동작할 때 필요한 일련의 버스트 어드레스들을 발생하는 어드레스 발생 회로들이 버스트-타입의 SRAM 장치에 요구될 것이다.
그러한 기능을 갖는 버스트-타입의 SRAM 장치에 적용 가능한 어드레스 발생 및 디코딩 회로를 포함하는 랜덤 액세스 메모리 장치의 블록도가 도 1에 도시되어 있다. 이하, 본 발명은 4-버스트 동작을 수행하는 버스트-타입의 SRAM 장치를 이용하여 설명될 것이다. 이는 초기 어드레스가 2-비트 어드레스임을 의미한다. 하지만, 버스트 길이가 4보다 큰 경우 역시 본 발명의 기술적 사상이 적용될 수 있음은 자명하다. 도 1을 참조하면, 본 발명에 따른 어드레스 발생 및 디코딩 회로 (100)는 어드레스 버퍼 (an address buffer) (110), 어드레스 발생기 (a first address generator) (또는 어드레스 시퀀서 또는 버스트 어드레스 시퀀스 발생기) (120), 프리디코더 (predecoder) (130), 그리고 디코더 (a decoder) (140)를 포함한다.
도 1의 어드레스 버퍼 (110)는 외부로부터 제공되는 멀티-비트 어드레스 (XA0-XAn) (n은 양의 정수) 중 초기 어드레스 비트 신호들 (XA0,XA1)를 제외한 나머지 어드레스 비트 신호들 (XA2-XAn)을 받아들인다. 어드레스 발생기 (120)는 제 1 및 제 2 클럭 신호들 (Φ1, Φ2)에 의해서 구동되며, 초기 어드레스 비트 신호들 (XA0,XA1)을 받아들인다. 그 다음에, 상기 어드레스 발생기 (120)는 시퀀셜 버스트 모드 또는 인터리브드 버스트 모드를 알리는 제어 신호 (MODE) 그리고 SDR 모드 또는 DDR 모드를 알리는 제어 신호 ()에 따라 도 9에 도시된 바와 같은 일련의 버스트 어드레스들 (B0,B1)을 발생한다. 이에 대한 동작이 이후 상세히 설명될 것이다. 그렇게 생성된 버스트 어드레스 (B0,B1)는 프리디코더 (130)로 전달된다. 상기 프리디코더 (130)는 제어 신호들 (MODE,)에 따라 어드레스 발생기 (120)로부터 제공되는 버스트 어드레스 (B0,B1)를 디코딩한다.
랜덤 액세스 메모리 장치가 SDR 모드의 버스트 동작을 수행하는 경우, 상기 버스트 어드레스 (BO,B1)를 디코딩한 결과로서 생성된 디코딩 신호들 (D0-D3) 중 하나의 디코딩 신호만이 활성화된다. 그렇게 활성화된 디코딩 신호는, 제 1 클럭 신호 (Φ1)에 동기되어 어드레스 버퍼 (110)로부터 출력되는, 어드레스 비트 신호들 (B2-Bn)과 함께 디코더 (140)에 제공된다. 그 다음에, 상기 디코더 (140)에 의해서 디코딩된 신호 (Xi/Yi)는 도 1의 뱅크들 (BANK1, BANK2) 중 어느 하나의 워드 라인 또는 비트 라인들을 선택하기 위한 신호로서 사용될 것이다.
상기 랜덤 액세스 메모리 장치가 DDR 모드의 버스트 동작을 수행하는 경우, 상기 버스트 어드레스 (BO,B1)를 디코딩한 결과로서 생성된 디코딩 신호들 (D0-D3) 중 2개의 디코딩 신호들이 동시에 활성화된다. 그렇게 활성화된 2개의 디코딩 신호들은 어드레스 비트 신호들 (B2-Bn)과 함께 디코더 (140)에 제공된다. 상기 디코더 (140)는 2개의 활성화된 디코딩 신호 중 하나의 디코딩 신호와 상기 어드레스 비트 신호들 (B2-Bn)에 응답해서 제 1 뱅크 (BANK1)의 워드 라인 또는 비트 라인들을 선택한다. 이와 동시에, 상기 디코더 (140)는 다른 디코딩 신호와 상기 어드레스 비트 신호들 (B2-Bn)에 응답해서 제 2 뱅크 (BANK2)의 워드 라인 또는 비트 라인들을 선택한다. 이에 대한 동작은 이후 상세히 설명된다.
앞서 설명된 바와 같이, 버스트-타입의 SRAM 장치가 SDR 모드에서 동작할 때, 상기 어드레스 버퍼 (110), 상기 어드레스 발생기 (120), 상기 프리디코더 (130), 그리고 상기 디코더 (140)에 의해서 제 1 뱅크 (BANK1) 또는 제 2 뱅크(BANK2)의 워드 라인이 활성화된다 (비트 라인들이 선택된다). 이후, 이 분야에 잘 알려진 읽기 방법에 따라 메모리 셀 어레이에 저장된 바이트/워드/더블 워드 단위의 데이터가 읽혀지며, 그렇게 읽혀진 데이터는 시스템 클럭의 한 사이클 내에서 외부로 출력된다. 계속해서, 시퀀셜 버스트 모드 또는 인터리브드 버스트 모드에 따라 생성되는 일련의 버스트 어드레스들에 따라 바이트/워드/더블 워드 단위의 데이터가 연속적으로 읽혀지며, 그렇게 읽혀진 데이터는 연속적으로 출력된다.
이와 반대로, 버스트-타입의 SRAM 장치가 DDR 모드에서 동작할 때, 상기 어드레스 버퍼 (110), 상기 어드레스 발생기 (120), 상기 프리디코더 (130), 그리고 상기 디코더 (140)에 의해서 제 1 및 제 2 뱅크들 (BANK1, BANK2) 각각의 워드 라인이 동시에 활성화된다 (또는, 비트 라인들이 선택된다). 그 다음에, 이 분야에 잘 알려진 읽기 방법에 따라 2개의 뱅크들 (BANK1, BANK2) 각각에 저장된 바이트/워드/더블 워드 단위의 데이터가 동시에 읽혀진다. 제 1 뱅크 (BANK1)로부터 읽혀진 데이터는 시스템 클럭의 제 1 로직 상태 구간 동안 외부로 출력되고, 제 2 뱅크 (BANK2)로부터 읽혀진 데이터는 시스템 클럭의 제 2 로직 상태 구간 동안 외부로 출력된다. 계속해서, 시퀀셜 버스트 모드 또는 인터리브드 버스트 모드에 따라 생성되는 일련의 버스트 어드레스들에 따라 바이트/워드/더블 워드 단위의 데이터가 읽혀지고, 그렇게 읽혀진 데이터는 외부로 순차적으로 출력된다.
그러므로, 본 발명에 따른 어드레스 발생 및 디코딩 회로 (100)는 SDR 모드와 DDR 모드에서 요구되는 일련의 버스트 어드레스들을 생성하여 디코딩할 수 있다.
도 2는 도 1에 도시된 어드레스 발생기의 바람직한 실시예이다. 도 2의 어드레스 발생기 (120)는 캐리 발생부 (a carry generating part) (122), 하위 버스트 어드레스 발생부 (a lower burst address generating part) (124), 상위 버스트 어드레스 발생부 (a upper burst address generating part) (126), 인버터 (INV5), 그리고 NOR 게이트 (G3)로 구성된다.
상기 캐리 발생부 (122)는 제 1 및 제 2 클럭 신호들 (Φ1,Φ2)에 의해서 구동되며, 초기 어드레스 비트 신호들 (XA0,XA1) 중 하위 어드레스 비트 신호 (XA0)를 받아들여 시퀀셜 버스트 모드 또는 인터리브드 버스트 모드를 나타내는 제어 신호 (MODE)에 따라 캐리 신호 (CARRY)를 발생한다. 상기 캐리 발생부 (122)는 레지스터 (121), 2개의 인버터들 (INV1, INV2) 그리고 NOR 게이트 (G1)로 구성된다. 레지스터 (12)는 클럭 신호들 (Φ1,Φ2)에 의해서 구동되며, 상기 NOR 게이트 (G1)의 출력단에 연결된 제 1 입력단 (IN1) 그리고 서로 전기적으로 연결된 제 2 입력단 (IN2) 및 출력단 (OUT)을 갖는다. NOR 게이트 (G1)는 시퀀셜 버스트 모드 또는 인터리브드 버스트 모드를 알리기 위한 제어 신호 (MODE)를 받아들이는 제 1 입력단과, 인버터 (INV1)를 통해 초기 어드레스 비트 신호들 (XA0,XA1) 중 하위 어드레스 비트 신호 (XA0)를 받아들이는 제 2 입력단을 갖는다. 상기 레지스터 (121)의 출력단 (OUT)에 연결된 인버터 (INV2)는 캐리 발생부 (122)의 출력 신호 즉, 캐리 신호 (CARRY)를 출력한다.
상기 레지스터 (121)의 상세 회로를 보여주는 도 3을 참조하면, 레지스터 (121)는 3개의 전송 게이트들 (127, 128, 129), 그리고 5개의 인버터들 (INV5-INV9)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 각 전송 게이트 (127, 128, 129)는 도시된 바와 같이 연결된 PMOS 트랜지스터, NMOS 트랜지스터 그리고 인버터로 구성되며, 인버터들 (INV5, INV6) 그리고 인버터들 (INV8, INV9)은 각각 래치 (L1, L2)를 구성한다. 클럭 신호 (Φ1)가 로우-하이 천이를 가질 때, 제 1 입력단 (IN1)을 통해 입력된 신호는 전송 게이트 (127)를 통해 래치 (L2)로 전달된다. 클럭 신호 (Φ2)가 로직 로우 레벨로 유지될 때 제 2 입력단 (IN2)에 인가된 신호는 전송 게이트 (128)를 통해 래치 (L1)로 전달된다. 그리고, 클럭 신호 (Φ2)가 로우-하이 천이를 가질 때 래치 (L1)에 의해서 유지되는 신호 (인버터 INV5의 입력단의 신호)는 인버터들 (INV5, INV7) 및 전송 게이트 (129)를 통해 래치 (L2)로 전달된다.
도 2에 도시된 캐리 발생부 (122)는 시퀀셜 버스트 모드에서 제 1 클럭 신호 (Φ1)의 로우-하이 천이시 (도 7 참조, 버스트 모드의 제 1 구간에서) 하위 어드레스 비트 신호 (XA0)를 캐리 신호 (CARRY)로서 출력한다. 인터리브드 버스트 모드에서, 캐리 발생부 (122)는 하위 어드레스 비트 신호 (XA0)의 로직 상태에 관계없이 제 1 클럭 신호 (Φ1)의 로우-하이 천이시 (도 7 참조, 버스트 모드의 제 1 구간에서) 캐리 신호 (CARRY)를 로직 '0'으로 설정한다. 그리고, 상기 캐리 발생부 (122)는 제 2 클럭 신호 (Φ2)가 로직 로우 레벨에서 로직 하이 레벨로 천이할 때마다 (도 7 참조, 버스트 모드의 제 2 구간, 제 3 구간, 제 4 구간에서) 이전 구간에서 출력된 신호 (CARRY)를 반전시켜 캐리 신호 (CARRY)로서 출력한다.
다시 도 2를 참조하면, 상기 하위 버스트 어드레스 발생부 (124)는 제 1 및제 2 클럭 신호들 (Φ1,Φ2)에 의해서 구동되며, 상기 하위 어드레스 비트 신호 (XA0)를 받아들여 제어 신호 ()에 따라 하위 버스트 어드레스 비트 신호 (B0)를 발생한다. 상기 발생부 (124)는 레지스터 (123), 인버터 (INV3) 그리고 XOR 게이트 (G2)로 구성된다. 레지스터 (123)는 상기 제 1 및 제 2 클럭 신호들 (Φ1,Φ2)에 의해서 구동되며, 상기 하위 어드레스 비트 신호 (XA0)를 받아들이는 제 1 입력단 (IN1)과 XOR 게이트 (G2)의 출력단에 연결된 제 2 입력단 (IN2)를 갖는다. XOR 게이트 (G2)는 인버터 (INV5)를 통해 제어 신호 () (즉, 제어 신호 ()의 반전 신호)를 받아들이는 제 1 입력단과 레지스터 (123)의 출력단 (OUT)에 연결된 제 2 입력단을 갖는다. 상기 인버터 (INV3)는 레지스터 (123)의 출력단 (OUT)에 연결되며, 상기 하위 버스트 어드레스 비트 신호 (BO)를 출력한다. 상기 하위 버스트 어드레스 발생부 (124)의 레지스터 (123)는 도 3에 도시된 캐리 발생부 (121)의 레지스터 (121)와 동일하게 구성된다.
이러한 회로 구성을 갖는 하위 버스트 어드레스 발생부 (124)에 있어서, SDR/DDR 모드에 관계없이 버스트 모드의 제 1 구간에서 (도 7 참조, 제 1 클럭 신호 Φ1의 로우-하이 천이시) 하위 어드레스 비트 신호 (XA0)는 로직 상태의 변화없이 하위 버스트 어드레스 비트 신호 (B0)로서 출력된다. 이후, 하위 버스트 어드레스 발생부 (124)는 SDR 모드에서 제 2 클럭 신호 (Φ2)의 로우-하이 천이시마다 이전 구간에서 출력된 신호 (B0)를 반전시켜 하위 버스트 어드레스 비트 신호 (B0)로서 출력한다. 반면에, DDR 모드에서, 하위 버스트 어드레스 발생부 (124)는 제 2클럭 신호 (Φ2)가 로직 로우 레벨에서 로직 하이 레벨로 천이할 때마다 이전 구간에서 출력된 신호 (B0)를 하위 버스트 어드레스 비트 신호 (B0)로서 그대로 출력한다. 즉, 래치 회로로서 기능한다.
도 2에 도시된 NOR 게이트 (G3)는 인버터 (INV5)를 통해 제어 신호 ()와 캐리 발생부 (122)이 출력 신호 즉, 캐리 신호 (CARRY)를 조합하여 출력한다. 상기 NOR 게이트 (G3)는 캐리 신호 반전부 (a carry signal inverting part)를 구성한다. 구체적으로는, SRAM 장치가 SDR 모드에서 동작할 때, 즉 제어 신호 ()가 로직 하이 레벨 (logic high level)일 때, NOR 게이트 (G3)의 출력은 캐리 신호 (CARRY)의 로직 상태에 따라 결정된다. 그리고, SRAM 장치가 DDR 모드에서 동작할 때 (제어 신호 ()가 로직 로우 레벨 (logic low level)일 때), NOR 게이트 (G3)의 출력은 캐리 신호 (CARRY)의 로직 상태에 관계없이 항상 로직 로우 레벨로 설정된다.
계속해서 도 2를 참조하면, 상기 상위 버스트 어드레스 발생부 (126)는 제 1 및 제 2 클럭 신호들 (Φ1,Φ2)에 의해서 구동되며, 상기 초기 어드레스 비트 신호들 (XAO,XA1) 중 상위 어드레스 비트 신호 (XA1)를 받아들여 NOR 게이트 (G3)의 출력 신호에 따라 상위 버스트 어드레스 비트 신호 (B1)를 발생한다. 상기 발생부 (126)는 레지스터 (125), 인버터 (INV4) 그리고 XOR 게이트 (G4)로 구성된다. 레지스터 (125)는 상기 제 1 및 제 2 클럭 신호들 (Φ1,Φ2)에 의해서 구동되며, 상기 상위 어드레스 비트 신호 (XA1)를 받아들이는 제 1 입력단 (IN1)과 XOR 게이트(G4)의 출력단에 연결된 제 2 입력단 (IN2)를 갖는다. XOR 게이트 (G4)는 NOR 게이트 (G3)의 출력단에 연결된 제 1 입력단과 레지스터 (125)의 출력단 (OUT)에 연결된 제 2 입력단을 갖는다. 하위 버스트 어드레스 발생부 (124)와 마찬가지로, 상기 레지스터 (125)는 도 3에 도시된 캐리 발생부 (121)의 레지스터 (121)와 동일하게 구성된다.
이러한 회로 구성을 갖는 상위 버스트 어드레스 발생부 (126)는, 메모리 장치가 DDR 모드에서 동작할 때, 래치 회로로 동작하는 하위 버스트 어드레스 발생부 (124)와 동일하게 동작하며, 이는 NOR 게이트 (G3)의 출력이 캐리 신호 (CARRY)의 로직 상태에 관계없이 로직 로우 레벨로 고정되어 있기 때문이다. 상위 버스트 어드레스 발생부 (126)는 SDR 모드에서 NOR 게이트 (G3)의 출력에 따라 다음과 같이 동작한다. NOR 게이트 (G3)의 출력이 로직 로우 레벨일 때, 상위 버스트 어드레스 발생부 (126)는 상기 하위 버스트 어드레스 발생부 (126)가 SDR 모드에서 동작하는 것과 동일하게 동작한다. 즉, SDR 모드에서, 상기 상위 버스트 어드레스 발생부 (126)는 제 2 클럭 신호 (Φ2)의 로우-하이 천이시마다 이전 구간에서 출력된 신호 (B1)를 반전시켜 상위 버스트 어드레스 비트 신호 (B1)로서 출력한다. 반면에, NOR 게이트 (G3)의 출력이 로직 하이 레벨일 때, 상위 버스트 어드레스 발생부 (126)는 상기 하위 버스트 어드레스 발생부 (126)가 DDR 모드에서 동작하는 것과 동일하게 동작한다. 즉, DDR 모드에서, 상위 버스트 어드레스 발생부 (126)는 제 2 클럭 신호 (Φ2)가 로직 로우 레벨에서 로직 하이 레벨로 천이할 때마다 이전 구간에서 출력된 신호 (B1)를 상위 버스트 어드레스 비트 신호 (B0)로서 그대로 출력한다. 즉,래치 회로로서 기능한다.
앞서 언급된 바와 같이, 본 발명의 버스트-타입의 SRAM 장치가 4-버스트 동작을 수행한다고 가정하였다. 이러한 조건 하에서, 상기 제 1 및 제 2 클럭 신호들 (Φ1,Φ2)는 SDR 모드 동안 4-구간 사이클 (four-period cycle)을 반복한다 (도 7 참조). 이때, 제 1 클럭 신호 (Φ1)는 제 1 구간에서 펄스를 가지며, 제 2 클럭 신호 (Φ2)는 제 2, 제 3, 그리고 제 4 구간들 각각에서 펄스를 갖는다. 반면에, SRAM 장치가 DDR 모드에서 동작하는 경우, 상기 제 1 및 제 2 클럭 신호들 (Φ1,Φ2)은 2-구간 사이클을 반복한다 (도 8 참조). 이때, 제 1 클럭 신호 (Φ1)는 제 1 구간에서 펄스를 가지며, 제 2 클럭 신호 (Φ2)는 제 2 구간에서 펄스를 갖는다.
도 4는 도 1에 도시된 프리디코더의 바람직한 실시예이다.
도 4를 참조하면, 본 발명의 프리디코더 (130)는 도 1의 어드레스 발생기 (120)에서 생성된 버스트 어드레스 (BO,B1)를 받아들이고, SDR 모드 또는 DDR 모드의 인터리브드/시퀀셜 버스트 동작에 따라 상기 입력된 버스트 어드레스 (BO,B1)를 디코딩한다. 상기 프리디코더 (130)는 도면에 도시된 바와 같이 연결된 4개의 인버터들 (INV10-INV13), 4개의 AND 게이트들 (G5-G8), 그리고 4개의 조합 회로들 (131,132,133,134)를 포함한다.
도 4의 제 1 조합 회로 (131)의 바람직한 실시예가 도 5에 도시되어 있다. 도 5를 참조하면, 제 1 조합 회로 (131)는 3개의 입력단 (IN1, IN2, IN3), 하나의 출력단(D0), 인버터 (INV14), 그리고 2개의 NAND 게이트들 (G9, G10)로 구성된다.인버터 (INV14)는 입력단 (IN1)을 통해 인가되는 신호 (C0)를 반전시키며, 그렇게 반전신 신호는 신호 (DO)를 출력하기 위한 출력단을 갖는 NAND 게이트 (G10)의 일 입력단으로 전달된다. NAND 게이트 (G9)는 입력단들 (IN2, IN3)을 통해 인가되는 신호들 (C1, DDR)을 각각 받아들이는 입력단들과 상기 NAND 게이트 (G10)의 다른 입력단에 연결된 출력단을 갖는다.
도 4의 제 3 조합 회로 (133) 역시 제 1 조합 회로 (131)와 동일한 회로 구성을 갖는다. 하지만, 제 1 조합 회로 (131)의 제 1 입력단 (IN1)은 AND 게이트 (G5)의 출력 (C0)에 연결되고, 제 3 조합 회로 (133)의 제 1 입력단 (IN1)은 AND 게이트 (G7)의 출력 (C2)에 연결된다. 그리고, 제 1 조합 회로 (131)의 제 2 입력단 (IN2)은 AND 게이트 (G6)의 출력 (C1)에 연결되고, 제 3 조합 회로 (133)의 제 2 입력단 (IN2)은 AND 게이트 (G8)의 출력 (C3)에 연결된다.
도 6을 참조하면, 도 4의 제 2 조합 회로의 바람직한 실시예가 도시되어 있다. 제 2 조합 회로 (132)는 도면에 도시된 바와같이 연결된 6개의 입력단들 (IN1-IN6), 하나의 출력단 (OUT), 하나의 인버터 (INV15), 그리고 3개의 NAND 게이트들 (G11, G12, G13)로 구성된다. 도 4의 제 4 조합 회로 (134)는 도 6의 제 2 조합 회로 (132)와 동일한 회로 구성을 갖는다. 하지만, 제 2 조합 회로 (132)의 제 1 입력단 (IN1)은 AND 게이트 (G6)의 출력 (C1)에 연결되고, 제 4 조합 회로 (134)의 제 1 입력단 (IN1)은 AND 게이트 (G8)의 출력 (C3)에 연결된다. 제 2 조합 회로 (132)의 제 2 입력단 (IN2)은 AND 게이트 (G7)의 출력 (C2)에 연결되고, 제 4 조합 회로 (134)의 제 2 입력단 (IN2)은 AND 게이트 (G5)의 출력 (C0)에 연결된다. 그리고, 제 2 조합 회로 (132)의 제 3 입력단 (IN3)은 AND 게이트 (G5)의 출력 (C0)에 연결되고, 제 4 조합 회로 (134)의 제 3 입력단 (IN3)은 AND 게이트 (G7)의 출력 (C2)에 연결된다.
버스트-타입의 SRAM 장치가 SDR 모드의 인터리브드 버스트 동작을 수행한다고 가정하자. 이러한 조건하에서, 상기 프리디코더 (130)는 어드레스 발생기 (120)에서 생성된 버스트 어드레스 (B0,B1)를 디코딩하여 디코딩 신호들 (D0-D3) 중 어느 하나의 디코딩 신호를 로직 하이 레벨로 활성화시키고, 나머지 디코딩 신호들을 로직 로우 레벨로 비활성화시킨다. 예를 들면, 버스트 어드레스 (BO,B1)가 '10'일 때, AND 게이트 (G6)의 출력 (C1)은 로직 하이 레벨이 되고, 다른 AND 게이트들 (G5, G7, G8)의 출력들 (C0, C2, C3)은 로직 로우 레벨이 된다. SRAM 장치가 SDR 모드의 인터리브드 버스트 동작을 수행하기 때문에, 제어 신호 (MODE)는 로직 하이 레벨이고 제어 신호 ()는 로직 하이 레벨이 된다. 앞서 설명된 조건에 따르면, 제 1, 제 3 그리고 제 4 조합 회로들 (131, 133, 134)의 출력 신호들 (D0, D2, D3)은 로직 로우 레벨이 되고, 제 2 조합 회로 (132)의 출력 신호 (D1)는 로직 하이 레벨이 된다.
반면에, 버스트-타입의 SRAM 장치가 DDR 모드의 인터리브드 버스트 동작을 수행한다고 가정하자. 이러한 조건하에서, 상기 프리디코더 (130)는 어드레스 발생기 (120)에서 생성된 버스트 어드레스 (B0,B1)를 디코딩하여 디코딩 신호들 (D0-D3) 중 2개의 디코딩 신호들을 로직 하이 레벨로 활성화시키고, 나머지 디코딩 신호들을 로직 로우 레벨로 비활성화시킨다. 예를 들면, 버스트 어드레스 (BO,B1)가'10'일 때, AND 게이트 (G6)의 출력 (C1)은 로직 하이 레벨이 되고, 다른 AND 게이트들 (G5, G7, G8)의 출력들 (C0, C2, C3)은 로직 로우 레벨이 된다. SRAM 장치가 SDR 모드의 인터리브드 버스트 동작을 수행하기 때문에, 제어 신호 (MODE)는 로직 하이 레벨이고 제어 신호 ()는 로직 로우 레벨이 된다. 앞서 설명된 조건에 따르면, 제 3 그리고 제 4 조합 회로들 (133, 134)의 출력 신호들 (D2, D3)은 로직 로우 레벨이 되고, 제 1 및 제 2 조합 회로들 (131, 132)의 출력 신호들 (D0, D1)은 로직 하이 레벨이 된다.
도 7은 싱글 데이터 레이트 (SDR) 모드의 버스트 동작에 따른 어드레스 발생 및 디코딩 회로의 동작을 설명하기 위한 타이밍도이고, 도 8은 더블 데이터 레이트 (DDR) 모드의 버스트 동작에 따른 어드레스 발생 및 디코딩 회로의 동작을 설명하기 위한 타이밍도이다. 그리고, 도 9는 SDR 및 DDR 모드의 시퀀셜 및 인터리브드 버스트 동작시 필요한 일련의 버스트 어드레스들 및 디코딩 신호들의 로직 상태들을 보여주는 표들이다. 도 9에서, SDR 인터리브드 버스트 어드레스들은 표 1에, SDR 시퀀셜 버스트 어드레스들은 표 2에, 그리고 DDR 인터리브드 및 시퀀셜 버스트 모드에 따른 디코딩 신호들의 로직 상태들이 표 3에 각각 도시되어 있다.
이하, 본 발명의 어드레스 발생 및 디코딩 회로의 동작이 참조도면들에 의거하여 상세히 설명된다. 제어 신호 ()가 로직 하이 레벨일 때 버스트-타입의 SRAM 장치는 SDR 모드에서 동작하고, 제어 신호 ()가 로직 로우 레벨일 때 버스트-타입의 SRAM 장치는 DDR 모드에서 동작한다. 그리고, 제어 신호 (MODE)가 로직 로우 레벨일 때 SRAM 장치는 시퀀셜 버스트 모드로 진입하고, 제어 신호 (MODE)가 로직 하이 레벨일 때 SRAM 장치는 인터리브드 버스트 모드로 진입한다. 즉, 본 발명의 버스트-타입의 SRAM 장치에 사용되는 어드레스 발생 및 디코딩 회로는 4가지의 버스트 동작 모드들 각각에 필요한 버스트 어드레스들을 생성한다. 각 동작 모드에 따른 제어 신호들의 로직 상태들은 다음과 같다.
싱글 데이터 레이트 모드 더블 데이터 레이트 모드
시퀀셜 버스트 인터리브드 버스트 시퀀셜 버스트 인터리브드 버스트
MODE 로우 레벨 하이 레벨 로우 레벨 하이 레벨
/DDR 하이 레벨 하이 레벨 로우 레벨 로우 레벨
<SDR 시퀀셜 버스트 모드>
버스트-타입의 SRAM 장치가 SDR 시퀀셜 버스트 모드에서 동작한다고 가정하자 (제어 신호 (MODE)가 로직 로우 레벨이 되고 제어 신호 ()가 로직 하이 레벨이 된다). 시스템 클럭 (XCLK)이 로우-하이 천이를 가질 때, 외부 어드레스 (XAn-XA0)가 SRAM 장치에 제공된다. 이때, 외부 어드레스 (XAn-XA0) 중 초기 어드레스 (XA1,XA0)가 '00', '01', '10' 그리고 '11' 중 하나를 가질 것이다. 여기서, 초기 어드레스 (XA1,XA0)가 '01'일 때, SDR 시퀀셜 버스트 모드에 대한 어드레스 발생 및 디코딩 회로의 동작이 설명된다.
먼저, 도 7에 도시된 바와 같이, 클럭 신호 (Φ1)가 제 1 구간에서 로직 로우 레벨에서 로직 하이 레벨로 천이될 때, 캐리 발생부 (122), 하위 버스트 어드레스 발생부 (124), 그리고 상위 버스트 어드레스 발생부 (126)는 각 입력을 로직 상태의 변화없이 각 출력 신호 (CARRY, BO, B1)로서 출력한다.
구체적으로는, 캐리 발생부 (122)에 있어서, 제어 신호 (MODE)가 로직 로우 레벨이고 하위 어드레스 비트 신호 (XA0)가 로직 하이 레벨이기 때문에, NOR 게이트 (G1)의 출력 신호 즉, 레지스터 (121)의 제 1 입력 신호 (IN1)는 로직 하이 레벨이 된다. 클럭 신호 (Φ1)가 로우-하이 천이를 가질 때, 로직 하이 레벨의 입력 신호 (IN1)는 레지스터 (121)의 전송 게이트 (127)를 통해 래치 (L2)로 전달된다. 즉, 캐리 신호 (CARRY)는 인버터들 (INV8, INV2)을 통해 로직 하이 레벨이 된다.
상기 하위 버스트 어드레스 발생부 (124)는 클럭 신호 (Φ1)의 로우-하이 천이시 레지스터 (123)의 전송 게이트 (127) 및 인버터 (INV8) 그리고 인버터 (INV3)를 통해 로직 '1'의 하위 어드레스 비트 신호 (XA0)를 하위 버스트 어드레스 비트 신호 (B0)로서 출력한다. 마찬가지로, 상위 버스트 어드레스 발생부 (126) 역시 로직 '0'의 상위 어드레스 비트 신호 (XA1)를 상위 버스트 어드레스 비트 신호 (B1)로서 출력한다. 그러므로, SDR 시퀀셜 버스트 모드의 제 1 구간에서는, 외부로부터 제공되는 '01'의 초기 어드레스 비트 신호들 (XA1,XA0)이 버스트 어드레스 비트 신호들 (B1,B0)로서 그대로 출력된다. 즉, 제 1 구간의 버스트 어드레스 비트 신호들 (B1,BO)은 '01'이 된다.
그렇게 생성된 '01'의 버스트 어드레스 비트 신호들 (B1,BO)은 프리디코더 (130)로 제공된다. 앞서 설명된 바와 같이, 상기 프리디코더 (130)는 '01'의 버스트 어드레스 (B1,B0), 로직 로우 레벨의 제어 신호 (MODE), 그리고 로직 하이 레벨의 제어 신호 ()에 응답해서 디코딩 신호들 (D3-D0) 중 하나의 신호 (D1)를 로직 하이 레벨로 활성화시키고, 다른 디코딩 신호들 (D3, D2, D0)을 로직 로우 레벨로 비활성화시킨다. 이후, 디코더 (140)는 어드레스 버퍼 (110)로부터 출력된 나머지 어드레스 비트 신호들 (Bn-B2)과 상기 프리디코더 (130)에 의해서 활성화된 디코딩 신호 (D1)에 응답해서 제 1 뱅크 (BANK1) 또는 제 2 뱅크 (BANK2)의 워드 라인 또는 비트 라인들을 활성화시킨다.
제 2 클럭 신호 (Φ2)가 로우-하이 천이를 갖기 이전에 즉, 제 1 및 제 2 클럭 신호 (Φ1,Φ2)가 제 1 구간에서 로직 로우 레벨로 유지되는 동안, 캐리 발생부 (122)의 레지스터 (121)로부터 출력되는 로직 로우 레벨의 신호 (OUT)는 레지스터 (121)의 제 2 입력단 (IN2) 및 전송 게이트 (128)를 통해 래치 (L1)로 전달된다. 그리고, 하위 버스트 어드레스 발생부 (124)로부터 출력되는 로직 로우 레벨의 신호 (OUT)는 XOR 게이트 (G2)의 일 입력단으로 전달된다. 이때, 제어 신호 ()가 로직 하이 레벨이기 때문에, XOR 게이트 (G2)의 출력은 로직 하이 레벨이 되며, 이는 전송 게이트 (128)를 통해 레지스터 (123)의 래치 (L1)로 전달된다. 마찬가지로, 상위 버스트 어드레스 발생부 (126)로부터 출력되는 로직 하이 레벨의 신호 (OUT)는 XOR 게이트 (G4)의 일 입력단으로 전달된다. 이때, 캐리 신호 (CARRY)가 로직 하이 레벨이고 제어 신호 ()가 로직 하이 레벨이기 때문에, NOR 게이트 (G3)의 출력은 로직 로우 레벨이 된다. 그러므로, 레지스터 (125)의 래치 (L1)에는, 로직 로우 레벨의 신호가 래치된다.
그 다음에, SDR 시퀀셜 버스트 모드의 제 2 구간에서는, 도 7에 도시된 바와 같이, 제 1 클럭 신호 (Φ1)가 로직 로우 레벨로 유지되는 반면에 제 2 클럭 신호 (Φ2)가 로우-하이 천이를 갖는다. 이는 레지스터 (121)의 래치 (L1)에 유지되는 로직 로우 레벨의 신호가 인버터들 (INV5, INV7) 그리고 전송 게이트 (129)를 통해 래치 (L2)로 전달되게 하고, 레지스터 (123)의 래치 (L1)에 유지되는 로직 로우 레벨의 신호가 인버터들 (INV5, INV7) 그리고 전송 게이트 (129)를 통해 래치 (L2)로 전달되게 하며, 레지스터 (125)의 래치 (L1)에 유지되는 로직 하이 레벨의 신호가 인버터들 (INV5, INV7) 그리고 전송 게이트 (129)를 통해 래치 (L2)로 전달되게 한다. 결과적으로, 캐리 신호 (CARRY), 하위 버스트 어드레스 비트 신호 (B0) 그리고 상위 버스트 어드레스 비트 신호 (B1)는 각각 로직 로우 레벨, 로직 로우 레벨 그리고 로직 하이 레벨이 된다. 즉, SDR 시퀀셜 버스트 모드의 제 2 구간에서는, '10'의 버스트 어드레스 (B1,B0)가 생성된다.
그렇게 생성된 '10'의 버스트 어드레스 비트 신호들 (B1,BO)은 프리디코더 (130)로 제공되며, 상기 프리디코더 (130)는 '10'의 버스트 어드레스 (B1,B0), 로직 로우 레벨의 제어 신호 (MODE), 그리고 로직 하이 레벨의 제어 신호 ()에 응답해서 디코딩 신호들 (D3-D0) 중 하나의 신호 (D2)를 로직 하이 레벨로 활성화시키고, 다른 디코딩 신호들 (D3, D1, D0)을 로직 로우 레벨로 비활성화시킨다. 이후, 디코더 (140)는 어드레스 버퍼 (110)로부터 출력된 나머지 어드레스 비트 신호들 (Bn-B2)과 상기 프리디코더 (130)에 의해서 활성화된 디코딩 신호 (D2)에 응답해서 제 1 뱅크 (BANK1) 또는 제 2 뱅크 (BANK2)의 워드 라인 또는 비트 라인들을 활성화시킨다.
제 2 클럭 신호 (Φ2)가 다음의 제 3 구간에서 로우-하이 천이를 갖기 이전에 즉, 제 1 및 제 2 클럭 신호 (Φ1,Φ2)가 제 2 구간에서 로직 로우 레벨로 유지되는 동안, 캐리 발생부 (122)의 레지스터 (121)로부터 출력되는 로직 하이 레벨의 신호 (OUT)는 레지스터 (121)의 제 2 입력단 (IN2) 및 전송 게이트 (128)를 통해 래치 (L1)로 전달된다. 그리고, 하위 버스트 어드레스 발생부 (124)로부터 출력되는 로직 하이 레벨의 신호 (OUT)는 XOR 게이트 (G2)의 일 입력단으로 전달된다. 이때, 제어 신호 ()가 로직 하이 레벨이기 때문에, XOR 게이트 (G2)의 출력은 로직 하이 레벨이 되며, 이는 전송 게이트 (128)를 통해 레지스터 (123)의 래치 (L1)로 전달된다. 마찬가지로, 상위 버스트 어드레스 발생부 (126)의 레지스터 (125)로부터 출력되는 로직 로우 레벨의 신호 (OUT)는 XOR 게이트 (G4)의 일 입력단으로 전달된다. 이때, 캐리 신호 (CARRY)가 로직 로우 레벨이고 제어 신호 ()가 로직 하이 레벨이기 때문에, NOR 게이트 (G3)의 출력은 로직 하이 레벨이 된다. 그러므로, 레지스터 (125)의 래치 (L1)에는, 로직 하이 레벨의 신호가 래치된다.
그 다음에, SDR 시퀀셜 버스트 모드의 제 3 구간에서는, 도 7에 도시된 바와 같이, 제 1 클럭 신호 (Φ1)가 로직 로우 레벨로 유지되는 반면에 제 2 클럭 신호 (Φ2)가 로직 로우 레벨에서 로직 하이 레벨로 천이한다. 이는 레지스터 (121)의 래치 (L1)에 유지되는 로직 하이 레벨의 신호가 인버터들 (INV5, INV7) 그리고 전송 게이트 (129)를 통해 래치 (L2)로 전달되게 하고, 레지스터 (123)의 래치 (L1)에 유지되는 로직 하이 레벨의 신호가 인버터들 (INV5, INV7) 그리고 전송 게이트 (129)를 통해 래치 (L2)로 전달되게 하며, 레지스터 (125)의 래치 (L1)에 유지되는 로직 하이 레벨의 신호가 인버터들 (INV5, INV7) 그리고 전송 게이트 (129)를 통해 래치 (L2)로 전달되게 한다. 결과적으로, 캐리 신호 (CARRY), 하위 버스트 어드레스 비트 신호 (B0) 그리고 상위 버스트 어드레스 비트 신호 (B1)는 모두 로직 하이 레벨이 된다. 즉, SDR 시퀀셜 버스트 모드의 제 3 구간에서는, 도 7에 도시된 바와 같이, '11'의 버스트 어드레스 (B1,B0)가 생성된다.
이전 구간과 마찬가지로, 그렇게 생성된 '11'의 버스트 어드레스 비트 신호들 (B1,BO)은 프리디코더 (130)로 제공되며, 상기 프리디코더 (130)는 '11'의 버스트 어드레스 (B1,B0), 로직 로우 레벨의 제어 신호 (MODE), 그리고 로직 하이 레벨의 제어 신호 ()에 응답해서 디코딩 신호들 (D3-D0) 중 하나의 신호 (D3)를 로직 하이 레벨로 활성화시키고, 다른 디코딩 신호들 (D2-D0)을 로직 로우 레벨로 비활성화시킨다. 이후, 디코더 (140)는 어드레스 버퍼 (110)로부터 출력된 나머지 어드레스 비트 신호들 (Bn-B2)과 상기 프리디코더 (130)에 의해서 활성화된 디코딩 신호 (D3)에 응답해서 제 1 뱅크 (BANK1) 또는 제 2 뱅크 (BANK2)의 워드 라인 또는 비트 라인들을 활성화시킨다.
제 2 클럭 신호 (Φ2)가 제 4 구간에서 로우-하이 천이를 갖기 이전에 즉, 제 1 및 제 2 클럭 신호 (Φ1,Φ2)가 제 3 구간에서 로직 로우 레벨로 유지되는 동안, 캐리 발생부 (122)의 레지스터 (121)로부터 출력되는 로직 로우 레벨의 신호(OUT)는 레지스터 (121)의 제 2 입력단 (IN2) 및 전송 게이트 (128)를 통해 래치 (L1)로 전달된다. 그리고, 하위 버스트 어드레스 발생부 (124)의 레지스터 (123)로부터 출력되는 로직 로우 레벨의 신호 (OUT)는 XOR 게이트 (G2)의 일 입력단으로 전달된다. 이때, 제어 신호 ()가 로직 하이 레벨이기 때문에, XOR 게이트 (G2)의 출력은 로직 로우 레벨이 되며, 이는 전송 게이트 (128)를 통해 레지스터 (123)의 래치 (L1)로 전달된다. 마찬가지로, 상위 버스트 어드레스 발생부 (126)의 레지스터 (125)로부터 출력되는 로직 로우 레벨의 신호 (OUT)는 XOR 게이트 (G4)의 일 입력단으로 전달된다. 이때, 캐리 신호 (CARRY)가 로직 하이 레벨이고 제어 신호 ()가 로직 하이 레벨이기 때문에, NOR 게이트 (G3)의 출력은 로직 로우 레벨이 된다. 그러므로, 레지스터 (125)의 래치 (L1)에는, 로직 로우 레벨의 신호가 래치된다.
그 다음에, SDR 시퀀셜 버스트 모드의 제 4 구간에서는, 도 7에 도시된 바와 같이, 제 1 클럭 신호 (Φ1)가 로직 로우 레벨로 유지되는 반면에 제 2 클럭 신호 (Φ2)가 로우-하이 천이를 갖는다. 이는 레지스터 (121)의 래치 (L1)에 유지되는 로직 로우 레벨의 신호가 인버터들 (INV5, INV7) 그리고 전송 게이트 (129)를 통해 래치 (L2)로 전달되게 하고, 레지스터 (123)의 래치 (L1)에 유지되는 로직 로우 이 레벨의 신호가 인버터들 (INV5, INV7) 그리고 전송 게이트 (129)를 통해 래치 (L2)로 전달되게 하며, 레지스터 (125)의 래치 (L1)에 유지되는 로직 로우 레벨의 신호가 인버터들 (INV5, INV7) 그리고 전송 게이트 (129)를 통해 래치 (L2)로 전달되게한다. 결과적으로, 캐리 신호 (CARRY), 하위 버스트 어드레스 비트 신호 (B0) 그리고 상위 버스트 어드레스 비트 신호 (B1)는 모두 로직 로우 레벨이 된다. 즉, SDR 시퀀셜 버스트 모드의 제 4 구간에서는, 도 7에 도시된 바와 같이, '00'의 버스트 어드레스 (B1,B0)가 생성된다. 그렇게 생성된 '00'의 버스트 어드레스 비트 신호들 (B1,BO)은 프리디코더 (130)로 제공되며, 상기 프리디코더 (130)는 '10'의 버스트 어드레스 (B1,B0), 로직 로우 레벨의 제어 신호 (MODE), 그리고 로직 하이 레벨의 제어 신호 ()에 응답해서 디코딩 신호들 (D3-D0) 중 하나의 신호 (D0)를 로직 하이 레벨로 활성화시키고, 다른 디코딩 신호들 (D3-D1)을 로직 로우 레벨로 비활성화시킨다.
앞서 설명된 바와 같이, '01'의 초기 어드레스 (XA1,XA0)가 외부로부터 제공되면, 내부적으로 '01', '10', '11', 그리고 '00'의 일련의 버스트 어드레스들 (B1,B0)이 본 발명에 따른 어드레스 발생기 (120)에 의해서 순차적으로 생성된다. 게다가, 어드레스 발생기 (120)에 의해서 생성된 버스트 어드레스는 제 1 또는 제 2 클럭 신호 (Φ1/Φ2)가 로직 로우 레벨에서 로직 하이 레벨로 천이될 때 프리디코더 (130)로 직접 전달되기 때문에, 전반적인 디코딩 속도가 향상될 수 있다. 마찬가지로, SDR 인터리브드 버스트 동작에 따른 어드레스 발생 및 디코딩 동작은 앞서 설명된 SDR 시퀀셜 버스트 모드와 동일한/유사한 방법으로 수행되며, 그것의 설명은 그러므로 생략된다.
<DDR 인터리브드 버스트 모드>
버스트-타입의 SRAM 장치가 DDR 인터리브드 버스트 모드에서 동작할 때, 본 발명에 따른 어드레스 발생 및 디코딩 회로의 동작이 참조도면들에 의거하여 이하 상세히 설명된다. 앞서 설명된 표 4에 도시된 바와 같이, DDR 인터리브드 버스트 모드에 있어서, 시퀀셜 버스트 모드 또는 인터리브드 버스트 모드를 알리는 제어 신호 (MODE)는 로직 하이 레벨이 되고, SDR 모드 또는 DDR 모드를 알리는 제어 신호 ()는 로직 로우 레벨이 된다. '01'의 초기 어드레스 (XA1,XA0)가 외부로부터 제공된다고 가정하자.
먼저, 도 8에 도시된 바와 같이, 클럭 신호 (Φ1)가 제 1 구간에서 로직 로우 레벨에서 로직 하이 레벨로 천이될 때, 캐리 발생부 (122), 하위 버스트 어드레스 발생부 (124), 그리고 상위 버스트 어드레스 발생부 (126)는 각 입력 신호를 로직 상태의 변화없이 각 출력 신호 (CARRY, BO, B1)로서 출력한다.
구체적으로는, 캐리 발생부 (122)에 있어서, 제어 신호 (MODE)가 로직 하이 레벨이고 하위 어드레스 비트 신호 (XA0)가 로직 하이 레벨이기 때문에, NOR 게이트 (G1)의 출력은 로직 로우 레벨이 된다. 그리므로, 로직 로우 레벨의 캐리 신호 (CARRY)가 래치 (L1) 및 인버터 (INV2)를 통해 캐리 발생부 (122)로부터 출력된다. 마찬가지로, 하위 및 상위 버스트 어드레스 발생부들 (124, 126)은 각각 로직 '1'의 하위 버스트 어드레스 비트 신호 (B0)와 로직 '0'의 상위 버스트 어드레스 비트 신호 (B1)를 출력한다. 즉, 어드레스 발생기 (120)로부터 생성된 '01'의 버스트 어드레스 (B1,B0)가 제 1 클럭 신호 (Φ1)가 로직 로우 레벨에서 로직 하이 레벨로 천이될 때 (즉, DDR 인터리브드 버스트 모드의 제 1 구간에서) 프리디코더 (130)로전달된다.
그렇게 생성된 '01'의 버스트 어드레스 (B1,B0)는 제어 신호들 (MODE,)의 로직 상태에 따라 도 4의 프리디코더 (130)에 의해서 디코딩되며, 그 결과 디코딩 신호들 (D0, D1)이 로직 하이 레벨로 활성화된다. 상기 디코더 (140)는 상기 활성화된 디코딩 신호들 (D0, D1)와 어드레스 버퍼 (110)로부터 출력된 어드레스 비트 신호들 (B2-Bn)에 응답해서 제 1 뱅크 (BANK1)와 제 2 뱅크 (BANK2) 각각의 워드 라인 (또는 비트 라인들)을 동시에 선택한다. 이후, 이 분야에 잘 알려진 읽기 방법에 따라 상기 제 1 및 제 2 뱅크들 (BANK1, BANK2)로부터 각각 데이터가 읽혀질 것이다. 그렇게 읽혀진 데이터 중 하나는 외부 클럭 (XCLK)의 제 1 로직 상태 구간에서 출력되고, 다른 하나는 외부 클럭 (XCLK)의 제 2 로직 상태 구간에서 출력될 것이다.
제 2 클럭 신호 (Φ2)가 제 2 구간에서 로우-하이 천이를 갖기 이전에 즉, 제 1 및 제 2 클럭 신호 (Φ1, Φ2)가 제 1 구간에서 로직 로우 레벨로 유지되는 동안에, 캐리 발생부 (122), 하위 버스트 어드레스 발생부 (124) 그리고 상위 버스트 어드레스 발생부 (126) 내의 각 레지스터 (121, 123, 125)의 래치 (L1)에는, 각 레지스터 (121, 123, 125)의 제 2 입력단 (IN2)으로 제공되는 신호가 래치된다.
구체적으로는, 레지스터 (121)의 출력단 (OUT)이 제 2 입력단에 직접 연결되어 있기 때문에, 제 1 구간에서 생성된 로직 하이 레벨의 신호 (OUT)가 제 2 입력단 (IN2)으로 직접 전달된다. 그러므로, 로직 하이 레벨의 입력 신호 (IN2)가 레지스터 (121)의 전송 게이트 (128)를 통해 래치 (L1)에 래치된다. 하위 버스트 어드레스 발생부 (124)에 있어서, 제 1 구간에서 생성된 로직 로우 레벨의 신호 (OUT)는 XOR 게이트 (G2)의 일 입력단으로 전달된다. 이때, 제어 신호 ()가 로직 로우 레벨이기 때문에, XOR 게이트 (G2)의 출력은 로직 하이 레벨이 되며, 이는 레지스터 (123)의 전송 게이트 (128)를 통해 래치 (L1)로 전달된다.
제 1 및 제 2 클럭 신호 (Φ1,Φ2)가 DDR 인터리브드 버스트 모드의 제 1 구간에서 모두 로직 로우 레벨로 유지되는 동안, SDR 시퀀셜/인터리브드 버스트 모드와 달리, NOR 게이트 (G2)의 출력은 제어 신호 ()가 로직 로우 레벨이기 때문에 캐리 신호 (CARRY)의 로직 상태에 관계없이 항상 로직 로우 레벨로 설정된다. 이러한 조건에서, 레지스터 (125)의 출력 신호 (OUT)가 로직 하이 레벨이기 때문에, 상위 버스트 어드레스 발생부 (126)의 레지스터 (125)의 제 2 입력단 (IN2)은 로직 하이 레벨이 된다. 그러므로, 레지스터 (125)의 래치 (L1)에는, 로직 하이 레벨의 신호가 래치된다.
그 다음에, DDR 인터리브드 버스트 모드의 제 2 구간에서는, 도 8에 도시된 바와 같이, 제 1 클럭 신호 (Φ1)가 로직 로우 레벨로 유지되는 반면에 제 2 클럭 신호 (Φ2)가 로우-하이 천이를 갖는다. 이는 레지스터 (121)의 래치 (L1)에 유지되는 로직 하이 레벨의 신호가 인버터들 (INV5, INV7) 그리고 전송 게이트 (129)를 통해 래치 (L2)로 전달되게 하고, 레지스터 (123)의 래치 (L1)에 유지되는 로직 하이 레벨의 신호가 인버터들 (INV5, INV7) 그리고 전송 게이트 (129)를 통해 래치 (L2)로 전달되게 하며, 레지스터 (125)의 래치 (L1)에 유지되는 로직 하이 레벨의신호가 인버터들 (INV5, INV7) 그리고 전송 게이트 (129)를 통해 래치 (L2)로 전달되게 한다. 결과적으로, 캐리 신호 (CARRY), 하위 버스트 어드레스 비트 신호 (B0) 그리고 상위 버스트 어드레스 비트 신호 (B1)는 모두 로직 하이 레벨이 된다. 즉, DDR 인터리브드 버스트 모드의 제 2 구간에서는, 도 8에 도시된 바와 같이, '11'의 버스트 어드레스 (B1,B0)가 생성된다.
그렇게 생성된 '11'의 버스트 어드레스 (B1,B0)는 제어 신호들 (MODE,)의 로직 상태에 따라 도 4의 프리디코더 (130)에 의해서 디코딩되며, 그 결과 디코딩 신호들 (D2, D3)이 로직 하이 레벨로 동시에 활성화된다. 상기 디코더 (140)는 상기 활성화된 디코딩 신호들 (D2, D3)와 어드레스 버퍼 (110)로부터 출력된 어드레스 비트 신호들 (B2-Bn)에 응답해서 제 1 뱅크 (BANK1)와 제 2 뱅크 (BANK2) 각각의 워드 라인 (또는 비트 라인들)을 동시에 선택한다. 이후, 이 분야에 잘 알려진 읽기 방법에 따라 상기 제 1 및 제 2 뱅크들 (BANK1, BANK2)로부터 각각 데이터가 읽혀질 것이다. 그렇게 읽혀진 데이터 중 하나는 외부 클럭 (XCLK)의 제 1 로직 상태 구간에서 출력되고, 다른 하나는 외부 클럭 (XCLK)의 제 2 로직 상태 구간에서 출력될 것이다.
DDR 시퀀셜 버스트 동작에 따른 어드레스 발생 및 디코딩 동작은 앞서 설명된 DDR 인터리브드 버스트 모드와 동일한/유사한 방법으로 수행되며, 그것의 설명은 그러므로 생략된다.
앞서 설명된 버스트-타입의 SRAM 장치에 구현되는 어드레스 발생 및 디코딩 회로에 있어서, 버스트 어드레스 비트 신호들 및 디코딩 신호들은 스태틱한 상태를갖는다. 하지만, 펄스 형태의 신호들 역시 사용될 수 있음은 자명하다. 본 발명의 일예로서 버스트-타입의 SRAM 장치가 설명되었지만, 본 발명의 기술적 사상이 다른 랜덤 액세스 메모리 장치, 예를 들면, 버스트-타입의 DRAM 장치에 적용될 수 있다.
상술한 바와 같이, 싱글 데이터 레이트 모드와 더블 데이터 레이트 모드를 갖는 버스트-타입의 랜덤 액세스 메모리 장치에 구현되는 어드레스 발생 및 디코딩 회로는 DDR/SDR 모드에서 각각 요구되는 버스트 어드레스들을 빠르게 생성할 수 있다.

Claims (26)

  1. 시스템 클럭의 한 사이클 동안 하나의 데이터가 입·출력되는 싱글 데이터 레이트 (SDR) 모드와 상기 시스템 클럭의 한 사이클 동안 2개의 데이터가 입·출력되는 더블 데이터 레이트 (DDR) 모드를 갖는 버스트-타입의 랜덤 액세스 메모리 장치의 어드레스 발생 및 디코딩 회로에 있어서:
    외부로부터 인가되는 어드레스 중 초기 어드레스, 버스트 타입을 나타내는 제 1 제어 신호, 상기 DDR 모드 또는 상기 SDR 모드를 나타내는 제 2 제어 신호에 응답해서 제 1 및 제 2 클럭 신호들에 동기된 일련의 버스트 어드레스들을 순차적으로 발생하는 어드레스 발생기 및;
    상기 버스트 어드레스들을 순차적으로 받아들이고, 상기 외부 어드레스 중 나머지 어드레스와 그렇게 입력된 버스트 어드레스를 디코딩하는 디코딩 수단을 포함하는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  2. 제 1 항에 있어서,
    상기 외부 어드레스 중 나머지 어드레스를 받아들이고, 상기 제 1 클럭 신호에 동기되어 상기 나머지 어드레스를 상기 디코딩 수단으로 제공하는 어드레스 버퍼를 부가적으로 포함하는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  3. 제 2 항에 있어서,
    상기 디코딩 수단은 상기 입력된 버스트 어드레스를 받아들이고 상기 제 1 및 제 2 제어 신호들에 응답하여 상기 입력된 버스트 어드레스를 디코딩하며, 디코딩 결과로서 디코딩 신호들을 출력하는 프리디코더 및; 상기 프리디코더로부터 출력된 디코딩 신호들과 상기 나머지 어드레스를 디코딩하는 디코더를 포함하는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  4. 제 3 항에 있어서,
    상기 프리디코더는 상기 SDR 모드에서 상기 디코딩 신호들 중 하나의 디코딩 신호를 활성화시키며, 그 결과 상기 랜덤 액세스 메모리 장치에 제공되는 2개의 뱅크들 중 하나의 뱅크가 선택되는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  5. 제 3 항에 있어서,
    상기 프리 디코더는 상기 DDR 모드에서 상기 디코딩 신호들 중 2개의 디코딩 신호들을 동시에 활성화시키며, 그 결과 상기 랜덤 액세스 메모리 장치에 제공되는 2개의 뱅크들이 동시에 선택되는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  6. 제 5 항에 있어서,
    상기 버스트-타입의 랜덤 액세스 메모리 장치는 캐시 메모리로서 사용되고4-버스트 모드를 갖는 버스트-타입의 스태틱 랜덤 액세스 메모리 장치를 포함하는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  7. 제 6 항에 있어서,
    상기 어드레스 발생기로부터 생성된 버스트 어드레스는 상기 제 1 클럭 신호 또는 상기 제 2 클럭 신호가 로우-하이 천이를 가질 때 상기 프리디코더로 직접 전달되는 되는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  8. 제 7 항에 있어서,
    상기 제 1 클럭 신호와 상기 제 2 클럭 신호는 상기 DDR 모드 동안 2-구간 사이클 (two-period cycle)을 반복하고, 상기 제 1 클럭 신호와 상기 제 2 클럭 신호는 제 1 구간과 제 2 구간에서 각각 펄스를 가지며;
    상기 제 1 클럭 신호와 상기 제 2 클럭 신호는 상기 SDR 모드 동안 4-구간 사이클 (four-period cycle)을 반복하고, 상기 제 1 클럭 신호는 제 1 구간에서 펄스를 가지며 상기 제 2 클럭 신호는 제 2, 제 3, 그리고 제 4 구간에서 각각 펄스를 갖는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  9. 제 8 항에 있어서,
    상기 어드레스 발생기는,
    상기 제 1 및 제 2 클럭 신호들에 의해서 구동되며, 상기 초기 어드레스 중하위 어드레스 비트를 받아들여 상기 제 1 제어 신호에 따라 캐리 신호를 발생하는 캐리 발생부와;
    상기 캐리 신호를 받아들여 상기 SDR 모드 동안 상기 입력된 캐리 신호를 반전시키는 캐리 신호 반전부와;
    상기 캐리 신호 반전부는 상기 DDR 모드 동안 출력 신호를 로직 로우 레벨로 설정하며;
    상기 제 1 및 제 2 클럭 신호들에 의해서 구동되며, 상기 하위 어드레스 비트를 받아들여 상기 제 2 제어 신호에 따라 버스트 어드레스 중 하위 버스트 어드레스 비트를 발생하는 하위 버스트 어드레스 발생부 및;
    상기 제 1 및 제 2 클럭 신호들에 의해서 구동되며, 상기 초기 어드레스 중 상위 어드레스 비트를 받아들여 상기 캐리 신호 반전부로부터 출력되는 신호의 로직 상태에 따라 상기 버스트 어드레스 중 상위 버스트 어드레스 비트를 발생하는 상위 버스트 어드레스 발생부를 포함하는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  10. 제 9 항에 있어서,
    상기 캐리 신호 반전부는 상기 캐리 신호를 받아들이는 제 1 입력단, 상기 제 2 제어 신호의 반전 신호를 받아들이는 제 2 입력단, 그리고 상기 상위 버스트어드레스 발생부에 연결된 출력단을 갖는 NOR 게이트를 포함하는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  11. 제 10 항에 있어서,
    상기 하위 버스트 어드레스 발생부, 상기 상위 버스트 어드레스 발생부 그리고 상기 캐리 발생부 각각은 상기 제 1 클럭 신호의 로우-하이 천이시 입력 신호를 출력 신호로서 전달하는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  12. 제 11 항에 있어서,
    상기 하위 버스트 어드레스 발생부는 상기 SDR 모드 동안 이전 구간에서 출력된 신호를 반전시키고 상기 제 2 클럭 신호의 로우-하이 천이시 상기 반전된 신호를 상기 하위 버스트 어드레스 비트로서 출력하며; 그리고
    상기 하위 버스트 어드레스 발생부는 상기 DDR 모드 동안 이전 구간에서 출력된 신호를 래치하고 상기 제 2 클럭 신호의 로우-하이 천이시 상기 래치된 신호를 상기 하위 버스트 어드레스 비트로서 출력하는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  13. 제 12 항에 있어서,
    상기 하위 버스트 어드레스 발생부는,
    상기 제 1 및 제 2 클럭 신호들에 의해서 구동되며, 상기 하위 어드레스 비트를 받아들이는 제 1 입력단, 제 2 입력단, 그리고 출력단을 갖는 레지스터와;
    상기 레지스터의 출력단에 연결되며, 상기 하위 버스트 어드레스 비트를 출력하는 인버터 및;
    상기 제 2 제어 신호의 반전 신호를 받아들이는 제 1 입력단, 상기 레지스터의 출력단에 연결된 제 2 입력단, 그리고 상기 레지스터의 제 2 입력단에 연결된 출력단을 갖는 XOR 게이트를 포함하는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  14. 제 11 항에 있어서,
    상기 캐리 발생부는 시퀀셜 버스트 모드 동안 상기 제 1 클럭 신호가 로직 로우 레벨에서 로직 하이 레벨로 천이할 때 상기 하위 어드레스 비트를 상기 캐리 신호로서 출력하고;
    상기 캐리 발생부는 인터리브드 버스트 모드 동안 상기 제 1 클럭 신호가 로직 로우 레벨에서 로직 하이 레벨로 천이할 때 상기 캐리 신호를 로직 로우 레벨로 설정하며; 그리고
    상기 캐리 발생부는 시퀀셜 버스트 모드 및 인터리브드 버스트 모드 하에서 이전 구간에서 출력된 신호를 반전시키고 상기 제 2 클럭 신호의 로우-하이 천이시 상기 반전된 신호를 상기 캐리 신호로서 출력하는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  15. 제 14 항에 있어서,
    상기 캐리 발생부는,
    상기 제 1 및 제 2 클럭 신호들에 의해서 구동되며, 제 1 입력단, 제 2 입력단, 그리고 상기 제 2 입력단에 연결된 출력단을 갖는 레지스터와;
    상기 제 1 제어 신호를 받아들이는 제 1 입력단, 제 1 인버터를 통해 상기 하위 어드레스 비트를 받아들이는 제 2 입력단, 그리고 상기 레지스터의 제 2 입력단에 연결된 출력단을 갖는 NOR 게이트 및;
    상기 레지스터의 출력단에 연결되며, 상기 캐리 신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  16. 제 11 항에 있어서,
    상기 상위 버스트 어드레스 발생부는 상기 캐리 신호 반전부의 출력 신호가 로직 로우 레벨이고 상기 메모리 장치가 상기 SDR 모드에서 동작할 때 이전 구간에서 출력된 신호를 반전시키고 상기 제 2 클럭 신호의 로우-하이 천이시 상기 반전된 신호를 상기 상위 버스트 어드레스 비트로서 출력하며; 그리고
    상기 상위 버스트 어드레스 발생부는 상기 캐리 신호 반전부의 출력 신호가 로직 하이 레벨이고 상기 메모리 장치가 DDR 모드에서 동작할 때 이전 구간에서 출력된 신호를 래치하고 상기 제 2 클럭 신호의 로우-하이 천이시 상기 래치된 신호를 상기 상위 버스트 어드레스 비트로서 출력하는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  17. 제 16 항에 있어서,
    상기 상위 버스트 어드레스 발생부는,
    상기 제 1 및 제 2 클럭 신호들에 의해서 구동되며, 상기 상위 어드레스 비트를 받아들이는 제 1 입력단, 제 2 입력단, 그리고 출력단을 갖는 레지스터와;
    상기 레지스터의 출력단에 연결되며, 상기 상위 버스트 어드레스 비트를 출력하는 인버터 및;
    상기 캐리 신호 반전부의 출력 신호를 받아들이는 제 1 입력단, 상기 레지스터의 출력단에 연결된 제 2 입력단, 그리고 상기 레지스터의 제 2 입력단에 연결된 출력단을 갖는 XOR 게이트를 포함하는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  18. 제 13 항, 제 15 항 또는 제 17 항에 있어서,
    상기 레지스터는 상기 제 1 클럭 신호의 로우-하이 천이에 응답해서 제 1 입력 신호를 전달하는 제 1 전송 게이트와; 상기 제 2 클럭 신호의 하이-로우 천이에 응답해서 제 2 입력을 전달하는 제 2 전송 게이트와; 상기 제 1 전송 게이트를 통해 전달된 신호를 래치하는 제 1 래치와; 그리고 상기 제 2 클럭 신호의 로우-하이 천이에 응답해서 인버터를 통해 상기 제 2 래치로부터 출력되는 신호를 상기 제 1 래치로 전달하는 제 3 전송 게이트를 포함하는 것을 특징으로 하는 어드레스 발생 및 디코딩 회로.
  19. 시스템 클럭의 한 사이클 동안 하나의 데이터가 입·출력되는 싱글 데이터레이트 (DDR) 모드와 상기 시스템 클럭의 한 사이클 동안 2개의 데이터가 입·출력되는 더블 데이터 레이트 (SDR) 모드를 갖는 버스트-타입의 랜덤 액세스 메모리 장치에 있어서:
    각각이 데이터를 저장하는 제 1 및 제 2 뱅크들과;
    외부로부터 인가되는 멀티-비트 어드레스 중 초기 어드레스 비트들, 버스트 타입을 나타내는 제 1 제어 신호, 상기 DDR 모드 또는 상기 SDR 모드를 나타내는 제 2 제어 신호에 응답해서 제 1 및 제 2 클럭 신호들에 동기된 일련의 버스트 어드레스들을 순차적으로 발생하는 어드레스 발생기와;
    상기 어드레스 발생기로부터 출력된 버스트 어드레스를 받아들이고, 상기 제 1 및 제 2 제어 신호들에 응답하여 상기 입력된 버스트 어드레스를 디코딩하며, 디코딩 결과로서 디코딩 신호들을 출력하는 프리디코더 및;
    상기 프리디코더로부터 출력된 디코딩 신호들과 상기 멀티-비트 어드레스 중 나머지 어드레스에 응답하여 상기 SDR 모드 동안 상기 제 1 뱅크 또는 제 2 뱅크를 선택하고, 상기 DDR 모드 동안 상기 제 1 및 제 2 뱅크들을 동시에 선택하는 디코더를 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 장치.
  20. 제 19 항에 있어서,
    상기 프리디코더는 상기 제 1 및 제 2 뱅크들이 상기 디코더에 의해서 동시에 선택되도록 상기 DDR 모드에서 상기 디코딩 신호들 중 2개의 디코딩 신호들을 동시에 활성화시키며; 그리고
    상기 프리디코더는 상기 제 1 뱅크 또는 상기 제 2 뱅크가 상기 디코더에의해서 선택되도록 상기 SDR 모드에서 상기 디코딩 신호들 중 하나의 디코딩 신호를 활성화시키는 것을 특징으로 하는 랜덤 액세스 메모리 장치.
  21. 제 20 항에 있어서,
    상기 어드레스 발생기는,
    상기 제 1 및 제 2 클럭 신호들에 의해서 구동되며, 상기 초기 어드레스 중 하위 어드레스 비트를 받아들여 상기 제 1 제어 신호에 따라 캐리 신호를 발생하는 캐리 발생부와;
    상기 캐리 신호를 받아들여 상기 SDR 모드 동안 상기 입력된 캐리 신호를 반전시키는 캐리 신호 반전부와;
    상기 캐리 신호 반전부는 상기 DDR 모드 동안 출력 신호를 로직 로우 레벨로 설정하며;
    상기 제 1 및 제 2 클럭 신호들에 의해서 구동되며, 상기 하위 어드레스 비트를 받아들여 상기 제 2 제어 신호에 따라 버스트 어드레스 중 하위 버스트 어드레스 비트를 발생하는 하위 버스트 어드레스 발생부 및;
    상기 제 1 및 제 2 클럭 신호들에 의해서 구동되며, 상기 초기 어드레스 중 상위 어드레스 비트를 받아들여 상기 캐리 신호 반전부로부터 출력되는 신호의 로직 상태에 따라 상기 버스트 어드레스 중 상위 버스트 어드레스 비트를 발생하는 상위 버스트 어드레스 발생부를 포함하는 것을 특징으로 하는 랜덤 액세스 메모리장치.
  22. 제 21 항에 있어서,
    상기 캐리 신호 반전부는 상기 캐리 신호를 받아들이는 제 1 입력단, 상기 제 2 제어 신호의 반전 신호를 받아들이는 제 2 입력단, 그리고 상기 상위 버스트어드레스 발생부에 연결된 출력단을 갖는 NOR 게이트를 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 장치.
  23. 제 21 항에 있어서,
    상기 하위 버스트 어드레스 발생부는,
    상기 제 1 및 제 2 클럭 신호들에 의해서 구동되며, 상기 하위 어드레스 비트를 받아들이는 제 1 입력단, 제 2 입력단, 그리고 출력단을 갖는 레지스터와;
    상기 레지스터의 출력단에 연결되며, 상기 하위 버스트 어드레스 비트를 출력하는 인버터 및;
    상기 제 2 제어 신호의 반전 신호를 받아들이는 제 1 입력단, 상기 레지스터의 출력단에 연결된 제 2 입력단, 그리고 상기 레지스터의 제 2 입력단에 연결된 출력단을 갖는 XOR 게이트를 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 장치.
  24. 제 21 항에 있어서,
    상기 캐리 발생부는,
    상기 제 1 및 제 2 클럭 신호들에 의해서 구동되며, 제 1 입력단, 제 2 입력단, 그리고 상기 제 2 입력단에 연결된 출력단을 갖는 레지스터와;
    상기 제 1 제어 신호를 받아들이는 제 1 입력단, 제 1 인버터를 통해 상기 하위 어드레스 비트를 받아들이는 제 2 입력단, 그리고 상기 레지스터의 제 2 입력단에 연결된 출력단을 갖는 NOR 게이트 및;
    상기 레지스터의 출력단에 연결되며, 상기 캐리 신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 장치.
  25. 제 21 항에 있어서,
    상기 상위 버스트 어드레스 발생부는,
    상기 제 1 및 제 2 클럭 신호들에 의해서 구동되며, 상기 상위 어드레스 비트를 받아들이는 제 1 입력단, 제 2 입력단, 그리고 출력단을 갖는 레지스터와;
    상기 레지스터의 출력단에 연결되며, 상기 상위 버스트 어드레스 비트를 출력하는 인버터 및;
    상기 캐리 신호 반전부의 출력 신호를 받아들이는 제 1 입력단, 상기 레지스터의 출력단에 연결된 제 2 입력단, 그리고 상기 레지스터의 제 2 입력단에 연결된 출력단을 갖는 XOR 게이트를 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 장치.
  26. 제 23 항, 제 24 항 또는 제 24 항에 있어서,
    상기 레지스터는 상기 제 1 클럭 신호의 로우-하이 천이에 응답해서 제 1 입력 신호를 전달하는 제 1 전송 게이트와; 상기 제 2 클럭 신호의 하이-로우 천이에 응답해서 제 2 입력을 전달하는 제 2 전송 게이트와; 상기 제 1 전송 게이트를 통해 전달된 신호를 래치하는 제 1 래치와; 그리고 상기 제 2 클럭 신호의 로우-하이 천이에 응답해서 인버터를 통해 상기 제 2 래치로부터 출력되는 신호를 상기 제 1 래치로 전달하는 제 3 전송 게이트를 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002175692A (ja) * 2000-12-07 2002-06-21 Hitachi Ltd 半導体記憶装置及びデータ処理システム
US7149824B2 (en) * 2002-07-10 2006-12-12 Micron Technology, Inc. Dynamically setting burst length of memory device by applying signal to at least one external pin during a read or write transaction
DE10232178B3 (de) * 2002-07-16 2004-02-26 Infineon Technologies Ag Anordnung und Verfahren zum Überprüfen eines Adress-Generators
WO2005004164A1 (ja) * 2003-06-30 2005-01-13 Fujitsu Limited 半導体記憶装置
US8649210B2 (en) * 2011-09-06 2014-02-11 Mediatek Inc. DDR PSRAM and data writing and reading methods thereof
US9202532B2 (en) * 2012-09-13 2015-12-01 Winbond Electronics Corp. Burst sequence control and multi-valued fuse scheme in memory device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5452261A (en) 1994-06-24 1995-09-19 Mosel Vitelic Corporation Serial address generator for burst memory
US5596616A (en) 1996-02-08 1997-01-21 United Microelectronics Corp. Burst address sequence generator for addressing static random-access-memory devices
US5708688A (en) 1996-05-23 1998-01-13 Etron Technology, Inc. High speed programmable burst address generation circuit
US6118726A (en) * 1998-02-02 2000-09-12 International Business Machines Corporation Shared row decoder
US6172893B1 (en) * 1999-01-05 2001-01-09 Micron Technology, Inc. DRAM with intermediate storage cache and separate read and write I/O

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