KR100567991B1

KR100567991B1 - 반도체 집적 회로 메모리 장치

Info

Publication number: KR100567991B1
Application number: KR1019990025561A
Authority: KR
Inventors: 후지오카신야; 다구치마사오; 사토야스하루; 스즈키다카아키; 아이카와다다오; 마츠자키야스로우; 우치다도시야
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1998-06-30
Filing date: 1999-06-30
Publication date: 2006-04-06
Also published as: TW426857B; US6185149B1; KR20000006561A; DE69930586T2; DE69930586D1; EP0969476B1; EP0969476A1

Abstract

반도체 메모리는 메모리 셀 블록, 버스트 길이에 기초하여 버스트 길이 정보를 발생하는 버스트 길이 정보 발생 회로, 및 버스트 길이 정보를 수신하는 블록 활성화 회로를 구비한다. 블록 활성화 회로는, 그 버스트 길이가 소망하는 버스트 길이와 같거나 또는 짧은 경우에 메모리 셀 블록 중 하나를 선택적으로 활성화하고, 또 그 버스트 길이가 소망하는 버스트 길이보다 긴 경우에는 버스트 길이에 기초하여 복수개의 메모리 셀 블록을 선택적으로 활성화한다. 상기 한 개 또는 복수개의 메모리 셀 블록으로부터 데이터를 판독한다.

Description

반도체 집적 회로 메모리 장치{SEMICONDUCTOR INTEGRATED CIRCUIT MEMORY}

도 1은 SDRAM의 메모리 셀의 주변 회로 구성의 회로도.

도 2는 SDRAM의 종래의 데이터 판독 동작의 타이밍 챠트.

도 3은 종래의 FCRAM의 데이터 판독 동작의 타이밍 챠트.

도 4는 본 발명의 실시예에 따른 반도체 메모리의 블록도.

도 5는 도 4에 도시한 RAS 발생 유닛의 순서와 내부 인터리브 발생 회로를 도시하는 블록도.

도 6은 도 4에 도시한 클록 카운터의 블록도.

도 7은 도 4에 도시한 RAS 발생 회로와 내부 인터리브 발생 회로의 회로도.

도 8은 버스트 길이가 4일 때 실행되는 도 4에 도시한 메모리의 데이터 판독 동작의 타이밍 챠트.

도 9는 버스트 길이가 8일 때 실행되는 도 4에 도시한 메모리의 데이터 판독 동작의 타이밍 챠트.

도 10a, 10b, 10c, 10d, 10e 및 10f는 각각 반도체 메모리에 버스트 길이를 설정하는 방법을 도시하는 도면.

도 11은 도 4에 도시한 패럴 시리얼 변환기의 블록도.

도 12는 버스트 길이가 1, 2 또는 4인 경우에 대한 도 11에 도시한 각 스위 치의 상태를 도시하는 표.

도 13은 도 11에 도시한 제1 및 제2 레지스터의 동작을 도시하는 타이밍 챠트.

도 14는 버스트 길이가 4일 때 도 11에 도시한 4비트에서 2비트로의 변환 회로, 및 래치 & 레벨 시프터 회로의 동작을 도시하는 타이밍 챠트.

도 15a 및 15b는 버스트 길이가 1, 2 및 4인 경우에 대한 4개의 제어 클록 신호(psclk0z - psclk3z)와 2개의 출력 제어 클록 신호(outp0z, outp1z)의 동작 조건을 도시하는 테이블.

도 16a는 도 11에 도시한 지연 플립 플롭(DFF) 중 하나의 회로도.

도 16b는 도 16a의 구성의 동작을 도시하는 타이밍 챠트.

도 17a는 도 11에 도시한 출력 버퍼 중 하나의 회로도.

도 17b는 도 17a의 구성의 동작을 도시하는 타이밍 챠트.

도 18은 도 11에 도시한 래치 & 레벨 시프터 회로의 구성을 도시하는 회로도.

도 19는 본 발명의 제2 실시예에 따른 블록도.

도 20은 본 발명의 제2 실시예에 따른 동작 타이밍 챠트.

<도면의 주요 부분에 대한 부호의 설명>

1 : 클록 버퍼

2 : 커맨드 디코더

3 : 어드레스 버퍼

4 : 모드 레지스터

5 : 클록 카운터

6 : 내부 인터리브 발생 회로

7 : 뱅크 0 회로

8 : 뱅크 1 회로

9 : RAS 발생 유닛

10 : 타이밍 제어기

11 : 프리디코더

12 : 메모리 셀 블록

13 : 로우 디코더

14 : 컬럼 디코더

15 : 센스 앰프 블록

16 : 센스 버퍼

17 : DQ 제어기

18a, 18b : 패럴 시리얼 변환 회로

19 : 데이터 출력 버퍼

본 발명은 반도체 집적 회로 메모리에 관한 것으로, 보다 상세히 설명하면, 클록에 동기하여 동작하는 반도체 집적 회로 메모리 장치에 관한 것이다.

최근, 데이터 전송 속도가 증가할 수 있도록, CPU의 속도 증가에 따라 출력 데이터를 보다 높은 주파수로 입력하기 위한 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 소자와 같은 반도체 메모리 소자가 필요하다.

SDRAM(Synchronous DRAM) 소자와 FCRAM(Fast Cycle RAM)은 그 소자의 외부로부터 공급되는 클록 신호에 동기하여 고속으로 동작할 수 있다.

도 1은 SDRAM의 메모리 셀 주변의 회로 구성을 도시한다. 도 1에 도시된 회로는 커패시터(201), NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터(212, 223, 224), 및 PMOS(P-channel MOS) 트랜지스터(213, 221, 222)를 구비한다. PMOS 트랜지스터(221, 222)와 NMOS 트랜지스터(223, 224)는 센스 앰프(220)를 형성한다.

메모리 셀을 구성하는 커패시터(201)는 1비트 데이터를 기억할 수 있다. 커패시터(201)에 기억된 데이터는 다음과 같이 한 쌍의 데이터 버스선(DB, /DB) 상에서 판독된다.

도 2는 도 1에 도시된 메모리 셀 주변 회로를 갖는 SDRAM의 판독 동작의 타이밍 챠트이다. 이하, 도 1 및 2를 참조하여 데이터 판독 동작의 타이밍 제어에 대하여 설명하기로 한다.

데이터를 판독할 때, SDRAM에는 커맨드가 순차적으로 공급된다. 보다 구체적으로 설명하면, SDRAM에는 프리차지(precharge) 커맨드(PRE), 로우 어드레스 스트로브(strobe) 신호[/RAS (R)], 및 컬럼 어드레스 스트로브 신호[/CAS (C)]가 공급된다. 프리차지 커맨드를 사용하여, 한 쌍의 비트선(BL, /BL)을 소망하는 전위로 프리차지시킨다. 로우 어드레스 스트로브 신호(/RAS)를 사용하여, SDRAM의 코어 회로로부터 로우 시스템의 메모리 셀 블록, 즉 워드선을 선택한다. 컬럼 어드레스 스트로브 신호(/CAS)를 사용하여, 컬럼, 즉 센스 앰프(220)를 선택한다. 코어 회로는 로우과 컬럼 방향으로 배치된 복수개의 메모리 셀(201)을 구비한다. 컬럼 각각에는 센스 앰프(220)가 제공된다. 따라서, 선택된 센스 앰프(220)는 선택된 워드선에 접속된 메모리 셀로부터 데이터를 감지한다.

로우 어드레스 스트로브 신호(/RAS)가 SDRAM에 입력되면, 비트선 전송 신호(BLT0)가 로우 레벨로 스위치된다. 이 때, 비트선 전송 신호(BLT1)가 하이 레벨로 존재하며, NMOS 트랜지스터(203, 204)는 동작 상태에 있게 된다. 따라서, 비트선(BL, /BL)은 센스 앰프(220)와 접속된다. 이와 동시에, 프리차지 신호(PR)가 로우 레벨로 스위치되며, 따라서, 비트선(BL, /Bl)은 재설정 상태에서 해제된다.

그리고, 서브 워드선 선택 신호(SW)를 선택하여, 그것을 하이 레벨로 스위치시킨다. 따라서, 대응하는 워드선이 선택되고, NMOS 트랜지스터(202)가 동작된다. 이에 의하여, 커패시터(201)에 기억된 데이터를 비트선(BL)으로 판독한다.

그리고, 센스 앰프 활성화 신호(SA1, SA2)를 동작시켜, 센스 앰프(220)를 활성화시킨다. 따라서, NMOS 트랜지스터(212)와 PMOS 트랜지스터(213)가 턴온된다. 그 상태에서, 비트선(BL, /BL) 상의 데이터는 NMOS 트랜지스터(203, 204)를 경유하여 센스 앰프(220)에 의하여 판독된다. 그 후, 센스 앰프(220)는 비트선(BL, /BL) 상의 데이터를 증폭시켜, 비트선(BL, /BL) 사이의 진폭이 증가한다. 이 때, 선택된 워드선에 접속된 메모리 셀에 기억된 데이터를 판독하여 각각의 센스 앰프(220)로 증폭한다.

그 후, 컬럼 어드레스 스트로브 신호(/CAS)에 응답하여, 컬럼선 선택 신호(CL)가 하이 레벨로 스위치하고, 대응하는 컬럼이 선택된다. 그리고, 선택된 컬럼 게이트의 NMOS 트랜지스터(210, 211)가 턴온되고, 데이터 버스선(DB, /DB)으로 판독된다.

단일 뱅크 구성인 동일한 로우 어드레스(동일한 워드선)와 관련된 데이터를 연속적으로 판독하기 위하여, 컬럼선 선택 신호를 하이 레벨로 순차적으로 설정함으로써 다른 컬럼이 순차적으로 선택된다. 따라서, 센스 앰프에 이미 기억되어 다른 컬럼 어드레스 값으로 규정된 데이터가 순차적으로 판독된다. 버스트 길이(BL)가 4이면, 도 2에 도시된 바와 같이 4개의 연속한 데이터 비트가 판독될 수 있다.

그 후, 프리차지 커맨드가 입력된다. 따라서, 프리차지 신호(PR)는 적정 타이밍에서 하이 레벨로 스위치된다. 따라서, NMOS 트랜지스터(207, 208, 209)가 턴온되고, 비트선(BL, /BL)이 소정의 전위(VPR)로 설정된다. 따라서, 비트선(BL, /BL)은 재설정되고, 다음 제어 신호(R 또는 W)로 준비한다.

그러나, 커맨드(R, C, PRE)가 다시 입력되어 다른 로우 어드레스(다른 워드선)로부터 데이터를 판독하면, 상기 커맨드에 의하여 새로이 선택된 메모리 셀로부터 데이터를 새로이 판독하여 그 판독된 데이터를 비트선(BL, /BL)에 출력하는 것이 필요하다. 단일 뱅크 구성에 있어서, 비트선(BL, /BL)에 데이터를 새로이 출력하기 위하여 그 비트선(BL, /BL)을 프리차지하는 것이 필요하다. 따라서, 도 2에 도시된 바와 같이, 다음 데이터가 판독될 때까지 10 클록과 동일한 긴 블랭크 구간(blank period)이 발생한다.

블랭크 구간을 충전하기 위하여, 멀티 뱅크 구성인 SDRAM에서 뱅크 인터리브 방식(bank interleaving method)이 이용된다. 뱅크 인터리브 방법에 있어서, 커맨드를 공급하면, 복수개의 뱅크가 순차적으로 선택되고, 각 타이밍에서 각각의 선택된 뱅크로부터 데이터가 순차적으로 출력된다. 도 2의 하단에 도시된 바와 같이, 커맨드는 뱅크(0, 1)에 순차적으로 공급된다. 따라서, 뱅크(1)로부터 판독된 데이터는 뱅크(0)와 관련된 10 클록 블랭크 구간 동안 출력될 수 있다.

FCRAM은 반도체 메모리 중 하나이다. 이하, SDRAM과 FCRAM간의 차이점과 FCRAM의 데이터 판독 타이밍 제어에 대하여 설명하기로 한다. FCRAM의 메모리 셀의 주변 회로의 구성은 SDRAM의 그것과 동일하다.

제1 차이점으로, FCRAM은 복수개의 컬럼이 한번에 판독되고 또 패럴 관계에 있는 센스 앰프(220)로부터 판독되도록 구성된다. 따라서, 고정 주기 동안 센스 앰프(220)를 활성화하기에 충분하다. 즉, 센스 앰프(220)의 동작 주기는 버스트 길이(BL)와 무관하게 일정한 길이로 설정될 수 있다. 예를 들면, 1과 동일한 BL을 갖는 앰프(220)의 동작 주기는 4와 동일한 BL을 갖는 그것과 동일하다. 따라서, 신뢰성이 있는 로우 시스템의 파이프 라인 동작이 실현될 수 있다.

제2 차이점으로, FCRAM은 내부 프리차지 신호[SDRAM에서 채용된 프리차지 신호(PRE)에 대응]를 채용한다. 내부 프리차지 신호를 이용하여, 재설정 동작을 자동으로 수행한다. 자동인 재설정 동작은 단지 일정한 주기 동안 센스 앰프가 동작하는 사실을 이용한다. 프리차지 동작은 센스 앰프(220)로부터 데이터를 판독한 다음 즉시 적정 타이밍에서 수행된다. 따라서, 센스 앰프(220)의 임계적 구동 성능에 근접한 빠른 사이클로 데이터를 판독하는 것이 가능해진다.

제3 차이점으로, FCRAM에 있어서, 랜덤 액세스에서의 판독 사이클이 SDRAM의 판독 사이클보다 짧다는 것이다. 그 이유는 FCRAM이 파이프 라인 동작과 자동 프리차지 동작을 채용하기 때문이다. 예를 들면, 버스트 길이(BL)가 SDRAM의 경우에서와 같이 4이면, 센스 앰프로부터 판독된 4비트 패럴 데이터는 시리얼 데이터로 변환된다. 따라서, 데이터는 어떠한 중단도 없이 순차적으로 판독될 수 있다.

도 3은 도 1에 도시된 메모리 주변 회로를 갖는 FCRAM의 데이터 판독 동작의 타이밍 챠트이다. 이하, 도 1 및 도 3을 참조하여, FCRAM의 데이터 판독 타이밍 제어에 대하여 설명하기로 한다. 판독된 데이터의 버스트 길이(BL)는 도 2에 도시된 SDRAM의 경우에서와 같이 4이다.

동작 커맨드(ACT)에 응답하여, FCRAM에는 신호(RASZ)가 발생된다. 신호(RASZ)는 메모리 셀(201)의 데이터를 센스 앰프(220)에 래치되도록 지시한다. 더욱이, FCRAM에는 각각의 적정 타이밍에서 메인 및 서브 워드선 선택 신호(MW, SW), 비트선 전송 신호(BLT), 그리고 센스 앰프 활성화 신호(SA1, SA2)가 발생한다. 따라서, 메모리 셀(201)에 기억된 데이터는 비트선(BL) 상에 나타나며, 센스 앰프(220)에서 래치 및 증폭된다.

게다가, 신호(RASZ)를 수신한 이후 소정 시간이 경과하면, FCRAM에는 내부 프리차지 신호(PRE)가 발생된다.

또한, 판독 커맨드(RD)에 응답하여, 컬럼열 어드레스에 의하여 선택된 컬럼열과 관련된 컬럼선 선택 신호(CL)가 하이 레벨로 스위치되며, 센스 앰프(220)에 기억된 데이터는 데이터 버스선(DB, /DB)으로 판독된다. 따라서, 판독된 데이터는 4비트의 패럴 데이터이며, 이것은 시리얼 데이터로 변환된다. 최종적으로, 시리얼 데이터는 FCRAM의 외부로 판독 데이터 DQ로서 출력된다.

도 3에 도시된 바와 같이, FCRAM 내부에서 발생된 내부 프리차지 신호(PRE)는 비트선 전송 신호(BLT)와 워드선 선택 신호(MW, SW)를 재설정하며, 비트선(BL, /BL)을 소정의 전위로 프리차지한다. 내부 프리차지 신호(PRE)에 응답하는 프리차지 동작의 타이밍은 컬럼선 선택 신호(CL)에 응답하여 센스 앰프(220)로부터 데이터를 판독한 직후에 배치된다.

FCRAM에서, 커맨드는 패킷 정보로 수신되어 커맨드들 간의 간격을 감소시킨다. 도 3에 도시된 바와 같이, 동작 커맨드(ACT)와 판독 커맨드(RD)는 두 사이클에 걸쳐 연장하는 단일 패킷으로 입력된다.

데이터 판독 동작이 반복적으로 수행되면, 랜덤 액세스의 판독 사이클이 비교적 짧기 때문에 4와 동일한 버스트 길이(BL)로 중단되지 않고 데이터가 순차적으로 판독될 수 있다. 즉, FCRAM은 SDRAM에 채용된 뱅크 인터리브 방식을 필요로 하지 않는다.

상기와 같이, FCRAM은 데이터 판독 시간에서 SDRAM 내에 발생하는 블랭크 구간을 갖지 않고, 고속으로 데이터를 판독할 수 있다.

이론상으로, 패럴하게 동시에 판독될 데이터의 비트 수가 증가하기 때문에 버스트 길이는 증가한다. 이는 선택된 워드선에 접속된 증가된 수의 비트선 쌍간의 전위차가 동시에 증폭되고, 비트선 쌍이 동시에 재설정될 필요가 있다. 이는 판독 동작에서 지연을 발생시킨다.

코어 크기는 판독 동작의 속도를 높이기 위해 가능한 작은 것이 좋다. 그러나 이것은 동시에 패럴로 판독될 수 있는 비트의 수를 감소시킨다. 근래에는, 데이터의 방대한 수의 비트가 고속으로 동시에 판독될 수 있는 것이 필요하다. 이러한 균형에 대한 필요는 동시에 만족될 수 없다.

상기의 불이익이 제거되는 반도체 집적 회로 메모리를 제공하는 것이 본 발명의 일반적 목적이다.

본 발명의 더 상세한 목적은 데이터의 방대한 수의 비트가 동시에 고속으로 판독될 수 있는 반도체 집적 회로 메모리를 제공하는 데 있다.

본 발명의 상기 목적은 메모리 셀 블록과, 버스트 길이에 기초로하여 버스트 길이 정보를 발생시키는 버스트 길이 정보 발생 회로와, 버스트 길이 정보를 수신하는 블록 활성화 회로를 포함하는 반도체 메모리에 의해 달성될 수 있다. 블록 활성화 회로는 버스트 길이가 소정의 버스트 길이 이하일 때에 메모리 셀 블록의 1 개를 선택적으로 활성화시키고, 버스트 길이가 소정의 버스트 길이보다 길 때에는 버스트 길이에 기초하여 북수개의 메모리 셀 블록을 선택적으로 활성화시킨다.

이하 본 발명의 목적을 첨부한 도면을 참조하여 상세히 설명한다.

도 4는 본 발명의 실시예에 따른 반도체 메모리이고, 특히 FCRAM을 도시한 다.

도 4에 도시한 FCRAM은 클록 버퍼(1), 커맨드 디코더(2), 어드레스 버퍼(3), 모드 레지스터(4), 클록 카운터(5), 내부 인터리브 발생 회로(6), 뱅크 0 회로(7), 뱅크 1 회로(8), DQ 제어기(17), 뱅크(0)를 위한 패럴 시리얼 변환 회로(18a), 뱅크(1)를 위한 패럴 시리얼 변환 회로(18b), 및 데이터 출력 버퍼(19)를 구비한다. 각 회로(7, 8)는 복수개의 메모리 셀 블록(12a, 12b, 12c, 12d), RAS 발생 유닛(9), 타이밍 제어기(10), 프리디코더(11), 로우 디코더(13), 컬럼 디코더(14), 센스 앰프 블록(15) 및 센스 버퍼(16)를 구비한다.

이와 같이 구성된 FCRAM에서, 뱅크 인터리브 동작은 자동으로 실행된다. 그러므로, 메모리 셀 블록(12a∼12d)은 선택적으로 구동 또는 활성화되고, 선택된 메모리 셀 블록에 기억된 데이터는 고속으로 판독될 수 있다. 각 메모리 셀 블록(12a∼12d)은 1개의 커패시터 및 1개의 트랜지스터를 갖는 DRAM형 셀 구조의 복수개의 메모리 셀(20)을 구비한다. 메모리 셀(20)의 주변 회로는 도 1에 도시한 바와 같이 구성된다. 메모리 셀(20)은 코어 회로(셀 매트릭스)를 형성하기 위해 매트릭스 형태로 배치되고, 뱅크 부분으로 구분된다. 구분된 셀 매트릭스는 블록, 즉 복수개의 메모리 셀(20)이 로우 및 컬럼 방향으로 배치된 것의 각각에서 블록(12a∼12d)을 형성한다.

클록 버퍼(1)는 FCRAM의 외부에서 출력되는 클록 신호(CLK)를 수신한다. 클록 버퍼에서 출력되는 동기화 클록[CLK(1)]은 FCRAM을 형성하는 부분에 공급된다. 커맨드 디코더(2)는 판독 커맨드(WE : 이하 판독 커맨드는 기호 RD로 표시), 기록 커맨드(/WE), 칩 선택 신호(/CS)와 같은 소정의 커맨드를 수신하고, 디코드된 커맨드를 뱅크 0 회로(7) 및 뱅크 1 회로(8)에 통보하며, 이상은 이후에 자세하게 설명될 것이다. 기호 "/"는 음의 논리를 나타낸다. 어드레스 버퍼(3)는 n이 FCRAM의 커패시터에 따르는 FCRAM의 외부로부터 공급된 어드레스 비트(A0∼An)로 구성된 메모리 어드레스 신호를 수신한다. 모드 레지스터(4)는 사용될 버스트 길이가 설정된 레지스터에 설치된다. 레지스터된 버스트 길이는 FCRAM의 외부로부터 공급되고, 버스트 길이 정보로서 레지스터에서 판독된다. 클록 카운터(5)는 버스트 길이 정보를 기초하여 주기적인 타이밍에서 펄스 신호를 발생시킨다. 내부 인터리브 발생 회로(6)는 버스트 길이 정보 및 클록 카운터(5)에 의해 발생된 펄스 신호를 기초로하여 구동되도록 뱅크를 선택한다. 패럴 시리얼 변환 회로(18a, 18b)는 뱅크 0 및 뱅크 1 회로(7, 8)의 메모리 셀 블록(12a∼12d)으로부터 판독된 패럴 데이터를 시리얼 데이터로 변환시킨다. DQ 제어기(17)는 데이터 판독 시간에서 패럴 시리얼 변환 회로(18a, 18b) 및 데이터 출력 버퍼(19)를 제어한다.

뱅크 0 회로에서, RAS 발생 유닛(9)은 신호(brasz)를 발생시키고, 이는 메모리 셀에 기억된 데이터를 센스 앰프에 의해 판독되도록 명령한다. 타이밍 제어기(10)는 메모리 셀 블록(12a∼12d)을 구동하기 위해 신호를 발생시키고, 메모리 셀 블록(12a∼12d)의 구동 후에 소정의 일정한 구간이 경과될 때에 구동된 블록(12a∼12d)을 자동으로 프리차지시키는 내부 프리차지 신호(bsprx)가 초기화된다. 프리디코더(11)는 공급된 어드레스 신호를 래치 및 프리디코드시키고, 이로써 조합된 뱅크 내에 배치된 블록(12a∼12d)의 하나를 선택한다. 로우 디코더(13)는 어드레스 신호에 의해 지정된 워드선을 선택하기 위해 사용된 워드선 선택 신호를 발생시킨다. 복수개의 센스 앰프를 구비하는 센스 앰프 블록(15)은 선택된 워드선에 접속된 메모리 셀로부터 판독된 데이터를 수신 및 유지한다. 컬럼 디코더(14)는 센스 앰프 블록(15)에 유지된 복수개의 데이터 비트를 동시에 선택하기 위한 컬럼선 선택 신호를 발생시킨다. 센스 버퍼(16)는 이렇게 판독된 패럴 데이터를 버퍼시킨다. 뱅크 1 회로(8)는 뱅크 0 회로(7)의 그것과 같이 동일한 구성 및 기능을 구비한다.

도 4에 도시한 FCRAM은 클록 신호(CLK), 활성 커맨드(ACT), 제어 신호(RD) 및 비트(A0∼An)로 구성된 어드레스 신호와 같은 소정의 신호가 입력될 때 데이터 판독 동작을 개시한다. 먼저, 도 4를 참조하여, FCRAM의 기초적인 판독 동작(예컨대, 버스트 길이가 4일 때 판독 동작이 실행됨)에 대하여 설명할 것이다.

클록 버퍼(1)로부터 출력된 내부 클록 신호(CLK1)는 동기 동작을 실행시키기 위해 항상 FCRAM부에 공급된다. 활성 커맨드(ACT) 및 제어 신호(RD)는 커맨드 디코더(2)에 의해 디코드된다. RAS 빌생 유닛(9)은 디코드 결과를 기초하여 제어된다. 어드레스 신호(A0∼An)는 어드레스 버퍼(3)를 통하여 프리디코더(11)에 공급되고, 어드레스 디코드가 실행되고 뱅크 선택 신호(baz)는 데이터 판독 동작이 실행되어야 하는 뱅크의 RAS 발생 유닛(9)에 공급된다. 뱅크 선택 신호(baz)가 뱅크 0 회로(7)에 공급된다.

활성 커맨드(ACT)에 응답하여 RAS 발생 유닛(9)은 내부 로우 어드레스 스트로브 신호(RAS)인 brasz 신호를 발생시킨다. RAS 발생 유닛(9)는 리프레쉬 커맨드가 수신될 때에 리프레쉬 동작을 자동으로 실행하기 위해 신호(brasz)를 연속적으로 발생시키기도록 제공된다. 그러나, 활성 커맨드(ACT)가 수신될 때, RAS 발생 유닛(9)는 단번에 신호(brasz)를 발생시킨다. 신호(brasz)는 메모리 셀에 기억된 데이터를 센스 앰프에 의해 판독되도록 지시하고, 타이밍 제어기(10)에 공급된다.

타이밍 제어기(10)는 뱅크 0 회로(7)의 메모리 셀 블록(12a∼12d) 중 하나를 구동시키는 블록 활성화 신호를 발생시키고, 상기의 블록 활성화 신호를 프리디코더(11)에 공급시킨다. 동시에, 타이밍 제어기(10)는 센스 앰프 활성화 신호를 발생시키고, 이는 센스 앰프 블록(15)을 구동시킨다. 또한, 타이밍 제어기(10)는 버퍼 활성화 신호(sbez)를 발생시키고, 이는 센스 버퍼(16)를 구동시킨다. 타이밍 제어기(10)는 신호(brasz)가 수신된 후에 소정의 일정 타이밍이 경과하는 때에 프리차지 신호(bsprx)를 발생시킨다. FCRAM에서 발생되는 프리차지 신호(bsprx)는 프리차지 신호가 FCRAM의 외부로부터 공급될 때의 경우에 RAS 발생 유닛(9)을 재설정시키고, 프리차지 동작을 실행하도록 한다. FCRAM에서 발생되는 프리차지 신호(bsprx)에 응답하는 프리차지 동작은 셀프 프리차지 동작으로서 설명될 것이다.

프리디코더(11)는 어드레스 신호(A0∼An)를 수신하고, 예컨대 블록(12a)과 같이 뱅크 0 회로(7)에 배치된 메모리 셀 블록(12a∼12d)의 하나를 선택한다. 프리디코더(11)가 블록 활성화 신호를 수신할 때, 프리디코더(11)는 적정 타이밍에 워드선 선택 신호(sw1)를 발생시키기 위해 로우 디코더(13)를 제어한다. 뱅크 0 회로에서, 로우 디코더(13)는 오직 선택된 메모리 셀 블록(12a)에서만 동작한다. 선택된 워드선에 연결된 블록(12a) 내의 모든 메모리 셀에 기억된 데이터는 블록(15)의 센스 앰프에 의해 판독되고 유지된다.

또한, 프리디코더(11)는 적정 타이밍에 컬럼선 선택 신호(clz)를 발생시키기 위해 컬럼 디코더(14)를 제어한다. 컬럼 디코더(14)는 컬럼선 선택 신호(clz)를 예컨대 4 컬럼과 같은 지정된 컬럼(비트 수는 고정됨)에 공급시킨다. 그러므로, 4비트는 지정된 컬럼의 센스 앰프로부터 패럴로 판독되고, 센스 버퍼(16)에 공급된다. 그리하면, 센스 버퍼(16)는 4비트 패럴 데이터를 증폭하고, 증폭된 데이터를 패럴 시리얼 변환 회로(18a)에 공급시키며, 수신된 패럴 데이터를 시리얼 데이터로 변환시키고, 데이터 출력 버퍼(19)를 통하여 FCRAM의 출력쪽에 출력된다.

RAS 발생 유닛(9), 내부 인터리브 발생 회로(6), 타이밍 제어기(10) 및 프리디코더(11)는 블록 활성화 회로를 형성한다. 또한, 클록 카운터(5)는 펄스 발생 회로로서 기능한다.

상기와 같이, 복수개의 비트로 구성된 패럴 데이터는 단번에 복수개의 컬럼을 선택함으로써 센스 앰프 블록(15)으로부터 판독될 수 있다. 그러므로, 고정된 구간 중에 센스 앰프(15)를 구동시키는 것이 충분하다. 그러므로, 센스 앰프 동작 구간을 버스트 길이(BL)에 상관 없이 일정하게 설정하고, 긴 시스템의 안정한 파이프 라인 동작을 지시하는 것이 가능하다.

또한, 본 발명의 실시예에 따른 FCRAM에서, 재설정 동작은 센스 앰프가 고정된 구간 중 동시에 구동되는 구성을 사용함으로써 내부 프리차지 신호(bsprx)에 의해 자동으로 실행된다. 프리차지 동작은 데이터가 센스 앰프 블록(15)으로부터 판독된 직후 적정 타이밍에서 실행된다. 그러므로, 센스 앰프(220)의 임계 구동 기능에 도달하는 고속 사이클에서 데이터 판독 동작을 지시하는 것이 가능하다.

더 나아가, 랜덤 액세스의 판독 사이클은 파이프 라인 동작 및 셀프 프리차지에 기인하여 비교적 짧다. 그러므로, 버스트 길이가 4일 때, 센스 앰프로부터 판독된 4비트 패럴 데이터는 시리얼 데이터로 변환되어, 어떠한 중단 없이 연속으로 판독되고 출력된다.

그러나, 컬럼선 선택 신호(clz)에 응답하는 센스 앰프 블록(15)으로부터 판독된 비트 수가 4일 때, 최대 버스트 길이는 4이다. 즉, 오직 1개의 뱅크가 1 판독 커맨드에 응답하여 선택될 수 있다. 그러므로, 유용한 최대 버스트 길이는 센스 앰프 블록(15)으로부터 판독된 패럴 데이터의 비트 수에 달려 있다.

본 발명의 실시예에 따른 FCRAM에 따라서, 뱅크 인터리브 동작은 상기의 기초 데이터 판독 동작에 부가하여 FCRAM 내에서 자동으로 실행된다. 그러므로, 복수개의 메모리 셀 블록은 선택적으로 구동될 수 있다.

도 5는 RAS 발생 유닛(9) 및 내부 인터리브 발생 회로(6)를 수단으로 하여, 도 4에 도시한 뱅크 0 회로(7) 및 뱅크 1 회로(8)를 선택적으로 구동시키는 순차를 도시한다. 버스트 길이(BL)가 8인 경우에 뱅크 0 회로(7) 및 뱅크 1 회로(8)를 선택적으로 구동시키는 순차를 도 4 및 도 5를 참조하여 설명할 것이다. 각 뱅크(7, 8)는 개개의 RAS 발생 유닛(9)과 함께 제공되고, 메모리 셀 블록(12a∼12d)의 하나를 선택한다. 버스트 길이(BL)가 8인 것을 지시하는 버스트 길이 정보(b18)는 모드 레지스터(4)로부터 RAS 발생 유닛(9)에 공급된다.

판독 커맨드(RD)와 비트 A0∼An으로 구성된 어드레스 신호가 FCRAM에 입력될 때, 내부 인터리브 발생 회로(6)는 버스트 길이 정보(b18)에 기초하여 뱅크 인터리브 동작을 자동으로 실행한다. 특히, 어드레스 버퍼(3)의 뱅크 선택 신호(baz)는 무효가 되고, 내부 인터리브 발생 회로(6)의 커맨드 발생부(23)는 자동으로 로우 활성 커맨드를 발생시킨다. 또한, 내부 인터리브 발생 회로(6)의 어드레스 발생부(24)는 뱅크 어드레스를 발생시키고, 이는 뱅크가 데이터 판독 동작하게 한다. 따라서, 회로(6)에 의해 발생된 이 신호는 도 5에 도시한 바와 같이 뱅크 0 회로(7) 내의 RAS 발생 유닛(9)에 공급된다. 동시에, 클록 카운터(5)는 펄스 신호(clkcount)를 발생시키기 위해 클록을 카운트하기 시작하고, 자동으로 다른 뱅크를 구동시킨다. 뱅크 0 회로(7)의 RAS 발생 유닛(9)은 신호(bras0z)를 발생시키고, 이는 뱅크 0을 위한 로우 어드레스 스트로브 신호이다. 신호(bras0z)는 센스 앰프 블록(15)에 의해 판독될 메모리 셀 내의 커맨드 데이터를 위한 신호이고, 타이밍 제어기(10)에 공급된다.

상기와 같이, 타이밍 제어기(10)는 블록 활성화 신호를 발생시키고, 뱅크 0 회로(7)의 블록(12a∼12d) 중 1 개를 구동시키고, 이것을 프리디코더(11)에 공급시킨다. 동시에, 타이밍 제어기(10)는 센스 앰프 활성화 신호를 발생시키고, 이는 센스 앰프 블록(15)을 구동시킨다. 이 후, 타이밍 제어기(10)는 센스 버퍼 활성화 신호(sbez)를 발생시킨다. 따라서, 타이밍 제어기(10)에 의해 발생된 이 신호는 관련된 타이밍에서 대응 부분에 공급된다. 더 나아가, 타이밍 제어기(10)는 내부 프리차지 신호(bsprx)를 발생시키고, 이는 메모리 셀 블록(12a∼12d)의 구동이 초기화 된 후, 소정의 일정 구간이 경과할 때에 자동으로 구동된 블록(12a∼12d)을 프리차 지시킨다. FCRAM에서 발생된 프리차지 신호(bsprx)는 프리차지 신호가 외부에서 공급되는 경우에서와 같이, RAS 발생 유닛(9)을 재설정시키고 프리차지 동작을 실행시킨다.

프리디코더(11)는 어드레스 신호(A0∼An)를 수신하고 뱅크 0 회로(7)에 배치된 메모리 셀 블록(12a∼12d) 중 1개, 예컨대 블록(12a)을 선택한다. 프리디코더(11)가 블록 활성화 신호를 수신할 때, 프리디코더(11)는 적정 타이밍에서 워드선 선택 신호(sw1)를 발생시키기 위해 로우 디코더(13)를 제어한다. 뱅크 0 회로(7)에서, 로우 디코더(13)는 오직 선택된 메모리 셀 블록(12a)에서 동작한다. 선택된 워드선에 접속된 블록(12a) 내의 모든 메모리 셀에 기억된 데이터는 판독되고 블록(15)의 센스 앰프에 의해 유지된다.

더 나아가, 프리디코더(11)는 적정 타이밍에서 컬럼선 선택 신호(clz)를 발생시키기 위해 컬럼 디코더(14)를 제어한다. 컬럼 디코더(14)는 컬럼선 선택 신호(clz)를 지정된 컬럼(비트 수는 고정됨), 예컨대 4 컬럼에 공급시킨다. 그러므로, 4비트 패럴 데이터(gdb)는 지정된 컬럼의 센스 앰프로부터 판독되고, 센스 버퍼(16)에 공급된다.

본 발명의 실시예에 따른 FCRAM에 있어서, 뱅크(메모리 셀 블록) 인터리브 동작은 클록 카운터(5)에 의해 자동으로 발생되는 펄스 신호(clkcount)에 응답해서 내부 인터리브 발생 회로(6)에 의해 자동으로 실행된다. 전술한 바와 같이, 로우 활성 커맨드는 커맨드 발생 부분(23)에 의해 자동으로 발생되고, 데이터 판독 동작될 뱅크를 지정하는 뱅크 어드레스는 어드레스 발생 부분(24)에 의해 자동으로 발생된다. 뱅크 1 회로(8)의 RAS 발생 유닛(9)에는 이렇게 해서 발생된 신호들이 공급된다.

뱅크 1 회로(8)의 RAS 발생 유닛(9)은 뱅크(1)에 대한 로우 어드레스 스트로브인 신호(braslz)를 발생시킨다. 이 신호(braslz)는 지시 데이터가 센스 앰프 블록(15)에 의해 판독될 메모리 셀에 기억되고 타이밍 제어기(10)로 공급되는 신호이다.

다음에, 전술한 뱅크 0 회로(7)의 동작과 동일한 동작이 뱅크 1 회로(8)에서도 실행된다. 4개의 지정된 컬럼에는 컬럼선 선택 신호(clz)가 공급된다. 이어서, 상기 4개의 지정된 컬럼 내에 배치된 센스 앰프 블록(15)의 센스 앰프로부터 4비트의 패럴 데이터(gdb)가 판독되어, 센스 버퍼(16)로 공급된다.

이와 같은 상태에서, 뱅크 0 및 1의 센스 버퍼(16) 내의 4비트의 패럴 데이터가 증폭되어, 패럴 시리얼 변환 회로(18a,18b)로 공급되고, 각각의 시리얼 데이터로 변환된다. 그 다음에, 이 시리얼 데이터는 활성 동작 상태를 유지하기 위해 시리얼로 배치되고, FCRAM의 외부로 출력시킨다.

전술한 바와 같이, 복수의 메모리 셀 블록(뱅크)은 하나의 판독 커맨드에 응답해서 선택적으로 동작될 수 있다. 그 이후에, 버스트 길이(BL)에 기초하여 메모리 셀 블록을 선택하는 것이 가능하다. 버스트 길이(BL)가 8일 때, 2개의 메모리 셀 블록[뱅크 0 회로(7)의 메모리 셀 블록(12a) 및 뱅크 1 회로(8)의 메모리 셀 블록(12a)]은 선택적으로 동작되고, 시리얼 데이터가 활성 동작 상태를 유지하기 위해 배치되어 하나의 판독 커맨드에 응답해서 출력된다. 버스트 길이(BL)가 32일 때, 8개의 메모리 셀 블록은 후술하는 바와 같이 하나의 판독 커맨드에 응답해서 선택적으로 동작된다. 또한, 2개의 메모리 셀 블록이 순차적으로 동작될 수 있다.

도 4에 도시된 FCRAM에 있어서, 패럴 시리얼 변환 회로(18a, 18b)에서의 시리얼 데이터의 전송 속도는 모드 레지스터(4) 내의 버스트 길이(BL)의 세트에 따라서 증가된다.

예를 들어, 패럴 시리얼 변환 회로(18a, 18b)에는 버스트 길이(BL)가 8일 때, 4의 버스트 길이(BL)을 사용한 주파수의 2배의 주파수를 갖는 클록 신호(CLK)가 공급된다. 이에 따라서, 8 비트의 버스트 길이에 사용되는 전송 속도는 4비트 버스트 길이에서의 전송 속도의 2 배가 된다. 따라서, 8의 버스트 길이(BL)로서 데이터 판독 동작을 실행하는 데 필요한 사이클 시간은 4의 버스트 길이(BL)로서 데이터 판독 동작을 실행하는 데 필요한 사이클 시간과 동일하게 된다. 그러므로, 고속으로 데이터를 판독할 수 있게 된다. 전술한 바와 같이, 8의 버스트 길이(BL)가 4의 버스트 길이(BL)의 2배의 주파수일 때 패럴 시리얼 변환 회로(18a, 18b)에는 클록 신호가 공급된다. 또한, 종래의 이중 데이터 전송 속도의 시스템은 FCRAM이 클록 신호(CLK)의 상승 및 하강 구간의 양쪽 모두에 응답해서 동작하는데 이용될 수 있다.

도 6은 도 4에 도시된 클록 카운터(5)의 회로도이다. 클록 카운터(5)는 4 단의 지연 플립 플롭(DFF)(31∼34)을 사용하여 주기적으로 펄스 신호를 발생시킨다. 복수의 메모리 셀 블록이 동작될 때, 하나의 메모리 셀 블록은 사전에 동작된 메모리 셀 블록보다 더 지연되어 동작되는 4개의 클록이다. 그러므로, 데이터는 동작을 유지하기 위해 FCRAM의 외부로 출력된다. 캐스케이드 플립 플롭(31∼34)의 숫자는 컬럼선 선택 신호에 의해 센스 버퍼(16)로 동시에 출력되는 패럴 데이터의 수와 동일하게 세트된다. 예컨대, 5 비트 패럴 데이터가 판독되는 경우에는, 5 단의 지연 플립 플롭이 사용된다.

버스트 길이 정보(b18)가 하이 레벨인 경우, 플립 플롭(31∼34)에는 클록 신호(CLK1)가 공급된다. 클록 카운터(5)에 공급된 판독 커맨드는 4개의 클록에 의해 지연되고, 지연 판독 커맨드의 상승 구간에 응답해서 클록 카운트 신호(clkcount)를 발생시키는 펄스 발생 회로(35)로 출력된다.

도 7은 도 4에 도시된 내부 인터리브 회로(6) 및 RAS 발생 유닛(9)의 회로도이다.

내부 인터리브 회로(6)는 NAND 게이트(48) 및 인버터(49)로 구성된 커맨드 발생부(23)와, 지연 회로(41, 42, 43), 인버터(44, 45, 46) 및 NAND 게이트(47, 48)로 구성된 어드레스 발생부(24)를 포함하고 있다. 커맨드 발생부(23)는 복수의 뱅크가 선택되는 경우에 후속 뱅크가 제어되도록 버스트 길이 정보(b18)가 하이 레벨 상태일 때에 클록 카운트 신호(clkcount)의 상승 구간에 응답해서 내부적으로 발생된 로우 동작 커맨드를 하이 레벨로 전환한다. 어드레스 발생부(24)는 RS 플립 플롭을 포함하고 있다. 내부적으로 발생된 뱅크 어드레스로서 동작하는 각각의 RS 플립 플롭의 2개의 출력은 버스트 길이 정보(b18)가 로우 레벨(BL = 4)에 있을 때 하이 레벨로 설정된다. 버스트 길이 정보(b18)가 하이 레벨(BL = 8)에 있을 때 뱅크 0에 대해 내부적으로 발생된 뱅크 어드레스는 로우 상태로 설정되고, 뱅크 1에 대해 내부적으로 발생된 다른 뱅크 어드레스는 하이 상태로 재설정된다. 그에 따라서, 뱅크 0 회로(7)가 선택된 후, 뱅크 0에 대해 내부적으로 발생된 뱅크 어드레스는 뱅크 0에 대한 신호(bras0z)의 상승 구간에 응답해서 하이 상태로 재설정되고, 뱅크 1에 대해 내부적으로 발생된 다른 뱅크 어드레스는 로우 상태로 설정된다. 이어서, 뱅크 1 회로(8)가 선택된다. 재설정 신호(sttz)는 통상 로우 상태가 되고, 뱅크 0 및 1에 대한 RAS 신호(bras0z, bras1z)는 초기 상태에서 양쪽 모두 로우 상태가 된다.

뱅크 0 회로(7)의 RAS 발생 유닛(9)은 뱅크 0에 대한 로우 동작 커맨드 발생 회로(21a), 뱅크 0에 대한 RAS 발생 유닛(22a) 및 뱅크 0에 대한 타이밍 제어기(10a)를 포함한다. 로우 동작 커맨드 발생 회로(21a)는 NAND 게이트(51, 52, 53)로 구성된다. RAS 발생 유닛(22a)은 NOR 게이트(71), 인버터(72, 75, 76) 및 NAND 게이트(73, 74)로 구성된다. 로우 동작 커맨드 발생 회로(21a)는 인버터(62)를 통해 수신된 버스트 길이 정보(b18)가 로우(BL = 4)이고 동작 커맨드(actpz)가 하이인 경우에, 어드레스 버퍼(3)로부터 뱅크 0 선택 어드레스(ba0z)의 하이 레벨을 출력시킨다. 이어서, 뱅크 0에 대한 로우 레벨의 로우 동작 커맨드가 선택된다. 버스트 길이 정보(b18)가 하이(BL = 8)일 때, 로우 동작 커맨드 발생 회로(21a)는 뱅크 0 선택 어드레스(ba0z)를 비활성화하고, 동작 커맨드(actz)의 상승 구간에 응답해서 뱅크 0에 대한 로우 동작 커맨드를 출력시킨다. 뱅크 0에 대한 로우 동작 커맨드는 내부적으로 발생된 뱅크 어드레스가 뱅크 0을 선택하는 어드레스일 때에 로우 상태가 된다. 뱅크 0에 대한 RAS 발생 유닛(22a)은 로우 동작 커맨드 발생 회 로(21a)로부터 로우 레벨 신호를 수신하는 경우에 뱅크 0에 대한 RAS 신호(bras0z)를 로우 레벨에서 하이 레벨로 전환한다.

뱅크 1 회로(8)의 RAS 발생 유닛(9)은 로우 동작 커맨드 발생 회로(21b), 뱅크 1에 대한 RAS 발생 유닛(22b) 및 뱅크 1에 대한 타이밍 제어기(10b)를 포함한다. 로우 동작 커맨드 발생 회로(21b)는 NAND 게이트(54, 55) 및 트랜지스터(56 ∼60)로 구성된다. RAS 발생 유닛(22b)은 NOR 게이트(81), 인버터(82, 85, 86) 및 NAND 게이트(83, 84)로 구성된다. 뱅크 1에 대한 로우 동작 커맨드 발생 회로(21b)는 인버터(62)를 통해 수신된 버스트 길이 정보(b18)가 로우(BL = 4)이고 동작 커맨드(actpz)가 하이인 경우에, 어드레스 버퍼(3)로부터 뱅크 1 선택 어드레스(ba1z)의 하이 레벨을 출력시킨다. 이어서, 뱅크 1에 대한 로우 레벨의 로우 동작 커맨드가 선택된다. 버스트 길이 정보(b18)가 하이(BL = 8)이고 카운트 신호(clkcount)가 하이일 때, 로우 동작 커맨드 발생 회로(21b)는 뱅크 1 선택 어드레스(ba1z)를 비활성화하고, 동작 커맨드(actz)의 상승 구간에 응답해서 뱅크 1에 대한 로우 동작 커맨드를 출력시킨다. 뱅크 1에 대한 로우 동작 커맨드는 내부적으로 발생된 뱅크 어드레스가 뱅크 1을 선택하는 어드레스일 때에 로우 상태가 된다. 뱅크 1에 대한 RAS 발생 유닛(22b)은 뱅크 1에 대한 로우 동작 커맨드 발생 회로(21b)로부터 로우 레벨 신호 및 내부적으로 발생된 로우 동작 커맨드의 하이 레벨 신호를 수신하는 경우에 뱅크 1에 대한 RAS 신호(bras1z)를 로우 레벨에서 하이 레벨로 전환한다.

도 8은 버스트 길이(BL)가 4일 때 수행되는 본 발명의 실시예에 따른 FCRAM의 데이터 판독 동작의 타이밍 챠트이다. 이하, 도 6 및 도 7을 참조하여 도 8의 타이밍 챠트를 상세히 설명한다. 4의 버스트 길이(BL)을 나타내는 버스트 길이 정보는 사전에 모드 레지스터(4)에 등록되어 있으며, 그 버스트 길이 정보(b18)는 로우 레벨 상태이다.

클록 신호(CLK)는 예컨대 5 ns의 사이클을 갖는다. 동작 커맨드(ACT), 뱅크 0에 대한 판독 커맨드(RD0) 및 어드레스 신호(A0∼An)가 입력되면, 커맨드(actpz)는 하이 레벨로 전환된다. 그 다음에, 뱅크 0에 대한 RAS 발생 유닛(22a)은 뱅크 0에 대한 로우 동작 커맨드 발생 회로(21a)로부터 로우 레벨 신호를 수신하여, 뱅크 0에 대한 RAS 신호(bras0z)를 로우 레벨에서 하이 레벨로 전환한다. 이 경우에, 버스트 길이 정보(b18)는 사전에 로우 레벨로 설정되고, 뱅크 0 선택 어드레스(ba0z)의 하이 레벨(어드레스 버퍼(3)로부터의 출력)이 활성화된다.

신호(bras0z)는 이 신호(bras0z)가 로우에서 하이 상태로의 변화에 응답해서 뱅크 0 회로(7) 내의 임의의 블록(12a∼12d)을 동작시키기 위한 블록 활성화 신호를 발생시키는 타이밍 제어기(10a)로 공급된다. 블록 활성화 신호는 프리디코더(11)로 공급된다. 타이밍 제어기(10a)는 미리 결정된 일정한 주기가 경과된 이후에 프리차지 신호(bspr0x)를 생성한다. 프리차지 신호가 외부에서 공급되는 경우와 같이 이 프리차지 신호(bspr0x)에 의해서 뱅크 0 회로(7) 내의 RAS 발생 유닛(9)을 재설정시킨다.

프리디코더(11)는 어드레스 신호(A0∼An)를 수신하여, 뱅크 0 회로(7)에 배치된 메모리 셀 블록 중 하나를 선택한다. 또한, 프리디코더(11)는 블록 활성화 신호를 수신하고, 워드선 선택 신호(sw10z)를 적정 타이밍에서 로우 레벨로부터 하이 레벨로 변화시키기 위해 로우 디코더(13)를 제어한다. 선택된 메모리 셀 블록의 로우 디코더(13)만이 뱅크 0 회로(7)에서 동작한다. 그 이후에, 워드선 선택 신호(sw10z)에 의해 선택된 워드선에 접속되는 메모리 셀내에 기억된 데이터는 센스 앰프 블록(15)의 대응하는 센스 앰프에 의해 판독되어 래치된다.

또한, 프리디코더(11)는 컬럼선 선택 신호(cl0z)를 적정 타이밍에서 로우 레벨로부터 하이 레벨로 변화시키기 위해 컬럼 디코더(14)를 제어한다. 컬럼 디코더(14)는 컬럼선 선택 신호(cl0z)를 4개의 지정된 컬럼으로 공급한다. 따라서, 4비트의 패럴 데이터(gdb0x/z)는 선택된 컬럼의 센스 앰프에 의해 판독되어, 센스 버퍼(16)로 공급된다.

이와 같은 상태에서, 타이밍 제어기(10a)는 센스 버퍼(16)가 동작되도록 센스 버퍼(16)를 로우 레벨에서 하이 레벨로 동작하는 센스 버퍼 활성화 신호(sbe0z)를 변화시킨다. 센스 버퍼(16)는 4비트의 패럴 데이터를 증폭하여, 패럴 데이터(cdbx/z)를 발생시켜서, 패럴 시리얼 변환 회로(18a)로 공급된다.

4비트의 패럴 데이터(cdbx/z)는 DQ 제어기(17)로부터 클록 신호(psclk0z∼ psclk3z)와 동기해서 패럴 시리얼 변환 회로(18a)에 의해 시리얼 데이터로 변환된다. 이어서, 시리얼 데이터는 DQ 제어기(17)로부터의 제어 신호(outp)와 동기해서 수신된 시리얼 데이터를 출력하는 데이터 출력 버퍼(19)로 공급된다.

도 8에 도시된 바와 같이, 판독 커맨드(R0)는 매 20 ns 마다 입력된다. 버스트 길이(BL)가 4일 때 시리얼 데이터는 판독 커맨드(R0)가 입력될 때마다 하나씩 차례로 선택되는 메모리 셀 블록으로부터 연속해서 판독된다.

도 9는 버스트 길이(BL)가 8일 때 실행되는 FCRAM의 데이터 판독 동작의 타이밍 챠트이다. 이하, 도 6 및 도 7을 참조하여 도 9의 타이밍 챠트를 상세히 설명한다. 8의 버스트 길이(BL)를 나타내는 버스트 길이 정보는 미리 모드 레지스터(4)에 등록되어 있으며, 그 버스트 길이 정보(b18)는 하이 레벨 상태이다.

클록 신호(CLK)는 예컨대 2.5 ns의 사이클을 갖는다. 동작 커맨드(ACT), 뱅크 0에 대한 판독 커맨드(RD0) 및 어드레스 신호(A0∼An)가 입력되면, 커맨드(actpz)는 하이 레벨로 전환된다. 그 다음에, 뱅크 0에 대한 RAS 발생 유닛(22a)은 뱅크 0에 대한 로우 동작 커맨드 발생 회로(21a)로부터 로우 레벨 신호를 수신하여, 뱅크 0에 대한 RAS 신호(bras0z)를 로우 레벨에서 하이 레벨로 전환한다. 이 경우에, 버스트 길이 정보(b18)는 사전에 하이 레벨로 설정되고, 내부 인터리브 6으로부터의 내부적으로 발생된 뱅크 어드레스가 활성화되는 동안 뱅크 0 선택 어드레스(ba0z)의 하이 레벨(어드레스 버퍼(3)로부터의 출력)이 비활성화된다.

커맨드(actpz)의 하이 레벨에 응답해서 클록 카운터(5)는 클록 신호를 카운트하기 위해 개시된다.

신호(bras0z)는 하이 레벨로 변경되어, 타이밍 제어기(10a)로 공급된다. 신호(bras0z)의 로우 레벨에서 하이 레벨 상태로의 변화에 응답해서 타이밍 제어기(10a)는 뱅크 0 회로(7) 내의 임의의 메모리 셀 블록(12a∼12d)을 동작시키는 블록 활성화 신호를 발생시키고, 이 블록 활성화 신호를 프리디코더(11)로 공급 한다. 또한, 타이밍 제어기(10a)는 소정의 시간이 경과된 이후에 프리차지 신호(bspr0z)를 발생시킨다. 프리차지 신호가 FCRAM의 외부에서 공급되는 경우와 같이 프리차지를 위해 내부에서 발생되는 프리차지 신호(bspr0x)에 의해서 뱅크 0 회로(7) 내의 RAS 발생 유닛(9)을 재설정시킨다.

프리디코더(11)는 어드레스 신호(A0∼An)를 수신할 때에 뱅크 0 회로(7)에 배치된 메모리 셀 블록중 하나를 선택함과 동시에, 블록 활성화 신호를 수신할 때에 워드선 선택 신호(sw10z)를 적정 타이밍에서 로우 레벨로부터 하이 레벨로 변화시키도록 로우 디코더(13)를 제어한다. 뱅크 0 회로(7)에서는 선택된 메모리 셀 블록의 로우 디코더(13)만이 동작한다. 따라서, 워드선 선택 신호(sw10z)에 의해 선택된 워드선에 접속되는 모든 메모리 셀 내에 기억된 데이터는 센스 앰프 블록(15)에 의해 센스되어 센스 앰프 블록내에 기억된다.

또한, 프리디코더(11)는 컬럼선 선택 신호(cl0z)를 적정 타이밍에서 로우 레벨로부터 하이 레벨로 변화시키기 위해 컬럼 디코더(14)를 제어한다. 컬럼 디코더(14)는 컬럼선 선택 신호(cl0z)를 4개의 지정된 컬럼으로 공급한다. 따라서, 4비트의 패럴 데이터(gdb0x/z)는 선택된 컬럼에 위치된 블록(15)의 센스 앰프로부터 판독되어, 센스 버퍼(16)로 공급된다.

이와 같은 상태에서, 타이밍 제어기(10a)는 센스 버퍼(16)가 동작되도록 센스 버퍼(16)를 로우 레벨에서 하이 레벨로 활성화하는 센스 버퍼 활성화 신호(sbe0z)를 변화시킨다. 센스 버퍼(16)는 그 내부에 공급된 4비트의 패럴 데이터를 증폭하여, 패럴 데이터(cdbx/z)를 발생시킨다. 이어서, 패럴 시리얼 변환 회로(18a)로 상기 패럴 데이터(cdbx/z)를 공급한다.

4비트의 패럴 데이터(cdbx/z)는 DQ 제어기(17)로부터 클록 신호(psclk0z∼ psclk3z)에 동기하여 패럴 시리얼 변환 회로(18a)에 의해 시리얼 데이터로 변환된다. 이어서, 시리얼 데이터는 데이터 출력 버퍼(19)로 공급되고, DQ 제어기(17)로부터의 제어 신호(outp)에 동기하여 FCRAM의 외부로 출력 데이터(DQ)로서 출력시킨다.

뱅크 0 회로(7) 상에서 데이터가 판독 중일 경우에 뱅크 1 회로(8) 상의 데이터 판독 동작은 파이프 라인식 구조로 진행된다.

카운트 동작이 개시되는 클록 카운터(5)로부터 출력되는 클록 카운트 신호(clkcount)는 커맨드(actpz)가 로우 레벨에서 하이 레벨로 변경된 이후에 얻어진 제4 클록의 상승 구간에 동기해서 하이 레벨로 변경된다.

클록 카운트 신호(clkcount)가 로우 레벨에서 하이 레벨 상태로의 변화에 응답해서 내부 인터리브 신호 발생 회로(6)는 내부에서 발생된 로우 동작 커맨드를 로우 레벨에서 하이 레벨로 변화시킨다. 추가로, 뱅크 1에 대한 로우 동작 커맨드 발생 회로(21b)는 내부에서 발생된 로우 동작 커맨드의 하이 레벨 신호를 수신함에 따라서 그 출력을 로우 레벨로 변화시킨다.

뱅크 1에 대한 RAS 발생 유닛(22b)은 뱅크 1에 대한 RAS 신호(bras1z)를 로우 레벨에서 하이 레벨 상태로 변경시킨다. 신호(bras1z)는 이 신호(bras1z)가 로우 레벨에서 하이 레벨 상태로의 변화에 응답해서 뱅크 1 회로(8) 내의 임의의 블록(12a∼12d)을 동작시키기 위한 블록 활성화 신호를 발생시키는 타이밍 제어기(10b)로 공급된다. 이어서, 블록 활성화 신호는 프리디코더(11)로 공급된다. 추가로, 타이밍 제어기(10b)는 소정의 시간이 경과된 이후에 프리차지 신호(bspr1x)를 생성한다. 내부에서 발생되는 프리차지 신호(bspr1x)에 의해서 뱅크 1 회로(8)의 RAS 발생 유닛(9)을 재설정시키고, 프리차지 동작을 실행시키게 된다.

A0∼An으로 구성된 어드레스 신호를 수신하면, 프리디코더(11)는 뱅크 1 회로(8)에 배치된 메모리 셀 블록(12a∼12d) 중 하나를 선택한다. 추가로, 프리디코더(11)는 블록 활성화 신호의 수신에 응답하여 워드선 선택 신호(sw11z)를 적정 타이밍 신호로 전환시키기 위해 로우 디코더(13)를 제어한다. 뱅크 1 회로(8)에서는 선택된 메모리 셀 블록의 로우 디코더(13)만이 동작한다. 따라서, 워드선 선택 신호(sw11z)에 의해 선택된 워드선에 접속된 모든 메모리 셀에 기억된 데이터는 센스 앰프 블록(15)에 의해 판독되고 유지된다.

추가로, 프리디코더(11)는 컬럼선 선택 신호(c11z)를 로우 레벨에서 적정 타이밍의 하이 레벨로 전환시키기 위해 컬럼 디코더(14)를 제어한다. 컬럼 디코더(11)는 컬럼선 선택 신호(c11z)를 4개의 지정된 컬럼으로 공급한다. 그래서, 4비트 패럴 데이터(gdb1x/z)는 블록(15)의 대응 센스 앰프로부터 판독되고, 센스 버퍼(16)에 공급된다.

전술한 상태에서, 타이밍 제어기(10b)는 센스 버퍼(16)를 활성화하기 위하여 센스 버퍼 활성화 신호(sbe1z)를 로우 레벨에서 하이 레벨로 전환시키고 이로써 센스 버퍼(16)가 활성화된다. 센스 버퍼(16)는 수신된 4비트 패럴 데이터를 증폭하고 그로부터 패럴 데이터(cdbx/z)를 취입한다. 이어서, 패럴 데이터(cdbx/z)는 패럴 시리얼 변환 회로(18a)에 공급된다.

4비트 패럴 데이터(cdbx/z)는 DQ 제어기(17)로부터의 클록 신호(psc1k0z∼psc1k3z)에 동기하여 패럴 시리얼 변환 회로(18a)에 의해 시리얼 데이터로 변환된다. 그러므로, 시리얼 데이터는 수신된 데이터가 DQ 제어기로부터 출력된 제어 신호에 동기하여 출력 데이터(DQ)로서 출력되는 데이터 출력 버퍼(19)로 공급된다.

도 9에 도시한 바와 같이, 판독 커맨드(R0)와 버스트 길이(BL)가 상기 전술한 데이터 판독 동작을 행하는 FCRAM에서 8일 때, 커맨드(acpz)의 상승 에지에 의해 선택된 메모리 셀 블록과 클록 카운트 신호(clkcount)의 상승 에지에 의해 선택된 메모리 셀 블록은 4 클록의 차를 갖는 파이프 라인 형태로 동작되고, 시리얼 데이터는 메모리 셀 블록으로부터 연속적으로 판독될 수 있다. 버스 길이(BL)가 8일 때, 클록 신호(CLK)는 2.5ns의 사이클로 입력된다. 그러므로, 데이터 전송 속도는 버스트 길이(BL)가 4일 때에 얻어진 것에 2배가 된다.

도 10a 내지 도 10f는 모드 레지스터(4) 이외의 버스트 길이(BL)를 설정하기 위한 방법을 설명한다.

도 10a는 퓨즈를 통해 전원(VCC)에 접속된 인버터와 같은 회로를 사용하는 방법을 도시한다. 회로의 입력은 고저항을 통해 접지와 같은 다른 전원(VSS)에 결합된다. 회로의 출력은 버스트 길이 정보(b18)를 형성한다. 버스트 길이(BL)는 제조 과정 중에 설정된다. 더욱 구체적으로는, 도 10d에 도시한 바와 같이, 버스트 길이(BL)가 4로 설정되어야 할 때 퓨즈는 절단되지 않는다. 이에 반해, 버스트 길이(BL)가 8로 설정되어야 할 때 퓨즈는 절단된다. 그러므로, 4 또는 8로 고정된 버스트 길이(BL)를 갖는 FCRAM이 얻어질 수 있다. 증가된 수의 길이 예컨대, 4, 8 및 32를 설정할 수도 있다. 이러한 경우, 도 10a에 도시한 바와 같은 회로는 각 버스트 길이에 제공된다. 제조 과정 중에 선택될 버스트 길이에 관련된 퓨즈는 유지되는 반면에 나머지의 퓨즈는 절단된다.

도 10b는 VCC 패드와 VSS 패드와 관련된 인버터와 같은 회로를 적용한 방법을 도시하고 있다. 도 10e에 도시한 바와 같이, 버스트 길이(BL)가 4로 설정될 때, 인버터의 입력 단자는 와이어 본딩(a)에 의해 VCC 패드에 접속된다. 버스트 길이가 8로 설정될 때 인버터의 입력 단자는 본딩 와이어(b)에 의해 VSS 패드에 접속된다. 그러므로, 4 또는 8로 고정된 버스트 길이를 갖는 FCRAM이 얻어질 수 있다. 4, 8, 16 및 32와 같은 증가된 수의 길이를 설정할 수 있다. 이러한 경우, 인버트와 같은 것은 각각의 버스트 길이에 제공된다. 제조 과정 중에, 선택될 버스트 길이에 관련된 와이어 본딩이 제공된다.

도 10c는 인버터와 2개의 스위치(a, b)와 같은 회로를 사용한 방법을 도시하고 있다. 도 10f에 도시한 바와 같이, 버스트 길이(BL)가 4로 설정될 때, 스위치(a)는 클로즈되고 스위치(b)는 오픈된다. 그러므로, 4 또는 8로 고정된 버스트 길이를 갖는 FCRAM이 얻어질 수 있다. 4, 8, 16 및 32와 같은 증가된 수의 길이를 설정할 수 있다. 이러한 경우, 도 10c에 도시한 바와 같은 복수의 회로에 버스트 길이가 제공된다. 제조 과정 중에 선택될 버스트 길이에 관련된 스위치만이 클 로즈된다.

도 11은 도 4에 도시한 각 패럴 시리얼 변환 회로(18a, 18b)의 블록도이다. 도 11에 도시한 변환 회로는 데이터 버스 스위치(440), 제1 레지스터(450), 제2 레지스터(460), 4비트에서 2비트로의 변환 회로(470), 래치 & 레벨 시프터 회로(430) 및 데이터 출력 타이밍 스위치(480)를 포함한다. 데이터 버스 스위치(440)는 센스 버퍼(16)로부터 4비트 패럴 데이터를 수신하고, 입력 버스선과 출력 버스선을 버스트 길이 정보와 컬럼 어드레스 정보에 기초하여 입력 버스선과 출력 버스선 사이의 경로 접속을 전환시킨다. 제1 레지스터(450)와 제2 레지스터(460)는 데이터 버스 스위치(440)의 출력 중에 그러한 순서로 제공된다. 4비트에서 2비트로의 변환 회로(470)는 4비트 패럴 데이터가 제2 레지스터(460)로부터 출력될 때 4비트 패럴 데이터를 2비트 데이터 패럴 데이터로 변환시킨다.

4비트 데이터에서 2비트 변환 회로(470)의 출력쪽에서, 데이터 출력 타이밍 스위치(480)가 제공되고, 2비트 패럴 데이터를 1비트 시리얼 데이터로 변환시킨다. 래치 & 레벨 시프트 회로(430)는 데이터 출력 타이밍 스위치(480) 후에 제공된다.

이하, 각 구성 요소에 대한 상세한 구성 및 동작을 설명한다.

데이터 버스 스위치(440)는 4개의 데이터 버스선(d0, d1, d2, d3)에 대응하는 스위치(sw1n, sw2n, sw3n)와, 데이터 버스선(d1, d3) 사이를 접속하는 스위치(sw24)와, 데이터 버스선(d0, d3) 사이를 접속하는 스위치(sw14)와, 데이터 버스선(d0, d2) 사이를 접속하는 스위치(sw13)와, 데이터 버스선(d0, d1) 사이를 접속하는 스위치(sw12)를 포함한다. 이러한 스위치는 버스트 길이 정보(BL)와 컬럼 어드레스 신호(caa0z, caa1z)에 따라 그 온/오프 상태에 의해 제어된다.

도 12는 버스트 길이(BL)가 1, 2 또는 4인 경우에 대한 각각의 스위치 상태를 나타내는 표이다. 버스트 길이(BL)가 4일 때, 데이터 버스선(d0 내지 d3)의 데이터는 어떠한 전환도 없이 데이터 버스선(d0' 내지 d3')에 전송된다. 즉, 스위치(sw1n, sw2n, sw3n)는 스위치 ON(클로즈)되고, 스위치(sw24, sw14, sw13, sw12)는 컬럼 어드레스 신호(caa0z, caa1z)의 상태와 관계없이 스위치 OFF(오픈)된다.

버스트 길이(BL)가 2일 때, 데이터 버스선(d0', d1')의 데이터는 본 구성의 설계 특성에 따라 외부로 출력된다. 그러므로, 이러한 경우, 데이터를 데이터 버스선(d0, d1)으로부터 데이터 버스선(d0', d1')에 전송할지, 또는 데이터 버스선(d2, d3)으로부터 데이터 버스선(d0', d1')에 전송할지에 대한 선택이 있다. 이러한 선택은 컬럼 어드레스 신호(caa0z)의 논리값에 의해 결정된다. 컬럼 어드레스 신호(caa0z)가 로우(L) 레벨로 설정될 때, 데이터 버스선(d0, d1)의 데이터 세트는 데이터 버스선(d01, d1')에 전송된다. 이러한 경우, 스위치(swn1n, sw2n, sw3n)는 스위치 ON(클로즈)되고, 스위치(swn24, sw14, sw13, sw12)는 스위치 OFF(오픈)된다. 컬럼 어드레스 신호(caa1z)는 하이(H) 레벨로 설정될 때, 데이터 버스선(d2, d3)의 데이터 세트는 데이터 버스선(d0', d1')에 전송된다. 이러한 경우, 스위치(swn3n, sw24, sw13)는 스위치 ON(클로즈)되고, 스위치(swn1n, sw2n, sw14, sw12)는 스위치 OFF(오픈)된다. 즉, 데이터 버스선(d2)의 데이터는 스위치(sw13)를 통해 데이터 버스선(d0')에 전송되고, 데이터 버스선(d3)의 데이터는 스위치(sw24)를 통해 데이터 버스선(d1')에 전송된다. 버스트 길이(BL)가 2일 때, 다른 컬럼 어드레스 신호(caa1z)의 논리값은 스위치의 선택에 관계되지 않는다.

버스트 길이(BL)가 1일 때, 한 개의 비트는 데이터 버스선(d0, d1, d2, d3)의 데이터로부터 선택되고, 외부로 출력되기 위해서 데이터 버스선(d0')에 전송된다. 데이터의 선택은 컬럼 어드레스 신호(caa0z, caa1z)의 조합에 따라 행해진다. 데이터 버스선(d0)의 데이터를 선택하기 위하여, 2개의 caa0z, caa1z는 로우 레벨로 설정된다. 이러한 경우, 스위치(swn1, sw2n, sw3n)는 스위치 ON(클로즈)되고, 스위치(swn24, sw14, sw13, sw12)는 스위치 OFF(오픈)된다. 따라서, 데이터 버스선(d0)의 데이터는 데이터 버스선(d0')에 따라 통과된다. 데이터 버스선(d1)의 데이터가 선택될 필요가 있을 때, caa0z는 하이 레벨로 설정되고, caa1z는 로우 레벨로 설정된다. 이것은 스위치(swn2n, sw3n, sw12)를 클로즈시키고, 스위치(swn1n, sw24, sw13)를 오픈시킨다. 이러한 경우, 데이터 버스선(d1')의 데이터는 데이터 버스선(d0')에 전송된다. 데이터 버스선(d2 또는 d3)이 선택될 때, 상기와 유사하게, 각 스위치의 ON/OFF 상태는 도 32의 논리 테이블에 기초하여 결정된다.

데이터 버스 스위치(440)로부터 출력된 패럴 데이터(d0'∼d3')는 우선 제1 레지스터(450)에 공급되고, 이어서 제2 레지스터(460)에 공급된다.

제1 레지스터(450)는 4개의 지연 플립 플롭(401∼404 ; DFF)을 포함한다. 각 DFF는 제1 제어 신호(po0z)에 의해 제어되는 데이터 취입 타이밍과 래치 타이밍을 갖는다. 제2 레지스터(460)는 지연 플립 플롭(405∼408; DFF)을 포함한다. 각 각 DFF는 제1 제어 신호(po1z)에 의해 제어되는 데이터 취입 타이밍과 래치 타이밍을 갖는다.

도 13은 제1 및 제2 레지스터(450, 460)의 동작을 나타낸 타이밍 챠트이다. 이 도면에서, d[0, 2]는 데이터 버스선(d0', d2')의 데이터를 표시하고, d[1, 3]은 데이터 버스선(d1', d3')의 데이터를 표시한다.

도 13의 시간(t1)에서, 패럴 데이터가 데이터 버스선(d0'∼d3')에 나타난다. 시간(t1)에 이어서 시간(t2)에 있어서, 제1 제어 신호(po0z)는 H에서 L로 전환된다. 이것은 데이터 버스선(d0'∼d3')의 데이터를 래치하기 위하여 제1 레지스터(450)의 4개의 지연 플립 플롭(401∼404)을 프롬프트한다. 시간(t3)에서, 제2 제어 신호는 L에서 H로 전환하고, 지연 플립 플롭(401∼404)에 의해 래치된 데이터를 취입하기 위하여 제2 레지스터(460)의 4개의 지연 플립 플롭(405∼408)을 각각 프롬프트한다. 시간(T4)에서, 제2 제어 신호는 H에서 L로 전환하여, 4개의 지연 플립 플롭(405∼408)은 취입된 데이터를 래치한다. 이 후, 제1 제어 신호는 L에서 H로 전환한다. 이것은 4개의 지연 플립 플롭(401∼404)으로 하여금 데이터 버스선(d0'∼d3')의 데이터를 수신하는 것을 준비하도록 한다. 이러한 방법에서, 데이터 버스선(d0'∼d3')의 패럴 데이터는 제1 레지스터(450)로 전송되고 이어서 제2 레지스터(460)로 전송된다.

제2 레지스터(460)에 의해 래치된 데이터는 4비트에서 2비트로의 변환 회로(470)에 공급되고, 여기서 4비트 패럴 데이터는 2비트 패럴 데이터로 변환되다. 4비트에서 2비트로의 변환 회로(470)는 지연 플립 플롭(409∼411)과 출력 버퍼 회로(420∼423)를 포함한다. 4비트에서 2비트로의 변환 회로(470)는 지연 플립 플롭(409∼411)의 데이터 래치 타이밍과 출력 버퍼 회로(420∼423)의 출력 타이밍을 제어하는 4개의 제어 클록 신호(psclk0z∼psclk3z)를 수신한다. 출력 버퍼 회로(420)의 출력선과 출력 버퍼 회로(422)의 출력선은 노드(dd0)에 공통 접속된다. 이것은 와이어(wired)-OR 접속에 기초한다. 출력 버퍼 회로(420)가 데이터를 출력할 때, 출력 버퍼(422)의 출력은 고 임피던스 상태가 된다. 한편, 출력 버퍼 회로(422)가 데이터를 출력할 때, 출력 버퍼(420)의 출력은 고 임피던스 상태가 된다. 4비트에서 2비트로의 변환 회로(470)는 2비트 데이터가 데이터 출력 타이밍 스위치(480)에 공급되도록 노드(dd0, dd1)에 2비트 데이터를 출력한다. 데이터 출력 타이밍 스위치(480)는 출력 제어 신호(outp0z, outp1z)에 의해 그 ON/OFF 상태에 의해 제어되는 2개의 스위치(swdd0, swdd1)를 포함한다. 데이터 출력 타이밍 스위치(480)는 노드(dd0)에서 데이터 비트를 다음 단에 제공된 래치 & 레벨 시프터 회로(430)에 전송하기 위하여 스위치(swdd0)를 클로즈하고, 이어서 노드(dd1)에서 나타나는 데이터 비트를 래치 & 레벨 시프터 회로(430)에 전송하기 위하여 스위치(swdd1)를 클로즈한다. 이러한 방식에서, 데이터 출력 타이밍 스위치(480)는 노드(dd0, dd1)에서 나타나는 2개의 비트를 연속적으로 한 비트 씩 래치 & 레벨 시프터 회로(430)에 전송한다. 래치 & 레벨 시프터 회로(430)는 수신된 데이터를 래치하고, 이어서 도 4에 도시된 출력 버퍼(19)에 전달하기 위하여 수신된 데이터의 레벨을 변환한다.

도 14는 4비트에서 2비트로의 변환 회로(470)와, 버스트 길이(BL)가 4일 때의 래치 & 레벨 시프터 회로(430)의 동작을 나타내는 타이밍 챠트이다. 이하에서, 이들 회로의 동작을 도 14를 참조하여 상세히 설명한다.

초기 상태에서, 제2 레지스터(460)의 4개의 DFF(405∼408)는 그 내부에 기억된 데이터를 래치하고 있다.

4비트에서 2비트로의 변환 회로(470)의 동작을 제어하기 위하여 4개의 제어 클록 신호(psc1k0z∼psclk3z)는 도 14에 도시한 바와 같이 psc1k1z, psc1k2z, psc1k3z 및 psc1k0z의 순으로 차례로 H 펄스를 공급한다. psc1k1z가 H가 될 때, 출력 버퍼 회로(420)는 DFF(405)로부터 수신된 노드(dd0) 데이터를 출력한다. 이와 동시에, DFF(409)는 DFF(406)으로부터 출력된 데이터를 래치한다. psc1k2z가 H가 될 때, 출력 버퍼 회로(421)는 DFF(409)로부터 수신된 노드(dd1) 데이터를 출력한다. 이와 동시에, DFF(410)는 DFF(407)로부터 출력된 데이터를 래치한다. 전술한 바와 같은 그러한 동작은 반복되어, 노드(dd0, dd1)는 4비트에서 2비트로의 변환 회로(470)의 출력 데이터로서 도 14에 도시한 바와 같은 순으로 나타나는 데이터를 가질 것이다.

4비트에서 2비트로의 변환 회로(470)의 DFF(409∼411)는 어떠한 중단도 없이 데이터 출력 노드(DQ)로부터 출력된 연속적인 데이터를 달성하기 위하여 제공된다. 이러한 목적을 위해, DFF(409∼411)는 제2 레지스터(460)로 하여금, 4비트에서 2비트로의 변환 회로(470)가 데이터의 현재 세트의 변환에 종사하고 있는 동안 다음 세트의 데이터를 래치하도록 한다.

데이터 출력 타이밍 스위치(480)의 동작을 제어하는 2개의 출력 제어 클록 신호(outp0z, outp1z)는 도 14에 도시한 바와 같은 타이밍의 순으로 H 펄스를 공급한다. 새로운 데이터가 노드(dd0)에서 나타날 때, outp0z는 미리 설정된 지연 후에 H가 된다. 그러므로, 스위치(swdd0)는 노드(dd0)에 데이터를 래치 & 레벨 시프터 회로(430)에 전송하기 위하여 스위치 ON된다. 이러한 동작은 순서에 기초하여 노드(dd0, dd1)에 데이터를 교대로 래치 & 레벨 시프터 회로(430)에 전송하기 위하여 여러차례 반복되어, 2비트에서 1비트로의 변환이 행해진다.

전술한 설명은 버스트 길이(BL)가 4인 경우에 대응한다. 도 15a와 도 15b는 버스트 길이가 1, 2 및 4인 경우에 대한 4개의 제어 클록 신호(psclk0z∼psclk3z)와 2개의 출력 제어 클록 신호(outp0z, outp1z)의 동작 조건을 나타내고 있는 표이다.

버스트 길이(BL)가 4인 경우에 있어서, 모든 4개의 제어 클록 신호(psclk0z∼psclk3z)와 2개의 출력 제어 클록 신호(outp0z, outp1z)는 클록킹(clocking) 동작을 나타내고 있다. 결국, 제2 레지스터(460)의 4개의 DFF(405∼408)로부터 출력된 4비트 패럴 데이터는 시리얼 데이터로 변환된다.

버스트 길이(BL)가 2일 때, 모든 2개의 제어 클록 신호(psclk1z∼psclk2z)와 2개의 출력 제어 클록 신호(outp0z, outp1z)는 클록킹(clocking) 동작을 나타내고 있다. 전술한 바와 같이, 버스트 길이(BL)가 2일 때, 데이터는 노드(d0', d1')에만 공급되고, 다른 노드(d2', d3')는 데이터를 수신하지 않는다. 이러한 이유로, 데이터를 노드(d0', d1')로부터 외부에 출력하는 데 필요한 제어 클록 신호와 출력 제어 클록 신호만이 클록 동작을 나타나게 할 수 있다.

버스트 길이(BL)가 1일 때, 1개의 제어 클록 신호(psclk1z)와 1개의 출력 제어 클록 신호(outp0z)는 클록킹(clocking) 동작을 나타내고 있다. 전술한 바와 같이, 버스트 길이(BL)가 1일 때, 데이터는 노드(d0')에만 공급되고, 다른 노드(d1'∼ d3')는 데이터를 수신하지 않는다. 이러한 이유로, 데이터를 노드(d0')로부터 외부에 출력하는 데 필요한 제어 클록 신호와 출력 제어 클록 신호만이 클록 동작을 나타나게 할 수 있다.

일실시예에 있어서, 제2 레지스터(460)로부터 출력된 4비트 데이터는 4비트에서 2비트로의 변환 회로(470)에 의해 2비트 데이터로 변환되고, 이어서 2비트 데이터는 데이터 출력 타이밍 스위치(480)와 래치 & 레벨 시프터 회로(430)를 통해 1비트 데이터로 변환된다. 즉, 패럴에서 시리얼 데이터로의 변환 과정은 이 과정을 2개의 단계로 구분하고, 2개의 단계를 연속적으로 실행함으로써 행해진다.

이와 다른 방법으로서는, 4비트에서 2비트로의 변환 회로(470)의 출력 버퍼 회로(420∼423)는 와이어-OR 커넥션을 통해 함께 접속된 4개의 출력을 가질 수 있으며, 데이터 출력 타이밍 스위치(480)는 단지 1개의 스위치만으로 구성될 수 있다. 이러한 경우에 있어서, 데이터 출력 타이밍 스위치(480)는 단지 1개의 스위치를 사용하는 상대적으로 단순한 구조로 구현된다.

클록 신호 주파수가 보다 빠른 발생을 달성하기 위한 시도로서 증가된다면, 과도하게 높은 주파수에 대한 요구 때문에 단지 1개의 스위치(swdd)에 대응하는 출력 제어 클록 신호(outp#z)를 발생하는 것과는 크게 구별된다. 이러한 경우, 데이터 출력 타이밍 스위치(480)는 도 11에 도시한 바와 같은 2개의 스위치로 구성될 수 있고, 2개의 출력 제어 클록 신호(outp0z, outp1z)는 이들 2개의 스위치를 제어하는 데 사용될 수 있다. 이러한 구성에서, 2개의 출력 제어 클록 신호는 전술한 단지 1개의 출력 제어 클록 신호의 1/2 주파수만을 갖도록 할 필요가 있다.

도 16a는 도 11에 도시한 지연 플립 플롭 중 하나의 회로도이다. 도 16b는 도 16a의 구성의 동작을 도시한 타이밍 챠트이다.

지연 플립 플롭(DFF)은 PMOS 트랜지스터(501)와 NMOS 트랜지스터(502), 인버터(507, 508) 및 PMOS 트랜지스터(503)와 NMOS 트랜지스터(505, 506)로 구성된 클록 인버터를 포함한다.

도 11에 도시한 제어 신호(po0z, po1z, psclk0z∼psclk3z) 중 하나에 대응하는 클록 신호(clkz)가 하이일 때, 전송 게이트(509)는 스위치 ON되어 DFF는 입력 데이터 인(input data in)을 취입한다. 이러한 동안에, 클록 인버터(510)는 스위치 OFF 상태에 있다. 클록 신호(clkz)가 L이 될 때, 전송 게이트(509)는 스위치 OFF되어, 입력 데이터 인은 DFF로부터 분리된다. 이와 동시에, 클록 인버터(510)는 인버터(508)를 갖는 래치를 형성하기 위하여 활성된다. 이러한 래치는 클록 신호(clkz)가 L이 되는 순간에 DFF에 의해 취입되는 데이터를 래치한다.

도 17a는 도 11에 도시한 출력 버퍼(420∼423) 중 하나의 회로도이다. 도 17b는 도 17a의 구성의 동작을 도시한 타이밍 챠트이다.

이 도면의 출력 버퍼 회로는 인버터(511, 512), NAND 회로(515), NOR 회로(516), PMOS 트랜지스터(517)와 NMOS 트랜지스터(518)로 구성된 버퍼 회로(519) 및 인버터(513, 514)로 구성된 래치 회로(520)를 포함한다.

도 11에 도시한 제어 신호(po0z, po1z, psclk0z∼psclk3z) 중 하나에 대응하는 클록 신호(clkz)가 하이일 때, NAND 회로(515)와 NOR 회로(516)는 각각 인버터로서 기능을 하여, 입력 데이터와 같은 위상을 갖는 출력 데이터가 출력 노드에 출력된다. 이러한 출력 데이터는 래치 회로(520)에 기억된다. 클록 신호(clk)가 L로 전환될 때, PMOS 트랜지스터(517)와 NMOS 트랜지스터(518)는 턴오프됨으로써, 출력 노드는 하이 임피던스 상태가 된다.

도 18은 도 11에 도시한 래치 & 레벨 시프터 회로(403)의 구성을 도시한 회로도이다. 이러한 도면에 있어서, 부분(525)은 데이터 출력 버퍼(19)에 대응하는 PMOS 트랜지스터(547)와 NMOS 트랜지스터(548)로 구성된다.

래치 & 레벨 시프터 회로(403)는 래치에 설치된 레벨 시프트 회로(521)를 모두 함께 형성하는 PMOS 트랜지스터(531, 532), NMOS 트랜지스터(533, 534) 및 인버터(543, 544)를 포함한다. 래치 & 레벨 시프터(522)는 동일한 구성을 가지며, 인버터(523)는 PMOS 트랜지스터(535)와 NMOS 트랜지스터(536)으로 구성되고, 인버터(524)는 PMOS 트랜지스터(541)와 NMOS 트랜지스터(542)로 구성된다. 이 도면에서, Vccq와 Vssq는 내부 회로에 대해 전원 라인(Vii, Vss)으로부터 분리된 하단 라인이므로, Vccq는 예컨대, Vii의 것과는 다른 전압이 제공된다.

PMOS 트랜지스터(533, 539)의 게이트는 데이터 출력 타이밍 스위치(480)의 출력(dd1')과 출력(dd0')의 모두에 접속된다. 데이터가 출력선(dd0')으로부터 공급될 때, 예컨대 출력선(dd0')의 H 데이터는 데이터 출력 노드(Q)에 출력되는 H 데이 터가 된다. 게다가, 출력선(dd0')의 L 데이터는 데이터 출력 노드(DQ)에 출력되는 L 데이터가 된다.

이와 다른 방법으로는, 레벨 시프트 회로(522)와 인버터(524)는 제거될 수 있으며, 인버터(523)의 출력은 PMOS 트랜지스터(547)의 게이트와 NMOS 트랜지스터(548)의 게이트에 공통 입력으로 공급될 수 있다. 하지만, 도 18의 구성은 데이터 출력 노드(DQ)를 하이 임피던스 상태로 둘 필요가 있다면 이러한 다른 방법의 구성이 좋다는 것을 유의하여야 한다.

더욱이, NMOS 트랜지스터(539)를 출력선(dd0', dd1')에 접속시키는 대신에, 다른 형태의 접속이 제공될 수 있다. 즉, 도 11에 도시된 데이터 출력 타이밍 스위치(480)는 출력 제어 클록 신호(outp0z, outp1z)에 각각 제어되는 다른 세트의 스위치(swdd00, swdd11)로 제공될 수 있고, NMOS 트랜지스터(539)의 게이트는 스위치(swdd00)를 통해 노드(dd0)에 접속될 수 있으며, 스위치(swdd11)를 통해 노드(dd1)에 접속될 수 있다.

본 발명의 다른 실시예에 따른 FCRAM의 설명을 도 19와 도 20을 참조하여 설명한다.

도 4에 도시한 본 발명의 전술한 실시예는 4 또는 8의 버스트 길이(BL)를 갖는다. 도 19와 도 20에 도시한 실시예는 16 이상이거나 또는 동일한 버스트 길이를 갖는 메모리이다. 도 19에서, 전술한 도면에 도시한 것과 동일한 부분에 대해서는 동일한 참조 부호를 병기하였다.

도 4에 도시한 FCRAM에서, 뱅크 0 회로(7)와 뱅크 1 회로(8)는 1개의 판독 커맨드에 응답하여 자동으로 활성화되어, 8 비트 버스트 데이터가 출력될 수 있다. 도 19에 도시된 FCRAM에 있어서, 뱅크 0 회로(7)와 뱅크 1 회로(8)는 교대로 그리고 반복적으로 선택되어, 16 비트 버스트 데이터가 출력될 수 있다. 즉, 회로(7, 8)는 ① 회로(7)→② 회로(8)→③ 회로(7) →④ 회로(9)의 순으로 활성화된다. 이러한 순서로서, 회로(7)는 위상 ①과 ③에서 다른 어드레스로 공급될 필요가 있고, 회로(8)는 위상 ②와 ④에서 다른 어드레스로 공급될 필요가 있다. 상기 필요 조건에 대하여, 어드레스 카운터(90)는 도 19에 도시된 바와 같은 뱅크 0 회로(7)에 제공되고, 이와 유사하게 어드레스 카운터(90)과 동일한 어드레스 카운터(도시하지 않았음)는 뱅크 1 회로(8)에 제공된다. 어드레스 카운터(90)는 어드레스 버퍼(3)로부터 어드레스 신호를 수신하고, 도 5에 도시된 내부 인터리브 발생 회로(6)에 의해 내부적으로 발생된 뱅크 0에 대한 RAS 신호(bras0z)에 응답하여 미리 설정된 1비트의 로우 어드레스를 자동으로 카운트한다.

도 20에 도시된 바와 같이, 어드레스(A0)는 판독 커맨드[RD0(A)]와 함께 래치되고, 뱅크 0과 뱅크 1은 내부 인터리브 발생 회로(6)에 의해 내부적으로 발생된 RAS 신호(bras0z, bras1z)에 의해 어드레스(A0)에 대하여 연속적으로 활성화된다. 뱅크 0에 대한 RAS 신호(bras0z)가 발생된 후 주어진 타이밍이 경과할 때 어드레스 카운터(90)는 어드레스(A0)를 1만큼 증가시킴으로써, 어드레스(A1)가 발생되고 프리디코더(11)에 출력된다. 어드레스(A0, A1)는 상이한 워드선을 특정화한다. RAS 신호(bras0z)는 어드레스(A1)와 관련된 판독 동작이 실행되기 이전에 도 4에 도시된 타이밍 제어기(10)에 의한 프리차지를 실행하도록 일단 비활성화된다.

뱅크 0에 관한 전술한 바와 같은 동일한 동작이 뱅크 1에서 실행된다. 즉, 뱅크 1에 대한 RAS 신호(bras1z)가 발생된 후 주어진 타이밍이 경과할 때 뱅크 1 회로(8)의 어드레스 카운터(90)는 어드레스(A0)를 1만큼 증가시킴으로써, 어드레스(A1)가 발생되고 뱅크 1 회로(8)의 프리디코더(11)에 출력된다. RAS 신호(bras1z)는 어드레스(A1)와 관련된 판독 동작이 실행되기 이전에 도 4에 도시된 뱅크 1 회로(8)의 타이밍 제어기(10)에 의한 프리차지를 실행하도록 일단 비활성화된다.

그러므로, 도 20에 도시된 바와 같이, 어드레스(A0)에 관련된 4비트 시리얼 데이터의 2개의 항목은 뱅크 0과 뱅크 1로부터 연속적으로 판독되고, 어드레스(A1)에 관련된 4비트 시리얼 데이터의 2개의 항목은 뱅크 0과 뱅크 1로부터 연속적으로 판독된다. 그러므로, 16비트 버스트 데이터는 1개의 판독 어드레스[RD0(A)]에 응답하여 데이터 출력 단자(DQ)를 통해 출력될 수 있다.

전술한 동작은 1개의 판독 커맨드가 수신되는 각 시간에 반복된다.

버스트 길이가 32일 때, 각 뱅크에 제공된 각 어드레스 카운터(90)는 1개의 판독 커맨드에 응답하여 3배의 카운트 동작을 실행한다. 그러므로, 32비트 버스트 데이터는 1개의 판독 커맨드가 수신되는 각 시점에 데이터 출력 단자(DQ)를 통해 출력될 수 있다.

전술한 설명에 있어서, 4의 버스트 길이는 미리 설정된 또는 기준 버스트 길이의 역할을 하고, 8의 버스트 길이는 또 다른 또는 제2 기준 버스트 길이로서 역할을 한다. 사용될 버스트 길이가 8일 때, 뱅크 인터리브 동작이 실행된다. 사용될 버스트 길이가 버스트 길이 8보다 길 때, 뱅크 인터리브 동작과 어드레스 증가 동작이 수행된다.

본 발명은 개시된 실시예에 한정해서는 안되며, 본 발명의 범위로부터 이탈하는 일 없이 다양한 변경 및 수정이 있을 수 있다.

상기와 같은 본원 발명에 따르면, 데이터의 방대한 수의 비트가 동시에 고속으로 판독될 수 있는 반도체 집적 회로 메모리를 제공할 수 있는 효과가 있다.

Claims

반도체 메모리 장치로서,

메모리 셀 블록(12a, 12b, 12c, 12d)과,

버스트 길이에 기초하여 버스트 길이 정보를 발생하는 버스트 길이 정보 발생 회로(4)와,

상기 버스트 길이 정보를 수신하고, 상기 버스트 길이가 미리 설정된 버스트 길이보다 짧거나 같을 때에는 메모리 셀 블록(12a, 12b, 12c, 12d) 중 하나를 선택적으로 활성화하고, 상기 버스트 길이가 상기 미리 설정된 버스트 길이보다 길 때에는 상기 버스트 길이에 기초하여 복수개의 메모리 셀 블록(12a, 12b, 12c, 12d)을 선택적으로 활성화하는 블록 활성화 회로(6, 9, 10, 11)를 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 복수개의 메모리 셀이 활성화될 때의 데이터 판독 동작에 필요한 사이클 시간은 상기 복수개의 메모리 셀 블록(12a, 12b, 12c, 12d) 중 하나가 활성화될 때의 데이터 판독 동작에 필요한 사이클 시간과 동일한 것인 반도체 메모리 장치.
제1항에 있어서, 반도체 메모리의 외부로부터 공급된 어드레스 신호에 따라서 반도체 메모리에 제공된 뱅크 중 하나를 선택하는 어드레스 디코더(13)를 더 포함하고,

상기 버스트 길이가 상기 미리 설정된 버스트 길이와 같거나 또는 짧을 때 상기 블록 활성화 회로(6, 9, 10, 11)는 상기 어드레스 디코더(13)에 의해 선택된 상기 뱅크 중 하나에서 상기 메모리 셀 블록(12a, 12b, 12c, 12d) 중 하나를 선택하는 것인 반도체 메모리 장치.
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제1항에 있어서, 상기 버스트 길이가 상기 미리 설정된 버스트 길이보다 길 때 펄스 신호를 주기적으로 발생하는 펄스 발생 회로(5)를 더 포함하고,

상기 블록 활성화 회로(6, 9, 10, 11)는 상기 펄스 신호가 발생될 때마다 상기 복수개의 메모리 셀 블록(12a, 12b, 12c, 12d)을 하나씩 차례로 활성화하는 것인 반도체 메모리 장치.
제1항에 있어서, 상기 블록 활성화 회로(6, 9, 10, 11)는 선택된 메모리 셀 블록을 활성화하기 시작한 후 소정의 시간이 경과할 때에 프리차지 신호를 발생함으로써 상기 선택된 메모리 셀 블록이 자동으로 프리차지되는 것인 반도체 메모리 장치.
제1항에 있어서, 상기 각 메모리 셀 블록(12a, 12b, 12c, 12d)은,

상기 반도체 메모리의 외부에서 공급된 어드레스 신호에 대응하는 워드선을 선택하기 위한 워드선 선택 신호를 발생하는 워드 선택 회로와,

선택된 워드선에 접속된 메모리 셀에 기억된 데이터를 감지하고 유지하는 센스 앰프와,

상기 센스 앰프에 의해 유지된 데이터로부터 복수개의 비트를 동시에 선택하기 위한 컬럼 선택 신호를 발생하는 컬럼 선택 회로를 포함하며,

선택적으로 활성화된 상기 복수개의 메모리 셀 블록(12a, 12b, 12c, 12d)은 상기 복수개의 메모리 셀 블록(12a, 12b, 12c, 12d)을 하나씩 활성화하는 순서로 각각의 컬럼 선택 회로에 의해 동시에 선택된 복수개의 비트로 각각 구성되는 각각의 패럴 데이터를 차례로 출력하는 것인 반도체 메모리 장치.
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제1항에 있어서,

상기 버스트 길이 정보 발생 회로(4)는 상기 반도체 메모리에서 사용될 수 있는 버스트 길이로 각각 제공되는 복수개의 유닛을 포함하고,

상기 복수개의 유닛의 각각은 회로와 이 회로를 전원에 접속하기 위한 퓨즈를 포함하며,

상기 복수개의 유닛의 퓨즈는 상기 사용된 버스트 길이에 따라 선택적으로 절단되는 것인 반도체 메모리 장치.
제1항에 있어서,

상기 버스트 길이 정보 발생 회로(4)는 회로와 패드로 구성된 적어도 하나의 유닛을 포함하고,

와이어 본딩이 상기 사용된 버스트 길이에 따라서 상기 패드 중 하나와 상기 회로 사이에 제공되는 것인 반도체 메모리 장치.
제1항에 있어서, 상기 버스트 길이 정보 발생 회로(4)는 회로와 스위치로 구성된 적어도 하나의 유닛을 포함하고,

상기 스위치는 상기 사용된 버스트 길이에 따라 제어되는 것인 반도체 메모리 장치.
제1항에 있어서, 상기 반도체 메모리의 외부에서 공급된 제1 어드레스로부터 제2 어드레스를 발생하는 어드레스 카운터(90)를 더 포함하고,

상기 버스트 길이가 미리 설정된 버스트 길이보다 긴 다른 미리 설정된 버스트 길이보다 더 길 때, 상기 블록 활성화 회로(6, 9, 10, 11)는 제1 및 제2 어드레스 신호에 따라서 사용될 버스트 길이에 기초로 하여 상기 복수개의 메모리 셀 블록을 반복적으로 여러번 활성화하는 것인 반도체 메모리 장치.
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