KR100285225B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR100285225B1
KR100285225B1 KR1019997000920A KR19997000920A KR100285225B1 KR 100285225 B1 KR100285225 B1 KR 100285225B1 KR 1019997000920 A KR1019997000920 A KR 1019997000920A KR 19997000920 A KR19997000920 A KR 19997000920A KR 100285225 B1 KR100285225 B1 KR 100285225B1
Authority
KR
South Korea
Prior art keywords
data
signal
memory device
semiconductor memory
sense amplifier
Prior art date
Application number
KR1019997000920A
Other languages
English (en)
Other versions
KR20000068042A (ko
Inventor
후지오카신야
다구치마사오
후지에다와이치로
사토야스하루
스즈키다카아키
아이카와다다오
나가사와다카유키
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP4321275A external-priority patent/JP2601751B2/ja
Application filed by 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR20000068042A publication Critical patent/KR20000068042A/ko
Application granted granted Critical
Publication of KR100285225B1 publication Critical patent/KR100285225B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명의 반도체 기억 장치는 고속의 액세스를 달성하기 위해 상이한 로우 어드레스를 액세스하는데 있어서 로우 어드레스의 파이프 라인 동작을 실행한다. 반도체 기억 장치는 데이타가 선택 워드선에 대응하는 메모리 셀로부터 비트선을 통해 수신될 때 데이타를 기억하는 복수의 센스 증폭기와, 컬럼 어드레스에 응답하여 복수의 컬럼 게이트를 동시에 선택함으로써 선택된 센스 증폭기로부터 복수의 비트로 이루어진 병렬 데이타를 판독하는 컬럼 디코더와, 상기 병렬 데이타를 직렬 데이타로 변환하는 데이타 변환 유닛과, 상기 비트 라인 및 상기 복수의 센스 증폭기를 리셋하도록 상기 선택 워드선을 선택하는 로우 액세스 신호의 발생 후 제1 지연 시간 기간 동안 내부 프리차지 신호를 발생시키는 프리차지 신호 생성 유닛을 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
CPU의 처리 속도의 고속화에 수반하여, DRAM(dynamic random access memory)과 같은 반도체 기억 장치에 있어서는 데이타 신호의 입출력을 위해 보다 높은 신호 주파수를 사용함으로써 고속화된 데이타 전송 속도를 갖도록 하는 것이 요구되고 있다. 이러한 요구에 부합하도록 SDRAM(synchronous dynamic random access memory)이 고안되어, 입력되는 클록 신호와 동기하여 동작함으로써 고속 동작을 실현하게 되었다.
도 1은 메모리 셀의 주변과 관련하여 DRAM의 회로 구성의 일예를 도시하고 있다. 도 1의 회로는 커패시터(501), NMOS 트랜지스터(502∼512), PMOS 트랜지스터(513), PMOS 트랜지스터(521, 522) 및 NMOS 트랜지스터(523, 524)를 포함한다. PMOS 트랜지스터(521, 522) 및 NMOS 트랜지스터(523, 524)는 함께 센스 증폭기(520)를 구성한다.
메모리 셀로서 동작하는 커패시터(501)는 1 비트의 정보를 기억한다. 서브 워드선 선택 신호(SW)가 선택되면, 셀 게이트로서 동작하는 NMOS 트랜지스터(502)가 도통하고, 커패시터(501)의 데이타가 비트선(BL)으로 전송된다. 이때 비트선 전송 신호(BLT1)는 HIGH 레벨이 되고, NMOS 트랜지스터(503, 504)는 도통 상태가 된다. 한편, 비트선 전송 신호(BLT0)가 LOW 레벨이 되면, NMOS 트랜지스터(505, 506)는 비도통 상태가 된다. 그 결과, 비트선(BL, /BL)상의 데이타는 NMOS 트랜지스터(503, 504)를 통해서 센스 증폭기(520)에 저장된다. 센스 증폭기(520)는 트랜지스터(513, 512)가 센스 증폭기 구동 신호(SA1, SA2)의 활성화에 의해 온이 될 때 동작하여, 비트선(BL, /BL)의 데이타를 증폭한다. 비트선(BL, /BL)상의 증폭된 데이타는 컬럼선 선택 신호(CL)가 선택되면 컬럼 게이트로서 동작하는 NMOS 트랜지스터(510, 511)를 통해서 데이타 버스(DB, /DB)로 전송된다.
데이타 기록 동작의 경우에 있어서는 데이타 판독 동작의 경우의 기준 순서에서 반전된 동작 단계를 통하여 데이타 버스(DB, /DB)상의 데이타가 커패시터(501)에 기억된다.
도 2는 DRAM의 데이타 판독 동작을 설명하는 타이밍도이다.
도 2에 도시된 바와 같이, 데이타 판독 동작이 행해지는 경우, DRAM에 대한 명령은 비트선(BL, /BL)을 소정의 전압 레벨로 프리차지하는 프리차지 명령(PRE), 로우 액세스 동작을 위한 /RAS 명령(R) 및 컬럼 액세스 동작을 위한 /CAS 명령(C)의 순서로 입력된다.
도 1 및 도 2를 참조하면, 이하에서는 데이타 판독 동작과 관련한 타이밍 제어와 관련하여 설명할 것이다.
/RAS 명령이 입력되면 비트선 전송 신호(BLT0)가 LOW(BLT1 은 HIGH)가 되고, 비트선(BL, /BL)은 센스 증폭기(520)에 접속된다. 이와 동시에, 도 1의 프리차지 신호(PR)는 비트선(BL, /BL)의 리셋 상태를 해제하는 LOW로 변경된다. 또한, 메인 워드선 선택 신호(MW)를 HIGH로 변경함과 동시에 서브 워드선 선택 신호(SW)를 HIGH로 변경함으로써 특정의 워드선을 선택한다. 이것에 의해 NMOS 트랜지스터(502)는 도통되고, 커패시터(501)의 데이타는 비트선(BL)에 판독된다. 도 2에 도시된 바와 같이, 메인 워드선 선택 신호(MW) 및 서브 워드선 선택 신호(SW)가 HIGH가 되는 타이밍에서 비트선(BL)에 데이타가 존재한다.
다음에 센스 증폭기(520)를 구동하기 위하여, 센스 증폭기 구동 신호(SA1, SA2)가 동작됨으로써, NMOS 트랜지스터(512) 및 PMOS 트랜지스터(513)는 도통된다. 도 2에 도시된 바와 같이 센스 증폭기(520)의 구동에 의하여 비트선(BL, /BL)상의 데이타 신호의 진폭이 증가한다.
데이타 신호의 진폭이 증가하면, /CAS 명령에 대응하여 컬럼선 선택 신호(CL)가 HIGH가 되어 특정의 컬럼을 선택한다. 선택된 컬럼의 NMOS 트랜지스터(510, 511)(컬럼 게이트)가 도통되고, 데이타가 데이타 버스(DB, /DB)로 판독된다. 데이타 버스(DB, /DB)상의 데이타는 DRAM으로부터 데이타 신호(DQ)로서 출력되고, 예컨대 4 비트의 연속된 데이타 판독 동작이 행해진다.
프리차지 명령이 입력되면, 적절한 타이밍에서 프리차지 신호(PR)가 HIGH가 되고, NMOS 트랜지스터(507∼509)는 도통되어서, 비트선(BL, /BL)은 소정의 전압(VPR)으로 프리차지된다. 이것에 의해 도 2에 도시된 바와 같이 비트선(BL, /BL)이 리셋 동작되어, DRAM은 다음의 /RAS 명령의 데이타 판독 동작을 준비한다.
상술한 구성의 DRAM은 상이한 컬럼을 순차적으로 선택함으로써 상이한 컬럼 어드레스의 데이타를 순차적으로 판독할 수 있고, 이러한 동작은 동일한 로우 어드레스(동일한 워드선에 대응)의 데이타를 연속적으로 판독하는 경우에 적용될 수 있다. 도 1의 센스 증폭기(520)는 복수의 컬럼의 각각에 대해 제공된다. 이들 복수의 센스 증폭기(520)는 상이한 컬럼 어드레스 및 동일한 로우 어드레스의 데이타를 저장하고 있다. 이들 상이한 컬럼 어드레스는 센스 증폭기(520)로부터 데이타를 판독하기 위해 연속적으로 선택되어, 연속적인 데이타 판독 동작이 실현될 수 있다.
그러나, 상이한 로우 어드레스(상이한 워드선에 대응)의 데이타를 판독할 필요가 있는 경우, 이 워드선의 메모리 셀로부터 비트선(BL, /BL)에 새로운 데이타가 판독될 필요가 있다. 또한, 새로운 데이타를 비트선(BL, /BL)으로 전송하기 위해서는 미리 비트선(BL, /BL)을 프리차지할 필요가 있다. 따라서, 소정의 로우 어드레스의 데이타를 판독한 이후에 상이한 로우 어드레스의 데이타를 판독할 경우에는 연속 데이타 판독 타이밍은 도 2에 도시된 바와 같이 판독된 데이타 사이에 큰 시간 간격을 갖게된다. 도 2의 예에서는 상이한 로우 어드레스의 연속된 데이타 판독 타이밍 사이에서 10 클록의 간격이 존재한다.
설명의 편의를 위하여, 로우 어드레스의 입력으로부터 데이타 출력까지 전체적인 일련의 동작을 3개의 단계로 분할하여 고려된다. 제1 단계는 명령 디코드 동작 및 주변 회로 동작을 포함하고, 제2 단계는 센스 증폭기 동작을 포함한다. 제3 단계는 데이타 출력 동작을 포함한다. 로우 액세스와 관련하여 파이프 라인 동작을 실현하기 위해서는 우선 제1 로우 액세스와 관련하여 제1 단계의 동작이 먼저 행해진다. 제1 로우 액세스와 관련하여 제2 단계의 동작을 개시하면, 제2 로우 액세스는 제1 단계의 동작을 개시한다. 또한, 제1 로우 액세스가 제3 단계의 동작을 개시하면, 제2 단계의 동작이 제2 로우 액세스와 관련하여 행해지고, 제3 로우 액세스와 관련하여 제1 단계의 동작이 개시된다. 이와 같은 방법으로 로우 액세스 파이프 라인 동작은 상이한 로우 액세스에 대하여 제1 단계, 제2 단계 및 제3 단계의 동작이 병렬로 실행되면 실현될 수 있다.
그러나, 종래의 DRAM에 있어서, 버스트 길이는 복수의 컬럼 어드레스가 동일한 로우 어드레스에서 연속적으로 판독하는 경우에 상이한 길이로 설정될 수 있다. 즉, 연속적인 데이타 판독 동작으로 판독되는 데이타의 개수는 지정된 버스트 길이로서 설정되고, 지정된 버스트 길이로서 표시되는 대응하는 데이타의 개수는 연속된 컬럼 어드레스로부터 판독된다. 이 경우, 제2 단계의 센스 증폭기의 동작 기간, 즉 연속된 컬럼 어드레스를 액세스하기 위하여 센스 증폭기가 동작하고 있는 기간은 모드 설정에 의해 결정되는 버스트 길이에 따라 변화하게 된다.
이와 같이 모드 설정에 의해 제2 단계의 동작 기간이 변화하기 때문에 로우 액세스와 관련하여 혼란받지 않는 파이프 라인 동작을 실행하는 것은 불가능하다. 즉, 메모리 컨트롤러측으로부터 본 경우, 메모리 컨트롤러는 /RAS 명령(또는 활성화 명령)을 일정한 간격으로 연속적으로 공급할 수 없게 된다. 또한, 버스트 길이에 따라서 프리차지 명령의 입력 타이밍을 변화시킬 필요가 있고, 로우 액세스 파이프 라인 동작을 실행하는 것이 곤란하게 된다.
따라서, 본 발명은 상이한 로우 어드레스를 액세스하는 경우에 로우 어드레스의 파이프 라인 동작을 실현하는 반도체 기억 장치를 필요로 하게 되었다.
본 발명은 반도체 기억 장치에 관한 것으로, 보다 구체적으로는 클록 신호와 동기하여 동작하는 반도체 기억 장치에 관한 것이다.
도 1은 종래의 DRAM의 메모리 셀의 주변과 관련한 회로부를 도시하는 회로도.
도 2는 종래의 DRAM의 데이타 판독 동작을 설명하는 타이밍 차트.
도 3은 본 발명에 따른 DRAM의 블록도.
도 4는 본 발명에 따른 DRAM의 동작을 개략적으로 도시하는 도면.
도 5의 (A)∼(C)는 활성화 명령(ACT) 사이의 간격을 표시하는 간격(tRC)과 센스 증폭기 동작 사이클간의 관계를 도시하는 도면.
도 6은 자기 프리차지 동작에 따른 로우 액세스 속도의 증가를 설명하는 타이밍 차트.
도 7은 도 3에 도시된 PRE 생성 유닛의 회로도.
도 8은 도 3에 도시된 패킷 명령 디코더(12)의 블록도.
도 9는 도 8에 도시된 명령 래치 디코더의 블록도.
도 10은 도 9의 명령 디코더(59)의 회로도.
도 11은 도 8의 패킷 명령 디코더의 동작을 도시하는 타이밍 차트.
도 12A는 도 9에 도시된 래치의 회로도.
도 12B는 도 12A의 래치의 동작을 도시하는 타이밍 차트.
도 13은 도 3의 DRAM의 컬럼 액세스 동작을 도시하는 타이밍 차트.
도 14는 코어 회로의 센스 증폭기로부터 병렬 데이터를 판독하여 글로벌 데이타 버스 및 판독 버퍼를 통해 변환 유닛으로 전송되어 지는 방법을 나타내는 도면.
도 15는 변환 유닛의 구성을 도시하는 도면.
도 16은 레벨 시프터의 일예를 도시하는 회로도.
도 17는 셀렉터 제어 유닛의 구성을 도시하는 도면.
도 18A∼도 18C는 버스트 길이가 각각 1, 2 및 4일 때 셀렉터 회로 및 셀렉터 스위치 회로가 선택되는 상태를 나타내는 도면.
도 19는 도 3에 도시된 워드 디코더 및 1/4 디코더를 포함하는 워드선 선택 회로의 회로도.
도 20은 도 3의 BLT 디코더를 포함하는 비트선 전송 신호 생성 회로의 회로도.
도 21은 도 3의 SA 생성 유닛을 포함하는 센스 증폭기 구동 신호 생성 회로의 회로도.
도 22는 서브 BLT 발생 회로가 대응하는 복수의 센스 증폭기 블록에 각각 설치된 구성을 도시하는 도면.
도 23은 서브 BLT 발생 회로의 회로도.
도 24는 본 발명에 따른 DRAM의 칩 구조를 도시하는 도면.
도 25는 도 24의 셀 어레이 블록의 구조를 도시하는 도면.
도 26은 직접 센스 증폭기 구성에 따른 데이타 판독/기록 동작을 설명하는 회로도.
도 27A 및 도 27B는 전송 컬럼 게이트 구조 및 직접 센스 증폭기 구조에 대해 서브 워드선 선택 신호, 컬럼선 선택 신호 및 비트선 신호의 타이밍을 도시하는 타이밍 차트.
도 28A 및 도 28B는 클록 주파수가 낮은 경우에 발생하는 문제점을 설명하는 도면.
도 29는 활성화 명령(ACT) 및 판독 명령(RD)이 동시에 입력될 때의 동작을 도시하는 타이밍 차트.
도 30은 본 발명에 따른 DRAM의 다른 구성을 도시하는 블록도.
도 31은 변환 유닛의 다른 실시예를 나타내는 블록도.
도 32는 버스트 길이가 1, 2 및 4일 경우에 대한 각 스위치의 상태를 나타내는 테이블.
도 33은 제1 및 제2 레지스터의 동작을 나타내는 타이밍 챠트.
도 34는 버스트 길이가 4일 경우 4비트/2비트 변환 회로와 래치 및 레벨 시프터 회로의 동작을 나타내는 타이밍 챠트.
도 35A 및 도 35B는 버스트 길이가 1, 2 및 4인 경우에 있어서 4개의 제어 클록 신호 및 2개의 출력 제어 클록 신호의 동작 상태를 나타내는 테이블.
도 36A는 도 31에 도시된 지연 플립플롭의 블록도.
도 36B는 도 36A의 구성의 동작을 나타내는 타이밍 챠트.
도 37A는 도 31에 도시된 출력 버퍼의 블록도.
도 37B는 도 37A의 구성의 동작을 나타내는 타이밍 챠트.
도 38은 도 31에 도시된 래치 및 레벨 시프터 회로의 구성을 나타내는 회로도.
본 발명에 따른 반도체 기억 장치는, 선택된 워드선에 대응하는 메모리 셀로부터 비트선을 통해 데이타가 수신될 때 데이타를 저장하는 복수의 센스 증폭기와, 컬럼 어드레스에 응답하여 복수의 컬럼 게이트를 동시에 선택함으로써 선택된 센스 증폭기로부터 복수의 비트로 이루어진 병렬 데이타를 판독하는 컬럼 디코더와, 상기 병렬 데이타를 직렬 데이타로 변환하는 데이타 변환 유닛과, 상기 비트선 및 복수의 센스 증폭기를 리셋하도록 선택 워드선을 선택하는 로우 액세스 신호의 발생 후 제1 지연 시간 기간 동안 내부 프리차지 신호를 생성하는 프리차지 신호 생성 유닛을 포함한다.
전술한 반도체 기억 장치에 있어서는 로우 어드레스 입력으로부터 데이타 출력까지의 일련의 동작을 제1 단계의 명령 디코드 및 주변 회로 동작, 제2 단계의 센스 증폭기 동작, 제3 단계의 데이타 출력 동작으로 분할한 경우에 제2 단계의 센스 증폭기 동작의 기간을 지정된 버스트 길이와 무관하게 일정하게 할 수 있다. 복수의 컬럼 게이트를 동시에 개방함과 동시에 센스 증폭기의 데이타를 병렬로 판독하기 때문에 일정한 시간 기간 동안만 센스 증폭기를 동작시키면 된다. 이것에 의해 제2 단계의 센스 증폭기 동작의 기간을 버스트 길이에 무관하게 일정하게 함으로써, 혼란받지 않는 로우 액세스 파이프 라인 동작을 실현할 수 있다. 또한, 사용자가 반도체 기억 장치의 외부로부터 임의로 프리차지 타이밍을 설정하는 경우, 프리차지 타이밍 작업의 임의성이 파이프 라인 동작을 혼란하는 요인이 되지만, 본 발명은 내부 프리차지 신호에 의해 리셋 동작을 실행함으로써, 이 요인을 제거할 수 있게 된다. 또한, 센스 증폭기로부터 데이타 판독 직후에 최적의 타이밍으로 프리차지 동작을 실행할 수 있게 되어, 센스 증폭기의 동작 능력의 한계에 근접하는 고성능의 고속 데이타 판독 동작을 실현할 수 있다.
본 발명에 따라, 데이타 변환 유닛은 버스트 길이 신호에 따라 병렬 데이타의 복수의 비트중 소정의 비트수를 선택함으로써 직렬 데이타를 출력한다. 이 때문에, 분할되지 않은 로우 액세스 파이프 라인 동작이 실행되면서 데이타 판독 동작이 상이한 버스트 길이 설정을 극복할 수 있도록 한다.
더욱이, 본 발명에 따라, 병렬 데이타의 복수의 비트는 단일 로우 액세스에 응답하여 센스 증폭기로부터 판독되고, 직렬 데이타로 변환되어 반도체 기억 장치의 외부로 출력된다. 이는 어떠한 장애로 없이 연속 데이타의 출력을 달성한다.
또한, 본 발명에 따라, 반도체 기억 장치는 단일 패킷으로서 로우 액세스 명령 및 컬럼 액세스 명령을 수신한다. 따라서, 로우 액세스 시간에서의 감소는 입력 명령 사이의 시간 간격을 단축시킨다. 로우 액세스 명령 및 컬럼 액세스 명령은 예컨대, 2개의 연속적인 클록 펄스에서의 입력이 될 수 있다.
또, 본 발명에 따라, 프리차지 신호 생성 유닛은 병렬 데이타가 센스 증폭기로부터 판독된 직후 내부 프리차지 신호를 이용함으로써 비트선 및 센스 증폭기를 리셋한다. 이러한 센스 증폭기에 대한 데이타 액세스 직후의 자동적인 프리차지는 가능한 많은 로우 액세스 사이의 간격을 감소시킬 수 있다.
또 본 발명에 따라, 프리차지 신호 생성 유닛은 각각 제1 지연 시간 기간만큼 신호를 지연시키는 지연 소자열을 사용하고, 그에 따라 단순한 회로 구조로 구현될 수 있다.
또한, 본 발명에 따라, 센스 증폭기는 복수의 센스 증폭기 블록으로 그룹화되어 로우 액세스 동작은 선택된 하나의 센스 증폭기 블록에 대해서만 실행된다. 이는 동시에 구동되는 센스 증폭기의 수를 감소시킬 수 있고 그에 따라 로우 액세스 동작에 사용되는 제어 신호에 대한 부하를 감소시킬 수 있다. 따라서, 신호 스위칭 속도를 증가시키고, 로우 액세스 사이의 시간 기간에서의 감축에 비례하여 고속의 신호 제어를 달성한다.
또한, 본 발명에 따라 반도체 기억 장치는 각 센스 증폭기 블록에 대응하는 워드 디코더를 더 포함하고, 워드 디코더는 로우 액세스의 시간에 센스 증폭기 블록중 선택된 하나에 대해서만 메모리 셀을 비트선에 접속시킨다. 센스 증폭기 블록에 대해 제공된 워드 디코더는 로우 액세스 동작에 사용되는 워드 선택 신호에 있어서의 부하를 감소시킬 수 있다. 이는 신호 스위칭 속도를 증가시키고, 로우 액세스 사이의 시간 기간에 있어서의 감축에 비례하여 고속으로 워드 선택 신호의 제어를 달성한다.
또한, 본 발명에 따라 각각의 센스 증폭기 블록에 대응하는 비트선 전송 신호 생성 유닛이 제공되어, 로우 액세스 시간에 센스 증폭기 블록중 선택된 하나에 대해서만 비트선을 센스 증폭기에 접속시킨다. 각각의 센스 증폭기 블록에 대해 제공된 비트선 전송 신호 생성 유닛은 로우 액세스 동작에 사용되는 비트선 전송 신호에 있어서의 부하를 감소시킬 수 있다. 이에 따라, 신호 스위칭 속도가 증가하고, 로우 액세스 사이의 시간 기간의 감축에 비례하여 고속으로 비트선 전송 신호의 제어를 달성한다.
또한, 본 발명에 따라 각각의 센스 증폭기 블록에 대응하는 센스 증폭기 구동 신호 생성 유닛이 제공되어, 로우 액세스의 시간에 센스 증폭기 블록중 선택된 하나에 대해서만 센스 증폭기를 동작시킨다. 각각의 센스 증폭기 블록에 대해서 제공된 센스 증폭기 구동 신호 생성 유닛은 로우 액세스 동작에 사용되는 센스 증폭기 구동 신호에 있어서의 부하를 감소시킬 수 있다. 그에 따라, 신호 스위칭 속도가 증가하고, 로우 액세스 사이의 시간 기간에서의 감축에 비례한 만큼 고속으로 센스 증폭기 구동 신호의 제어를 달성한다.
또한, 본 발명에 따라 반도체 기억 장치는, 복수의 뱅크를 더 포함하며, 이 복수의 뱅크 각각은 메모리 셀, 센스 증폭기 및 비트선을 포함하며, 센스 증폭기는 복수의 뱅크 각각에 있어서의 복수의 센스 증폭기 블록으로 그룹화된다. 이렇게 하여, 본 발명의 반도체 기억 장치는 멀티플 뱅크 구조를 채용함으로써 구현될 수 있다.
또한, 본 발명에 따라, 반도체 기억 장치는 비트선 전송 신호 생성 유닛을 더 포함하며, 각각의 비트선 전송 신호 생성 유닛은 하나의 센스 증폭기 블록보다 많은 대응 세트에 대해 제공된다. 이러한 구성은 각각의 센스 증폭기 블록이 대응하는 비트선 전송 신호 생성 유닛에 제공할 경우에 비하여 반도체 기억 장치의 칩 크기를 감소시킬 수 있다.
또한, 본 발명에 따라, 비트선 상의 메모리 셀의 데이타의 발생, 센스 증폭기에 의한 데이타의 증폭 및, 비트선 및 센스 증폭기의 리셋을 포함하는 일련의 동작은 어떤 정지 기간 없이 일정한 사이클로 연속적으로 반복된다. 그러므로, 파이프 라인 동작은 로우 액세스 파이프 라인 동작에 적절한 구성에 기초하여 샐행된다. 이에 따라, 센스 증폭기의 성능 한계에 가까울 만큼 고속에서 연속적인 로우 액세스 동작을 수행할 수 있다.
또한, 본 발명에 따라 직접(direct) 센스 증폭기 회로가 센스 증폭기로부터 컬럼 게이트를 통해 데이타 버스에 데이타를 전송하는데 사용되도록 제공된다. 이 구성은, 판독 동작의 시간에서 비트선 전압 레벨의 변동을 제거한다. 그러므로, 비트선 프리차지의 타이밍을 앞당기고 동작 기간을 단축시킬 수 있다.
더욱이, 본 발명에 따라 로우 액세스 명령 및 컬럼 액세스 명령은 외부에서 제공된 클록 신호에 의해 규정된 동일한 타이밍에서 수신된다. 이 때문에, 로우 액세스 명령으로부터 데이타 출력 까지의 시간 기간은 클록 신호가 그 주파수보다 낮더라도 일정하게 유지할 수 있다.
본 발명의 다른 목적 및 기타의 특징은 첨부한 도면을 참조하여 이하의 상세한 설명으로부터 보다 명확히 이해할 수 있을 것이다.
도 3은 본 발명에 따른 DRAM의 블록도를 나타낸다. 도 3의 DRAM(10)은 복수의 입력 버퍼(11), 패킷 명령 디코더(12), RAS 생성 유닛(13), PRE 생성 유닛(14), 제어 유닛(15), 프리 디코더(16), 워드 디코더(18), BLT 디코더(19), SA 생성 유닛(20), 1/4 디코더(21), CAS 생성 유닛(22), 제어 유닛(23), 프리 디코더(24), 컬럼 디코더(25), 코어 회로(26), RB 생성 유닛(27), 판독 버퍼(28), 변환 유닛(29), 출력 버퍼(30) 및 모드 레지스터(31)를 포함한다.
도 3의 DRAM(10)의 데이타 판독 동작을 종래의 DRAM과 동일한 기본 동작에 대해서 우선 설명한다.
클록 신호, 제어 신호 및 어드레스 신호는 DRAM(10)의 외부에 설치된 외부 소스로부터 입력 버퍼(11)에 입력된다. 클록 신호는 DRAM(10)의 동작을 동기 제어하기 위해서 DRAM(10)내의 각 구성 요소에 공급된다. 제어 신호는 패킷 명령 디코더(12)에 의해 디코드되어, 그 디코드 결과에 따라서 RAS 생성 유닛(13) 및 CAS 생성 유닛(22)을 제어한다. 어드레스 신호는 로우 어드레스 시스템의 프리 디코더(16) 및 컬럼 어드레스 시스템의 프리 디코더(24)에 공급된다.
RAS 생성 유닛(13)은 종래의 /RAS 신호에 대응하는 제어 신호인 활성화 명령 ACT가 입력되면, 내부 RAS 신호인 신호 RASZ를 생성한다. RAS 생성 유닛(13)은 재생 명령 입력시에 복수의 신호 RASZ를 DRAM(10)의 내부에 연속적으로 생성하여, 재생 동작을 실행한다. 활성화 명령 ACT의 입력시에는 신호 RASZ를 단발적으로 생성한다. 신호 RASZ는 메모리 셀의 데이타를 센스 증폭기로 판독하는 것을 지령하는 신호로서, 제어 유닛(15)에 공급된다. 제어 유닛(15)은 신호 RASZ를 수신하면, SA 생성 유닛(20)을 제어하여, 센스 증폭기 구동 신호(SA1, SA2)를 적절한 각 타이밍에서 생성시킨다. 여기에서, 1/4 디코더(21)는 종래부터 어떤 시스템층 워드 디코드 방식에 있어서, 선택된 메인 워드 디코더에 종속하는 4개의 서브 워드 디코더로부터 하나의 서브 워드 디코더를 선택하기 위한 디코더이다.
로우 어드레스 시스템의 프리 디코더(16)는 공급된 로우 어드레스를 래치하고 프리 디코드한다. 이러한 프리 디코딩의 결과는 워드 디코더(18), BLT 디코더(19) 및 1/4 디코더(21)에 공급된다. 프리 디코더(16)는 블록 디코더(17)를 포함하고, DRAM(10) 내에 배치되는 복수의 메모리 블록중 하나를 선택한다. 이 선택된 메모리 블록에서만 워드 디코더(18), BLT 디코더(19), SA 생성 유닛(20) 및 1/4 디코더(21)가 동작하고, 코어 회로(20)내에서 데이타를 메모리 셀로부터 판독하여 센스 증폭기에 저장한다.
코어 회로(26)는 로우와 컬럼을 갖는 어레이형으로 배치된 도 1의 메모리 셀(501)과 동일한 메모리 셀을 포함하고, 센스 증폭기는 각 컬럼에 설치된 도 1의 센스 증폭기(520)와 동일하다. 상기한 로우 어드레스 시스템의 판독 동작 이후에 로우 어드레스로 선택된 워드선에 대응하는 메모리 셀의 데이타가 센스 증폭기(520)에 저장된다.
CAS 생성 유닛(22)은 종래의 /CAS 신호에 대응하는 제어 신호인 판독 명령 RD가 입력되면, 내부 CAS 신호를 생성한다. 내부 CAS 신호는 센스 증폭기(520)의 데이타를 코어 회로(20)로부터 판독 버퍼(28)에 판독하는 신호로서, 제어 유닛(23)에 공급된다. 제어 유닛(23)은 내부 CAS 신호를 수신하면, 컬럼 디코더(25)를 제어하여 컬럼선 선택 신호 CL을 적절한 타이밍으로 생성시킨다.
컬럼 어드레스 시스템의 프리 디코더(24)는 공급된 컬럼 어드레스를 래치하는 동시에 프리 디코드한다. 프리 디코드 결과는 컬럼 디코더(25)에 공급되는 동시에 RB 생성 유닛에 공급된다. 컬럼 디코더(25)는 컬럼 어드레스로 지정되는 컬럼에 대하여 컬럼선 선택 신호 CL을 공급하고, 그 컬럼의 센스 증폭기(520)로부터 데이타를 판독하여, 판독 버퍼(28)에 공급한다. RB 생성 유닛(27)은 적절한 타이밍으로 신호 RB를 판독 버퍼(28)에 공급하며, 판독 버퍼(28)에 데이타를 판독시킨다.
판독 버퍼(28)는 공급된 데이타 신호의 진폭을 증폭하고, 그 데이타는 출력 버퍼(30)를 통해 DRAM(10)의 외부로 전송된다.
상기 기본 동작에 부가하여, 본 발명에 따른 DRAM(10)에 있어서는 패킷 명령 디코더(12), PRE 생성 유닛(14) 및 변환 유닛(29)을 설치함으로써 로우 액세스의 파이프 라인 동작을 실현한다.
PRE 생성 유닛(14)은 내부 RAS 신호인 신호 RASZ를 수신하면, 소정 시간이 경과한 후에 프리차지 신호 PRE를 생성한다. 이 내부 생성된 프리차지 신호 PRE는 외부로부터 프리차지 신호 PRE가 공급된 경우와 같이 RAS 생성 유닛(13)을 리셋하여 프리차지 동작을 실행하게 한다. 이 내부 생성된 프리차지 신호 PRE에 따른 프리차지 동작을 이하에서는 자기 프리차지 동작이라고 부른다.
또한 코어 회로(26)로부터 데이타를 판독할 때에는 센스 증폭기(520)의 연속한 컬럼 어드레스의 데이타가 병렬 데이타로서 판독된다. 이 병렬 데이타는 판독 버퍼(28)를 통해 변환 유닛(29)에 공급된다. 변환 유닛(29)은 병렬 데이타를 직렬 데이타로 변환하여, 모드 레지스터(31)에 설정되는 버스트 길이에 따라서 소정수의 직렬 데이타를 출력 버퍼(30)에 공급한다.
도 3에 도시된 본 발명에 따른 DRAM에 있어서는 센스 증폭기(520)로부터 병렬로 데이타를 판독한다. 이 때문에, 로우 어드레스 입력에서 데이타 출력까지의 일련의 동작을 제1 단계의 명령 디코드 및 주변 회로 동작, 제2 단계의 센스 증폭기 동작 및 제3 단계의 데이타 출력 동작으로 분할하여 생각한 경우에, 제2 단계의 센스 증폭기 동작의 기간을 버스트 길이에 관계 없이 일정하게 할 수 있다. 센스 증폭기가 개방되어(구동하고) 있는 기간중에, 선택한 컬럼의 컬럼 게이트를 개방하여 데이타를 센스 증폭기로부터 판독할 필요가 있지만, 종래의 DRAM에 있어서는 연속한 복수의 컬럼 어드레스에 대하여 순차적으로 컬럼 게이트를 개방하기 위해서 센스 증폭기가 구동하고 있는 기간은 버스트 길이에 의존한다. 한편, 본 발명에 있어서는, 센스 증폭기의 데이타는 복수의 컬럼 게이트를 동시에 개방함으로써 병렬로 판독되고, 버스트 길이에 기초한 출력 데이타의 선택은 변환 유닛(29)에 의해 행해진다. 이는 고정 기간 동안만 센스 증폭기를 구동시키는 것을 가능하게 한다. 이것에 의해서, 제2 단계의 센스 증폭기 동작의 기간을 지정된 버스트 길이에 관계 없이 일정하게 할 수 있다.
또한, 제2 단계의 센스 증폭기 동작의 기간이 일정해짐으로써, 사용자가 외부 소스로부터 프리차지 명령을 입력할 필요는 없어지고, 내부에서 자동적으로 생성된 내부 프리차지 신호 PRE에 의해서 가장 적합한 타이밍으로 자기 프리차지 동작을 행할 수 있게 된다. 이 내부 프리차지 신호 PRE는 일정한 시간 길이만큼 내부 RAS 신호 RASZ를 버스트 길이 등과는 무관하게 지연시킴으로써 획득될 수 있다. 사용자가 DRAM(10)의 외부로부터 임의로 프리차지 타이밍을 설정하는 경우, 이 임의성이 파이프 라인 동작을 혼란시키는 요인이 될 수 있지만, 본 발명에 있어서는 이 요인을 제거할 수 있다. 또한, 센스 증폭기로부터의 컬럼선 선택 신호 CL에 의한 데이타 판독의 직후에 가장 적합한 타이밍으로 프리차지 동작을 실행하는 것이 가능해지고, 센스 증폭기의 동작 능력의 한 시스템에 가까운 고성능을 갖는 고속의 데이타 판독 동작을 실현할 수 있다.
도 4는 본 발명에 따른 DRAM의 동작을 개략적으로 나타낸 도면이다. 도 4를 참조하여, 본 발명에 따른 DRAM의 로우 액세스의 파이프 라인 동작을 더욱 상세히 설명한다.
도 4에 도시된 바와 같이, 본 발명에 따른 DRAM에서는 명령(활성화 명령 ACT)이 입력되면, 우선 제1 사이클(제1 단계에서)중에 명령 디코드 동작 및 센스 증폭기 동작 이외의 로우 액세스와 관련된 주변 회로의 동작이 행해진다. 그후 제2 사이클중에 센스 증폭기 동작이 행해진다. 즉, 이 제2 사이클은 워드선 선택에 의한 셀 데이타의 비트선으로의 출력, 비트선 데이타의 센스 증폭기에 의한 증폭, 컬럼선 선택에 의한 비트선 데이타의 데이타 버스로의 판독, 비트선의 프리차지 등의 리셋 동작이 행해진다. 다음에 제3 사이클중에 데이타 출력 동작이 행해진다. 즉, 이 제3 사이클중에 병렬 데이타가 직렬 데이타로 변환되어, 출력 버퍼로부터 데이타가 출력된다. 본 발명의 DRAM에 있어서는 도 4에 도시된 바와 같이, 이들 3개의 사이클은 서로 겹쳐져 파이프 라인적으로 동작한다.
종래의 DRAM의 구성에서는 선택한 버스트 길이로 컬럼선 선택 신호 CL을 1회 혹은 복수회 상승시켜 데이타를 판독하고, 이 데이타 판독후에 프리차지 명령 입력에 의한 리셋 동작을 행한다. 이 종래의 구성은 버스트 길이가 사용자 설정에 따라 변경가능하며 고정이 아니기 때문에, 컬럼선 선택 신호 CL을 1회 혹은 복수회 상승시켜 데이타를 판독한 후에 사용자가 입력하는 프리차지 명령으로 프리차지를 행할 필요가 있다. 이것은, 센스 증폭기의 활성 기간이 버스트 길이에 좌우되어, 도 4의 센스 증폭기의 주기가 상태가 변화함에 따라 짧아지거나 길어질 수 있음을 의미한다. 이러한 구성에 의해 활성화 명령 ACT를 센스 증폭기 동작의 개시 타이밍으로 입력하는 파이프 라인 동작을 실현하기가 극히 어렵다. 비록 그와 같은 파이프 라인 동작을 실현할 수 있다고 해도 그 제어 시스템은 매우 복잡한 것으로 되는 것이 예상된다.
한편, 본 발명에 따른 DRAM에 있어서는, 복수의 컬럼선을 한번에 선택하여 병렬 데이타를 판독하고 이 병렬 데이타를 버스트 길이에 따라 비트식 기본 원리에 근거하여 선택하고 직렬 데이타로 변환하여 출력하는 구성으로 함으로써, 센스 증폭기가 동작하는 제2 사이클의 길이는 고정된다. 따라서, 고정의 타이밍으로 자기 프리차지에 의한 리셋 동작을 실행할 수 있게 되어, 종래와 같이 프리차지 명령을 외부로부터 입력할 필요가 없다. 이와 같이, 프리차지 명령을 외부로부터 입력할 필요가 없기 때문에, 활성화 명령 ACT의 입력 타이밍을 빠르게 할 수 있는 동시에 센스 증폭기 동작 사이클의 길이가 일정하기 때문에, 제1 내지 제3 사이클을 각각 겹치게 한 파이프 라인 동작을 용이하게 제어할 수 있게 된다.
이러한 파이프 라인 동작에 있어서는 도 4에서 알 수 있는 바와 같이, 명령(활성화 명령 ACT)을 입력하는 간격인 시간 tRC를 파이프 라인 동작하지 않은 종래의 구성과 비교하여 극히 짧게 할 수 있게 된다. 또한 이 시간 tRC는 도 4에 도시된 바와 같이, 센스 증폭기 동작 사이클의 시간으로 결정된다. 이것은 도 4에 도시된 제1, 제2 및 제3 사이클중 제2 사이클이 가장 길기 때문이다. 가장 긴 제2 사이클이 도 4에 도시된 바와 같이 어떠한 중지 없이 연속적으로 반복되면, 데이타가 판독되는 속도가 최대가 되고, 제2 사이클의 시간 기간은 rRC와 동일해 진다.
도 5의 (A)∼(C)는 센스 증폭기 동작 사이클과 활성화 명령 ACT 입력 간격 tRC와의 관 시스템을 나타내는 도면이다.
도 5의 (A)에 도시된 바와 같이, 활성화 명령 ACT를 입력하는 간격이 시간 tRC로서 정의된다. 도 5의 (B)에 도시된 바와 같이, 센스 증폭기 사이클(센스 증폭기 동작 사이클)은 워드선 선택 사이클과, 센스 증폭기 구동 사이클 및 리셋 사이클로 나눌 수 있다. 도 5의 (C)에 도시된 바와 같이, 워드선 선택 사이클에 있어서는 워드선 선택 신호 SW가 HIGH가 되고, 비트선(BL, /BL)에 셀 데이타가 나타난다. 센스 증폭기 구동 사이클에 있어서는 센스 증폭기 구동 신호(SA1, SA2)를 활성화시켜 센스 증폭기를 구동하고, 이것에 의해서 비트선(BL, /BL)의 데이타를 증폭한다. 또한 센스 증폭기 구동 사이클에 있어서 비트선(BL, /BL)의 데이타가 충분히 증폭된 후에, 컬럼선 선택 신호 CL을 HIGH로 하여, 비트선(BL, /BL)의 데이타를 데이타 버스에 판독한다. 다음에 리셋 사이클에 있어서, 서브 워드선 선택 신호 SW 를 리셋하는 동시에 프리차지 신호 PR 을 HIGH로 하여 비트선(BL, /BL)을 프리차지한다. 이 시점에서 센스 증폭기 구동 신호(SA1, SA2)는 비활성으로 되어 있다.
도 5의 (A) 및 (B)에서 알 수 있는 바와 같이, 활성화 명령 ACT를 시간 tRC 간격으로 연속해서 입력하면, 센스 증폭기 사이클은 중단되지 않고 연속하여 실행된다. 따라서, 워드선 선택 사이클, 센스 증폭기 구동 사이클 및 리셋 사이클을 포함하는 센스 증폭기 사이클의 길이에 따라서 활성화 명령 ACT 입력 간격 tRC가 결정되게 된다. 따라서, 본 발명의 구성에 있어서는 센스 증폭기 사이클의 각 동작을 고속으로 하여 센스 증폭기 사이클의 시간을 짧게하면, 시간 tRC도 짧아지고, DRAM의 데이타 판독 속도를 향상시킬 수 있게 된다.
도 4에서, 제3 사이클(데이타 출력)은 제2 사이클(센스 증폭기 동작)이 완료된 후에 개시하는 것으로 나타난다. 더 상세히 보면, 도 5의 (B) 및 (C)에 도시된 바와 같이, 제3 사이클은 컬럼 선택 신호 CL이 HIGH가 된 직후에 개시될 수 있다. 이러한 경우, 데이타 출력 동작 및 비트선 프리차지 동작은 병렬로 실행된다.
도 6은 자기 프리차지 동작에 의한 로우 액세스 고속화를 설명하기 위한 타이밍 차트이다. 상술한 바와 같이, 본 발명에 있어서는 내부 프리차지 신호 PRE에 의해서 가장 적합한 타이밍으로 자기 프리차지 동작을 행함으로써, 고속 로우 액세스 동작을 실현할 수 있다. 도 3 및 도 6을 참조하여, 본 발명의 DRAM(10)에 의한 로우 액세스 동작의 타이밍에 대해서 다음과 같이 설명한다.
활성화 명령 ACT가 입력되면, RAS 생성 유닛(13)이 신호 RASZ를 생성한다. 신호 RASZ는 제어 유닛(15)에 공급되고, 제어 유닛(15)이 워드 디코더(18), BLT 디코더(19), SA 생성 유닛(20) 및 1/4 디코더(21)를 제어하여, 워드선 선택 신호 MW 및 SW, 비트선 전송 신호(BLT) 및 센스 증폭기 구동 신호(SA1, SA2)를 적절한 타이밍으로 생성시킨다. 이것에 의해 메모리 셀(501)(도 1 참조)의 데이타가 센스 증폭기(520)에 저장된다. 이 동작은 도 6에 있어서, 비트선(BL, /BL)에 데이타가 나타나고, 그 후 데이타의 진폭이 증폭되는 것에 대응한다.
신호 RASZ 는 PRE 생성 유닛(14)에도 공급된다. PRE 생성 유닛(14)은 신호 RASZ를 수신한 후, 소정의 시간이 경과한 후에 내부 프리차지 신호 PRE를 생성한다.
또한, 판독 명령 RD 의 입력에 대응하여, CAS 생성 유닛(22), 제어 유닛(23), 프리 디코더(24) 및 컬럼 디코더(25)가 동작한다. 이 동작에 의해서, 컬럼 어드레스가 선택하는 컬럼의 컬럼선 선택 신호 CL 이 HIGH가 되고, 센스 증폭기(520)(도 1 참조)의 데이타가 데이타 버스(DB, /DB)를 통해 글로벌 데이타 버스(GDB)(도 3)에 판독된다.
판독 버퍼(28)가 글로벌 데이타 버스(GDB)의 데이타를 판독하여 증폭한다. 이 판독 버퍼(28)가 유지하는 데이타는 병렬 데이타로서, 변환 유닛(29)이 병렬·직렬 변환함으로써 데이타를 직렬 데이타로 변환한다. 이 직렬 데이타가 출력 버퍼(30)를 통해 DRAM(10)으로부터 외부로 출력된다.
도 6에 도시된 바와 같이, 내부 생성된 프리차지 신호 PRE는 종래 외부로부터 프리차지 신호가 입력되었을 때와 동일한 방식으로 비트선 전송 신호(BLT) 및 워드선 선택 신호(MW, SW)를 리셋하는 동시에 비트선(BL, /BL)을 소정의 전압 레벨로 프리차지한다. 이 프리차지 신호 PRE에 의한 프리차지 동작은 도 6에 도시된 바와 같이, 컬럼선 선택 신호 CL에 의해 데이타가 센스 증폭기(520)로부터 판독된 직후이다. 그것에 대하여 도 2에 도시된 종래의 타이밍으로서는 컬럼선 선택 신호CL에 의한 데이타 판독후, 외부로부터 프리차지 명령이 입력되어 프리차지 동작이 실행될 때까지 데이타 판독 동작상에서는 쓸데없는 시간이 존재한다.
본 발명에 있어서는 활성화 명령 ACT의 타이밍에 기초하여 프리차지 신호 PRE를 내부적으로 발생시킴으로써, 컬럼선 선택 신호 CL에 의한 데이타 판독의 직후에 프리차지 동작을 실행할 수 있다. 본 발명은 센스 증폭기의 활성 기간을 버스트 길이와는 무관하게 일정하게 유지하며 이는 프리차지 신호 PRE를 발생시키는 것 용이하게 한다. 즉, 이 신호는 내부 RAS 신호(RASZ)에 대해 일정한 지연을 부여함으로써 간단하게 획득될 수 있다. 이 일정한 지연의 길이는 내부 RAS 신호에 응답하여 워드선을 선택하고 활성화하기 위한 시간 기간, 센스 증폭기의 사용에 의한 충분한 레벨까지 비트선 전압을 증폭시키기 위한 시간 기간 및 컬럼 게이트를 개방함으로써 비트선 상의 데이타를 데이타 버스로 전송하기 위한 시간 기간을 고려하여 결정될 수 있다. 따라서, 상이한 로우 어드레스의 데이타를 판독할 필요가 있는 경우에, 새로운 로우 어드레스의 데이타를 판독할 때까지의 시간을 대폭 단축할 수 있다.
데이타가 컬럼선 선택 신호 CL에 의해 판독된 후라도 서브 워드선이 센스 증폭기에 의한 데이타 증폭이 완료되기 전에 폐쇄된다면, 센스 증폭기의 데이타는 메모리 셀에서 복원되지 않으며, 그에 따라 폐기된다. 이 때문에, 프리차지 동작은 센스 증폭기에 의해 데이타 증폭이 완료될 때까지 실행되지 않아야 한다. 이는 종래의 DRAM에서와 동일한 요구 사항이다. 따라서, 본 발명에 있어서는 리셋 사이클 이전의 센스 증폭기 사이클에 대한 시간 기간이 센스 증폭기의 신호 구동 능령에 좌우된다.
도 6에서 또한, 활성화 명령 ACT 및 판독 명령 RD는 2개의 연속하는 클록 사이클에서 획득된다. 컬럼 어드레스는 판독 명령 RD를 수반하기 때문에 이는 그렇지 않는 경우보다 앞당겨진 타이밍에서 컬럼 어드레스를 획득할 수 있게 한다. 따라서, 컬럼 게이트는 앞당겨진 타이밍에서 개방된다. 차후 설명되는 바와 같이, 컬럼 어드레스는 본 발명에서 앞당겨진 타이밍에서 획득되기 때문에, 센스 증폭기 블록의 선택적인 활성화는 그렇지 않은 경우보다 앞당겨져 개시될 수 있다. 도 2에 도시된 종래 기술에 있어서, 소정의 시간 기간(도 2의 21 ns)은 활성화 명령과 판독 명령 사이의 간격으로서 제공된다. 이 간격의 목적은 비트선 전압이 센스 증폭기에 의해 충분히 증폭된 후에 컬럼 게이트를 개방하는 것이다. 본 발명에 있어서, 타이밍 제어는 제어 유닛(15, 23)에 의해 실행된다.
또한, 코어 회로(26)로부터 데이타를 병렬로 판독하여, 변환 유닛(29)으로 병렬·직렬 변환함으로써, 도 6에 도시된 바와 같이 연속적으로 데이타를 판독할 수 있게 된다. 이 병렬 데이타에서 직렬 데이타로의 변환되는 시간에, 버스트 길이 정보에 기초한 데이타 선택이 또한 실행된다.
전술한 바와 같이, 본 발명의 DRAM(10)에 있어서, 명령 사이의 간격을 감소시키기 위해 패킷 형식으로 명령이 제공된다. 도 6에 도시된 바와 같이, 활성화 명령 ACT 및 판독 명령 RD는 2 사이클에 걸쳐 있는 하나의 패킷으로서 DRAM(10)에 입력된다. 따라서, 이러한 입력 간격이 도 2에 도시된 종래 기술에서는 요구되더라도, 사용자는 활성화 명령 ACT와 판독 명령 RD 사이에 입력 간격을 유지하는 것에 대하여 주의하지 않아도 된다. 입력된 패킷 명령은 패킷 명령 디코더(12)에 의해 디코드된다. 디코드 결과에 따라서, RAS 시스템의 신호가 패킷 명령 디코더(12)로부터 RAS 생성 유닛(13) 및 프리 디코더(16)에 공급되고, CAS 시스템의 신호가 패킷 명령 디코더(12)로부터 CAS 생성 유닛(22) 및 프리 디코더(24)에 공급된다.
또한 로우 액세스간의 시간 간격을 단축하면, 도 6과 도 2의 비교에서 알 수 있는 바와 같이, 서브 워드선 선택 신호(SW), 비트선 전송 신호(BLT) 및 센스 증폭기 구동 신호(SA1, SA2)에 있어서, 신호의 전환간의 타이밍도 단축된다. 이 경우에 신호 전환이 완만해서는 충분한 단축을 도모할 수 없다. 그래서 본 발명의 DRAM(10)에서는 센스 증폭기열을 복수의 센스 증폭기 블록으로 분할한다. 이어서, 센스 증폭기 구동 신호(SA1, SA2)는 선택된 센스 증폭기 블록의 센스 증폭기에 대해서만 공급되며, 워드선 선택 신호 SW 및 비트선 전송 신호 BLT는 선택된 센스 증폭기 블록의 메모리 블록에 대해서만 공급된다. 이러한 구성에 의해서 이들 신호의 부하가 경감되어, 신호 레벨의 전환을 신속하게 할 수 있다.
상기 식별된 신호는 로우 액세스 동작시에 구동된다. 센스 증폭기 블록중 하나를 선택적으로 활성화시키기 위해, 컬럼 어드레스 신호가 또한 필요하다. 그러나, 도 2에 도시된 종래의 타이밍에서는 컬럼 어드레스가 입력되어 있지 않기 때문에, 특정한 컬럼 어드레스를 선택하여 그것에 대한 센스 증폭기만을 구동한다는 동작은 불가능하다. 한편, 본 발명에 있어서는, 활성화 명령 ACT 및 판독 명령 RD를 하나의 패킷으로서 수신하기 때문에 로우 액세스시에는 이미 컬럼 어드레스가 특정되어 있다. 따라서, 특정한 컬럼 어드레스에 대응하는 센스 증폭기 블록을 선택하여, 그 센스 증폭기 블록의 센스 증폭기에 대해서만 로우 액세스 동작을 실행할 수 있다.
이하에, 도 3에 도시되는 DRAM(10)의 각부의 구성에 대해서 설명한다. 그러나, 종래 기술과 동일한 요소에 대해서는 설명을 생략한다.
도 7은 도 3에 도시된 PRE 생성 유닛(14)의 구성을 나타내는 회로도이다.
PRE 생성 유닛(14)은 인버터(41∼48), NAND 회로(49), 복수의 저항(R) 및 복수의 커패시터(C)를 포함한다. 인버터(41∼44)와, 복수의 저항(R)과, 복수의 커패시터(C)는 제1 지연 소자열(지연 A)을 구성한다. 인버터(45∼47)와, 복수의 저항 (R)과, 복수의 커패시터(C)는 제2 지연 소자열(지연 B)을 구성한다. 제1 지연 소자열에는 HIGH 펄스인 신호 RASZ가 입력되고, 제1 지연 시간 후에 신호 PRE가 HIGH로 된다. 지연된 신호 RASZ는 또 제2 지연 소자열에 의해서 제2 지연 시간만큼 지연되어, 신호 PRE를 LOW로 한다. 따라서, 프리차지 신호 PRE의 상승 타이밍은 제1 지연 소자열의 제1 지연 시간에 의해서 결정되며, 프리차지 신호 PRE가 HIGH인 기간은 제2 지연 소자열의 제2 지연 시간에 의해서 결정된다. 제1 지연 시간은 버스트 길이와는 무관하게 일정하다. 전술한 바와 같이, 본 발명은 각 판독 동작 사이클에서 버스트 길이와는 무관하게 일정한 센스 증폭기의 활성화 주기를 갖는다. 이 때문에, 프리차지 신호 PRE 생성 회로는 매우 단순한 구조를 이용하여 구현될 수 있다.
상술한 구성을 갖는 PRE 생성 유닛(14)을 이용하면, RAS 생성 유닛(13)이 생성한 신호 RASZ 로부터 소정 시간이 경과한 후에 내부 프리차지 신호 PRE를 생성할 수 있다.
도 8은 도 3에 도시된 패킷 명령 디코더의 블록도이다.
도 8의 패킷 명령 디코더(12)는 명령 래치 디코더(50), 어드레스 래치(51), 인버터(52, 53), PMOS 트랜지스터(54), NMOS 트랜지스터(55), PMOS 트랜지스터(56), NMOS 트랜지스터(57), 클록 버퍼(301) 및 인버터(302∼305)를 포함한다.
도 9는 도 8에 도시된 명령 래치 디코더(50)의 블록도이다.
도 9에 도시된 바와 같이 명령 래치 디코더(50)는 4개의 래치(58-1∼58-4) 및 명령 디코더(59)를 포함한다.
도 10은 도 9에 도시된 명령 디코더(59)의 회로도이다.
도 10의 명령 디코더(59)는 NAND 회로(310, 311), 인버터(312), 복수의 인버터(313), NOR 회로(314), 인버터(315), 복수의 인버터(316) 및 NOR 회로(317)로 구성된 디코더 유닛(320)을 포함한다.
도 9에서 명령 래치 디코더(50)의 래치(58-1∼58-4)는 클록 신호와 동시 발생하는 제어 신호 /RAS, /CAS, /WE 및 /CKE를 각각 래치한다. 이러한 제어 신호들의 결합은 활성화 명령 ACT, 판독 명령 RD등을 나타낸다. 각 래치(58-1∼58-4)는 각 제어 신호를 래치하여, 정(正)의 논리를 갖는 신호와 부(負)의 논리를 갖는 신호를 출력한다. 예를 들어 /RAS 신호에 관해서 신호 rasx 및 신호 rasz는 출력이다.
도 10에 도시된 바와 같이, 명령 디코더(59)의 디코더 유닛(320)은 제어 신호 /RAS, /CAS, /WE 및 /CKE에 대응하는 정의 논리 신호와 부의 논리 신호의 다양한 조합을 NAND 회로(310, 311)의 입력 노드에 제공하는 것에 의해 제어 신호를 디코드한다. 디코딩 결과로서 도 10의 예에서 NAND 회로(310)는 내부 활성화 신호를 발생하고 NAND 회로(311)는 내부 판독 신호를 생성한다. 디코더 유닛(320)에서, NAND 회로(310, 311)에 제공되는 입력 신호의 실제적인 조합은 이러한 조합이 내부 활성화 신호와 내부 판독 신호에 대응하는 제어 신호의 결합에 의존하기 때문에 설계상의 문제이다. 도 10의 결선 관계에 대한 설명은 생략한다.
도 10에 도시된 바와 같이, 2개의 펄스 신호 AC 및 AP는 활성화 명령 ACT에 응답하여 발생되고 이 2개의 펄스 신호는 상이한 펄스 폭을 갖는다. 동작 사이클 신호 AC는 입력 신호(rasx, rasz....)와 동시 발생하여 이하에서 설명한 바와 같이 래치(58-1∼58-4)에 의해 하나의 클록 사이클의 기간을 유지한다. 그래서 동작 사이클 신호 AC는 하나의 클록 사이클 기간과 동일한 펄스 폭을 갖는다. 동작 펄스 신호 AP는 입력 신호와 동시 발생하는 상승 에지 타이밍을 갖고 인버터(313)로 구성된 복수의 지연 단계에 의해 제어되는 하강 에지 타이밍을 갖는다. 동일한 방법으로 2개의 펄스 신호 CC 및 CP는 판독 명령 RD에 응답하여 발생되고 이 두 개의 펄스 신호는 상이한 펄스 폭을 갖는다. 컬럼 액세스 사이클 신호 CC는 하나의 클록 사이클과 동일한 펄스 폭을 갖는다. 컬럼 액세스 펄스 신호 CP는 입력 신호와 동시 발생하는 상승 에지 타이밍을 갖고 인버터(316)의 복수의 지연 단계에 의해 제어되는 하강 에지 타이밍을 갖는다.
도 11은 도 8의 패킷 명령 디코더(12)의 동작을 도시한 타이밍도이다. 도 8 및 도 11을 참조하여 패킷 명령 디코더(12)의 동작은 이하에서 설명될 것이다.
활성화 명령 ACT 및 판독 명령 RD가 제1 사이클에서 래치되는 활성화 명령 ACT와 제2 사이클에서 래치되는 판독 명령 RD인 두 개의 연속적인 사이클로 확장되는 단일 패킷으로서 수신된다. 래치된 명령은 이하에서 설명한 바와 같이 명령 래치 디코더(50)에 의해 디코드된다. 명령 레치 디코더(50)는 이하에서 설명한 바와 같이 활성화 명령 ACT에 응답하는 소정의 타이밍에서 동작 펄스 신호 AP와 동작 사이클 신호 AC를 발생한다. 동작 펄스 신호 AP는 RAS 발생 유닛(13)에 제공되고 동작 사이클 신호 AC는 PMOS 트랜지스터(54)와 NMOS 트랜지스터(55)로 구성된 게이트를 개방한다.
명령 디코더(59)는 상기 설명한 바와 같이 판독 명령 RD에 응답하는 소정의 타이밍에서 컬럼 액세스 펄스 신호 CP와 컬럼 액세스 사이클 신호 CC를 발생한다. 컬럼 액세스 펄스 신호 CP는 CAS 생성 유닛(22)에 제공되고 컬럼 액세스 사이클 신호 CC는 PMOS 트랜지스터(56)와 NMOS 트랜지스터(57)로 구성된 게이트를 개방한다.
어드레스 래치(51)는 클록 신호와 동시 발생하는 어드레스 신호를 래치한다. 래치된 로우 어드레스는 동작 사이클 신호 AC에 의해 표시되는 타이밍에서 로우 어드레스 시스템의 프리 디코더(16)에 제공된다. 이 동작이 수행되는 동안 인버터(302, 303)로 구성된 래치는 로우 어드레스를 유지한다. 또한 래치된 컬럼 어드레스는 컬럼 액세스 사이클 신호 CC에 의해 표시되는 타이밍에서 컬럼 어드레스 시스템의 프리 디코더(24)에 제공된다. 이 동작이 수행되는 동안, 인버터(304, 305)로 구성된 래치는 로우 어드레스를 유지한다.
이하에서 설명한 바와 같이 패킷 명령 디코더(12)의 사용은 활성화 명령 ACT와 판독 명령 RD가 2개의 연속적인 사이클로 확장되는 패킷으로 제공될 때 각각의 경로로 RAS 시스템 신호와 CAS 시스템 신호를 분배하는 것을 가능하게 한다.
도 12A는 도 9에 도시된 래치(58-1∼58-4) 중 하나의 회로도이다. 도 12B는 도 12A의 래치의 동작을 도시한 타이밍도이다.
도 12A의 래치는 PMOS 트랜지스터(321∼324), NMOS 트랜지스터(325∼331), 인버터(332, 333), PMOS 트랜지스터(334), NMOS 트랜지스터(335), PMOS 트랜지스터(336), NMOS 트랜지스터(337) 및 인버터(338∼340)을 포함한다. PMOS 트랜지스터(334), NMOS 트랜지스터(335), PMOS 트랜지스터(336), NMOS 트랜지스터(337)는 3상 버퍼(350)를 포함한다. 또한, 인버터(338, 339)는 출력 래치(351)를 구성한다.
도 12A의 래치는 클록 신호 clkz의 상승 에지와 동시 발생하는 입력 신호 inz를 판독한다. 입력 신호inz의 신호 레벨에 의존하여 3상 버퍼(350)는 출력 신호 outz와 출력 신호 outx를 출력하기 위해 제어된다. 클록 신호 clkz가 하강하면 3상 버퍼(350)는 HIGH-Z-출력 상태가 된다. 이것이 발생할 때 상승 에지 타이밍과 동시에 발생하여 판독되는 입력 신호 inz의 데이터는 출력 래치(351)에 의해 유지된다. 출력 래치(351)의 데이터는 새로운 데이터가 클록 신호 clkz의 새로운 상승 에지와 동시 발생하여 판독 될 때까지 유지되어 계속된다.
이러한 방법으로 도 12A의 래치는 하나의 클록 사이클과 동일한 동작 기간을 갖는 출력 신호 outz 및 outx를 발생한다.
도 13은 도 3의 DRAM의 컬럼 액세스 동작을 도시한 타이밍도이다.
외부 클록 신호와 동시 발생하는 판독 동작 모드를 표시하는 제어 신호(READ)가 수신된다. 예컨대, 3개의 제어 신호 모두가 수신된다. 도 8∼도 10에 관한 설명에서 제어 신호는 패킷 명령 디코더(12)에 의해 디코드되고 컬럼 액세스 펄스 신호 CP가 발생된다. 컬럼 액세스 펄스 신호 CP는 도 3의 CAS 생성 유닛(22)에 제공된다.
CAS 생성 유닛(22)은 판독 모드 펄스 신호 readpz와 컬럼 어드레스 판독 신호 caez를 발생한다. 판독 모드 펄스 신호 readpz는 도 3의 제어 유닛(23)에 제공되며 컬럼 어드레스 판독 신호 caez는 도 3의 프리 디코더(24)에 제공된다.
판독 모드 펄스 신호 readpz를 수신하자마자 제어 유닛(23)은 컬럼선 선택 신호 CL의 타이밍과 펄스 폭을 한정하는 컬럼 게이트 선택 펄스 신호 cspz를 발생한다. 또한 컬럼 어드레스 인에이블 신호 caez를 수신하는 프리 디코더(24)는 컬럼 어드레스를 프리 디코드하고 컬럼 어드레스 프리 디코드 신호를 발생한다. 도 13은 컬럼 어드레스 프리 디코드 신호 1 내지 3이 3비트를 나타내는 경우는 프리 디코더(24)로부터 출력된다.
도 3의 컬럼 디코더(25)는 컬럼 어드레스 프리 디코드 신호와 컬럼 게이트 선택 펄스 신호 cspz를 수신하고 컬럼선 선택 신호 CL을 컬럼 어드레스 프리 디코드 신호에 의해 표시되는 컬럼 어드레스에서 컬럼 게이트로 제공한다. 컬럼선 선택 신호 CL의 타이밍과 펄스 폭은 컬럼 게이트 선택 펄스 신호 cspz에 의해 결정된다.
도 13에 있어서, 점선으로 도시된 컬럼선 선택 신호 부분은 프리 디코드 신호(HHH)에 의해 미리 선택된 선과 다른 컬럼선이 서로 다른 프리 디코드 신호(LLL)에 의해 선택된다는 것을 나타낸다. 또한, readz 신호는 도 17의 셀렉터 제어 유닛에 의해 사용되고, 도 3의 제어 유닛(23)에 의해 발생된다. 이 신호는 컬럼 액세스 펄스 신호 CP가 클록의 상승 엣지에 응답하여 출력될 때 HIGH가 되며, 펄스 신호 CP가 클록의 상승 엣지에 응답하여 공급되지 않을 때 LOW가 된다.
이러한 방법으로 데이터는 코어 회로(26)로부터 판독 버퍼(28)까지 판독할 수 있다. 판독 버퍼(28)에 저장된 데이터는 변환 유닛(29)에 의해 병렬 데이터에서 직렬 데이터로 변환된다.
도 14는 병렬 데이타가 코어 회로(26)의 센스 증폭기로부터 판독되어 글로벌 베이타 버스(GDB) 및 판독 버퍼(28)를 통해 변환 유닛(29)로 전송되는 방법을 나타내는 도면이다. 이 예에서, 4비트로 구성된 병렬 데이타가 전송된다.
도 16에서, 센스 증폭기는 SA0(1N)∼SA3(N4)로서 나타난다. 서브 워드선 SW(도시되지 않음)가 선택되면, 데이타는 선택된 서브 워드선에 대응하는 메모리 셀로부터 16 센스 증폭기로 전송되어, 센스 증폭기에서 데이타는 증폭된다.
데이타가 증폭되면, 컬럼 디코더(25)는 컬럼 선택선 C10z를 HIGH(다른 컬럼 선택선 C11z, C12z 및 C13z는 LOW를 유지)로 변화시킨다. 이에 따라, 센스 증폭기 SA0(1N)∼SA0(4N)에 대응하는 컬럼 게이트는 동시에 개방되어, SA0(1N)∼SA0(4N)에 의해 증폭된 데이타는 4개의 글로벌 데이타 버스 GDB(1N)∼GDB(4N)로 병렬로 전송된다.
정확하게 4개의 컬럼 게이트는 모드 레지스터(41)에 저장된 버스트 길이(1, 2, 4,…)와는 무관하게 항상 동시에 개방된다. 그러므로, 센스 증폭기로부터 출력된 병렬 데이타는 항상 4비트로 구성된다.
4비트 병렬 데이타는 판독 버퍼(28)에 의해 수신되어 증폭되는데, 이 판독 버퍼(28)는 신호 RB에 응답하여 활성화된다. 그런 다음, 데이타는 변환 유닛(29)으로 공급된다.
변환 유닛(29)은 판독 버퍼(28)로부터 공급된 병렬 데이타를 병렬-직렬 변환시킨다.
도 15는 변환 유닛(29)의 구성을 도시한 해석도이다.
도 15의 변환 유닛(29)은 스위치 회로(60), 레지스터(361∼364)로 구성된 레지스터 회로(61), NAND 회로(369∼372)로 구성된 셀렉터 회로(62), NAND 회로(365∼368)를 포함하는 어드레스 결합 회로(63), 셀렉터 제어 유닛(64) 및 NOR 회로(373)와 인버터(374)를 포함하는 타이밍 회로(65)를 포함한다. 또한 변환 유닛(29)은 NAND 회로(375), 인버터(376), NAND 회로(377), NOR 회로(378), 레벨 시프터(66,67)을 포함한다. 레벨 시프터(66,67)는 PMOS 트랜지스터(379)와 NMOS 트랜지스터(380)을 포함하는 출력 버퍼(30)(도 3에 도시)에 접속된다.
데이타 인에이블 신호(예컨대, 소정의 시간 길이만큼 cspz 신호를 지연시킴으로써 획득됨)는 도 3의 제어 유닛(23)으로부터 스위치 회로(60)에 공급되고, 도 3의 판독 버퍼(28)로부터 제공된 병렬 데이타 d0∼d3은 레지스터(361∼364)(레지스터 회로(61))에 의해 판독된다. 이어서, 레지스터 회로(61)에 의해 유지된 병렬 데이타(d0∼d3)는 셀렉터 회로(62)에 공급된다. 셀렉터 회로(62)에서, 병렬 데이타(d0∼d3)를 연속적으로 출력되는 직렬 데이타로 변환하도록 NAND 회로(369∼372)는 셀렉터 제어 유닛(64)에 의해 제어된 타이밍에서 개방된다. 레벨 시프터(66, 67)는 데이타의 전압 레벨을 시프트하고, 출력 버퍼(30)에 전압 레벨 시프트된 데이타를 제공한다.
도 16은 레벨 시프터(66, 67)중 어느 하나의 일예를 나타내는 회로도이다. 레벨 시프터는 서로 상호 접속된 PMOS(661)와 PMOS(662), PMOS(661)와 직렬로 접속되고 NAND 회로(337) 또는 NOR 회로(378)로부터 입력을 수신하는 NMOS(663) 및 PMOS(662)와 직렬로 접속되고 PMOS(663)의 입력을 반전하는 인버터(665)로부터 입력을 수신하는 NMOS(664)를 포함한다.
이러한 방식으로, 판독 버퍼(28)로부터의 병렬 데이타는 변환 유닛(29)을 통해 직렬 데이타로 변환하고 이어서, 출력 버퍼(30)로부터 데이타 신호 DQ로서 출력된다. 직렬 데이타가 셀렉터 회로(62)로부터 공급되지 않는 타이밍에서, 타이밍 회로(65)의 출력은 LOW이기 때문에, NAND 회로(337) 및 NOR 회로(378)는 HIGH 출력 및 LOW 출력을 각각 갖는다. 이 때문에, 출력 버퍼(30)의 출력은 직렬 데이타가 출력되지 않을 때 유동하는 상태(하이 임피던스 상태)에서 유지된다.
도 17는 셀렉터 제어 유닛(64)의 구성을 도시한다.
도 17의 셀렉터 제어 유닛(64)은 시프트 레지스터(381∼384), 셀렉터 스위치 회로(385), NAND 회로(386∼388) 및 인버터(389)를 포함한다. 셀렉터 스위치 회로(385)는 스위치(s1∼s8)를 포함한다.
도 3의 입력 버퍼(11)로부터 제공되는 내부 클록 신호는 시프트 레지스터(381∼384)에 제공된다. 시프트 레지스터(381∼384)는 도 3의 제어 유닛(23)으로부터 도 13에 도시된 바와 같은 타이밍을 갖는 판독 신호 readz를 수신한다. 4개의 시프트 레지스터(381∼384)는 각각 1비트 시프트 레지스터이기 때문에 모두 4 비트 시프트 레지스터를 형성한다. 시프트 레지스터(381∼384)는 판독 신호 readz가 입력되는 동안 내부 클록 신호와 동시 발생하는 4 사이클마다 한 번씩 업/다운 동작을 실행한다.
스위치(s1∼s8)중 하나가 버스트 길이와 어드레스 결합 회로(63)로부터 컬럼 어드레스 결합 신호를 근거로 하여 개방되는 것을 선택 스위치 회로(385)가 결정한다. 컬럼 어드레스 결합 신호는 병렬 데이터 비트(d0∼d3)중 어느 하나가 출력되는 것을 결정한다. 버스트 길이는 출력 DQ가 하이 임피던스 상태에서 제어되도록 연속적으로 출력되기 위한 데이터 비트중의 선택되지 않은 비트를 차단하기 위해 사용된다.
도 17에 도시된 바와 같이, 스위치(s1∼s8)는 4개의 그룹(1N∼4N)으로 조직된다. 그룹 1N은 스위치(s1∼s4)를 포함한다. 그룹 2N은 스위치(s5, s6)를 포함한다. 그룹 3N은 스위치(s7)을 포함한다. 또한 그룹 4N은 스위치(s8)를 포함한다. 각 그룹에 있는 스위치의 동작/비동작은 버스트 길이를 토대로 하여 제어된다. 버스트 길이가 1일때(즉, bllz가 선택되었을 때), 예를 들어 그룹 1N만 동작하고 다른 그룹은 동작하지 않는다. 버스트 길이가 2일 때(즉 b12z가 선택되었을 때), 그룹 1N과 2N은 동작하지만 다른 그룹은 동작하지 않는다.
컬럼 어드레스 신호 caa0x/z와 caalx/z(x 및 z는 서로 상보된다.)는 도 15에 도시된 바와 같이 NAND 회로(365∼368)에 의해 결합되고 컬럼 어드레스 결합 신호로서 셀렉터 스위치 회로(385)에 제공된다. 컬럼 어드레스 신호 caa0x/z 및 caalx/z는 병렬 데이터 비트(d0∼d3)의 어느 하나를 결정한다.
도 18A∼도 18C는 셀렉터 회로(62) 및 셀렉터 스위치 제어 회로(365)가 버스트 길이가 각각 1, 2 및 4일 때 선택되는 상태를 나타내는 도면이다.
도 18A에 도시된 바와 같이, 버스트 길이가 1일 때 그룹 1N의 스위치(s1∼s4)가 활성화되고, 다른 그룹 2N∼4N의 스위치는 비활성화된다. 버스트 길이가 1이면, 컬럼 어드레스 신호 caa0x/z 및 caalx/z의 조합이 스위치(s1∼s4)중 하나를 선택하여 NAND 회로(369∼372)중 하나를 개방하도록 선택된다. caa0z 및 caalz가 HIGH로 변경되면, 예를 들어 스위치(s4)는 데이터 d3을 선택함으로써 선택된다. 이러한 방법으로 버스트 길이가 1일 때 컬럼 어드레스 신호의 결합은 데이터 비트(d0∼d3)중 어느 하나가 출력되는 것을 결정한다.
버스트 길이가 2일 때 도 18B에 도시된 바와 같이, 그룹 1N과 2N이 활성화되고, 다른 그룹 3N 및 4N은 비활성화된다. 버스트 길이가 2이면, 컬럼 어드레스 신호 caalx/z는 무시되고(HIGH로 고정), 컬럼 어드레스 caa0x중 어느 하나가 스위치를 선택하여 NAND 회로(369, 370) 또는 NAND 회로(371, 372)를 개방하도록 선택된다. caa0x가 HIGH로 변하면 예를 들어 스위치(s1∼s5)가 선택된다. 이러한 경우에서 데이터(d0,d1)는 내부 클록과 동시 발생하는 직렬 데이터로 출력된다. caa0z 가 HIGH로 변하면, 예를 들어 스위치(s3, s6)가 선택된다. 이렇게 함으로써 데이터(d2,d3)는 내부 클록과 동시 발생하는 직렬 데이터로 출력된다.
버스트 길이가 4로 설정될 때 도 18C에 도시된 바와 같이, 모든 그룹(1N∼4N)은 활성화된다. 이러한 경우에서 스위치(s1, s5, s7, s8)는 컬럼 어드레스 신호와 상관없이 선택된다. 이것은 데이터(d0∼d3)가 내부 클록과 동시 발생하는 직렬 데이터로 출력될 수 있게 한다.
이하에서 설명한 변환 유닛(29)의 사용은 도 3의 판독 버퍼(28)에서 직렬 데이터로 병렬 데이터를 변환하고 직렬 데이터를 출력 버퍼(30)로 제공하는 것을 가능하게 한다. 또한, 병렬-직렬 변환이 실행되는 동안, 버스트 길이 및 컬럼 어드레스 신호중 일부는 특정된 데이타 비트의 특정 수를 선택하는데 사용된다.
도 19는 도 3에 도시된 워드 디코더(18)와 1/4 디코더(21)를 포함하는 워드선 선택 회로의 회로도이다.
도 16의 워드선 선택 회로는 메인 1/4 디코더(70), 서브 1/4 디코더(80), 메인 워드 디코더(90) 및 서브 워드 디코더(100)를 포함한다. 메인 1/4 디코더(70) 및 서브 1/4 디코더(80)는 도 3의 1/4 디코더(21)에 대응하고, 메인 워드 디코더(90) 및 서브 워드 디코더(100)는 도 3의 워드 디코더(18)에 대응한다.
메인 1/4 디코더(70)는 PMOS 트랜지스터(71∼73), NMOS 트랜지스터(74∼76), 인버터(77) 및 NANC 회로(78)를 포함한다. NAND 회로(78)는 BLT 디코더(19)로부터 블록 선택 신호 BS와 프리 디코더(16)로부터 메인 1/4 디코더 선택 신호 QS를 수신한다. 관련된 블록의 메인 1/4 디코더(70)가 선택될 때 NAND 회로(78)는 LOW 신호를 출력한다. 이 LOW 신호는 도 19에 도시된 바와 같이 HIGH 신호를 출력하기 위해 메인 1/4 디코더(70)를 자극한다.
서브 1/4 디코더(80)는 PMOS 트랜지스터(81∼83)와 NMOS 트랜지스터(84∼86)을 포함한다. PMOS 트랜지스터(81)와 NMOS 트랜지스터(85)는 게이트에서 메인 1/4 디코더(70)의 출력을 수신한다. NMOS 트랜지스터(84)의 게이트는 컬럼 블록 선택 신호 CS를 수신한다. 컬럼 블록 선택 신호 CS는 선택된 센스 증폭기 블록에 대한 서브 워드선을 선택하기 위해 사용된다. 컬럼 블록 선택 신호 CS와 메인 1/4 디코더(70)의 출력이 HIGH가 되면 서브 1/4 디코더(80)는 도 19에 도시된 바와 같이 HIGH 신호와 LOW 신호를 출력한다.
메인 워드 디코더(90)는 PMOS 트랜지스터(91∼93), NMOS 트랜지스터(94∼96), 인버터(97) 및 NAND 회로(98)를 포함한다. NAND 회로(98)는 BLT 디코더(19)로부터 블록 선택 신호 BS와 프리 디코더(16)로부터 메인 워드 디코더 선택 신호 MWS를 수신한다. 관련된 블록의 메인 워드 디코더(90)가 선택될 때 NAND 회로(98)는 LOW 신호를 출력한다. 이 LOW 신호는 메인 워드 디코더(90)가 도 19에 도시된 바와 같이 메인 워드선 MW에 대해 HIGH 출력을 발생하게 한다.
서브 워드 디코더(100)는 PMOS 트랜지스터(101)와 NMOS 트랜지스터(102,103)을 포함한다. 도 19에 도시된 바와 같이 메인 워드 디코더(90)와 서브 1/4 디코더(80)을 수신할 때 서브 워드 디코더(100)는 서브 워드선 선택 신호 SW로 HIGH 신호를 출력한다. HIGH 레벨에서 서브 워드선 선택 신호 SW는 특정 워드 라인을 선택한다.
도 19에서 컬럼 블록 선택 신호 CS는 서브 1/4 디코더(80)에 제공된다. 이 때문에 하나의 센스 증폭기 블록이 복수의 센스 증폭기 블록으로부터 선택될 수 있고 비트선에 데이터를 전송하기 위한 데이터 판독 동작은 선택된 센스 증폭기 블록에 관한 워드 라인만을 선택하는 것에 의해 실행될 수 있다.
도 20은 도 3의 BLT 디코더(19)를 포함하는 비트선 전송 신호 발생 회로의 회로도이다.
도 20의 비트선 전송 신호 발생 회로는 메인 BLT 발생 회로(110)와 서브 BLT 발생 회로(120)를 포함한다.
메인 BLT 발생 회로(110)는 PMOS 트랜지스터(111∼113), NMOS 트랜지스터(114∼116), 인버터(117∼118) 및 NAND 회로(119)를 포함한다. NAND 회로(119)는 도 3의 프리 디코더(16)로부터 메인 BLT 발생 회로 선택 신호 BLTS를 수신한다. 관련된 메인 BLT 발생 회로(110)가 선택되면 NAND 회로(119)는 LOW 신호를 출력한다. 이 LOW 신호는 도 20에 도시된 바와 같이 HIGH 신호를 출력하기 위해 메인 BLT 발생 회로(110)를 자극한다. 또한, 블록 선택 신호 BS는 인버터(118)로부터 출력되고, 워드 디코더(18), SA 생성 유닛(20) 및 1/4 디코더(21)에 공급된다.
서브 BLT 발생 회로(120)는 PMOS 트랜지스터(121∼124)와 NMOS 트랜지스터(125∼128)를 포함한다. PMOS 트랜지스터(121)와 NMOS 트랜지스터(126)의 게이트는 메인 BLT 발생 회로(110)의 출력을 수신한다. NMOS 트랜지스터(125)는 게이트에서 컬럼 블록 선택 신호 CS를 수신한다. 컬럼 블록 선택 신호 CS는 선택된 센스 증폭기 블록에 관한 비트선 전송 게이트를 선택하기 위해 사용된다. 컬럼 블록 선택 신호 CS와 메인 BLT 발생 회로(110)의 출력이 HIGH일 때 비트선 전송 신호 BLT로서 제공하는 서브 BLT 발생 회로(120)의 출력은 동작된다.
도 20에서 컬럼 블록 선택 신호 CS는 서브 BLT 발생 회로(120)에 제공된다. 이 때문에 하나의 센스 증폭기 블록은 복수의 센스 증폭기 블록으로부터 선택될 수 있고 비트선은 선택된 센스 증폭기 블록의 센스 증폭기에 접속될 수 있다.
도 21은 도 3의 SA 발생 유닛(20)을 포함하는 센스 증폭기 구동 신호 생성 회로의 회로도이다.
도 21의 센스 증폭기 구동 신호 발생 회로는 메인 SA 생성 회로(130)와 서브 SA 생성 회로(140)를 포함한다.
메인 SA 생성 회로(130)는 NAND 회로(131)와 인버터(132)를 포함한다. NAND 회로(131)는 도 3의 BLT 디코더(19)로부터 블록 선택 신호 BS와 도 3의 프리 디코더(16)로부터 메인 센스 증폭기 래치 신호 SA를 수신한다. 적합한 블록이 선택될 때 메인 SA 생성 회로(130)는 메인 센스 증폭기 래치 신호 SA를 출력한다.
서브 SA 생성 회로(140)는 PMOS 트랜지스터(141∼143)와 NMOS 트랜지스터(144∼146)를 포함한다. PMOS 트랜지스터(141)와 NMOS 트랜지스터(144)의 게이트는 메인 SA 생성 회로(130)로부터 메인 센스 증폭기 래치 신호 SA'를 수신한다. NMOS 트랜지스터(144)의 게이트는 컬럼 블록 선택 신호 CS를 수신한다. 컬럼 블록 선택 신호 CS는 센스 증폭기 블록을 선택하는데 사용된다. 컬럼 블록 선택 신호 CS가 HIGH일 때 메인 센스 증폭기 래치 신호 SA'는 각각 LOW와 HIGH인 신호 SA1와 SA2를 구동하는 센스 증폭기를 출력하기 위해 서브 SA 생성 회로(140)를 자극한다.
도 21에서 컬럼 블록 선택 신호 CS는 서브 SA 생성 회로(140)에 제공된다. 이 때문에 하나의 센스 증폭기 블록은 복수의 센스 증폭기 블록으로부터 선택될 수 있고 센스 증폭기는 선택된 센스 증폭기 블록에 대해서만 구동될 수 있다.
이하에서 설명한 바와 같이, 일련의 센스 증폭기는 복수의 센스 증폭기 블록으로 나뉘고, 서브 워드선 선텍 신호 SW, 비트선 전송 신호 BLT, 센스 증폭기구동 신호 SA1 및 SA2는 선택된 센스 증폭기 블록의 센스 증폭기에 관해서만 동작된다.
이 구성은 복수의 센스 증폭기 블록으로 나뉜 일련의 센스 증폭기와 각각의 센스 증폭기 블록을 선택적으로 제어한다. 이러한 구성은 동작 속도를 향상할 수 있다. 그러나 이러한 경우에서 제어 회로는 각각의 센스 증폭기 블록에 제공됨으로써 칩 크기를 증가시키는 결과를 낳았다. 이러한 문제를 제거하기 위해, 비트선 전송 신호 발생 회로는 단일의 서브 BLT 발생 회로가 다수의(예를 들어 2개 또는 3개) 센스 증폭기 블록으로 확장되도록 구성될 것이다.
도 22는 서브 BLT 발생 회로가 복수의 센스 증폭기 블록에 대응하여 제공되는 배열을 도시한다. 도 22에서 도 20에 도시된 것과 같은 메인 BLT 발생 회로(110)으로부터 신호 출력은 서브 BLT 발생 회로(120A)가 2개의 센스 증폭기 블록(164)마다 제공되는 서브 BLT 발생 회로(120A)에 제공된다. 여기서 컬럼 블록 선택 신호를 설계한 각각의 CS1 내지 CS8은 도 22에 도시된 8개의 센스 증폭기 블록(164)중 각각 하나를 선택하며, 도 3의 프리 디코더(24)에 의해 발생된다. 또한 서브 BLT 발생 회로(120A)는 서로 근접한 컬럼 블록 선택 신호 CSn 및 CSn+1(n은 홀수)을 수신한다. 컬럼 블록 선택 신호 CSn 및 CSn+1중 어느 하나가 HIGH가 되고 메인 BLT 발생 회로(110)로부터의 출력된 신호가 HIGH로 될 때 서브 BLT 발생 회로(120A)는 비트선 전송 신호 BLT를 동작한다.
도 23은 서브 BLT 발생 회로(120A)의 회로도이다.
서브 BLT 발생 회로(120A)는 PMOS 트랜지스터(121∼124)와 NMOS 트랜지스터(125∼129)를 포함한다. PMOS 트랜지스터(121)와 NMOS 트랜지스터(127)의 게이트는 메인 BLT 발생 회로(110)의 출력을 수신한다. NMOS 트랜지스터(125)의 게이트는 컬럼 블록 선택 신호 CSn을 수신하고 NMOS 트랜지스터(126)의 게이트는 컬럼 블록 선택 신호 CSn+1을 수신한다. 컬럼 블록 선택 신호 CSn 및 CSn+1 모두가 HIGH가 되고 메인 BLT 발생 회로(110)가 HIGH로 변할 때 서브 BLT 발생 회로(120A)는 출력을 동작한다. 즉 비트선 전송 신호 BLT를 동작한다.
이러한 방법으로 제어 회로(서브 BLT 발생 회로(120A))는 다수의(도 22 및 도 23에서 도시된 예에서 2개) 센스 증폭기 블록에 제공됨으로써 회로 크기의 증가를 제어할 수 있다. 동일한 표시에 의해 비트선을 리셋하기 위한 제어 회로는 복수의 센스 증폭기 블록을 제공할 수 있다.
도 24은 본 발명에 따른 DRAM(10)의 칩 구성을 도시한 해석도이다. 예를 들어, 도 24에 도시한 바와 같이 본 발명의 DRAM(10)은 8개의 셀 어레이 블록(뱅크)(150-1∼150-8)을 포함한다.
도 25는 도 21의 셀 어레이 블록의 구성을 도시한 해석도이다. 도 25는 이하에서 셀 어레이 블록(150)에 관해 언급한 도 24의 셀 어레이 블록(150-1∼150-8)중 임의의 하나를 도시한다.
셀 어레이 블록(150)은 도 19의 메인 워드 디코더(90)에 대응하는 메인 워드 디코더 영역(160), m-s 크로스 영역(161) 및 8개의 서브 블록을 포함한다. 각각의 서브 블록(162)은 도 19의 서브 워드 디코더(100)에 대응하는 서브 워드 디코더 영역(163), 도 1의 센스 증폭기(520)에 대응하는 복수의 센스 증폭기를 포함하는 센스 증폭기 블록(164), s-s 크로스 영역(165), 메모리 셀, 서브 워드 선택 라인, 비트선 등을 포함하는 메모리 셀 영역(166)을 포함한다.
m-s 크로스 영역(161)은 도 19의 메인 1/4 디코더(70), 도 20의 메인 BLT 발생 회로(110) 및 도 21의 메인 SA 생성 회로(130)를 포함한다. s-s 크로스 영역(165)은 도 19의 서브 1/4 디코더(80), 도 20의 서브 BLT 발생 회로(120) 및 도 21의 서브 SA 생성 회로(140)를 포함한다.
도 1에 도시된 바와 같이, 센스 증폭기 구동 신호 SA1 및 SA2에 응답하여 동작하는 PMOS 트랜지스터(513) 및 NMOS 트랜지스터(512)로 이루어진 한 쌍의 센스 증폭기 구동 트랜지스터는 센스 증폭기(520)를 동작시킨다. 이러한 한 쌍의 센스 증폭기 구동 트랜지스터는 각 센스 증폭기 블록(164)에 제공되어 블록에 포함된 복수의 센스 증폭기를 구동시킬 수 있다. 이 구성에서, 센스 증폭기 구동 트랜지스터는 s-s 크로스 영역(165)에 제공될 수 있다.
각 센스 증폭기 블록의 복수의 센스 증폭기를 구동하는데 필요한 부하가 과다하다면, 센스 증폭기 구동 트랜지스터는 s-s 크로스 영역(165)이 다른 회로를 수용할 공간을 남겨둘 수 없을 만큼 큰 크기를 요구할 수 있다.
전술의 레이아웃은 일련의 센스 증폭기가 복수의 센스 증폭기 블록(164)로 나뉘는 구성을 실행하기에 용이하고 서브 워드선 선택 신호 SW, 비트선 전송 신호 BLT 및 센스 증폭기 구동 신호 SA1 및 SA2는 센스 증폭기 블록(164)중 선택된 것에 대해서만 동작된다. 이렇게 함으로써 이 신호상의 부하를 신호 레벨에서 빠른 속도로 변하도록 경감시킨다.
도 26은 직접 센스 증폭기 방식을 토대로 데이터 판독/기록 동작을 설명하는 회로도이다.
도 1의 구성에서 전송 컬럼 게이트 방식은 데이터 판독/기록 동작이 사용된다. 전송 컬럼 게이트 방식은 컬럼 게이트로서 NMOS 트랜지스터(510, 511)을 사용한다. 도 1에 도시된 바와 같이 전송 컬럼 게이트 방식에서 비트선 BL 및 /BL의 전압 레벨은 비트선 BL 및 /BL의 데이터가 데이터 버스 DB 및 /DB를 판독할 때 데이터 버스 DB 및 /DB의 부하 때문에 변화할 것이다. 셀 게이트로 제공되는 NMOS 트랜지스터(502)를 접속하도록 전압 레벨이 변화된 레벨에 위치하는 동안 서브 워드선 선택 신호 SW가 LOW로 변하면 변화된 전압 레벨 때문에 메모리 셀(501)의 데이터가 변화해 버릴 가능성이 있다. 따라서, 비트선 BL 및 /BL의 전압 레벨이 안정된 상태로 돌아가기를 기다린 후에, 서브워드선 선택 신호 SW를 LOW로 변화시킬 필요가 있다.
전송 컬럼 게이트 방식이 사용될 때의 프리차지 동작은, 비트선 BL 및 /BL의 전압 레벨이 안정된 상태로 돌아간 후 실행되어야만 한다. 이것은 본 발명에 따른 자기 프리차지 동작의 타이밍을 그만큼 향상시킬 수 없게한다. 도 26에 도시된 바와 같은 직접 센스 증폭기 방식은 자기 프리차지 동작의 타이밍을 빠르게함으로써 동작 속도를 향상시킬 수 있다.
도 26의 직접 센스 증폭기 방식에 있어서, 데이타 판독 회로(200) 및 데이타 기록 회로(210)는 도 1의 컬럼 게이트(510, 511) 대신 사용된다. 데이타 판독 회로(200)는 NMOS 트랜지스터(201∼204)를 포함하고, 데이타 기록 회로(210)는 NMOS 트랜지스터(211∼214)를 포함한다.
데이타 판독시에는, 비트선 BL 및 /BL에 데이타가 판독되어 데이타가 안정된 후에 컬럼선 선택 신호 CL가 HIGH로 되어, 데이타 판독 회로(200)의 NMOS 트랜지스터(203, 204)를 도통시킨다. 이 때, 비트선 BL 및 /BL의 데이타에 따라서, 데이타 판독 회로(200)의 NMOS 트랜지스터(201, 202)가 온 또는 오프되기 때문에, 데이타가 데이타 버스 DB 및 /DB에 나타나게 된다. 또 데이타 판독시에는 라이트 블록 선택 신호 WB는 LOW로 되어 있고, 데이타 기록 회로(210)의 NMOS 트랜지스터(211, 214)는 오프로 되어 있다.
데이타 기록시에는, 기록 블록 선택 신호 WB는 HIGH로 변경되어 데이타 기록 회로(210)의 NM0S 트랜지스터(211, 214)를 턴온시킨다. 그 후에, 판독되는 데이타가 데이타 버스 DB 및 /DB에 도달한다. 컬럼선 선택 신호 CL가 HIGH로 변경될 때, 데이타 기록 회로(210)의 NMOS 트랜지스터(212, 213)는 턴온되어, 데이타 버스 DB 및 /DB의 데이타가 비트선 BL 및 /BL에 전송된다. 상기 전송이 발생하면, 데이타 판독 회로(200)의 NMOS 트랜지스터(203, 204)가 턴온된다. 그러나, 기록 신호는 구동력이 강하기 때문에, 데이타 기록 동작을 문제없이 행할 수 있다.
이와 같은 직접 센스 증폭기 방식에 있어서는, 데이타 판독 동작을 행할 때, 비트선 BL 및 /BL은 데이타 버스 DB 및 /DB에 직접 접속되지 않는다. 이와 달리, 비트선 BL 및 /BL의 전압 레벨에 의해 NMOS 트랜지스터(201, 201)가 구동되어 데이타 버스 DB 및 /DB에 데이타를 전송하므로, DB 및 /DB의 부하로 인해 비트선 BL 및 /BL의 전압 레벨이 변동하는 일은 없다.
도 27A 및 도 27B는 서브워드선 선택 신호 SW, 컬럼선 선택 신호 CL 및 비트선 BL 및 /BL의 타이밍을 전송 컬럼 게이트 방식과 직접 센스 증폭기 방식에 관련하여 나타내는 타이밍 차트이다.
도 27A는 전송 컬럼 방식을 나타낸다. 컬럼 라인 선택 신호 CL이 HIGH로 변경되면, 비트선 BL 및 /BL의 전압 레벨은 변동한다. 이 전압 변동이 없어지기를 기다린 후에, 서브워드선 선택 신호 SW가 리셋된다. 이에 반해, 도 27B의 직접 센스 증폭기 방식에서는, 컬럼선 선택 신호 CL이 HIGH로 변경되어 데이타를 판독하는 경우에도 비트선 BL 및 /BL의 전압 레벨은 변동하지 않는다. 따라서, 비트선 BL 및 /BL의 데이타를 판독한 후에, 자기 프리차지 동작을 통하여 서브워드선 선택 신호 SW를 리셋하고 비트선 BL 및 /BL을 프리차지하는 것이 가능하다.
이와 같이 직접 센스 증폭기 방식을 이용하면, 자기 프리차지 동작의 타이밍을 빠르게 하여 데이타 판독 동작 속도를 더 향상시킬 수 있다.
도 28A 및 도 28B는 클록 주파수를 낮게 했을 때 발생하는 문제를 설명하는 도면이다.
컬럼선 선택 신호 CL는 판독 명령 RD와 동시에 입력되는 컬럼 어드레스를 판독하여, 소정 시간후에 지정된 컬럼선이 선택됨으로써 HIGH가 된다. 즉, 컬럼선 선택 신호 CL이 상승하는 타이밍은 판독 명령 RD의 입력 타이밍으로부터 소정 시간이 경과한 후이다. 따라서 도 2에 도시된 바와 같이, 활성화 명령 ACT를 입력하여다음 사이클로 판독 명령 RD가 입력되는 구성에서는, 컬럼선 선택 신호 CL이 상승하는 타이밍은 활성화 명령 ACT가 입력되는 타이밍이 아니라, 판독 명령 RD가 입력되는 타이밍으로 결정된다.
이러한 구성에서는, 클록 신호의 주파수가 낮아졌을 경우에, 활성화 명령 ACT 입력에서 데이타 출력까지의 시간 tRAC가 길어진다고 하는 문제가 있다.
도 28A는 예컨대 클록 사이클이 5ns인 경우의 동작을 나타내는 타이밍 차트이다. 도면에 도시된 바와 같이, 판독 명령 RD가 입력되고 나서 12.5ns후에 컬럼선 선택 신호 CL이 HIGH가 된다. 1클록은 5ns이므로, 활성화 명령 ACT가 입력되고 나서 컬럼선 선택 신호 CL이 HIGH가 될 때까지의 시간 간격은 17.5ns이다. 컬럼선 선택 신호 CL이 HIGH가 되고 나서 데이타 출력까지 12.5ns 걸린다고 하면, 활성화 명령 ACT 입력에서 데이타 출력까지의 시간 tRAC는 30ns가 된다.
도 28B는 예컨대, 클록 사이클이 10ns인 경우의 동작을 나타내는 타이밍 차트이다. 도면에 도시된 바와 같이, 판독 명령 RD가 입력되고 나서 12.5ns후에 컬럼선 선택 신호 CL이 HIGH가 된다. 1클록은 10ns이므로, 활성화 명령 ACT가 입력되고 나서 컬럼선 선택 신호 CL이 HIGH가 될 때까지의 시간 간격은 22.5ns이다. 컬럼선 선택 신호 CL이 HIGH가 되어나서 데이타 출력까지 17.5ns 걸린다고 하면, 활성화 명령 ACT 입력에서 데이타 출력까지의 시간 tRAC는 40ns가 된다.
이와 같이, 활성화 명령 ACT를 입력하여 다음 사이클로 판독 명령 RD를 입력하는 구성에서는, 컬럼선 선택 신호 CL이 상승하는 타이밍은 활성화 명령 ACT 입력후의 판독 명령 RD 입력의 타이밍으로 결정되기 때문에, 클록 신호의 주파수가 낮아졌을 경우에 활성화 명령 ACT 입력에서 데이타 출력까지의 시간 tRAC가 길어지게 된다.
이 문제를 해결하기 위해서는 활성화 명령 ACT와 판독 명령 RD를 동시에 입력하는 구성으로 하면 좋다.
도 29는 활성화 명령 ACT와 판독 명령 RD를 동시에 입력한 경우의 타이밍 차트이다.
도 29는 클록 사이클이 10ns인 경우의 동작을 나타내고, 판독 명령 RD가 입력되고 나서 17.5ns후에 컬럼선 선택 신호 CL이 HIGH가 된다. 활성화 명령 ACT와 판독 명령 RD이 동시에 입력되기 때문에, 활성화 명령 ACT가 입력되고 나서 컬럼선 선택 신호 CL이 HIGH가 될 때까지의 시간 간격 또한 17.5ns이다. 컬럼선 선택 신호 CL이 HIGH가 되고 나서 데이타 출력까지 12.5ns 걸린다고 하면, 활성화 명령 ACT 입력에서 데이타 출력까지의 시간 tRAC는 30ns가 되며, 클록 사이클이 5ns인 경우와 동일한 tRAC가 된다.
이와 같이, 활성화 명령 ACT와 판독 명령 RD를 동시에 입력하는 구성으로 하면, 클록 주파수에 관계 없이, 항상 동일한 시간 tRAC를 보장할 수 있다. 또, 활성화 명령 ACT와 판독 명령 RD를 동시에 입력하는 것은, 이러한 명령과, 로우 어드레스 및 컬럼 어드레스를 동시에 입력하는 것을 의미한다. 이 동작을 실행하기 위해서는, 로우 어드레스 및 컬럼 어드레스용 어드레스 입력 핀을 설치해 두면 좋고, 로우 어드레스 입력 핀으로의 입력 어드레스는 로우 어드레스 제어 시스템으로, 컬럼 어드레스 입력 핀으로의 입력 어드레스는 컬럼 어드레스 제어 시스템으로 공급하는 것이 좋다.
상기 설명은 동시에 입력되는 각개 명령으로서 활성화 명령 ACT 및 판독 명령 RD에 대해서 제공된 것이다. 별법으로, ACT + RD과 동일한 단일 명령이 제공될 수 있으며, 외부 클록 CLK의 상승 엣지와 동시 발생하여 입력될 수 있다.
도 30은 본 발명에 따른 DRAM의 다른 구성예를 나타낸다. 도 30의 구성에서는, 상술한 바와 같이 활성화 명령 ACT와 판독 명령 RD를 동시에 입력하는 경우의 구성을 나타낸다. 도 30에 있어서, 도 3과 동일한 구성 요소는 동일한 번호로 참조되며, 그 설명은 생략한다.
도 30의 DRAM(10A)은 제어 신호, 로우 어드레스 신호 및 컬럼 어드레스 신호를 수취하는 각각의 입력 버퍼(11A)와, 명령 디코더(12A)를 포함한다. 각 입력 버퍼(11A)는 클록 신호를 수취하는 입력 버퍼(11)로부터 공급되는 내부 클록 신호에 동기하여, 각각의 신호를 수취하는 통상의 버퍼이다. 입력된 로우 어드레스는 로우 어드레스 시스템의 프리 디코더(16)에 공급되고, 입력된 컬럼 어드레스는 컬럼 어드레스 시스템의 프리 디코더(24)에 공급된다. 이와 같이, 로우 어드레스 및 컬럼 어드레스용 어드레스 입력 버퍼를 따로따로 설치하여, 로우 어드레스는 로우 어드레스 제어 시스템으로, 컬럼 어드레스는 컬럼 어드레스 제어 시스템으로 공급하면, 로우 어드레스 및 컬럼 어드레스의 동시 입력을 실현할 수 있다.
또 명령 디코더(12A)는 도 1의 패킷 명령 디코더(12)와 다르고, 패킷 명령을 로우 어드레스 시스템 및 컬럼 어드레스 시스템으로 분배할 필요는 없다. 따라서, 도 30의 명령 디코더(12A)는 통상의 명령 디코더이어도 좋다. 또 활성화 명령 ACT와 판독 명령 RD를 동시에 입력하는 수단으로서는, 로우 시스템 제어 동작 개시와 컬럼 시스템 제어 동작 개시를 동시에 지정하는 명령을 제어 신호의 조합으로서 준비해 두면 좋다.
따라서, 장치의 다른 부분에 관해서는 특별히 제어 시스템의 설계 등을 변경하지 않고, 도 3과 동일한 구성으로, 활성화 명령 ACT 및 판독 명령 RD를 동시에 입력하는 구성을 실현할 수 있다.
도 31은 변환 유닛(29)의 다른 실시예를 나타내는 블록도이다.
이 실시예의 변환 유닛(29)은 데이타 버스 스위치(440)가 도 15의 셀렉터 제어 유닛과 유사한 기능을 달성하도록 제공되고, 병렬-직렬 변환이 2 단계 즉, 4비트를 2비트로 변환한 다은 2비트를 1비트로 변환함으로써 실행된다는 점에서 도 15 및 도 17의 변환 유닛과는 다르다.
변환 유닛(29)은 데이타 버스 스위치(440), 제1 레지스터(450), 제2 레지스터(460), 4비트/2비트 변환 회로(470), 래치 및 레벨 시프터 회로(430) 및 데이타 출력 타이밍 스위치(480)를 포함한다. 데이타 버스 스위치(440)는 판독 버퍼(280)로부터 4비트 병렬 데이타를 수신하고, 버스트 길이 신호 및 일부 컬럼 어드레스 정보에 기초하여 입력 버스선과 출력 버스선 사이의 경로 접속을 변경한다. 제1 레지스터(450) 및 제2 레지스터(460)는 데이타 버스 스위치(440)의 출력측 상에 이 순서대로 제공된다. 4비트/2비트 변환 회로(470)는 4비트 병렬 데이타가 제2 레지스터(460)로부터 출력될 때 4비트 병렬 데이타를 2비트 병렬 데이타로 변환한다. 4비트/2비트 변환 회로(470)의 출력측에, 데이타 출력 타이밍 스위치(480)가 설치되고, 2비트 병렬 데이타를 1비트 직렬 데이타로 변환한다. 래치 및 레벨 시프터 회로(430)는 데이타 출력 타이밍 스위치(480)의 후위에 설치된다.
이후, 각 구성 요소에 대한 상세한 구성 및 동작이 설명된다.
데이타 버스 스위치(440)는 4개의 데이타 버스선 d0, d1, d2 및 d3에 대응하는 스위치 sw1n, sw2n 및 sw3n, 데이타 버스선 d1와 d3 사이를 접속하는 스위치 sw24, 데이타 버스선 d0와 d3 사이를 접속하는 스위치 sw14, 데이타 버스선 d0와 d2 사이를 접속하는 스위치 sw13, 및 데이타 버스선 d0과 d1 사이를 접속하는 스위치 sw12를 포함한다. 이들 스위치는 버스트 길이 신호 BL 및 컬럼 어드레스 신호 caa0z 및 caalz에 따라 그 온/오프 상태에 의해 제어된다.
도 32는 버스트 길이 BL이 1, 2 및 4인 경우에 대하여 각 스위치의 상태를 나타내는 테이블이다. 버스트 길이 BL이 4일 때, 데이타 버스선 d0∼d3 상의 데이터는 데이타 버스선 d0'∼d3'로 어떠한 변화없이 전송된다. 즉, 스위치 sw1n, sw2n 및 sw3n은 온으로 스위치되고(폐쇄되고), 스위치 sw24, sw14, sw13 및 sw12는 컬럼 어드레스 신호 caa0z 및 caalz의 상태와는 무관하게 오프된다(개방된다).
버스트 길이 BL이 2이면, 데이타 버스선 d0'∼d1' 상의 데이타는 이 구성의 설계 상세에 따라 외부로 출력된다. 그러므로 이 경우. 데이타를 데이타 버스선 d0 및 d1으로부터 데이타 버스선 d0' 및 d1'로 전송할 것인지, 데이타 버스선 d2 및 d3에서 데이타 버스선 d0' 및 d1'로 전송할 것인지를 선택한다. 상기 선택은 컬럼 어드레스 신호 caa0z의 논리값에 의해 결정된다. 컬럼 어드레스 신호 caa0z 가 L레벨로 설정되면, 데이타 버스선 d0 및 d1의 데이타 세트는 데이타 버스선 d0' 및 d1'로 전달된다. 이러한 경우, 스위치 sw1n, sw2n 및 sw3n은 온으로 스위치되고(폐쇄되고), 스위치 sw24, sw14, sw13 및 sw12는 오프로 스위치된다(개방된다). 컬럼 어드레스 신호 caa0z는 H 레벨로 설정되고, 데이타 버스선 d2 및 d3의 데이타 세트는 데이타 버스선 d0' 및 d1'로 전달된다. 이러한 경우, 스위치 sw3n, sw24 및 sw13은 온으로 스위치되고(폐쇄되고), 스위치 sw1n, sw2n, sw14 및 sw12는 오프로 스위치된다(개방된다). 즉, 데이타 버스선 d2 상의 데이타는 스위치 sw13을 통해 데이타 버스선 d0'으로 전달되고, 데이타 버스선 d3 상의 데이타는 스위치 sw24를 통해 데이타 버스선 d1'로 전달된다. 버스트 길이 BL이 2이면, 다른 컬럼 어드레스 신호 caalz의 논리값은 스위치의 선택에 관련되지 않는다.
버스트 길이 BL이 1이면, 1 비트는 데이타 버스선 d0, d1, d2 및 d3 상의 데이타로부터 선택되고, 데이타 버스선 d0'로 전송되어 외부로 출력된다. 데이타의 선택은 컬럼 어드레스 신호 czz0z 및 caalz의 조합에 따라 이루어진다. 데이타 버스선 d0의 데이타를 선택하기 위해, caa0z 및 caalz는 모두 L 레벨로 설정된다. 이 경우, 스위치 sw1n, sw2n 및 sw3n은 온으로 스위치되고(폐쇄되고), 스위치 sw24, sw14, sw13 및 sw12는 오프로 스위치된다(개방된다). 따라서, 데이타 버스선 d0의 데이타는 데이타 버스선 d0'를 따라 전송된다. 데이카 버스선 d1의 데이타가 선택되는 것이 요구되면, caa0z는 H 레벨로 설정되고, caalz는 L 레벨로 설정된다. 이에 따라, 스위치 sw2n, sw3n, sw12는 폐쇄되고, 스위치 sw1n, sw24, sw13은 개방된다. 이러한 경우, 데이타 버스선 d1의 데이타는 데이타 버스선 d0'으로 전송된다. 데이타 버스선 d2 또는 d3가 선택되면, 마찬가지로 각 스위치의 온/오프 상태가 도 32의 논리 테이블에 기초하여 결정된다.
데이타 버스 스위치(440)로부터 출력된 병렬 데이타 d0'∼d3'는 제1 레지스터(450)로 먼저 공급된 다음, 제2 레지스터(460)로 공급된다.
제1 레지스터(450)는 4개의 지연 플립플롭(D 플립플롭)(401∼404)를 포함한다. 각 D 플립플롭은 데이타 획득 타이밍 및 제1 데이타 제어 신호 po0z에 의해 제어되는 래치 타이밍을 갖는다. 제2 레지스터(460)는 4개의 지연 플립플롭(D 플립플롭)(405∼408)를 포함한다. 각 D 플립플롭은 데이타 획득 타이밍 및 제2 제어 신호 polz에 의해 제어되는 래치 타이밍을 갖는다.
도 33은 제1 및 제2 레지스터(450, 460)의 동작을 나타내는 타이밍 챠트이다. 도 33에서, d[0,2]는 데이타 버스선 d0' 및 d2' 상의 데이타를 나타내며, d[1,3]은 데이타 버스선 d1' 및 d3' 상의 데이타를 나타낸다.
도 33의 시간 t1에서, 병렬 데이타는 데이타 버스선 d0'∼d3' 상에 나타난다. 시간 t1 다음의 시간 t2에서, 제1 제어 신호 po0z는 H에서 L로 변화한다. 이는 제1 레지스터(450)의 4개의 D 플립플롭(401∼404)을 자극하여 데이타 버스선 d0'∼d3' 상의 데이타를 래치한다. 시간 t3에서, 제2 제어 신호는 L에서 H로 변화하고, 이것에 의해 제2 레지스터(460)의 4개의 D 플립플롭(405∼408)을 자즉하여 D 플립플롭(401∼404)에 의해 각각 래치된 데이타를 획득한다. 시간 t4에서, 제2 제어 신호는 H에서 L로 변화하고, 그에 따라 4개의 D 플립플롭(405∼408)은 획득된 데이타를 래치한다. 이어서, 제1 제어 신호는 L에서 H로 변화한다. 이 변화에 의해 4개의 D 플립플롭(401∼404)은 데이타 버스선 d0'∼d3' 상의 데이타를 받아들일 수 있게 된다. 이러한 방식으로, 데이타 버스선 d0'∼d3' 상의 데이타는 제1 레지스터(450)으로 전송된 다음, 제2 레지스터(460)로 전송된다.
제2 레지스터(460)에 의해 래치된 데이타는 4비트/2비트 변환 회로(470)에 공급되고 이 4비트/2비트 변환 회로(470)에서 4비트 병렬 데이타가 2비트 병렬 데이타로 변환된다. 4비트/2비트 변환 회로(470)는 지연 플립플롭(409∼411) 및 출력 버퍼 회로(420∼423)를 포함한다. 4비트/2비트 변환 회로(470)는 4개의 제어 클록 신호 psclk0z∼psclk3z를 수신하며, 이 제어 클록 신호는 출력 버퍼 회로(420∼423)의 출력 타이밍 및 지연 플립플롭(409∼411)의 데이타 래치 타이밍을 제어한다. 출력 버퍼 회로(420)의 출력선 및 출력 버퍼 회로(422)의 출력선은 노드 dd0에 공통으로 접속된다. 이는, 와이어드(wired) OR 접속에 기초한다. 출력 버퍼 회로(420)가 데이타를 출력할 때, 출력 버퍼(422)의 출력은 하이 임피더스 상태에 있다. 반면, 출력 버퍼 회로(422)가 데이타를 출력할 때 출력 버퍼(420)의 출력이 하이 임피던스 상태에 있다. 4비트/2비트 변환 회로(470)는 노드 dd0 및 dd1에서 2비트 데이타를 출력하여, 2비트 데이타는 데이타 출력 타이밍 스위치(480)에 공급된다. 데이타 출력 타이밍 스위치(480)는 2개의 스위치 swdd0 및 swdd1을 포함하며, 이들 스위치는 출력 제어 클록 신호 outp0z 및 outplz에 의한 온/오프 상태에 의해 제어된다. 데이타 출력 타이밍 스위치(480)는 먼저 다음 단에 설치된 래치 및 레벨 시프터 회로(430)에 노드 dd0의 데이타 비트를 전송하도록 스위치 swdd0을 먼저 폐쇄한 다음, 노드 dd1에 나타나는 데이타 비트를 래치 및 레벨 시프터 회로(430)에 전송하도록 스위치 swdd1을 폐쇄한다. 이러한 방식으로, 데이타 출력 타이밍 스위치(480)는 노드 dd0 및 dd1에서 1비트씩 연속적으로 나타나는 2비트를 래치 및 레벨 시프터 회로(430)에 전송한다. 이 래치 및 레벨 시프터 회로(430)는 수신된 데이타를 래치한 다음, 수신된 데이타의 레벨을 변환하여 이 데이타를 도 3의 출력 버퍼(30)에 전송한다.
도 34는 버스트 길이 BL이 4일 경우 4비트/2비트 변환 회로(470) 및 래치 및 레벨 시프터 회로(430)의 동작을 나타내는 타이밍 챠트이다. 이하, 도 34를 참조하여 이들 회로의 동작을 상세히 설명한다.
초기 상태에서, 제2 레지스터(460)의 4개의 D 플립플롭(405∼408)은 저장된 데이타를 래치한다.
4비트/2비트 변환 회로(470)의 동작을 제어하는 4개의 제어 클록 신호 psclk0z∼psclk3z는 도 34에 도시된 바와 같이, paclk1z, paclk2z 및 paclk3z의 순서로 차례로 H 펄스를 공급한다. paclk1z가 H가 되면, 출력 버퍼 회로(420)는 D 플립플롭(405)으로부터 수신된 데이타를 노드 dd0에 출력한다. 동시에, D 플립플롭(409)은 D 플립플롭(406)으로부터 출력된 데이타를 래치한다. paclk2z가 H가 되면, 출력 버퍼 회로(421)는 D 플립플롭(409)으로부터 수신된 데이타를 노드 dd1에 출력한다. 동시에, D 플립플롭(410)은 D 플립플롭(407)으로부터 출력된 데이타를 래치한다. 전술한 바와 같은 동작은 반복되고, 노드 dd0 및 dd1에서는 4비트/2비트 변환 회로(470)의 출력 데이타로서 도 34에 도시된 바와 같은 데이타가 차례로 나타난다.
4비트/2비트 변환 회로(470)의 D 플립플롭(409∼411)은 데이타 출력 노드 DQ로부터 출력되는 연속적인 데이타를 어떤 중단 없이 달성하기 위해 설치된다. 이를 위해, D 플립플롭(409∼411)은 4비트/2비트 변환 회로(470)가 현재 데이타 세트의 변환에 기능하는 동안 제2 레지스터(460)가 다음의 데이타 세트를 래치할 수 있도록 한다.
데이타 출력 타이밍 스위치(480)의 동작을 제어하는 2개의 출력 제어 클록 신호 out0z 및 outplz는 도 34에 도시된 바와 같이 이러한 타이밍에서 차례로 H 펄스를 공급한다. 새로운 데이타가 노드 dd0에서 나타나면, outp0z는 소정의 지연 후에 H가 된다. 따라서, 스위치 swdd0은 온으로 스위치되어, 래치 및 레벨 시프터 회로(430)에 노드 dd0에서의 데이타를 전송한다. 새로운 데이타가 노드 dd1에서 나타나면, outplz는 소정의 지연 후에 H가 된다. 따라서, 스위치 swdd1은 온으로 스위치되어, 노드 dd1에서의 데이타는 래치 및 레벨 시프터 회로(430)로 전송된다. 이 동작은 노드 dd0 및 dd1에서의 데이타를 순차 원리에 따라 래치 및 레벨 시프터 회로(430)에 번갈아 전송하도록 되풀이해 반복된다.
상기 설명은 버스트 길이가 4일 경우에 대한 것이다. 도 35A 및 도 35B는 버스트 길이가 1, 2 및 4인 경우에 대하여 4개의 제어 클록 신호 psclk0z∼psclk3z 및 2개의 출력 제어 클록 신호 outp0z와 outplz의 동작 상태를 나타내는 테이블이다.
버스트 길이 BL이 4인 경우, 4개의 제어 클록 신호 Psclk0z∼paclk3z와 2개의 출력 제어 클록 신호 outp0z와 outp1z가 모두 클록 동작을 나타낸다. 따라서, 제2 레지스터(460)의 4개의 D 플립플롭(405∼408)으로부터 출력된 4비트 병렬 데이타는 직렬 데이타로 변환된다.
버스트 길이 BL이 2일 때 2개의 제어 클록 신호 psclk1z 및 psclk2z와 2개의 출력 제어 클록 신호 outp0z 및 outp1z가 클록 동작을 나타낸다. 버스트 길이 BL이 2인 경우 전술한 바와 같이, 데이타는 노드 d0' 및 d1'에 대해서만 공급되고 다른 노드 d2' 및 d3'은 데이타를 수신할 수 없다. 이 때문에, 데이타를 노드 d0' 및 d1'로부터 외부로 출력하는데 필요한 제어 클록 신호 및 출력 제어 클록 신호만이 클록 동작을 나타내도록 허용된다.
버스트 길이 BL이 1이면, 1개의 제어 클록 신호 psclk1z와 1개의 출력 제어 클록 신호 outp0z가 클록 동작을 나타낸다. 전술한 바와 같이, 버스트 길이 BL이 1이면, 데이타는 노드 d0'에게만 공급되고, 다른 노드 d1'∼d3'는 데이타를 수신할 수 없다. 이 때문에, 노드 d0'로부터 데이타를 외부에 출력하는데 필요한 제어 클록 신호 및 출력 제어 클록 신호만이 클록 동작을 나타내도록 허용된다.
이 실시예에서, 제2 레지스터(460)로부터 출력된 4비트 데이타는 4비트/2비트 변환 회로(470)에 의해 2비트 데이타로 변환되고, 이어서 2비트 데이타는 데이타 출력 타이밍 스위치(480)와 래치 및 레벨 시프터 회로(430)를 통해 1비트 데이타로 변환된다. 즉, 병렬-직렬 데이타 변환 처리는 프로세스를 2단계로 분할하고 2단계를 연속적으로 실행함으로써 실행된다.
별법으로, 4비트/2비트 변환 회로(470)의 출력 버퍼 회로(420∼423)는 와이어드 OR 접속을 통해 함께 접속된 4개의 출력을 가질 수 있으며, 데이타 출력 타이밍 스위치(480)는 1개의 스위치만으로 구성될 수 있다. 이 경우 데이타 출력 타이밍 스위치(480)는 1개의 스위치만을 이용하여 상대적으로 단순한 구조에 의해 구현된다.
클록 신호 주파수가 더 신속한 동작을 달성하기 위한 시도로서 증가된다면, 단지 하나의 스위치 swdd에 대응하는 출력 제어 클록 신호 outp#z를 발생시키는 것은 극히 높은 주파수에 대한 요구로 인해 매우 어렵게 된다. 이러한 경우, 데이타 출력 타이밍 스위치(480)는 도 31에 도시된 것과 같이 2개의 스위치로 구성될 수 있으며, 2개의 출력 제어 클록 신호 out0z 및 out1z는 이들 2개의 스위치를 제어하는데 사용될 수 있다. 이러한 구성에서, 2개의 출력 제어 클록 신호는 전술한 단지 하나의 출력 제어 클록 신호 주파수의 1/2 주파수만을 갖도록 요구된다.
도 36A는 도 31에 도시된 지연 플립플롭(D 플립플롭)중 어느 하나를 나타내는 블록도이다. 도 36B는 도 36A 구성의 동작을 나타내는 타이밍 챠트이다. 지연 플립플롭(D 플립플롭)은 PMOS(501), NMOS(502) 및 인버터(507, 508)로 이루어진 전송 게이트와, PMOS(503, 504), NMOS(505, 506)로 이루어진 클록된 인버터를 포함한다.
도 31에 도시된 제어 신호 po01, po1z 및 psclk0z∼psclk3z중 하나에 대응하는 클록 신호 clkz가 H이면, 전송 게이트(509)는 온으로 스위치되어 D 플립플롭은 입력 데이타 인(data in)을 획득한다. 이러한 동작 동안, 클록된 인버터(510)는 스위치 오프된 상태에 있다. 클록 신호 clkz가 L이 되면, 전송 게이트(509)는 오프로 스위치되어 입력 데이타 인은 D 플립플롭으로부터 분리된다. 동시에, 클록된 인버터(510)는 인버터(508)와 함께 래치를 형성하도록 동작된다. 이 래치는 클록 신호 clkz가 L이 되는 순간 D 플립플롭에 의해 획득된 데이타를 래치한다.
도 37A는 도 31에 도시된 출력 버퍼(420∼423)중 어느 하나의 블록도이다. 도 37B는 도 37A의 구성의 동작을 나타내는 타이밍 챠트이다.
도 37A의 출력 버퍼 회로는 인버터(511, 512), NAND 회로(515), NOR 회로(516), PMOS(517)와 NMOS(518)로 이루어진 버퍼 회로(519) 및 인버터(513, 514)로 이루어진 래치 회로(520)를 포함한다.
제어 신호 po0z, po1z 및 psclk0z∼psclk3z중 하나에 대응하는 클록 신호 clkz가 H가 되면, NAND 회로(515) 및 NOR 회로(516)는 각각 인버터로서 기능하여 입력 데이타와 동일한 위상을 갖는 출력 데이타는 출력 노드에 출력되어 나타난다. 이 출력 데이타는 래치 회로(520)에 저장된다. 클록 신호 clk가 L로 변화하면, PMOS(517) 및 NMOS(518)는 오프로 되고, 그에 따라 출력 노드는 하이 임피던스가 된다.
도 38은 도 31에 도시된 래치 및 레벨 시프터 회로(403)의 구성을 나타내는 회로도이다. 이 도면에서, PMOS(547) 및 NMOS(548)로 이루어진 부분(525)는 도 30에 도시된 출력 트랜지스터 유닛(30)에 대응한다.
래치 및 레벨 스프터 회로(403)는 PMOS(531, 532), NMOS(533,534) 및 인버터(543, 544)를 포함하고, 이들은 모두 함께 래치를 갖춘 레벨 시프터 회로(521)를 구성한다. 래치 및 레벨 시프터 회로(403)는 동일한 구성을 갖는 레벨 시프터 회로(522), PMOS(535)와 NMOS(536)로 이루어진 인버터(523), PMOS(541)와 NMOS(542)로 이루어진 인버터(524)를 더 포함한다. 도면에 있어서, Vccq 및 Vssq는 내부 회로용 전력선 Vii 및 Vss와는 별개의 전력선이기 때문에, Vccq에는 예컨대, Vii와는 다른 전압이 제공된다.
PMOS(533, 539)의 게이트는 데이타 출력 타이밍 스위치(480)(도 31 참조)의 출력 dd0' 및 dd1'에 모두 접속된다. 데이타가 출력선 dd0'으로부터 공급되면, 예컨대 출력선 dd0'의 H 데이타에 의해 데이타 출력 노드 DQ에서 H 데이타가 출력된다.
별법으로, 레벨 시프터 회로(522) 및 인버터(524)는 제거되고, 인버터(523)의 출력이 PMOS(547)의 게이트 및 NMOS(548)의 게이트에 공통 입력으로서 공급될 수 있다. 그러나, 도 38의 구성은 데이타 출력 노드 DQ를 하이 임피던스 상태로 할 필요가 있기 때문에 이 별법의 구성보다 바람직하다.
또한, NMOS(539)의 게이트를 출력선 dd0' 및 dd1'에 접속하는 대신, 다른 접속 형태가 제공될 수 있다. 즉, 도 31의 데이타 출력 타이밍 스위치(480)에는 출력 제어 클록 신호 outp0z 및 outp1z에 의해 각각 제어되는 다른 세트의 스위치 swdd00 및 sedd11가 제공될 수 있으며 NMOS(539)의 게이트는 스위치 swdd00를 통해 노드 dd0 및 스위치 swdd11을 통해 노드 dd1로 접속될 수 있다.
또한, 본 발명은 이들 실시예에 의해 한정되지 않으며 다양한 변경 및 수정이 본 발명의 범위를 벗어나지 않고 만들어질 수 있다.
본 발명에서, 로우 어드레스 입력에서 데이타 출력까지의 일련의 동작은 제1 단계의 명령 디코드 및 주변 회로 동작과 제2 단계의 센스 증폭기 동작과 제3 단계의 데이타 출력 동작으로 분할되며, 제2 단계의 센스 증폭기 동작은 특정 버스트 길이와는 무관한 일정한 동작 기간을 갖는다. 센스 증폭기의 게이타가 복수의 컬럼 게이트를 동시에 개방함으로써 병렬로 판독되기 때문에, 센스 증폭기를 일정한 시간 기간 동안만 동작시키는 것으로 충분하다. 이것에 의해, 제2 단계의 센스 증폭기 동작의 기간은 고정되고 그에 따라, 방해없는 로우 액세스 파이프 라인 동작을 달성할 수 있다.
반도체 기억 장치를 외부로부터의 프리차지 동작을 사용자가 결정한다면, 프리차지 타이밍의 임의의 특성은 파이프 라인 동작을 방해하게 되는 원인으로서 작용한다. 그러나 본 발명은 리셋 동작을 초기화하도록 내부 프리차지 동작을 이용하여 이러한 원인이 제거된다. 또한, 프리차지 동작은 데이타가 센스 증폭기로부터 판독된 직후 최적의 타이밍에서 수행될 수 있으며, 이에 따라 센스 증폭기 성능의 한도 내에서 가능한 고속의 데이타 판독 동작을 달성할 수 있다.

Claims (45)

  1. 선택 워드선에 대응하는 메모리 셀로부터 비트선을 통해 데이타를 저장하는 복수의 센스 증폭기와;
    컬럼 어드레스에 응답하여 복수의 컬럼 게이트를 동시에 선택하여 선택된 센스 증폭기로부터 복수의 비트로 이루어진 병렬 데이타를 판독하는 컬럼 디코더와;
    상기 병렬 데이타를 직렬 데이타로 변환하는 데이타 변환 유닛과;
    상기 비트선 및 상기 복수의 센스 증폭기를 리셋하도록 상기 선택 워드선을 선택하는 로우 액세스 신호의 발생 타이밍으로부터 제1 지연 시간 기간의 종료에서 내부 프리차지 신호를 생성하는 프리차지 신호 생성 유닛을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 데이타 변환 유닛은 버스트 길이 신호에 따라 상기 병렬 데이타의 복수의 비트로부터 소정수의 비트를 선택함으로써 상기 직렬 데이타를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 데이타 변환 유닛은 어드레스 신호에 응답하여 동작하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 프리차지 신호 생성 유닛의 제1 지연 시간 기간은 버스트 길이 신호와 무관하게 일정한 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 제1 지연 시간 기간은 상기 로우 액세스 신호에 응답하여 선택 워드선을 선택하고, 상기 선택 워드선에 대응하는 메모리 셀로부터 비트선에 대한 데이타를 판독하며, 상기 비트선으로부터의 데이타를 상기 복수의 센스 증폭기에 의해 증폭하는데 필요한 시간 기간보다 큰 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 데이타 변환 유닛으로부터의 직렬 데이타는 데이타 단자로부터의 판독 데이타로서 출력하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서, 반도체 기억 장치가 외부로부터 공급되는 컬럼 액세스 명령 및 컬럼 어드레스뿐 아니라 로우 액세스 명령 및 로우 어드레스에 응답하여 동작하고, 상기 로우 액세스 명령 및 컬럼 액세스 명령을 패킷으로서 수신하여 로우 액세스 명령 및 컬럼 액세스 명령을 디코드하는 패킷 디코드 유닛을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서, 반도체 기억 장치가 클록 신호에 기초하여 동작하고, 상기 로우 액세스 명령 및 컬럼 액세스 명령은 상기 클록 신호의 2개의 연속적인 클록 펄스에 의해 각각 획득되는 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항에 있어서, 로우 액세스 명령 및 컬럼 액세스 명령을 수신하는 제어 단자와;
    상기 제어 단자에 접속되어 상기 로우 액세스 명령에 응답하여 제1 펄스를 발생시키고 상기 컬럼 액세스 명령에 응답하여 제2 펄스를 발생시키는 명령 디코더와;
    로우 어드레스 신호 및 컬럼 어드레스 신호를 수신하는 어드레스 단자와;
    상기 어드레스 단자와 로우 디코더 사이에 제공되어 상기 제1 펄스에 응답하여 동작하는 제1 게이트와,
    상기 어드레스 단자와 상기 컬럼 디코더 사이에 제공되어 상기 제2 펄스에 응답하여 동작하는 제2 게이트를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항에 있어서, 상기 프리차지 신호 생성 유닛은 상기 병렬 데이타가 상기 선택된 센스 증폭기로부터 판독된 직후, 상기 내부 프리차지 신호를 이용하여 상기 비트선 및 상기 복수의 센스 증폭기를 리셋하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제1항에 있어서, 상기 프리차지 신호 생성 유닛은 상기 제1 지연 시간 기간을 발생시키는 일련의 지연 소자를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제1항에 있어서, 상기 복수의 센스 증폭기는 복수의 센스 증폭기 블록으로 그룹화되고, 상기 로우 액세스 신호에 응답하는 로우 액세스 동작은 선택된 센스 증폭기 블록의 상기 센스 증폭기에 대해서만 실행되는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서, 상기 각 센스 증폭기 블록에 대응하며, 상기 로우 액세스 동작 시에 상기 선택된 센스 증폭기 블록에 대해서만 상기 선택된 워드선에 대응하는 메모리 셀을 상기 선택된 비트선에 접속시키는 워드 디코더를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  14. 제12항에 있어서, 상기 각 센스 증폭기 블록에 대응하는 비트선 전송 신호 생성 유닛을 더 포함하며, 상기 선택된 센스 증폭기 블록에 대응하는 상기 비트선 전송 신호 생성 유닛중 하나만이 상기 로우 액세스 동작 시에 상기 복수의 센스 증폭기에 상기 비트선을 접속시키는 것을 특징으로 하는 반도체 기억 장치.
  15. 제12항에 있어서, 상기 각 센스 증폭기 블록에 대응하는 센스 증폭기 구동 신호 생성 유닛을 더 포함하며, 상기 선택된 센스 증폭기 블록에 대응하는 상기 센스 증폭기 구동 신호 생성 유닛중 하나만이 상기 로우 액세스 동작 시에 상기 센스 증폭기를 구동시키는 것을 특징으로 하는 반도체 기억 장치.
  16. 제12항에 있어서, 상기 메모리 셀, 상기 복수의 센스 증폭기 및 상기 비트선을 각각 포함하는 복수의 뱅크를 더 포함하며, 상기 복수의 센스 증폭기는 각각의 상기 복수의 뱅크 내에 상기 복수의 센스 증폭기 블록으로 그룹화되는 것을 특징으로 하는 반도체 기억 장치.
  17. 제12항에 있어서, 상기 복수의 센스 증폭기 블록중 대응하는 센스 증폭기 블록에 대해 각각 제공되는 비트선 전송 신호 생성 유닛을 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  18. 제1항에 있어서, 반도체 기억 장치가 외부로부터 공급되는 컬럼 액세스 명령 및 컬럼 어드레스뿐 아니라 로우 액세스 명령 및 로우 어드레스에 응답하여 동작하고, 상기 일련의 동작은 상기 비트선 상에 메모리 셀의 데이타의 발생, 상기 센스 증폭기에 의한 데이타의 증폭 및 상기 비트선의 리셋을 포함하며, 상기 복수의 센스 증폭기는 상기 로우 액세스 명령이 차례로 연속적으로 공급될 때 어떠한 정지 기간의 개입 없이 일정한 사이클로 연속적으로 반복되는 것을 특징으로 하는 반도체 기억 장치.
  19. 제1항에 있어서, 상기 복수의 센스 증폭기에 기억된 데이타를 상기 복수의 컬럼 게이트를 통해 데이타 버스로 판독하는 직접 센스 증폭기 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  20. 제1항에 있어서, 반도체 기억 장치가 외부로부터 공급된 클록 신호, 로우 어드레스 및 컬럼 어드레스에 기초하여 동작하고, 상기 로우 어드레스 및 상기 컬럼 어드레스는 상기 클록 신호에 의해 규정된 동일한 타이밍에서 수신되는 것을 특징으로 하는 반도체 기억 장치.
  21. 제20항에 있어서, 상기 클록 신호에 의해 규정된 상기 동일한 타이밍에서 장치의 외부로부터 제어 신호가 수신되는 것을 특징으로 하는 반도체 기억 장치.
  22. 외부 제어 신호 및 외부 어드레스 신호를 수신하는 디코딩 유닛과;
    복수의 워드선과;
    상기 디코딩 유닛으로부터 출력된 출력 신호에 응답하여 선택된 상기 복수의 워드선중 하나에 접속된 메모리 셀로부터 비트선으로 데이타가 판독될 때 비트선 상의 데이타를 증폭하는 센스 증폭기와;
    상기 센스 증폭기로부터 판독된 판독 데이타를 반도체 기억 장치의 외부로 출력하는 출력 회로를 포함하며;
    상기 디코딩 유닛은 상기 복수의 워드선중 하나를 액세스하기 위한 상기 외부 제어 신호 및 상기 외부 어드레스 신호의 제1 세트를 수신하고, 상기 외부 제어 신호 및 상기 외부 어드레스 신호의 상기 제1 세트에 응답하는 판독 데이타가 상기 출력 회로로부터 출력되기 전에 상기 복수의 워드선중 다른 하나를 액세스하기 위한 상기 외부 제어 신호 및 상기 외부 어드레스 신호의 제2 세트를 수신할 수 있으며, 상기 센스 증폭기는 버스트 길이에 무관한 동작 기간을 갖는 것을 특징으로 하는 반도체 기억 장치.
  23. 제22항에 있어서, 상기 센스 증폭기의 동작 기간은 버스트 길이에 무관하게 일정한 것을 특징으로 하는 반도체 기억 장치.
  24. 외부 제어 신호 및 외부 어드레스 신호를 수신하며, 로우 액세스 명령 및 컬럼 액세스 명령을 생성하는 디코딩 유닛과;
    복수의 워드선과;
    복수의 비트선과;
    상기 로우 액세스 명령에 응답하여 상기 복수의 워드선중 하나를 구동하는 워드 디코더와;
    상기 복수의 워드선중 구동된 하나의 워드선에 응답하여 상기 비트선에 데이타를 출력하는 메모리 셀과;
    상기 비트선에 접속되고 상기 비트선 상에 나타나는 데이타를 증폭하는 복수의 센스 증폭기와;
    상기 컬럼 액세스 명령에 응답하여 판독 데이타로서 상기 복수의 센스 증폭기로부터 데이타를 전송하는 것을 제어하는 컬럼 디코더와;
    반도체 기억 장치의 외부로 상기 판독 데이타를 출력하는 출력 회로를 포함하며;
    상기 디코딩 유닛은 상기 복수의 워드선중 하나를 액세스하기 위한 상기 외부 제어 신호 및 상기 외부 어드레스 신호의 제1 세트를 수신하고, 상기 외부 제어 신호 및 상기 외부 어드레스 신호의 상기 제1 세트에 응답하는 상기 판독 데이타가 상기 출력 회로로부터 출력되기 전에 상기 복수의 워드선중 다른 하나를 액세스하기 위한 상기 외부 제어 신호 및 상기 외부 어드레스 신호의 제2 세트를 수신할 수 있으며, 상기 센스 증폭기는 버스트 길이에 무관한 동작 기간을 갖는 것을 특징으로 하는 반도체 기억 장치.
  25. 제24항에 있어서, 상기 제1 세트의 상기 외부 제어 신호에 응답하는 반도체 기억 장치의 동작 기간은 상기 외부 제어 신호를 디코딩하는 제1 동작 기간, 상기 복수의 센스 증폭기가 구동하는 제2 동작 기간 및 상기 출력 회로로부터 상기 판독 데이타를 출력하는 제3 동작 기간을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  26. 제25항에 있어서, 상기 제2 동작 기간은, 상기 로우 액세스 명령에 응답하여 선택된 상기 복수의 워드선중 하나를 구동하는 선택 기간, 상기 복수의 센스 증폭기가 구동되는 구동 기간 및 상기 복수의 비트선 및 상기 복수의 센스 증폭기를 리셋하는 리셋 기간을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  27. 제25항에 있어서, 상기 제1 세트의 상기 외부 제어 신호에 응답하는 상기 제2 동작 기간은 상기 제2 세트의 외부 제어 신호에 응답하는 제2 동작 기간 다음에 임의의 정지 기간이 없이 계속되는 것을 특징으로 하는 반도체 기억 장치.
  28. 제26항에 있어서, 상기 제3 동작 기간은 상기 컬럼 게이트가 상기 구동 기간 동안 개방될 때의 타이밍에서 개시하는 것을 특징으로 하는 반도체 기억 장치.
  29. 제25항에 있어서, 상기 디코딩 유닛은 상기 외부 제어 신호 및 상기 외부 어드레스 신호의 상기 제1 세트에 대한 상기 제1 동작 기간의 종료 직후에, 상기 외부 제어 신호 및 상기 외부 어드레스 신호의 상기 제2 세트를 수신할 수 있는 것을 특징으로 하는 반도체 기억 장치.
  30. 제24항에 있어서, 상기 외부 어드레스 신호는 로우 어드레스 및 컬럼 어드레스를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  31. 제30항에 있어서, 상기 복수의 센스 증폭기의 증폭 동작의 완료 후에 상기 컬럼 디코더의 동작이 개시하도록 하는 타이밍 조절 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  32. 제25항에 있어서, 데이타 변환 유닛을 더 포함하며, 상기 컬럼 디코더는 상기 복수의 센스 증폭기로부터 병렬 데이타를 판독하는 것을 제어하고, 상기 데이타 변환 유닛은 상기 병렬 데이타를 직렬 데이타로 변환하여 상기 출력 회로에 상기 직렬 데이타를 공급하는 것을 특징으로 하는 반도체 기억 장치.
  33. 제32항에 있어서, 상기 데이타 변환 유닛은 버스트 길이 정보에 따라 상기 병렬 데이타로부터 소정의 비트수를 선택하는 것을 특징으로 하는 반도체 기억 장치.
  34. 제33항에 있어서, 상기 데이타 변환 유닛은 어드레스 신호에 따라 동작하는 것을 특징으로 하는 반도체 기억 장치.
  35. 제24항에 있어서, 상기 반도체 기억 장치의 동작은 상기 외부 제어 신호를 디코딩하는 제1 동작, 상기 복수의 센스 증폭기가 구동하는 동안의 제2 동작 및 상기 출력 회로로부터 상기 판독 데이타를 출력하는 제3 동작을 포함하며, 상기 외부 제어 신호 및 상기 외부 어드레스 신호의 상기 제1 세트에 대한 제2 동작은 상기 외부 제어 신호 및 상기 외부 어드레스 신호의 상기 제2 세트에 대한 제1 동작과 동시에 실행될 수 있는 것을 특징으로 하는 반도체 기억 장치.
  36. 활성화 명령, 판독 명령 및 어드레스를 수신하고, 상기 어드레스에 대응하는 메모리 셀로부터 데이타를 판독하여 데이타 단자에 출력하는 반도체 기억 장치에 있어서,
    제1 활성화 명령의 수신과 이 제1 활성화 명령 이후의 제2 활성화 명령의 수신 사이의 시간 기간은 상기 제1 활성화 명령의 수신과 상기 제1 활성화 명령에 대응하는 제1 데이타의 출력 단자로의 출력 사이의 시간 기간보다 짧은 것을 특징으로 하는 반도체 기억 장치.
  37. 메모리 셀로부터 판독된 복수의 비트로 이루어진 병렬 데이타를 직렬 데이타로 변환하는 데이타 변환 회로에 있어서,
    버스트 길이 정보 및 어드레스 정보에 응답하여 제어 신호를 발생시키는 셀렉터 제어 유닛과;
    상기 제어 신호에 응답하여 상기 병렬 데이타의 복수의 비트로부터 소정수의 비트를 선택하고, 선택된 비트를 직렬로 출력하는 셀렉터 유닛을 포함하는 것을 특징으로 하는 데이타 변환 회로.
  38. 제37항에 있어서, 상기 셀렉터 유닛과 데이타 출력 단자 사이에 제공되는 데이타 출력 유닛과;
    상기 셀렉터 제어 유닛으로부터의 제어 신호가 비활성 상태를 표시할 때 상기 데이타 출력 단자가 하이 임피던스 상태가 되도록, 상기 데이타 출력 유닛에 제2 제어 신호를 공급하는 타이밍 회로를 더 포함하는 것을 특징으로 하는 데이타 변환 회로.
  39. 제37항에 있어서, 상기 셀렉터 제어 유닛은,
    클록 신호에 응답하여 시프트 동작을 실행하는 시프트 회로와;
    상기 어드레스 정보를 수신하고, 상기 시프트 회로로부터 출력된 출력 클록 신호에 응답하여 상기 제어 신호를 출력하며, 버스트 길이 정보에 응답하여 선택적으로 구동되는 복수의 스위치를 구비한 스위치 회로를 포함하는 것을 특징으로 하는 데이타 변환 회로.
  40. 메모리 셀로부터 판독된 복수의 비트로 이루어진 병렬 데이타를 직렬 데이타로 변환하는 데이타 변환 회로에 있어서,
    상기 병렬 데이타를 수신하는 복수의 제1 데이타 버스선과;
    복수의 제2 데이타 버스선과;
    버스트 길이 신호 및 컬럼 어드레스 신호에 따라 상기 복수의 제1 데이타 버스선과 상기 복수의 제2 데이타 버스선 사이의 접속을 변경할 수 있는 데이타 버스 스위치 회로와;
    상기 복수의 제2 데이타 버스선 상의 데이타를 직렬 데이타로 변환하는 병렬/직렬 변환 유닛을 포함하는 것을 특징으로 하는 데이타 변환 회로.
  41. 제40항에 있어서, 상기 데이타 버스 스위치 회로는 상기 복수의 제2 데이타 버스선중 하나와 상기 복수의 제2 버스선중 다른 하나의 사이에 각각 제공되는 스위치를 포함하는 것을 특징으로 하는 데이타 변환 회로.
  42. 제41항에 있어서, 상기 스위치는 상기 버스트 길이 신호 및 상기 컬럼 어드레스 신호에 응답하여 제어되는 것을 특징으로 하는 데이타 변환 회로.
  43. 제40항에 있어서, 상기 병렬/직렬 변환 유닛은 상기 복수의 제2 데이타 버스선 상의 데이타를 연속적인 복수의 단계를 실행하여 직렬 데이타로 변환하는 것을 특징으로 하는 데이타 변환 회로.
  44. 제40항에 있어서, 상기 복수의 제2 데이타 버스선은 제1 데이타 버스, 제2 데이타 버스 제3 데이타 버스 및 제4 데이타 버스를 포함하고;
    상기 병렬/직렬 변환 유닛은,
    상기 제2 데이타 버스에 접속되어 제1 제어 클록 신호에 응답하여 동작하는 제1 래치 회로와;
    상기 제3 데이타 버스에 접속되어 제2 제어 클록 신호에 응답하여 동작하는 제2 래치 회로와;
    상기 제4 데이타 버스에 접속되어 제3 제어 클록 신호에 응답하여 동작하는 제3 래치 회로와;
    상기 제1 데이타 버스에 접속되어 제1 제어 클록 신호에 응답하여 동작하는 제1 출력 버퍼 회로와;
    상기 제1 래치 회로의 출력단에 접속되어 제2 제어 클록 신호에 응답하여 동작하는 제2 출력 버퍼 회로와;
    상기 제2 래치 회로의 출력단에 접속되어 제3 제어 클록 신호에 응답하여 동작하는 제3 출력 버퍼 회로와;
    상기 제3 래치 회로의 출력단에 접속되어 제4 제어 클록 신호에 응답하여 동작하는 제4 출력 버퍼 회로와;
    상기 제1 및 제3 출력 버퍼 회로가 공통으로 접속되는 제1 신호선과;
    상기 제2 및 제4 출력 버퍼 회로가 공통으로 접속되는 제2 신호선과;
    출력 제어 클록 신호에 응답하여 출력 노드에 상기 제1 신호선과 상기 제2 신호선을 교대로 접속시키는 데이타 출력 타이밍 스위치를 포함하는 것을 특징으로 하는 데이타 변환 회로.
  45. 제12항에 있어서, 상기 복수의 센스 증폭기를 구동하는 구동 트랜지스터를 더 포함하고, 상기 구동 트랜지스터는 상기 복수의 센스 증폭기 블록의 각각에 대해 제공되는 것을 특징으로 하는 반도체 기억 장치.
KR1019997000920A 1992-11-02 1998-06-03 반도체 기억 장치 KR100285225B1 (ko)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP92-321275 1992-11-02
JP4321275A JP2601751B2 (ja) 1992-11-02 1992-11-02 超嵩高繊維集合体及びその製造方法
JP97-145406 1997-06-03
JP14540697 1997-06-03
JP97-215047 1997-08-08
JP21504797 1997-08-08
JP97-332739 1997-12-03
JP33273997 1997-12-03

Publications (2)

Publication Number Publication Date
KR20000068042A KR20000068042A (ko) 2000-11-25
KR100285225B1 true KR100285225B1 (ko) 2001-03-15

Family

ID=27318986

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019997000920A KR100285225B1 (ko) 1992-11-02 1998-06-03 반도체 기억 장치

Country Status (7)

Country Link
US (3) US6088291A (ko)
EP (2) EP1603136B1 (ko)
JP (1) JP3510638B2 (ko)
KR (1) KR100285225B1 (ko)
DE (1) DE69832455T2 (ko)
TW (1) TW378330B (ko)
WO (1) WO1998056004A1 (ko)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
UA59384C2 (uk) * 1996-12-20 2003-09-15 Пфайзер, Інк. Похідні сульфонамідів та амідів як агоністи простагландину, фармацевтична композиція та способи лікування на їх основі
TW378330B (en) 1997-06-03 2000-01-01 Fujitsu Ltd Semiconductor memory device
EP1019912A2 (en) * 1997-10-10 2000-07-19 Rambus Incorporated Apparatus and method for pipelined memory operations
JP3362775B2 (ja) * 1998-12-25 2003-01-07 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｄｒａｍ及びｄｒａｍのデータ・アクセス方法
US6529054B1 (en) 1999-02-12 2003-03-04 Infineon Technologies Ag Prefetch architectures for data and time signals in an integrated circuit and methods therefor
EP1028429A3 (en) * 1999-02-12 2000-09-13 Infineon Technologies North America Corp. Prefetch architectures for data and timing signals in an integrated circuit and methods therefor
US6275435B1 (en) * 1999-03-31 2001-08-14 Vanguard International Semiconductor Corp. Bi-directional sense amplifier stage for memory datapath
JP4270707B2 (ja) * 1999-04-09 2009-06-03 株式会社東芝 ダイナミック型半導体記憶装置
KR100318264B1 (ko) * 1999-06-28 2001-12-24 박종섭 패킷명령어 구동형 메모리소자의 로드신호 발생회로
JP2001035153A (ja) 1999-07-23 2001-02-09 Fujitsu Ltd 半導体記憶装置
JP2001067866A (ja) * 1999-08-30 2001-03-16 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3973066B2 (ja) * 1999-09-10 2007-09-05 パイオニア株式会社 符号誤り訂正回路及び符号誤り訂正方法
JP4083944B2 (ja) 1999-12-13 2008-04-30 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
JP4253097B2 (ja) 1999-12-28 2009-04-08 東芝マイクロエレクトロニクス株式会社 半導体記憶装置及びそのデータ読み出し方法
JP4627103B2 (ja) * 2000-01-18 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
JP2001222888A (ja) 2000-02-08 2001-08-17 Fujitsu Ltd 半導体記憶装置
JP4756724B2 (ja) * 2000-02-24 2011-08-24 エルピーダメモリ株式会社 半導体記憶装置
US6826104B2 (en) * 2000-03-24 2004-11-30 Kabushiki Kaisha Toshiba Synchronous semiconductor memory
JP2001283590A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 半導体集積回路
CN1307647C (zh) 2000-07-07 2007-03-28 睦塞德技术公司 动态随机存取存储器、存储器器件及其执行读命令的方法
JP5034149B2 (ja) * 2000-10-05 2012-09-26 富士通セミコンダクター株式会社 半導体メモリおよびその制御方法
US6510100B2 (en) 2000-12-04 2003-01-21 International Business Machines Corporation Synchronous memory modules and memory systems with selectable clock termination
EP1227499B1 (en) * 2001-01-24 2006-05-10 STMicroelectronics S.r.l. Non-volatile electrically alterable semiconductor memory
JP4822604B2 (ja) * 2001-04-10 2011-11-24 富士通セミコンダクター株式会社 半導体集積回路装置
US6449202B1 (en) 2001-08-14 2002-09-10 International Business Machines Corporation DRAM direct sensing scheme
KR100414734B1 (ko) * 2001-12-21 2004-01-13 주식회사 하이닉스반도체 반도체 메모리 장치
KR100406543B1 (ko) 2001-12-24 2003-11-20 주식회사 하이닉스반도체 동기식 메모리의 파이프 래치 제어회로
JP3831309B2 (ja) * 2002-01-29 2006-10-11 株式会社東芝 同期型半導体記憶装置及びその動作方法
KR100480597B1 (ko) * 2002-05-14 2005-04-06 삼성전자주식회사 출력 피드백 신호를 사용하여 오프셋 전압을 조절하는입력 수신기
JP2004063023A (ja) * 2002-07-30 2004-02-26 Renesas Technology Corp 半導体記憶装置
US6738300B2 (en) * 2002-08-26 2004-05-18 International Business Machines Corporation Direct read of DRAM cell using high transfer ratio
JP4077295B2 (ja) 2002-10-23 2008-04-16 株式会社東芝 同期型半導体記憶装置及びその動作方法
KR100490653B1 (ko) * 2002-10-31 2005-05-24 주식회사 하이닉스반도체 노이즈가 감소된 반도체 메모리 장치
JP2004234760A (ja) * 2003-01-30 2004-08-19 Renesas Technology Corp 半導体記憶装置
DE10319158A1 (de) * 2003-04-29 2004-11-25 Infineon Technologies Ag Vorrichtung zum flexiblen Deaktivieren von Wortleitungen von dynamischen Speicherbausteinen und Verfahren hierfür
US7143257B2 (en) * 2003-10-14 2006-11-28 Atmel Corporation Method and apparatus of a smart decoding scheme for fast synchronous read in a memory system
TWI260019B (en) 2004-05-21 2006-08-11 Fujitsu Ltd Semiconductor memory device and memory system
JP2006059046A (ja) 2004-08-19 2006-03-02 Nec Computertechno Ltd メモリの制御方式およびメモリ制御回路
US7145822B2 (en) * 2005-03-03 2006-12-05 Texas Instruments Incorporated Method and apparatus for optimal write restore for memory
JP4516483B2 (ja) 2005-06-07 2010-08-04 富士通セミコンダクター株式会社 半導体記憶装置及び情報処理システム
US7515482B2 (en) * 2005-09-29 2009-04-07 Hynix Semiconductor Inc. Pipe latch device of semiconductor memory device
KR100735749B1 (ko) 2005-11-28 2007-07-06 삼성전자주식회사 반도체 메모리 장치, 메모리 시스템, 및 데이터 송수신시스템
US7430151B2 (en) * 2006-03-29 2008-09-30 Freescale Semiconductor, Inc. Memory with clocked sense amplifier
KR100738394B1 (ko) * 2006-08-14 2007-07-12 삼성전기주식회사 카오스 신호 발생장치 및 그 발생방법
US8107308B2 (en) * 2009-01-13 2012-01-31 Samsung Electronics Co., Ltd. Semiconductor memory device
US7864620B1 (en) * 2009-03-19 2011-01-04 Altera Corporation Partially reconfigurable memory cell arrays
CN103282964A (zh) * 2011-02-22 2013-09-04 松下电器产业株式会社 字线启动电路、半导体存储装置以及半导体集成电路
JP5795513B2 (ja) * 2011-09-28 2015-10-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR102007364B1 (ko) * 2012-08-28 2019-08-05 에스케이하이닉스 주식회사 반도체 메모리 장치
US9053815B2 (en) * 2013-05-28 2015-06-09 Nanya Technology Corporation Circuit in dynamic random access memory devices
US9070433B1 (en) * 2014-03-11 2015-06-30 International Business Machines Corporation SRAM supply voltage global bitline precharge pulse
KR102491689B1 (ko) * 2016-03-03 2023-01-26 에스케이하이닉스 주식회사 반도체장치
US10162522B1 (en) * 2016-09-30 2018-12-25 Cadence Design Systems, Inc. Architecture of single channel memory controller to support high bandwidth memory of pseudo channel mode or legacy mode
KR20230072282A (ko) * 2021-11-17 2023-05-24 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6012718B2 (ja) * 1980-03-28 1985-04-03 富士通株式会社 半導体ダイナミックメモリ
JPS60689A (ja) * 1983-06-15 1985-01-05 Hitachi Ltd Ｍｏｓ記憶装置
JPH0758589B2 (ja) * 1987-04-03 1995-06-21 三菱電機株式会社 半導体記憶装置
JPH01286197A (ja) * 1988-05-13 1989-11-17 Hitachi Ltd 半導体記憶装置
JPH0745067B2 (ja) 1989-03-14 1995-05-17 新日本製鐵株式会社 金属帯の巻取り装置
US5276649A (en) * 1989-03-16 1994-01-04 Mitsubishi Denki Kabushiki Kaisha Dynamic-type semiconductor memory device having staggered activation of column groups
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
JPH04147492A (ja) * 1990-10-11 1992-05-20 Hitachi Ltd 半導体メモリ
JP2740097B2 (ja) * 1992-03-19 1998-04-15 株式会社東芝 クロック同期型半導体記憶装置およびそのアクセス方法
JP3186204B2 (ja) * 1992-05-13 2001-07-11 日本電気株式会社 半導体ダイナミックｒａｍ
US5406526A (en) * 1992-10-01 1995-04-11 Nec Corporation Dynamic random access memory device having sense amplifier arrays selectively activated when associated memory cell sub-arrays are accessed
JP2956426B2 (ja) * 1993-07-30 1999-10-04 日本電気株式会社 半導体記憶装置
KR970001699B1 (ko) * 1994-03-03 1997-02-13 삼성전자 주식회사 자동프리차아지기능을 가진 동기식 반도체메모리장치
JP2982618B2 (ja) * 1994-06-28 1999-11-29 日本電気株式会社 メモリ選択回路
JP2705590B2 (ja) * 1994-10-28 1998-01-28 日本電気株式会社 半導体記憶装置
JPH0963264A (ja) * 1995-08-18 1997-03-07 Fujitsu Ltd 同期型ｄｒａｍ
JPH09161471A (ja) 1995-12-06 1997-06-20 Internatl Business Mach Corp <Ibm> Ｄｒａｍシステム、ｄｒａｍシステムの動作方法
JP3352577B2 (ja) * 1995-12-21 2002-12-03 インターナショナル・ビジネス・マシーンズ・コーポレーション 記憶装置
JP3843145B2 (ja) * 1995-12-25 2006-11-08 株式会社ルネサステクノロジ 同期型半導体記憶装置
KR100247923B1 (ko) 1997-01-29 2000-03-15 윤종용 스위치신호발생기및이를이용한고속동기형sram
TW378330B (en) * 1997-06-03 2000-01-01 Fujitsu Ltd Semiconductor memory device
US6240046B1 (en) * 1999-02-13 2001-05-29 Integrated Device Technology, Inc. Integrated circuit random access memory capable of reading either one or more than one data word in a single clock cycle
JP2001101863A (ja) * 1999-09-27 2001-04-13 Fujitsu Ltd 半導体集積回路およびその制御方法
JP4531892B2 (ja) * 1999-10-29 2010-08-25 富士通セミコンダクター株式会社 半導体集積回路、半導体集積回路の制御方法、および可変遅延回路

Also Published As

Publication number Publication date
US6246620B1 (en) 2001-06-12
EP1603136A3 (en) 2007-06-06
KR20000068042A (ko) 2000-11-25
JP3510638B2 (ja) 2004-03-29
EP1603136A2 (en) 2005-12-07
TW378330B (en) 2000-01-01
EP0917153A4 (en) 2000-12-13
US6088291A (en) 2000-07-11
DE69832455D1 (de) 2005-12-29
DE69832455T2 (de) 2006-06-29
US20010021140A1 (en) 2001-09-13
EP0917153A1 (en) 1999-05-19
US6459641B2 (en) 2002-10-01
EP0917153B1 (en) 2005-11-23
WO1998056004A1 (fr) 1998-12-10
EP1603136B1 (en) 2013-10-23

Similar Documents

Publication Publication Date Title
KR100285225B1 (ko) 반도체 기억 장치
US6512719B2 (en) Semiconductor memory device capable of outputting and inputting data at high speed
US6427197B1 (en) Semiconductor memory device operating in synchronization with a clock signal for high-speed data write and data read operations
EP1298667B1 (en) Semiconductor memory device
KR100567991B1 (ko) 반도체 집적 회로 메모리 장치
KR100518397B1 (ko) 반도체 메모리 장치 및 제어 방법
US7558127B2 (en) Data output circuit and method in DDR synchronous semiconductor device
US5808959A (en) Staggered pipeline access scheme for synchronous random access memory
KR100334480B1 (ko) 개선된 버스트 모드 동작을 위하여 반도체 기억장치에서 사용하
JP4198271B2 (ja) 半導体記憶装置
JPH07326190A (ja) 半導体記憶装置
KR100438469B1 (ko) 반도체 집적 회로 메모리 및 버스 제어 방법
US7668039B2 (en) Address counter, semiconductor memory device having the same, and data processing system
KR20010045596A (ko) 연속적인 읽기 동작을 지원하는 동기형 마스크 롬 장치
US7054215B2 (en) Multistage parallel-to-serial conversion of read data in memories, with the first serial bit skipping at least one stage
US7023746B2 (en) High-speed synchronous memory device
JP3914151B2 (ja) データ変換回路
JP4000233B2 (ja) 半導体記憶装置及びデータバス制御方法
JP2006172577A (ja) 半導体記憶装置
JPH08221978A (ja) 半導体記憶装置
JPH09180443A (ja) 半導体メモリ回路
JP3625688B2 (ja) メモリデバイス
US20040233764A1 (en) Semiconductor memory device having self-precharge function

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20131218

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee