KR20010045596A - 연속적인 읽기 동작을 지원하는 동기형 마스크 롬 장치 - Google Patents

연속적인 읽기 동작을 지원하는 동기형 마스크 롬 장치 Download PDF

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KR20010045596A
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Abstract

여기에 개시되는 마스크 롬 장치는 외부 클럭 신호에 동기되어 동작하며, 싱글 워드 모드와 더블 워드 모드를 갖는다. 상기 마스크 롬 장치에는 워드 디코딩 회로 및 선택 회로가 제공된다. 상기 워드 디코딩 회로는, 상기 싱글 워드 모드의 읽기 동작 동안, 상기 읽기 명령의 입력후 소정의 캐스 레이턴시에 대응하는 클럭 사이클보다 2 클럭 사이클 빠른 내부 클럭 신호의 비활성화 구간에서 워드 신호를 래치한다. 그리고, 상기 선택 회로는, 상기 싱글 워드 모드의 읽기 동작 동안, 상기 워드 디코딩 회로에 의해서 생성된 선택 신호들에 응답하여 열 선택 회로에 의해서 선택된 열들에 대응하는 데이터 중 상위/하위 워드 데이터를 출력 버퍼 회로로 전달하고 상기 데이터 중 하위/상위 워드 데이터를 연속적으로 상기 출력 버퍼 회로로 전달한다. 이러한 제어 스킴에 따르면, 이전에 출력된 데이터와의 충돌없이 연속적으로 워드 데이터를 출력할 수 있다.

Description

연속적인 읽기 동작을 지원하는 동기형 마스크 롬 장치{SYNCHRONOUS MASK ROM DEVICVE WHICH SUPPORTS A CONSECUTIVE READ OPERATION}
본 발명은 마스크 롬 장치에 관한 것으로서, 구체적으로 클럭 신호에 동기되어 동작하는 마스크 롬 장치에 관한 것이다.
일반적으로, 불휘발성 저장 매체로서 마스크 롬 장치가 사용되어 왔다. 그러한 마스크롬 장치의 비트 구조는 가변 가능하고, 1995년 2년에 발행된 데이터 북에 "KM23V16205CSG" 및 "KM23V32005BG"라는 제목으로 게재되어 있으며, 레퍼런스로 포함한다. 상기 레퍼런스에 게재된 바와 같이, 마스크 롬 장치는 비동기식 메모리 장치이며, 출력 데이터의 비트 수에 따라 싱글 워드 모드 (×16)와 더블 워드 모드 (×32)를 갖는다. 상기 싱글 워드 모드와 상기 더블 워드 모드는 상기 장치에 제공되는핀의 전압 레벨에 따라 스위치된다.
상기 비동기형 마스크 롬 장치는 데이터를 저장하기 위한 메모리 셀 어레이를 포함한다. 상기 비동기형 마스크 롬 장치가 더블 워드 모드에서 동작할 때, 상기 메모리 셀 어레이로부터 읽혀진 더블 워드 데이터 (즉, 32 데이터 비트들)는 한번의 읽기 명령에 따라 동시에 출력된다. 이에 반하여, 상기 일반적인 마스크 롬 장치가 싱글 워드 모드에서 동작할 때, 상기 메모리 셀 어레이로부터 읽혀진 더블 워드 데이터는 2번의 읽기 명령에 따라 2번에 걸쳐 출력된다. 즉, 상기 읽혀진 더블 워드 데이터 중 상위 (또는 하위) 워드 데이터가 출력된다. 그 다음에, 이전의 읽기 명령에 관련된 데이터와 충돌을 피하기 위해서 소정 시간이 경과한 후 상기 읽혀진 더블 워드 데이터 중 하위 (또는 상위) 워드 데이터가 출력된다.
점차적으로 반도체 메모리 장치들의 고속 동작이 요구되고 있다. 마스크 롬 장치가 구현되는 시스템에서 사용되는 시스템 클럭 신호를 상기 마스크 롬 장치에 제공함으로써, 그러한 요구 (고속 동작)를 만족시킬 수 있다. 클럭 신호에 동기되어 동작하는 마스크 롬 장치가 앞서 설명된 싱글 워드 모드에서 동작하는 경우, 상위 (또는 하위) 워드 데이터를 출력한 후 하위 (또는 상위) 워드 데이터를 연속적으로 (끊어짐 없이 또는 데이터 간의 충돌없이) 출력함으로써, 보다 빠른 동작 속도 (또는 외부와의 통신 속도)를 얻을 수 있다.
본 발명의 목적은 싱글 워드 모드에서 연속적인 읽기 동작이 가능한 동기형 마스크 롬 장치를 제공하는 것이다.
도 1은 본 발명에 따른 동기형 마스크 롬 장치를 보여주는 블록도;
도 2는 도 1에 도시된 선택 회로의 바람직한 실시예;
도 3은 도 1에 도시된 래치 신호 발생부의 바람직한 실시예;
도 4는 도 1에 도시된 선택 신호 발생부의 바람직한 실시예;
도 5는 도 1에 도시된 출력 버퍼 회로의 바람직한 실시예; 그리고
도 6은 본 발명의 싱글 워드 모드에 따른 연속적인 읽기 동작을 설명하기 위한 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
110 : 메모리 셀 어레이 120 : 행 선택 회로
130 : 감지 증폭 회로 140 : 열 선택 회로
150 : 선택 회로 160 : 출력 버퍼 회로
170 : 레이턴시 신호 발생부 180 : 래치 신호 발생부
190 : 선택 신호 발생부 200 : 워드 디코딩 회로
210, 220, 230 : 버퍼
상술한 바와 같은 제반 목적을 달성하기 위한 본 발명의 동기형 마스크 롬 장치는 외부 클럭 신호의 한 사이클 동안 더블 워드 데이터가 출력되는 더블 워드 모드와 상기 외부 클럭 신호의 한 사이클 동안 싱글 워드 데이터가 출력되는 싱글 워드 모드를 갖는다. 상기 동기형 마스크 롬 장치는 싱글 워드 모드 동안 연속적인 읽기 동작을 수행하며, 워드 디코딩 회로 및 선택 회로를 포함한다. 상기 워드 디코딩 회로는, 상기 싱글 워드 모드의 읽기 동작 동안, 읽기 명령의 입력후 소정의 캐스 레이턴시에 대응하는 클럭 사이클보다 2 클럭 사이클 빠른 내부 클럭 신호의 비활성화 구간에서 워드 신호를 래치한다. 그리고, 상기 워드 디코딩 회로는 상기 래치된 워드 신호와 모드 선택 신호에 응답하여 상보적인 로직 상태들의 선택 신호들을 발생한다. 여기서, 상기 모드 선택 신호는 상기 싱글 워드 모드와 상기 더블 워드 모드 중 하나를 선택하기 위한 신호이고, 상기 워드 신호는 상기 하위 워드 데이터와 상기 상위 워드 데이터 중 하나를 선택하기 위한 신호이다. 그 다음에, 상기 선택 회로는, 상기 싱글 워드 모드의 읽기 동작 동안, 상기 선택 신호들에 응답하여 열 선택 회로에 의해서 선택된 열들에 대응하는 데이터 (감지 증폭 회로에 의해서 감지된 것) 중 상위/하위 워드 데이터를 출력 버퍼 회로로 전달하고 상기 데이터 중 하위/상위 워드 데이터를 연속적으로 출력 버퍼 회로로 전달한다.
이 실시예에 있어서, 상기 워드 디코딩 회로는 상기 열 어드레스 스트로브 신호에 응답하여 레이턴시 플래그 신호를 발생하되, 상기 열 어드레스 스트로브 신호가 활성화될 때 상기 레이턴시 플래그 신호를 활성화시키고 상기 캐스 레이턴스에 대응하는 클럭 사이클보다 2 클럭 사이클 빠른 내부 클럭 신호의 로우-하이 천이에 따라 상기 레이턴시 플래그 신호를 비활성화시키는 레이턴시 신호 발생부와; 상기 레이턴시 플래그 신호가 비활성화될 때 펄스 형태의 워드 래치 신호를 발생하는 래치 신호 발생부 및; 상기 워드 래치 신호가 활성화될 때 상기 워드 신호를 래치하고, 상기 싱글 워드 모드의 읽기 동작 동안 상기 래치된 워드 신호와 상기 모드 선택 신호에 응답하여 상기 선택 신호들 중 하나를 활성화시키는 선택 신호 발생부를 포함한다.
이 실시예에 있어서, 상기 워드 래치 신호는 상기 캐스 레이턴스에 대응하는 클럭 사이클보다 2 클럭 사이클 빠른 내부 클럭 신호의 하이-로우 천이 시점에서 활성화되고 상기 캐스 레이턴스에 대응하는 클럭 사이클보다 1 클럭 사이클 빠른 내부 클럭 신호의 로우-하이 천이 시점에서 비활성화된다.
이 실시예에 있어서, 상기 출력 버퍼 회로는 상기 내부 클럭 신호의 로우-하이 천이에서만 상기 선택 회로를 통해 전달되는 데이터를 받아들인다.
이러한 장치에 의하면, 싱글 워드 모드의 읽기 동작 동안 하위 (또는 상위) 워드 데이터를 출력하고 상기 하위 (또는 상위) 워드 데이터와의 충돌없이 (이전 데이터 출력에 영향을 미치지 않고) 연속적으로 상위 (또는 하위) 워드 데이터를 출력할 수 있다.
본 발명에 따른 바람직한 실시예가 이하 참조 도면들에 의거하여 상세히 설명된다.
본 발명에 따른 마스크 롬 장치는 외부로부터 인가되는 클럭 신호 (CLK) (예를 들면, 시스템 클럭 신호)에 동기되어 동작하는 동기형 마스크 롬 장치이며, 이 분야에 잘 알려진 버스트 읽기 동작을 지원한다. 그리고, 본 발명의 동기형 마스크 롬 장치는 싱글 워드 모드 (signle word mode)와 더블 워드 모드 (double word mode)를 가지며,핀의 극성에 따라 싱글 워드 모드와 더블 워드 모드 중 어느 하나의 모드로 동작한다. 싱글 워드 모드에서 동작할 때, 읽기 동작 동안 동기형 마스크 롬 장치의 정보 저장 영역에서 읽혀진 데이터 비트들 (예를 들면, 더블 워드에 대응하는 데이터 비트들) 중 절반은 읽기 명령 (read command)이 입력되고 캐스 레이턴시 (CAS latency, CL)에 대응하는 클럭 사이클이 경과한 후 버스트 길이 (burst length, BL)에 따라 순차적으로 출력되고, 나머지 데이터 비트들은 다음의 읽기 명령이 입력되고 캐스 레이턴시에 대응하는 클럭 사이클이 경과한 후 버스트 길이에 따라 순차적으로 출력된다. 즉, 본 발명에 따른 버스트 타입의 동기형 마스크 롬 장치는 연속적인 읽기 동작 (갭리스 읽기 동작; gapless read operation)을 지원한다. 그리고, 더블 워드 모드에서 동작할 때, 읽기 동작 동안 동기형 마스크 롬 장치의 정보 저장 영역에서 읽혀진 데이터 비트들 (예를 들면, 더블 워드에 대응하는 데이터 비트들)은 읽기 명령이 입력되고 캐스 레이턴시에 대응하는 클럭 사이클이 경과한 후 버스트 길이에 따라 순차적으로 출력된다. 이에 대한 동작은 이하 상세히 설명된다.
앞서 설명된 연속적인 읽기 동작을 달성하기 위한 본 발명에 따른 동기형 마스크 롬 장치의 블록도가 도 1에 도시되어 있다. 외부 (예를 들면, 메모리 장치가 적용되는 시스템)로부터 동기형 마스크 롬 장치에 인가되는 모든 신호들 (,,,, 어드레스 신호 등)은 시스템 클럭 신호 (CLK)의 상승 에지 (rising edge)에서 래치 (또는 샘플)된다. 본 발명에 따른 동기형 마스크 롬 장치는 정보 저장 영역으로서 메모리 셀 어레이 (110)를 포함하며, 비록 도면에는 도시되지 않았지만, 행들을 따라 신장하는 워드 라인들, 열들을 따라 신장하는 비트 라인들, 그리고 행들과 열들의 교차 영역들에 배열된 메모리 셀들을 포함한다. 행 선택 회로 (120)는 버퍼 (240)를 통해 제공되는 행 어드레스에 따라 행들 즉, 워드 라인들 중 하나의 워드라인을 선택하고, 감지 증폭 회로 (130)는 비트 라인들을 통해 메모리 셀 어레이 (110)로부터 데이터 비트들을 감지하여 래치한다. 그리고, 열 선택 회로 (140)는 버퍼 (250)를 통해 제공되는 열 어드레스에 따라 감지 증폭 회로 (130)에 래치된 데이터 비트들 중 일부 (예를 들면, 더블 워드 단위의 32 데이터 비트들)를 선택 회로 (150)로 전달한다.
상기 열 선택 회로 (140)에는, 비록 도면에는 도시되지 않았지만, 열 어드레스를 초기 열 어드레스로 사용하여 버스트 길이 (BL)에 따라 내부적으로 일련의 버스트 어드레스를 발생하는 버스트 어드레스 발생 회로 (또는 버스트 카운터)가 제공됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 버스트 어드레스 발생 회로의 예들이 U.S. Patent No. 5,319,759에 "BURST ADDRESS SEQUENCE GENERATOR"라는 제목으로, U.S. Patent No. 5,452,261에 "SERIAL ADDRESS GENERATOR FOR BURST MEMORY"라는 제목으로, U.S. Patent No. 5,594,765에 "INTERLEAVED AND SEQUENTIAL COUNTER"라는 제목으로, 5,708,688에 "HIGH SPEED PROGRAMMABLE BURST ADDRESS GENERATION CIRCUIT"라는 제목으로 각각 게재되어 있다.
상기 선택 회로 (150)는, 동기형 마스크 롬 장치가 더블 워드 모드에서 동작할 때, 선택 신호들 (CA_WORD, nCA_WORD)에 응답하여 상기 열 선택 회로 (140)로부터 전달된 더블 워드 단위의 데이터 비트들을 한번에 (또는 동시에) 출력 버퍼 회로 (160)로 전달한다. 그리고, 상기 선택 회로 (150)는, 동기형 마스크 롬 장치가 싱글 워드 모드에서 동작할 때, 선택 신호들 (CA_WORD, nCA_WORD)에 응답하여 상기 더블 워드 단위의 데이터 비트들 중 상위 (또는 하위) 워드 데이터를 상기 출력 버퍼 회로 (160)로 전달하고, 그 다음에 연속적으로 하위 (또는 상위) 워드 데이터를 상기 출력 버퍼 회로 (160)로 전달한다. 싱글 워드 모드로 동작하는 경우, 연속적인 읽기 동작 (또는 갭리스 읽기 동작)을 달성하기 위해서는 상위 (또는 하위) 워드 데이터가 출력 버퍼 회로 (160)로 전달되고 연속적으로 (끊어짐 없이) 그리고 상위 (또는 하위) 워드 데이터와의 충돌없이 하위 (또는 상위) 워드 데이터가 출력 버퍼 회로 (160)로 전달되어야 한다.
도 2를 참조하면, 도 1의 선택 회로의 바람직한 실시예가 도시되어 있다. 이 실시예에 있어서, 도 1의 선택 회로 (150)는 열 선택 회로 (140)를 통해 전달되는 더블 워드 단위의 32 데이터 비트들 (SAOUT〈0〉∼SAOUT〈31〉)을 받아들인다. 32 데이터 비트들 중 하위 데이터 비트들은 SAOUT〈0〉∼SAOUT〈15〉에 각각 대응하고, 상위 데이터 비트들은 SAOUT〈16〉∼SAOUT〈31〉에 각각 대응한다. 도 2에는, 하위 데이터 비트들 중 하나 (SAOUT〈0〉)와 상위 데이터 비트들 중 하나 (SAOUT〈16〉)에 대응하는 구성 요소들이 도시되어 있다. 도 2의 선택 회로 (150)는 각각이 2개의 인버터들로 구성되는 4개의 래치들 (151∼154), 각각이 인버터와 NMOS 및 PMOS 트랜지스터들로 구성되는 3개의 전송 게이트들 (155, 156, 157), 그리고 2개의 인버터들 (158, 159)로 구성되며, 도 2에 도시된 바와 같이 연결되어 있다. 나머지 하위 데이터 비트들 (SAOUT〈1〉∼SAOUT〈15〉)과 나머지 상위 데이터 비트들 (SAOUT〈17〉∼SAOUT〈31〉) 역시 도 2에 도시된 것과 동일한 방법으로 구성될 것이다.
상기 선택 회로 (150)의 동작을 설명하면 다음과 같다. 동기형 마스크 롬 장치가 싱글 워드 모드로 동작하고 (WORDF 신호가 로직 하이 레벨이 됨을 의미함), 선택 신호 (CA_WORD)가 로직 로우 레벨이고, 선택 신호 (nCA_WORD)가 로직 하이 레벨이라고 가정하자. 이러한 가정에 따르면, 전송 게이트들 (155, 157)이 활성화되고 전송 게이트 (156)는 비활성화되며, 그 결과 래치 (151)에 래치되는 하위 데이터 비트 (SAOUT〈0〉)는 전송 게이트 (155)를 통해 래치 (153)로 전달되고 래치 (152)에 래치되는 상위 데이터 비트 (SAOUT〈16〉)는 차단된다. 이와 동시에, 하위 데이터 비트 (SAOUT〈0〉)는 전송 게이트들 (155, 157)을 통해 래치 (154)로 전달된다.
동기형 마스크 롬 장치가 싱글 워드 모드로 동작하고 (WORDF 신호가 로직 하이 레벨이 됨을 의미함), 선택 신호 (CA_WORD)가 로직 하이 레벨이고, 선택 신호 (nCA_WORD)가 로직 로우 레벨이라고 가정하자. 이러한 가정에 따르면, 전송 게이트들 (156, 157)이 활성화되고 전송 게이트 (155)는 비활성화된다. 이는 래치 (152)에 래치되는 상위 데이터 비트 (SAOUT〈16〉)가 전송 게이트 (156)를 통해 래치 (154)로 전달되게 하며, 래치 (151)에 래치되는 하위 데이터 비트 (SAOUT〈0〉)가 차단되게 한다. 이와 동시에, 상위 데이터 비트 (SAOUT〈16〉)는 전송 게이트들 (156, 157)을 통해 래치 (153)로 전달된다.
동기형 마스크 롬 장치가 더블 워드 모드 (WORDF 신호가 로직 로우 레벨이 됨을 의미함)로 동작할 때, 상기 선택 신호들 (CA_WORD, nCA_WORD)은 동시에 활성화된다. 이러한 가정에 따르면, 전송 게이트들 (155, 156)은 활성화되고, 전송 게이트 (157)는 비활성화된다. 그러므로, 하위 데이터 비트 (SAOUT〈0〉)는 대응하는 전송 게이트 (155)를 통해 래치 (153)로 전달되고, 상위 데이터 비트 (SAOUT〈16〉)는 대응하는 전송 게이트 (156)를 통해 래치 (154)로 전달된다.
상기한 설명으로부터 알 수 있듯이, 동기형 마스크 롬 장치가 싱글 워드 모드로 동작하는 경우, 워드 디코딩 회로 (200)로부터 출력되는 선택 신호들 (CA_WORD, nCA_WORD)의 로직 상태들에 따라, 하위 (또는 상위) 데이터 비트의 전송 경로와 과 상위 (또는 하위) 데이터 비트의 전송 경로 중 하나의 전송 경로만이 형성된다. 즉, 싱글 워드 모드의 읽기 동작 동안, 상위 워드 데이터와 하위 워드 데이터 중 하나가 전달되도록 상기 선택 신호들 (CA_WORD, nCA_WORD)은 상보적인 로직 상태들을 갖는다.
계속해서 도 1을 참조하면, 앞서 설명된 연속적인 읽기 동작의 조건을 만족시키기 위한 선택 신호들 (CA_WORD, nCA_WORD)은 워드 디코딩 회로 (200)에 의해서 생성된다. 본 발명의 동기형 마스크 롬 장치가 더블 워드 모드에서 동작할 때, 상기 워드 디코딩 회로 (200)는 더블 워드 단위의 데이터 비트들이 동시에 출력 버퍼 회로 (160)로 전달되도록 상기 선택 신호들 (CA_WORD, nCA_WORD)을 동시에 활성화시킨다. 동기형 마스크 롬 장치가 싱글 워드 모드에서 동작할 때, 상기 워드 디코딩 회로 (200)는 상기 선택 신호들 (CA_WORD, nCA_WORD) 중 하나를 활성화시키고, 그 다음에 버스트 길이에 상응하는 클럭 사이클 후에 다른 하나를 활성화시킨다. 이는 더블 워드 데이터 중 상위 (또는 하위) 워드 데이터가 출력되고 연속하여 하위 (또는 상위) 워드 데이터가 출력되게 한다. 본 발명에 따른 워드 디코딩 회로 (200)는 레이턴시 신호 발생부 (170), 래치 신호 발생부 (180) 그리고 선택 신호 발생부 (190)를 포함한다.
상기 레이턴시 신호 발생부 (170)는 컬럼 어드레스 스트로브 () 신호, 캐스 레이턴시 (CAS latency)를 나타내는 신호 (CL) 그리고 클럭 버퍼 (210)로부터의 클럭 신호 (PCLK) (시스템 클럭 신호에 동기된 내부 클럭 신호)에 응답하여 레이턴시 플래그 신호 (CL-2_Flag)를 발생한다. 상기 레이턴시 플래그 신호 (CL-2_Flag)는 버스트 읽기 명령 (burst read command) (신호들,가 로우 레벨이고 신호이 하이 레벨일 때 인가됨)이 인가되는 클럭 신호 (PCLK4)의 상승 에지에 동기되어 활성화되고, 캐스 레이턴시 (CL)의 클럭 사이클보다 2 클럭 사이클 빠른 클럭 신호 (PCLK)의 하강 에지 (falling edge)에 동기되어 비활성화된다. 예를 들면, 동기형 마스크 롬 장치의 캐스 레이턴시 (CL)가 5일 때, 상기 레이턴시 플래그 신호 (CL-2_Flag)는 3의 캐스 레이턴시 (CL)에 대응하는 클럭 사이클 (3 클럭 사이클) 동안 활성화되는 신호이다 (도 6 참조). 상기 레이턴시 신호 발생 회로 (170)는 카운터로 구성될 수 있다.
상기 래치 신호 발생부 (180)는 레이턴시 플래그 신호 (CL-2_Flag) 및 클럭 신호 (PCLK)에 응답하여 펄스 형태의 워드 래치 신호 (WORD_LCH)를 발생한다. 도 3를 참조하면, 본 발명의 래치 신호 발생부 (180)는 펄스 발생기 (181), 펄스 폭 지연 회로 (182), 인버터들 (38, 42, 44) 및 노어 게이트 (40)로 구성된다. 상기 펄스 발생기 (181)는 레이턴시 플래그 신호 (CL-2_Flag)의 하이-로우 천이에 응답하여 숏 펄스 신호 (SP)를 발생하며, 상기 지연 회로 (182)는 상기 숏 펄스 신호 (SP)의 하이-로우 천이 시점을 소정 시간만큼 지연시킨 신호 (SPD)를 출력한다. 노어 게이트 (40)는 인버터 (38)를 통해 인가되는 신호 (SPD)와 클럭 신호 (PCLK)에 응답하여 인버터들 (42, 44)을 통해 펄스 형태의 워드 래치 신호 (WORD_LCH)를 출력한다.
앞서 설명된 래치 신호 발생부 (180)에 따르면, 5의 캐스 레이턴시를 갖는 동기형 마스크 롬 장치에 있어서, 상기 워드 래치 신호 (WORD_LCH)는, 도 6에 도시된 바와 같이, 3의 캐시 레이턴시에 대응하는 클럭 사이클의 클럭 신호 (PCLK7, CLK7)가 로직 로우 레벨이 되는 시점과 4의 캐시 레이턴시에 대응하는 클럭 사이클의 클럭 신호 (PCLK7, CLK8)가 로직 하이 레벨이 되는 시점 사이에서 로우 하이 레벨을 갖는다.
다시 도 1을 참조하면, 상기 선택 신호 발생부 (190)는 워드 래치 신호 (WORD_LCH)가 활성화될 때 상위 워드 데이터와 하위 워드 데이터 중 하나를 선택하기 위한 워드 신호 (PCA_WORD)를 래치하고, 싱글 워드 모드와 더블 워드 모드 중 하나를 나타내는 모드 선택 신호 (WORDF)와 상기 래치된 워드 신호 (PCA_WORD)에 응답하여 상기 선택 신호들 (CA_WORD, nCA_WORD)을 발생한다. 여기서, 상기 신호 (PCA_WORD)는 읽기 명령이 인가될 때 제공되는 워드 어드레스 (A1)를 받아들이는 버퍼 (230)의 출력 신호이다. 상기 선택 신호 발생부 (190)는 도 4에 도시된 바와 같이 연결된 전송 게이트 (191), 래치 (192), 인버터들 (50, 56, 58, 60, 62), NMOS 트랜지스터 (64) 그리고 낸드 게이트들 (50, 52)로 구성된다.
상기 선택 신호 발생부 (190)의 동작을 설명하면 다음과 같다. 동기형 마스크 롬 장치가 싱글 워드 모드 (WORDF 신호가 로직 하이 레벨로 유지됨을 의미함)로 동작한다고 가정하자. 이러한 가정하에서, 워드 래치 신호 (WORD_LCH)가 하이로 활성화될 때, 소정의 로직 상태를 갖는 워드 신호 (PCA_WORD)는 전송 게이트 (191)를 통해 래치 (192)로 전달된다. 만약 워드 신호 (PCA_WORD)가 로직 하이 레벨이면, 낸드 게이트 (52)의 출력 즉, 선택 신호 (nCA_WORD)는 로직 로우 레벨이 되고, 낸드 게이트 (54)의 출력 즉, 선택 신호 (CA_WORD)는 로직 하이 레벨이 된다 (이는 WORDF 신호가 로직 하이 레벨로 유지되기 때문이다). 이는 상위 워드 데이터가 상기 선택 회로 (150)를 통해 출력 버퍼 회로 (160)로 전달되게 한다. 만약 워드 신호 (PCA_WORD)가 로직 로우 레벨이면, 낸드 게이트 (52)의 출력 즉, 선택 신호 (nCA_WORD)는 로직 하이 레벨이 되고, 낸드 게이트 (54)의 출력 즉, 선택 신호 (CA_WORD)는 로직 로우 레벨이 된다. 이는 하위 워드 데이터가 상기 선택 회로 (150)를 통해 출력 버퍼 회로 (160)로 전달되게 한다. 만약 동기형 마스크 롬 장치가 더블 워드 모드 (WORDF 신호가 로직 로우 레벨로 유지됨을 의미함)로 동작하면, 워드 신호 (PCA_WORD)의 로직 상태에 관계없이 선택 신호들 (CA_WORD, nCA_WORD) 모두 하이로 활성화된다. 이는 더블 워드 데이터가 상기 선택 회로 (150)를 통해 출력 버퍼 회로 (160)로 전달되게 한다.
본 발명에 따르면, 싱글 워드 모드의 연속적인 읽기 동작을 수행하기 위해서는 선택 회로 (150)의 데이터 전송 경로를 전환하여야 한다. 데이터 전송 경로의 전환 시간은 이전 읽기 동작에 관련된 워드 데이터 (Qa3, 도 6 참조)가 출력 버퍼 회로 (160)에 전달되는 클럭 신호 (PCLK11, 도 6 참조)의 하이-로우 천이와 다음 읽기 동작에 관련된 워드 데이터 (Qb0, 도 6 참조)가 출력 버퍼 회로 (160)에 전달되는 클럭 신호 (PCLK12, 도 6 참조)의 로우-하이 천이 사이로 제한되어 있다. 그러므로, 레이턴시 신호 발생부 (170)에서 생성된 레이턴시 플래그 신호 (CL-2_Flag)를 이용하여 워드 신호 (PCA_WORD)를 래치하기 위한 워드 래치 신호 (WORD_LCH)를 생성함으로써 이전 데이터 출력에 영향을 미치지 않고 선택 회로 (150)의 데이터 전송 경로를 전환할 수 있다.
도 5를 참조하면, 본 발명의 바람직한 실시예에 따른 출력 버퍼 회로 (160)는 도시된 바와 같이 연결된 인버터들 (66, 76, 78, 80, 86, 88, 90, 92, 102, 104, 106, 114, 116), PMOS 트랜지스터들 (68, 70, 94, 96), NMOS 트랜지스터들 (72, 74, 98, 100), 노어 게이트들 (82, 108) 및 낸드 게이트들 (84, 112)로 구성되어 있다. 이러한 회로 구성에 따르면, 클럭 신호 (PCLK)가 로직 하이 레벨이 될 때, 도 2의 선택 회로 (150)로부터 출력되는 신호들 (SAOUT〈0〉', SAOUT〈16〉')은 출력 버퍼 회로 (160)에 래치되어 출력된다. 구체적으로는, 클럭 신호 (PCLK)가 로직 하이 레벨일 때, NMOS 트랜지스터들 (72, 98)과 PMOS 트랜지스터들 (70, 96)이 턴 온된다. 이때, 신호들 (SAOUT〈0〉', SAOUT〈16〉')의 로직 상태들에 따라 인버터들 (76, 78) 그리고 (102, 104)로 구성되는 래치들 (161, 162)의 래치 상태들이 결정된다. 클럭 신호 (PCLK)가 로직 로우 레벨일 때, 신호들 (SAOUT〈0〉', SAOUT〈16〉')은 출력 버퍼 회로 (160)에 래치되지 않는다. 이는 NMOS 트랜지스터들 (72, 98)과 PMOS 트랜지스터들 (70, 96)이 턴 오프되기 때문이다.
도 1의 열 선택 회로 (140)에 의해서 선택된 더블 워드 데이터의 상위 워드 데이터와 하위 워드 데이터가 싱글 워드 모드의 연속적인 읽기 동작 동안 (갭리스 읽기 동작 동안) 충돌없이 연속적으로 출력되는 본 발명에 따른 읽기 동작이 도 6의 타이밍도에 의거하여 이하 상세히 설명된다. 도 6에서, 신호 (CKE)는 클럭 인에이블 신호 (clock enable signal)이고, 신호 ()는 칩 선택 신호이다. 신호 ()는 싱글 워드 모드와 더블 워드 모드를 선택하기 위한 신호이며, 신호 ()는 모드 레지스터 세트 (mode register set) 신호이다. 래스 레이턴시 (RAS latency)가 2 클럭 사이클이고, 캐스 레이턴시 (CAS latency)가 5 클럭 사이클이며, 버스트 길이 (burst length, BL)가 4라고 가정하여, 본 발명에 따른 동기형 마스크 롬 장치의 읽기 동작이 설명될 것이다.
본 발명에 따른 싱글 워드 모드의 읽기 동작을 개략적으로 설명하면 다음과 같다. 도 6를 참조하면, 먼저, 로우 액티브 명령이 입력되고, 2 클럭 사이클 후에 읽기 명령이 입력되면, 5 클럭 사이클후에 4번에 걸쳐 상위 (또는 하위) 워드 데이터가 순차적으로 출력된다. 그리고, 이전의 읽기 명령이 입력되고 4 클럭 사이클 후에 읽기 명령이 다시 입력된다. 이에따라, 첫번째 읽기 명령에 대응하는 상위 (또는 하위) 워드 데이터가 4번 출력된 후 연속적으로 다음 읽기 명령에 대응하는 하위 (또는 상위) 워드 데이터가 4번 출력된다. 이에 대한 동작이 이하 상세히 설명된다.
먼저, 신호들 (,,)이 로직 하이 레벨이고 신호들 (,)이 로직 로우 레벨일 때 로우 액티브 명령 (row active command) 즉, 행 액세스 및 래치 명령 (row access ＆ latch command)이 시스템 클럭 신호 (CLK2)의 상승 에지에 동기되어 롬 장치 내로 제공된다. 행 선택 회로 (120)는 로우 액티브 명령의 입력시 제공되는 행 어드레스 (RAa)에 응답하여 메모리 셀 어레이 (110)의 행들 중 하나를 구동하며, 감지 증폭 회로 (130)는 그렇게 구동된 행에 관련된 비트 라인들을 통해 메모리 셀 어레이 (110)로부터 데이터 비트들을 감지하여 래치한다.
그 다음에, 래스 레이턴시에 대응하는 2 클럭 사이클이 경과한 후 신호들 (,,)이 로직 하이 레벨이 되고 신호들 (,)이 로직 로우 레벨이 될때, 읽기 명령 (read command) 즉, 열 액세스 및 래치 명령 (column access ＆ latch command)이 시스템 클럭 신호 (CLK4)의 상승 에지에 동기되어 제공된다. 열 선택 회로 (140)는 읽기 명령의 입력시 제공되는 열 어드레스 (CAa)에 응답하여 상기 감지 증폭 회로 (130)에 래치된 데이터 비트들 중 일부 (예를 들면, 더블 워드 데이터)를 선택한다. 읽기 명령의 입력과 동시에, 싱글 워드 모드 및 더블 워드 모드를 선택하기 위한 로직 로우 레벨의 신호 ()와 상위 워드 데이터와 하위 워드 데이터를 선택하기 위한 로직 로우 레벨의 신호 (A1)는 신호들 (PCLK,)에 응답하여 대응하는 버퍼들 (220, 230)에 각각 래치된다. 이때, 도 6에 도시된 바와 같이, 상기 버퍼들 (220, 230)의 출력 신호들 (WORDF, PCA_WORD)은 각각 로직 하이 레벨과 로직 로우 레벨이 된다. 로직 하이 레벨의 신호 (WORDF)는 동기형 마스크 롬 장치가 싱글 워드 모드로 동작함을 나타내며, 로직 로우 레벨의 신호 (PCA_WORD)는 상기 열 선택 회로 (130)로부터 출력되는 더블 워드 데이터 중 하위 워드 데이터가 선택됨을 나타낸다.
시스템 클럭 신호 (CLK4)의 상승 에지에 동기되어 읽기 명령이 입력될 때 즉, 열 어드레스 스트로브 () 신호가 시스템 클럭 신호 (CLK4)에 동기되어 로직 로우 레벨로 천이할 때, 워드 디코딩 회로 (200)의 레이턴시 신호 발생부 (170)는 신호 ()의 하이-로우 천이에 응답하여 레이턴시 플래그 신호 (CL-2_Flag)를 활성화시킨다. 그 다음에, 상기 레이턴시 플래그 신호 (CL-2_Flag)는 3 클럭 사이클 후의 클럭 신호 (PCLK7, CLK7)의 상승 에지에 동기되어 비활성화된다 (또는 신호 (CL-2_Flag)는 5의 캐스 레이턴시에 대응하는 5 클럭 사이클보다 2 클럭 사이클 빠른 클럭 신호 (PCLK7, CLK7)의 상승 에지에 동기되어 비활성화된다).
상기 워드 디코딩 회로 (200)의 래치 신호 발생부 (190)는 레이턴시 플래그 신호 (CL-2_Flag)의 하이-로우 천이에 응답하여 펄스 형태의 워드 래치 신호 (WORD_LCH)를 발생한다. 도 6에 도시된 바와 같이, 상기 워드 래치 신호 (WORD_LCH)는 클럭 신호 (PCLK7)의 하이-로우 천이 (high-to-low transition) 시점에서 활성화되고 클럭 신호 (PCLK8)의 로우-하이 천이 (low-to-high transition) 시점에서 비활성화된다.
상기 워드 래치 신호 (WORD_LCH)가 활성화될 때, 선택 신호 발생부 (190)는 로직 로우 레벨의 신호 (PCA_WORD)를 래치하며, 로직 하이 레벨의 신호 (WORDF)와 래치된 로직 로우 레벨의 신호 (PCA_WORD)에 응답하여 로직 하이 레벨의 선택 신호 (nCA_WORD) 및 로직 로우 레벨의 선택 신호 (CA_WORD)를 출력한다. 이는 선택 회로 (150)의 전달 게이트들 (155, 157)이 활성화되게 하고 (WORDF 신호가 로직 하이 레벨이기 때문에), 그것의 전달 게이트 (156)가 비활성화되게 한다. 그러므로, 상기 열 선택 회로 (140)로부터 출력되는 더블 워드 데이터 중 하위 워드 데이터 (Qa0)가 선택 회로 (150)에 의해서 선택되며, 그렇게 선택된 하위 워드 데이터 (Qa0)는 클럭 신호 (PCLK8)의 상승 에지에 동기되어 출력 버퍼 회로 (160)에 래치된다. 그 다음에, 상기 출력 버퍼 회로 (160)에 래치된 하위 워드 데이터 (Qa0)는 시스템 클럭 신호 (CLK9)의 상승 에지에 동기되어 외부로 출력된다.
이후, 버스트 길이에 따라 연속적으로 더블 워드 데이터가 상기 열 선택 회로 (140)를 통해 선택 회로 (150)로 전달되며, 그렇게 전달된 하위 워드 데이터는 앞서 설명된 것과 동일한 방법으로 출력 버퍼 회로 (160)를 통해 외부로 출력된다. 결과적으로, 버스트 길이에 대응하는 4개의 하위 워드 데이터 (Qa0, Qa1, Qa2, Qa3)가 클럭 신호에 동기되어 순차적으로 출력된다.
다시 도 6를 참조하면, 시스템 클럭 신호 (CLK8)의 상승 에지에 동기되어 다음의 읽기 명령이 인가됨을 알 수 있다. 이때, 읽기 명령의 입력과 동시에, 로직 로우 레벨의 신호 ()와 로직 하이 레벨의 신호 (A1)가 대응하는 버퍼들 (220, 230)에 각각 래치된다. 이때, 도 6에 도시된 바와 같이, 상기 버퍼들 (220, 230)의 출력 신호들 (WORDF, PCA_WORD) 모두 로직 하이 레벨이 된다. 로직 하이 레벨의 신호 (PCA_WORD)는 상기 열 선택 회로 (130)로부터 출력되는 더블 워드 데이터 중 상위 워드 데이터가 선택됨을 나타낸다. 이는 이전의 버스트 읽기 동작에서 출력되는 워드 데이터가 하위 워드 데이터이고, 다음의 버스트 읽기 동작에서 출력될 워드 데이터가 상위 워드 데이터임을 의미한다.
시스템 클럭 신호 (CLK8)의 상승 에지에 동기되어 읽기 명령이 입력될 때 즉, 열 어드레스 스트로브 () 신호가 시스템 클럭 신호 (CLK8)에 동기되어 로직 로우 레벨로 천이할 때, 워드 디코딩 회로 (200)의 레이턴시 신호 발생부 (170)는 신호 ()에 응답하여 레이턴시 플래그 신호 (CL-2_Flag)를 활성화시킨다. 그 다음에, 상기 레이턴시 플래그 신호 (CL-2_Flag)는 클럭 신호 (PCLK11, CLK11)의 상승 에지에 동기되어 비활성화된다 (또는 신호 (CL-2_Flag)는 5의 캐스 레이턴시에 대응하는 클럭 사이클 (5 클럭 사이클)보다 2 클럭 사이클 빠른 클럭 신호 (PCLK11, CLK11)의 상승 에지에 동기되어 비활성화된다).
그 다음에, 상기 워드 디코딩 회로 (200)의 래치 신호 발생부 (190)는 레이턴시 플래그 신호 (CL-2_Flag)의 하이-로우 천이에 응답하여 펄스 형태의 워드 래치 신호 (WORD_LCH)를 발생한다. 도 6에 도시된 바와 같이, 상기 워드 래치 신호 (WORD_LCH)는 클럭 신호 (PCLK11)의 하이-로우 천이 시점에서 활성화되고 클럭 신호 (PCLK12)의 로우-하이 천이 시점에서 비활성화된다. 상기 워드 래치 신호 (WORD_LCH)가 활성화될 때, 상기 선택 신호 발생부 (190)는 로직 하이 레벨의 신호 (PCA_WORD)를 래치하며, 로직 하이 레벨의 신호 (WORDF)와 래치된 로직 하이 레벨의 신호 (PCA_WORD)에 응답하여 로직 로우 레벨의 선택 신호 (nCA_WORD) 및 로직 하이 레벨의 선택 신호 (CA_WORD)를 출력한다. 이에따라, 선택 회로 (150)의 전달 게이트들 (156, 157)은 활성화되고, 그것의 전달 게이트 (155)는 비활성화된다. 즉, 클럭 신호 (PCLK11)의 하이-로우 천이 시점과 클럭 신호 (PCLK12)의 로우-하이 천이 시점 사이에서 선택 회로 (150)의 데이터 전송 경로가 전환된다. 이때, 이전의 읽기 동작에 관련된 하위 워드 데이터 (Qa3)는 클럭 신호 (PCLK11)의 상승 에지에 동기되어 출력 버퍼 회로 (160)에 래치되기 때문에, 하위 워드 데이터와 상위 워드 데이터의 충돌없이 (이전 데이터 출력에 영향을 미치지 않고) 선택 회로의 데이터 전송 경로를 전환할 수 있다.
앞서 설명된 바와 같은 그러한 데이터 전송 경로의 전환 결과로서, 상기 선택 회로 (150)는 상기 열 선택 회로 (130)로부터 출력되는 더블 워드 데이터 중 상위 워드 데이터를 출력 버퍼 회로 (160)로 전달한다. 상기 출력 버퍼 회로 (160)는 클럭 신호 (PCLK12)가 로직 하이 레벨이 될 때 선택 회로 (150)로부터 출력되는 상위 워드 데이터를 래치하며, 그렇게 래치된 데이터는 클럭 신호 (PCLK13)의 상승 에지에 동기되어 외부로 출력된다. 이러한 일련의 과정을 통해 버스트 길이에 따른 4개의 상위 워드 데이터 (Qb0, Qb1, Qb2, Qb3)가 클럭 신호에 동기되어 순차적으로 출력된다.
상술한 바와 같이, 싱글 워드 모드의 읽기 동작을 수행할 때 상위 (또는 하위) 워드 데이터를 출력하고 하위 (또는 상위) 워드 데이터를 연속적으로 출력하기 위해서, 캐스 레이턴시에 대응하는 클럭 사이클보다 2 클럭 사이클 빠른 클럭 신호의 비활성화 구간 동안 활성화되는 워드 래치 신호 (WORD_LCH)를 생성하고 그렇게 생성된 워드 래치 신호 (WORD_LCH)를 이용하여 선택 회로 (150)의 데이터 전송 경로를 제어함으로써, 하위 (또는 상위) 워드 데이터와 상위 (또는 하위) 워드 데이터의 충돌없이 (이전 데이터 출력에 영향을 미치지 않고) 선택 회로 (150)의 데이터 전송 경로를 전환할 수 있다.

Claims (15)

  1. 외부 클럭 신호의 한 사이클 동안 더블 워드 데이터가 출력되는 더블 워드 모드와 상기 외부 클럭 신호의 한 사이클 동안 싱글 워드 데이터가 출력되는 싱글 워드 모드를 갖는 동기형 메모리 장치에 있어서:
    각각이 데이터를 저장하며 행들과 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들의 어레이와;
    상기 열들을 통해 상기 어레이로부터 데이터를 감지하는 감지 증폭 회로와;
    읽기 명령의 입력시 제공되는 열 어드레스에 응답하여 상기 열들 중 일부를 선택하는 열 선택 회로와;
    상기 싱글 워드 모드의 읽기 동작 동안, 상기 읽기 명령의 입력후 소정의 캐스 레이턴시 (CAS latency)에 대응하는 클럭 사이클보다 2 클럭 사이클 빠른 내부 클럭 신호의 비활성화 구간에서 워드 신호를 래치하고, 상기 래치된 워드 신호와 모드 선택 신호에 응답하여 상보적인 로직 상태들의 선택 신호들을 발생하는 워드 디코딩 회로 및;
    상기 싱글 워드 모드의 읽기 동작 동안, 상기 열 선택 회로에 의해서 선택된 열들에 대응하는 데이터를 받아들이고 상기 선택 신호들에 응답하여 상기 데이터 중 상위/하위 워드 데이터를 출력 버퍼 회로로 전달하고 상기 데이터 중 하위/상위 워드 데이터를 연속적으로 출력 버퍼 회로로 전달하는 선택 회로를 포함하는 동기형 메모리 장치.
  2. 제 1 항에 있어서,
    상기 모드 선택 신호는 상기 싱글 워드 모드와 상기 더블 워드 모드 중 하나를 선택하기 위한 신호이고, 상기 워드 신호는 상기 하위 워드 데이터와 상기 상위 워드 데이터 중 하나를 선택하기 위한 신호인 것을 특징으로 하는 동기형 메모리 장치.
  3. 제 1 항에 있어서,
    상기 읽기 명령은 칩 선택 신호 (/CS) 및 열 어드레스 스트로브 신호 (/CAS)가 로직 로우 레벨이고 행 어드레스 스트로브 신호 (/RAS) 및 모드 레지스터 세트 신호 (/MR)가 로직 하이 레벨일 때 입력되는 것을 특징으로 하는 동기형 메모리 장치.
  4. 제 3 항에 있어서,
    상기 워드 디코딩 회로는 상기 열 어드레스 스트로브 신호에 응답하여 레이턴시 플래그 신호를 발생하되, 상기 열 어드레스 스트로브 신호가 활성화될 때 상기 레이턴시 플래그 신호를 활성화시키고 상기 캐스 레이턴스에 대응하는 클럭 사이클보다 2 클럭 사이클 빠른 내부 클럭 신호의 로우-하이 천이에 따라 상기 레이턴시 플래그 신호를 비활성화시키는 레이턴시 신호 발생부와; 상기 레이턴시 플래그 신호가 비활성화될 때 펄스 형태의 워드 래치 신호를 발생하는 래치 신호 발생부 및; 상기 워드 래치 신호가 활성화될 때 상기 워드 신호를 래치하고, 상기 싱글 워드 모드의 읽기 동작 동안 상기 래치된 워드 신호와 상기 모드 선택 신호에 응답하여 상기 선택 신호들 중 하나를 활성화시키는 선택 신호 발생부를 포함하는 것을 특징으로 하는 동기형 메모리 장치.
  5. 제 4 항에 있어서,
    상기 워드 래치 신호는 상기 캐스 레이턴스에 대응하는 클럭 사이클보다 2 클럭 사이클 빠른 내부 클럭 신호의 하이-로우 천이 시점에서 활성화되고 상기 캐스 레이턴스에 대응하는 클럭 사이클보다 1 클럭 사이클 빠른 내부 클럭 신호의 로우-하이 천이 시점에서 비활성화되는 것을 특징으로 하는 동기형 메모리 장치.
  6. 제 4 항에 있어서,
    상기 선택 신호 발생부는 상기 더블 워드 모드의 읽기 동작 동안 상기 선택된 열들에 대응하는 데이터가 상기 선택 회로를 통해 한번에 상기 출력 버퍼 회로로 전달되도록 상기 워드 신호의 로직 상태에 관계없이 상기 선택 신호들을 동시에 활성화시키는 것을 특징으로 하는 동기형 메모리 장치.
  7. 제 1 항에 있어서,
    상기 출력 버퍼 회로는 상기 내부 클럭 신호의 로우-하이 천이에서만 상기 선택 회로를 통해 전달되는 데이터를 받아들이는 것을 특징으로 하는 동기형 메모리 장치.
  8. 제 1 항에 있어서,
    상기 동기형 메모리 장치는 마스크 롬 장치를 포함하는 것을 특징으로 하는 동기형 메모리 장치.
  9. 외부 클럭 신호의 한 사이클 동안 더블 워드 데이터가 출력되는 더블 워드 모드와 상기 외부 클럭 신호의 한 사이클 동안 싱글 워드 데이터가 출력되는 싱글 워드 모드를 갖는 동기형 메모리 장치의 연속적인 읽기 방법에 있어서:
    상기 동기형 메모리 장치의 정보 저장 영역으로부터 데이터를 감지하는 단계와;
    상기 싱글 워드 모드 동안, 읽기 명령의 입력후 소정의 캐스 레이턴시에 대응하는 클럭 사이클보다 2 클럭 사이클 빠른 내부 클럭 신호의 비활성화 구간에서 워드 신호 및 모드 선택 신호에 응답하여 상보적인 로직 상태들의 선택 신호들을 발생하는 단계 및;
    상기 싱글 워드 모드 동안, 상기 선택 신호들에 응답하여 상기 감지된 데이터 중 일부를 출력 버퍼 회로로 전달하고 나머지 데이터를 연속적으로 상기 출력 버퍼 회로로 전달하는 단계를 포함하는 것을 특징으로 하는 읽기 방법.
  10. 제 9 항에 있어서,
    상기 모드 선택 신호는 상기 싱글 워드 모드와 상기 더블 워드 모드 중 하나를 선택하기 위한 신호이고, 상기 워드 신호는 상기 하위 워드 데이터와 상기 상위 워드 데이터 중 하나를 선택하기 위한 신호인 것을 특징으로 하는 연속적인 읽기 방법.
  11. 제 9 항에 있어서,
    상기 읽기 명령은 칩 선택 신호 (/CS) 및 열 어드레스 스트로브 신호 (/CAS)가 로직 로우 레벨이고 행 어드레스 스트로브 신호 (/RAS) 및 모드 레지스터 세트 신호 (/MR)가 로직 하이 레벨일 때 입력되는 것을 특징으로 하는 연속적인 읽기 방법.
  12. 제 11 항에 있어서,
    상기 선택 신호들을 발생하는 단계는 상기 열 어드레스 스트로브 신호에 응답하여 레이턴시 플래그 신호를 발생하는 단계와; 상기 레이턴시 플래그 신호가 비활성화될 때 펄스 형태의 워드 래치 신호를 발생하는 단계와; 상기 워드 래치 신호가 활성화될 때 상기 워드 신호를 래치하는 단계 및; 상기 싱글 워드 모드의 읽기 동작 동안 상기 래치된 워드 신호와 상기 모드 선택 신호에 응답하여 상기 선택 신호들 중 하나를 활성화시키는 단계를 포함하며,
    상기 레이턴시 플래그 신호는 상기 열 어드레스 스트로브 신호가 활성화될 때 활성화되고 상기 캐스 레이턴스에 대응하는 클럭 사이클보다 2 클럭 사이클 빠른 내부 클럭 신호의 로우-하이 천이에 따라 비활성화되는 것을 특징으로 하는 연속적인 읽기 방법.
  13. 제 12 항에 있어서,
    상기 워드 래치 신호는 상기 캐스 레이턴스에 대응하는 클럭 사이클보다 2 클럭 사이클 빠른 내부 클럭 신호의 하이-로우 천이 시점에서 활성화되고 상기 캐스 레이턴스에 대응하는 클럭 사이클보다 1 클럭 사이클 빠른 내부 클럭 신호의 로우-하이 천이 시점에서 비활성화되는 것을 특징으로 하는 연속적인 읽기 방법.
  14. 제 9 항에 있어서,
    상기 선택 신호들은 상기 더블 워드 모드의 읽기 동작 동안 상기 선택된 열들에 대응하는 데이터가 상기 선택 회로를 통해 한번에 상기 출력 버퍼 회로로 전달되도록 상기 워드 신호의 로직 상태에 관계없이 동시에 활성화되는 것을 특징으로 하는 연속적인 읽기 방법.
  15. 제 9 항에 있어서,
    상기 출력 버퍼 회로는 상기 내부 클럭 신호의 로우-하이 천이에서만 상기 선택 회로를 통해 전달되는 데이터를 받아들이는 것을 특징으로 하는 연속적인 읽기 방법.
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