JP4756729B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置さらにはＲＡＭの高速化技術に関し、例えばＤＤＲ（Double Data Rate）方式のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に適用して有効な技術に関する。
【０００２】
【従来の技術】
クロックに同期して動作するＳＤＲＡＭにおいては、ＣＡＳ（Column Address Strobe）信号やＲＡＳ（Row Address Strobe）信号で規定される読出しコマンドの入力からデータ出力までに掛かる時間が、所定クロックサイクル数（以下、レイテンシと呼ぶ）になるように制御される。また、このレイテンシを２〜４クロックの間で設定変更できるようにした技術も公知である。ＳＤＲＡＭにはこのようにデータ出力のタイミングを設定されたレイテンシに合うように調整したり、レイテンシの変更を行ったりするためレイテンシ処理回路が設けられる。
【０００３】
例えば、レイテンシが３クロックで１クロックサイクル毎にデータ出力を行うＳＤＲＡＭの場合、低速なクロックでは、データの読出しを開始してから４クロック目でデータ出力するため、それまでにメモリアレイから４個のデータを読み出すことになる。従って、低速なクロックにも対応可能にすることを考慮すれば、レイテンシ処理回路には、少なくとも４個のラッチを含み、４個のデータを蓄えられるシフトレジスタが必要となる。そして、外部から入力される動作クロックに応じて読出したデータをシフトレジスタの４個のラッチ内で順にシフトさせていき、３クロック目に外部に出力するように動作させる必要がある。
【０００４】
一方、高速なクロックに対応させるには、レイテンシ処理回路を最も高速に動作させたときに読出し信号がレイテンシ処理回路を通過する時間を短縮することが要求される。例えば、レイテンシが「３」の場合、シフトレジスタを最も高速に動作させたときに、メモリアレイから読出されたデータがシフトレジスタを通過して外部に出力されるまでの時間が、３クロック以内に収まらないといけない。そして、収まる範囲で最も高いクロック周波数が、対応クロック周波数の上限値となる。
【０００５】
また、レイテンシを３クロックから２クロックに変更する場合には、レイテンシ処理回路に必要なラッチ数は４個から３個に減るので、シフトレジスタ中でラッチを１つ飛ばすような信号パスを有効にして、読出しデータが通過するラッチの数を４個から３個に変更する。そうすることで、レイテンシ処理回路を最も高速に動作させた場合のデータ通過時間が短縮され、それにより対応動作クロック周波数の上限値をさらに高めることが出来る。
【０００６】
ところで、近年、より高速なデータ読出しを実現するために、外部クロックの両エッジにて、それぞれデータ出力を行うＤＤＲ（Double Data Rate）方式のＳＤＲＡＭおよびＳＲＡＭ（Static Random Access Memory）が開発されている。
【０００７】
このようなＤＤＲ形式のＲＡＭにあっては、メモリアレイから一度に２倍のデータを読み出し、一旦、バッファ内にラッチしておいて、これらを時分割により２回に分けて出力する処理（以下、プリフェッチ処理と呼ぶ）を行うことで、読出し回路等の内部回路は通常のクロックスピードで動作しながらも、外からはあたかも２倍の速度で動作しているかのように見えるように構成したＤＤＲ−ＳＤＲＡＭが提案されている。
【０００８】
上記のプリフェッチ処理を行うには、例えばアドレスの最下位ビットが偶数か奇数かにより、予めメモリアレイを“ｅｖｅｎ”（偶数側）と“ｏｄｄ”（奇数側）の２系統に分割して、それぞれ独立的に駆動できるようにするとともに、メモリアレイから読み出したデータをレイテンシ処理回路に伝送する入出力バスも２系統設けておき、これら２系統のメモリアレイから２単位のデータを一度に読み出し可能なように構成しておく。そして、これら２単位のデータをレイテンシ処理回路に入力して、それぞれタイミング調整を行った後にこれらのデータをマルチプレクサにより時分割して１単位ずつ出力すればよい。
【０００９】
ところで、ＳＤＲＡＭやＳＲＡＭでは、内部アドレスカウンタを用いてカラムアドレスを連続して更新しながらデータを連続して読み出すバーストモードがある。このような連続データ読出しを行う場合、その先頭アドレスが偶数か奇数かにより、上記のプリフェッチ処理の動作内容が異なってくる。すなわち、先頭アドレスが偶数の場合、一度に読み出した“ｅｖｅｎ”と“ｏｄｄ”の２単位のデータを“ｅｖｅｎ”→“ｏｄｄ”の順序で出力しなければならない。一方、先頭アドレスが奇数の場合、一度に読み出した“ｅｖｅｎ”と“ｏｄｄ”の２単位のデータは順序を入れ替えて“ｏｄｄ”→“ｅｖｅｎ”の順序で出力しなければならない。このような２単位のデータ出力の順序の切り換えは、レイテンシ処理回路の前又は後、或いはマルチプレクサの切換え制御により行うことが考えられるが、データの出力タイミングのばらつきを低減するためには、レイテンシ処理回路の前で行うことが良い。例えば、特開平１１−１９５２９６号公報には、この点に関する技術が開示されている。
【００１０】
バッファ前で２系統のデータの順序を入れ替えるには、例えば、２系統のバッファの入力部分に２個のスイッチ回路を設け、このスイッチ回路の切り換えにより先頭データが“ｅｖｅｎ”であれば、“ｅｖｅｎ”のデータ線を第１系統のバッファに接続する一方、“ｏｄｄ”のデータ線を第２系統のバッファに接続し、また、先頭データが“ｏｄｄ”であれば、その逆に接続すればよい。
【００１１】
【発明が解決しようとする課題】
上記のようなＤＤＲ形式のＳＤＲＡＭにおいても、内部回路の動作スピードを向上させて、動作クロックの上限をさらに上げることが望まれている。本発明者は該ＳＤＲＡＭにおける内部回路の高速化について検討したところ、上記レイテンシ処理回路において高速化の余地があることを発見し本発明をなすに至った。
【００１２】
この発明の１つの目的は、ＤＤＲ形式のＳＤＲＡＭのようなプリフェッチ処理を行う半導体記憶装置において、レイテンシ処理回路の高速化を図り、動作クロックの周波数の上限をさらに上げることにある。
【００１３】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１５】
すなわち、複数のメモリセルを有するメモリアレイと、該メモリアレイから読み出されたデータの出力タイミングをクロックに同期させるレイテンシ処理回路とを備えるとともに、メモリアレイから２単位のデータを一度に読み出しこれら２単位のデータを１単位ずつ時分割して出力することで、上記メモリアレイの読出し動作の２倍のレートでデータ出力を行う半導体記憶装置において、上記レイテンシ処理回路は、第１および第２のシフトレジスタと、上記２単位のデータのうち一方を第１のシフトレジスタに入力し、他方を第２のシフトレジスタに入力するスイッチ回路とが設けられ、上記スイッチ回路は選択された信号パスに信号を通過可能とし、非選択の信号パスを遮断するトランスファー回路を含み、該スイッチ回路のトランスファー回路と、上記第１および第２のシフトレジスタの先頭ラッチの前段に備わるトランスファー回路とが、両方の機能を兼ねる共通のトランスファー回路で構成する。
【００１６】
このような手段によれば、スイッチ回路とシフトレジスタとをそれぞれ別々に構成して接続した場合に比べて、信号パス上のトランスファー回路を１個少なくできる。従って、最も高速に動作させた場合に、レイテンシ処理回路の信号遅延時間を、トランスファー回路１個の信号遅延分短くすることが出来る。それにより、半導体記憶装置の動作クロック周波数の上限値を上げることができ、より高速な駆動が可能となる。
【００１７】
また、各シフトレジスタ内で少なくとも１個のラッチを飛ばして該ラッチより前段の前ラッチから後段の後ラッチに信号を転送する近回りの信号パスと、データの出力タイミングの設定により通常の信号パス又は上記近回りの信号パスの何れかを選択するスイッチ回路とが設けられている場合において、上記近回りの信号パスの始点を上記前ラッチとその前段に備わるトランスファー回路との間に接続すると良い。
【００１８】
このような手段によれば、近回りの信号パスの始点を上記前ラッチの後段に接続した場合に比べて、前ラッチのラッチ時間と後ラッチのラッチ時間が重複しないための時間余裕の他に、前ラッチ後段の信号遅延分、レイテンシ処理回路の信号遅延を短くできる。
【００１９】
また、上記近回りの信号パスを選択可能なスイッチ回路には、選択された信号パスに信号を通過させ、非選択の信号パスを遮断するトランスファー回路が含まれるので、該トランスファー回路と、上記後ラッチの前段に備わるトランスファー回路とを共通に構成すると良い。
【００２０】
このような構成によっても、信号パス上のトランスファー回路を１個少なくできるので、最も高速に動作させた場合に、レイテンシ処理回路の信号遅延時間を、トランスファー回路１個の信号遅延分短くすることができ、それにより、半導体記憶装置の動作クロック周波数の上限値を上げることが出来る。
【００２１】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００２２】
［第１の実施の形態］
図１は、本発明を適用して好適なＤＤＲ−ＳＤＲＡＭのチップ構成の一例を示す図である。同図に示すＤＤＲ−ＳＤＲＡＭは、公知のＭＯＳ半導体集積回路製造技術によって単結晶シリコンのような一つの半導体基板に形成される。
【００２３】
この実施例のＤＤＲ−ＳＤＲＡＭ１は、メモリアレイから一度に出力単位（例えば１６ビット）の２倍のデータ（例えば３２ビット）を読み出して、一旦、シフトレジスタ内にラッチするとともに、これらを時分割して単位データずつ出力させるプリフェッチ処理により、外部入力される動作クロックＣＬＫと同一サイクルでメモリアレイからのデータ読出しを行いつつ、外部入力される動作クロックＣＬＫの立上りと立下りの両エッジでデータ出力を行うＤＤＲ（Double Data Rate）動作可能なように構成されたものである。
【００２４】
この実施例のＤＤＲ−ＳＤＲＡＭ１は、特に制限されないが、４個のメモリバンクＢＮＫ０〜ＢＮＫ３を有する複数バンク方式のＲＡＭであり、各メモリバンクＢＮＫ０〜ＢＮＫ３には２分割されたメモリアレイ１０ｅ，１０ｄ〜１３ｅ，１３ｄがそれぞれ設けられている。分割された２個のメモリアレイ１０ｅ，１０ｄ〜１３ｅ，１３ｄのうち、一方のメモリアレイ１０ｅ〜１３ｅはカラムアドレス信号の最下位ビットが論理値“０”に対応するデータの格納領域に割当てられ、他方のメモリアレイ１０ｄ〜１３ｄはカラムアドレス信号の最下位ビットが論理値“１”に対応するデータの格納領域に割当てられている。以下、論理値“０”に対応したメモリアレイ１０ｅ〜１３ｅを“ｅｖｅｎ”のメモリアレイ、論理値“１”に対応するメモリアレイ１０ｄ〜１３ｄを“ｏｄｄ”のメモリアレイと呼ぶ。なお、メモリアレイの分割構造は上記のものに制限されず、公知となっている種々の分割構造が適用可能である。
【００２５】
また、各メモリバンクＢＮＫ０〜ＢＮＫ３には、各メモリアレイ１０ｅ，１０ｄ〜１３ｅ，１３ｄから読み出したビット信号を増幅出力するメインアンプＡｍｐ０〜Ａｍｐ３が各メモリアレイ１０ｅ〜１３ｅ，１０ｄ〜１３ｄに対応してそれぞれ設けられている。
【００２６】
個々のメモリアレイ１０ｅ，１０ｄ〜１３ｅ，１３ｄの構成は、一般的なＤＲＡＭのアレイ構成と同様である。図示は省略するが、上記メモリアレイの傍らには、ロウアドレスをデコードして該当のワード線を選択レベルに駆動するロウデコーダや、該ワード線に結合された１列のメモリセルの信号を増幅して相補的に設けられた１対のビット線上に読み出すセンスアンプ、並びに、カラムアドレスをデコードするカラムデコーダ、デコードされた信号に該当するビットの信号をメインアンプＡｍｐ０〜Ａｍｐ３に出力するカラムスイッチなどが設けられている。
【００２７】
このようなメモリアレイが、１個のメモリバンク中に“ｅｖｅｎ”と“ｏｄｄ”の２個設けられていることで、これら“ｅｖｅｎ”と“ｏｄｄ”の２個のメモリアレイからそれぞれ独立に単位データの読出しが行えるようになっている。特に制限されるものでないが、この実施例では、１単位のデータを１ビットとしているので、一度に２ビットのデータ読出しが行われる。
【００２８】
メインアンプＡｍｐ０〜Ａｍｐ３の後段には、データ信号の出力タイミングをクロック同期させるためのレイテンシ処理回路２０や、データ信号を所定規格の波形に整えて外部出力する出力バッファ３０が設けられている。レイテンシ処理回路２０は、図示しない入出力バス（コモンデータ線）を介して各メモリバンクＢＮＫ０〜ＢＮＫ３のメインアンプＡｍｐ０〜Ａｍｐ３にバス接続され、１個で複数のメモリバンクＢＮＫ０〜ＢＮＫ３に対応するように構成されている。
【００２９】
入出力バスは“ｅｖｅｎ”と“ｏｄｄ”のメモリアレイ１０ｅ，１０ｄ〜１３ｅ，１３ｄに対応して２系統設けられ、これらを介して１つのメモリバンクの２つのメモリアレイから読み出した２ビットのデータ信号を同時にレイテンシ処理回路２０に転送することが可能になっている。
【００３０】
図２には、実施例のＤＤＲ−ＳＤＲＡＭ１におけるリード系動作の概要を示す。
【００３１】
この実施例のＤＤＲ−ＳＲＡＭにおいては、１回のリードサイクルでＡ０を不問とした一対のアドレスが生成され、これらに対応する２ビットのデータ信号が同時に読み出される。ここでは、第１のメモリバンクＢＮＫ０から読出しを行う場合について説明する。Ａ０を不問とする一対のアドレスのデータは“ｅｖｅｎ”と“ｏｄｄ”の各メモリアレイにそれぞれ分割されて格納されているので同時に読み出すことが出来る。
【００３２】
読み出された２ビットのデータ信号は、入出力バスを通じてメインアンプＡｍｐ０からレイテンシ処理回路２０に送られる。レイテンシ処理回路２０では、これら２ビットのデータ信号を後述する第１系統と第２系統のシフトレジスタに振り分けて入力し、これら２ビットのデータ信号が外部入力される動作クロックＣＬＫに同期して順次出力されるように、該データ信号を所定期間ラッチしつつシフトしていき、後段のマルチプレクサで１ビットずつ時分割して出力する。その後、データ信号は出力バッファ３０で所定規格の波形にされて外部へ出力される。
【００３３】
なお、この実施例では、読出しデータの単位を１ビットとしているが、入出力バスのデータ線、レイテンシ処理回路２０および出力バッファ３０を、例えば、複数倍（例えば１６倍）に増やすことで１回の読出しで出力される読出しデータの単位を複数ビット（例えば１６ビット）とすることが出来る。
【００３４】
ここで、リード系動作に関わる各回路の動作タイミングとリード系動作の最小サイクル時間について図３を用いて説明する。
【００３５】
上述したように、リード系の動作時間には、先ず、外部からカラムアドレス信号の入力（ＣＡＳ信号の入力）があってからカラムアドレスデコーダＤｅｃ１によりカラムスイッチがオンさせるまでの時間ｔＹＳ、次いで、ビット信号がメインアンプＡｍｐ０〜Ａｍｐ３で増幅されて出力されるまでの時間ｔＭＯ、次に、ビット信号がレイテンシ処理回路２０を経て出力バッファ３０に至るまでの時間ｔＬＯ、ビット信号が出力バッファ３０で波形整形されて外部に出力されるまでの時間ｔＤＯがあり、次式（１）のようにこれらを合算した時間がＣＡＳ信号の入力からデータ出力までのリードサイクル時間ｔＲＥＡＤとなる。
ｔＲＥＡＤ ＝ ｔＹＳ＋ｔＭＯ＋ｔＬＯ＋ｔＤＯ （１）
【００３６】
上記のリード系動作時間のうち、ビット信号がレイテンシ処理回路２０を通過する時間ｔＬＯ以外は、外部入力される動作クロックＣＬＫのサイクル速度に関わらず一定であり、また、最も短くなるように最適化されている。一方、レイテンシ処理回路２０に係る時間ｔＬＯは、クロックバッファ４０からの内部クロックＩＣＬＫのサイクル時間（外部入力の動作クロックＣＬＫと同じ時間）に応じて、ＤＬＬ＆ラッチ制御回路５０からの制御信号Ｌ１…Ｌ３に基づいて、例えば動作クロックＣＬＫが遅ければ長く、動作クロックＣＬＫが速ければ短くなるように調整される。
【００３７】
しかしながら、上記レイテンシ処理回路２０に係る時間ｔＬＯについても、レイテンシ処理回路２０を最も高速に動作させた場合の最小時間ｔＬＯｍｉｎがある。それによりＳＤＲＡＭ１を最も高速動作させた場合の最小リードサイクル時間ｔＲＥＡＤｍｉｎは次式（２）のようになる。
ｔＲＥＡＤｍｉｎ ＝ ｔＹＳ＋ｔＭＯ＋ｔＬＯｍｉｎ＋ｔＤＯ （２）
【００３８】
また、ＳＤＲＡＭ１では読出しコマンド（例えばＣＡＳ信号）の入力からデータ出力までに掛かる時間（例えばＣＡＳレイテンシ）が、例えば２クロックや２．５クロックのようにクロック数で与えられる。なお、ＤＤＲ動作ではクロックの立下りにもデータ出力が行われるので、０．５クロック単位で設定が可能である。しかして、上記のリードサイクル時間ｔＲＥＡＤを外部入力される動作クロックＣＬＫのサイクル時間をｔＣＫで表せば、リードサイクル時間は次式（３）のようになる。
ｔＣＫ × ＣＬ ＝ ｔＹＳ＋ｔＭＯ＋ｔＬＯ＋ｔＤＯ （３）
ここで、ＣＬはレイテンシのクロック数である。
【００３９】
そして、最も高速に動作させた場合の外部入力される動作クロックＣＬＫのサイクル時間ｔＣＫｍｉｎは次式（４）のようになる。
ｔＣＫｍｉｎ ＝（ｔＹＳ＋ｔＭＯ＋ｔＬＯｍｉｎ＋ｔＤＯ） ／ＣＬ （４）
【００４０】
上記の式（４）から分かるように、最も高速に動作させた場合におけるレイテンシ処理回路２０の信号の通過時間ｔＬＯｍｉｎを短縮すれば、外部入力される動作クロックＣＬＫの周波数の上限値をさらに上昇させることが出来る。
【００４１】
図４は、上記レイテンシ処理回路２０の具体例を示す回路図である。
【００４２】
レイテンシ処理回路２０には２系統のシフトレジスタ２００，２１０が設けられている。この２系統のシフトレジスタ２００，２１０は“ｅｖｅｎ”と“ｏｄｄ”のメモリアレイに対応するのではなく、動作クロックＣＬＫの立上りで出力されるデータと、立下りで出力されるデータとに対応するようになっている。レイテンシ処理回路２０の入力段には、上述の“ｅｖｅｎ”と“ｏｄｄ”のメモリアレイに対応した２系統の入出力バスと、２系統のシフトレジスタ２００，２１０の接続関係を切り換えるスイッチ回路ＳＷ１，ＳＷ２が設けられており、これらスイッチ回路ＳＷ１，ＳＷ２の選択制御により、動作クロックＣＬＫの立上りで出力されるビット信号が第１系統のシフトレジスタ２００に、立下りで出力されるビット信号が第２系統のシフトレジスタ２１０に、それぞれ入力される。また、レイテンシ処理回路２０の後段には、２系統のデータ信号を時分割で交互に出力するマルチプレクサＭＵＸが設けられている。
【００４３】
第１系統および第２系統のシフトレジスタ２００，２１０には、それぞれ第１〜第３のラッチ２０１〜２０３，２１１〜２１３が設けられ、それらに最大で６個のデータを格納することが出来る。また、この実施例のレイテンシ処理回路２０は、レイテンシが２クロックと２．５クロックとに設定変更可能な構成になっている。設定変更は例えば所定のモードレジスタに設けられたレイテンシ設定ビットに設定データを書き込むことで行われる。
【００４４】
第１系統のシフトレジスタ２００は、レイテンシが２．５クロックで先頭アドレスが“ｅｖｅｎ”であれば、“ｏｄｄ”のメモリアレイのデータが入力される。また、レイテンシが２．０クロックで先頭アドレスが“ｅｖｅｎ”であれば、“ｅｖｅｎ”のメモリアレイのデータが入力される。また、先頭アドレスが“ｏｄｄ”の場合にはその逆となる。第２系統のシフトレジスタ２１０は、上記第１系統のシフトレジスタの対応関係と全く逆である。
【００４５】
レイテンシ処理回路２０の入力段に設けられたスイッチ回路は、２系統の入出力バス１５ｅ，１５ｄと２系統のシフトレジスタ２００，２１０との接続パスの全てに対応して設けられたトランスファー回路Ｓ１〜Ｓ４により構成される。これらトランスファー回路Ｓ１〜Ｓ４は、各々クロックインバータからなり、選択された一方の接続パスに信号を通過可能とし、他方の接続パスを遮断する。
【００４６】
レイテンシ設定を変更する構成には、シフトレジスタ２００において第２ラッチ２０２を飛ばして第１ラッチ２０１のデータを第３ラッチ２０３に転送するＣＬ２．０用の信号パス２０６と、このＣＬ２．０用の信号パス２０６或いは第１〜第３ラッチを通過するＣＬ２．５用の信号パス２０５のいずれか一方を通過可能とし他方を遮断する信号パス選択用のスイッチ回路ＳＷ３、並びに、シフトレジスタ２１０において第２ラッチ２１２のスレーブラッチ２１２ｂを飛ばしてマスタラッチ２１２ａから第３ラッチ２１３に転送するＣＬ２．５用の信号パス２０８と、このＣＬ２．５用の信号パス２０８或いは第１〜第３ラッチ２１１〜２１３の全てを通過するＣＬ２．０用の信号パス２０７のいずれか一方を通過可能とし他方を遮断する信号パス選択用のスイッチ回路ＳＷ４とがある。
【００４７】
つまり、上記ＣＬ２．５用の信号パス２０５，２０８を選択することで、シフトレジスタ２００，２１０に保持しておけるデータは最大で６個となる。これにより、レイテンシが２．５クロックで、先頭データの読出しから出力までに、後続のデータが５個読み出されても、これらのデータをシフトレジスタ内に保持しておき、順次出力していくことが可能となる。この構成は、プリフェッチ処理によりレイテンシ２．５クロックのＤＤＲ動作を実現するのに最小限の構成である。
【００４８】
また、上記ＣＬ２．０用の信号パス２０６，２０７を選択することで、シフトレジスタ２００，２１０内に保持しておけるデータは最大で５個となる。この構成も、プリフェッチ処理によりレイテンシ２．０クロックのＤＤＲ動作を実現するのに最小限の構成である。このように、この実施例では必要最低限のデータ保持数は確保しつつ、ラッチ間データ乗り換え時間余裕や余分なラッチ２０２を飛ばすことで、レイテンシ処理に掛かる最小時間ｔＬＯｍｉｎの短縮を図っている。
【００４９】
上記のＣＬ２．０用の信号パス２０６，２０７とＣＬ２．５用の信号パス２０５，２０８とを切り換えるスイッチ回路ＳＷ３，ＳＷ４は、各信号パス２０５〜２０７にトランスファー回路Ｓ５〜Ｓ８を設けて構成される。これらトランスファー回路Ｓ５〜Ｓ８は、クロックインバータからなり、選択された一方の接続パスに信号を通過可能とし、他方の接続パスを遮断する。
【００５０】
シフトレジスタ２００，２１０を構成する各ラッチ２０１〜２０３，２１１〜２１３は、それぞれデータを保持するラッチ部ＬＣ１〜ＬＣ１０と、ラッチする際に前段からデータを引き込みラッチ後に前段の信号パスを遮断するトランスファー回路とが組み合わされて構成されている。第２ラッチ２０２，２１２は、更に、マスタラッチ２０１ａ，２１２ａとスレーブラッチ２０２ｂ，２１２ｂとからなるマスタースレーブ構成になっている。
【００５１】
そして、この実施例のレイテンシ処理回路２０においては、第１ラッチ２０１，２１１の先頭ラッチ２０１ａのトランスファー回路と、入力部に設けられたスイッチ回路ＳＷ１，ＳＷ２のトランスファー回路Ｓ１〜Ｓ４とが共通にされている。そして、スイッチ回路ＳＷ１，ＳＷ２のトランスファー回路Ｓ１〜Ｓ４のうち信号を遮断する方は、バーストモードでの一連のリードの期間中、遮断されたままとなるが、信号を通過可能とする方は、第１ラッチ２０１，２１１のラッチ動作に連動してデータを引き込むタイミングで開き、ラッチしている間は閉じるようにラッチ回路としての機能を兼ねて動作するように制御される。
【００５２】
さらに、この実施例のレイテンシ処理回路２０においては、第３ラッチ２０３，２１３のトランスファー回路と、信号パス切換用のスイッチ回路ＳＷ３，ＳＷ４のトランスファー回路Ｓ５〜Ｓ８とが共通に構成されている。そして、スイッチ回路ＳＷ３，ＳＷ４のトランスファー回路Ｓ５〜Ｓ８のうち信号を遮断する方は、一連のリードの期間中、遮断されたままとなるが、信号を通過可能とする方は、第３ラッチ２０３，２１３のラッチ動作に連動してデータを引き込むタイミングで開き、ラッチしている間は閉じるようにラッチ回路としての機能を兼ねて動作するように制御される。
【００５３】
さらに、この実施例のレイテンシ処理回路２０においては、ＣＬ２．０用とＣＬ２．５用の信号パスの分岐ノードｎ１，ｎ２を、シフトレジスタ２００では第１ラッチ２０１の先頭ラッチ２０１ａのラッチ部ＬＣ１とトランスファー回路Ｓ１又はＳ２との間に、シフトレジスタ２１０では第２ラッチ２１２のマスターラッチ２１２ａのラッチ部ＬＣ８とトランスファー回路Ｓ１４との間に設けているる。
【００５４】
図５は、実施例のＤＤＲ−ＳＤＲＡＭ１のレイテンシ処理回路２０の制御系回路の概要を示すブロック図である。
【００５５】
上述のレイテンシ処理回路２０を制御するＤＬＬ＆ラッチ制御回路５０は、同図に示すように、クロックバッファ４０を介して入力される内部クロックＩＣＬＫ，／ＩＣＬＫに基づき第１ラッチ２０１，２１１および第２ラッチ２０２，２１２の制御用クロックを生成する第１および第２ラッチクロックタイミング生成器５２，５３と、可変遅延回路と位相比較器を備え、フィードバック制御で内部クロックＩＣＬＫを外部クロックの位相に応じて所定位相遅延させるＤＬＬ（Delayed Lock Loop）回路５１と、該ＤＬＬ回路５１からのクロックに基づき第３ラッチ２０３，２１３の制御用クロックを生成する第３ラッチクロックタイミング生成器５４と、これら生成された制御用クロックＩＱＣＬＫ１Ｔ，ＩＱＣＬＫ２Ｔ，ＩＱＣＬＫ２Ｂ，ＱＣＬＫＴ，ＱＣＬＫＢに基づきレーテンシ処理回路２０の第１〜第３ラッチ２０１〜２０３，２１１〜２１３に制御信号を出力するラッチ制御回路５５からなる。
【００５６】
第１乃至第３ラッチクロックタイミング生成器５２〜５４とラッチ制御回路５５とは、クロック活性化信号ＲＤＳＴを受けて活性化され、また、モードレジスタ中のレーテンシ設定ビットの値を示すレイテンシ制御信号ＣＬを受けて、レイテンシ設定に従ったクロック信号と制御信号とをそれぞれ生成し出力する。
【００５７】
図６は、図５のラッチ制御回路の具体例を示す回路図である。
【００５８】
ラッチ制御回路は、第１系統および第２系統のシフトレジスタの第１ラッチを制御する図６（ａ）に示す第１ラッチ制御部５５ａ、第２ラッチを制御する同図（ｂ）の第２ラッチ制御部５５ｂ、および、第３ラッチを制御する同図（ｃ）の第３ラッチ制御部５５ｃとからなる。
【００５９】
第１ラッチ制御部５５ａは、レイテンシ処理回路２０の入力部にあるスイッチ回路ＳＷ１，ＳＷ２の選択制御と第１ラッチ２０１，２１１のラッチタイミングを与える制御信号Ｌ１ＥＴ，Ｌ１ＯＴ，Ｌ１ＲＴとを出力する。スイッチ回路ＳＷ１，ＳＷ２に備わる４つのトランスファー回路Ｓ１〜Ｓ４のうち２つは、レイテンシ設定および先頭アドレスの値により常に遮断状態とし、他の２つはラッチタイミングで動作可能とするので、イクスクルーシブオアＧ１によりレイテンシ設定ビットの信号ＣＬと先頭アドレスが“ｅｖｅｎ”か“ｏｄｄ”を示す信号ＲＤＳＴに基づき非選択となる接続パスを常に閉じ、選択した接続パスを開通可能とする信号を生成している。
【００６０】
そして、開通可能とされたトランスファー回路Ｓ１，Ｓ３或いはＳ２，Ｓ４、並びに、第１ラッチ２０１，２１１の各ラッチ部ＬＣ１，ＬＣ２，ＬＣ６，ＬＣ７とトランスファー回路Ｓ１０，Ｓ１３に動作タイミングを与えるべく、第１ラッチクロックタイミング生成器５２からのクロック信号ＩＱＣＬＫ１Ｔに基づく制御信号Ｌ１ＥＴ又はＬ１ＯＴがナンドＧ２，Ｇ３を介して出力される。第１ラッチ制御部５５ａにおいて、制御信号Ｌ１ＲＴは２個のインバータＩＮ１，ＩＮ３を介して生成されており、制御信号Ｌ１ＥＴ又はＬ１ＯＴはインバータＩＮ１と１個のナンドＧ２又はＧ３を介して生成されているので、ＭＯＳＦＥＴのゲート遅延を考慮しても両者はほぼ同一タイミングで出力されるようになっている。
【００６１】
第２ラッチ制御部５５ｂは、第２ラッチ２０２，２１２のラッチタイミングを与える制御信号Ｌ２ＲＴ，Ｌ２ＦＴを出力するが、第１系統側の第２ラッチ２０２はレイテンシ設定が２．５クロックの場合に使用されないので、ノア回路Ｇ４によりレイテンシ設定ビットのデータ信号ＣＬが論理値“１”の場合には制御信号Ｌ２ＲＴは常にハイレベルとなって第１系統側の第２ラッチ２０２が遮断されるようになっている。第２系統側のラッチタイミングは第２ラッチクロックタイミング生成器５３から入力されるクロック信号ＩＱＣＬＫ２Ｂに基づき生成され、第１系統側は第１ラッチクロックタイミング生成器５２から入力されるクロック信号ＩＱＣＬＫ２Ｔに基づき生成される。
【００６２】
第３ラッチ制御部５５ｃは、信号パス切換用のスイッチ回路ＳＷ３，ＳＷ４の選択制御と第３ラッチ２０３，２１３のラッチタイミングを与える制御信号を出力する。スイッチ回路ＳＷ３，ＳＷ４に備わる４つのトランスファー回路Ｓ５〜Ｓ８のうち２つは、レイテンシ設定の値により常に遮断状態にし、他の２つはラッチタイミングで動作可能とするので、ナンド回路Ｇ６，Ｇ８，Ｇ９，Ｇ１１とノア回路Ｇ５，Ｇ７，Ｇ１０，Ｇ１２の一方の入力端子にレイテンシ設定ビットの信号ＣＬ又はその反転信号を入力することで上記スイッチ回路ＳＷ３，ＳＷ４の選択制御と通過可能としたトランスファー回路Ｓ５，Ｓ８或いはＳ６，Ｓ７のラッチ動作とを可能といている。
【００６３】
そして、通過可能としてトランスファー回路Ｓ５，Ｓ８或いはＳ６，Ｓ７と、第３ラッチ２０３，２１３のラッチ部ＬＣ５，ＬＣ１０、並びに、後段のマルチプレクサＭＵＸに動作タイミングを与えるべく、第３ラッチクロックタイミング生成器５４からの相補的なクロック信号ＱＣＬＫＴ，ＱＣＬＫＢに基づいて制御信号Ｌ３Ｒ２５Ｂ，Ｌ３Ｒ２５Ｔ，Ｌ３Ｒ２０Ｂ，Ｌ３Ｒ２０Ｔ，Ｌ３Ｆ２５Ｂ，Ｌ３Ｆ２５Ｔ，Ｌ３Ｆ２０Ｂ，Ｌ３Ｆ２０Ｔ，Ｌ３Ｂ，Ｌ３Ｔが出力される。
【００６４】
この実施例のレイテンシ処理回路２０は、上記ＤＬＬ回路５１、クロックタイミング生成器５２〜５４およびラッチ制御回路５５を備えたＤＬＬ＆ラッチ制御回路５０により、バーストモード時の先頭アドレスおよびレイテンシ設定に基づく信号パス２１５〜２１８、２０５〜２０８が選択され、シフトレジスタ２００，２１０に入力されたビットデータを順次シフトして、最後にマルチプレクサにより時分割し、動作クロックサイクルすなわち読出しサイクルの２倍のレートでデータ信号を出力していくようになっている。
【００６５】
次に、この動作内容について図７と図８のタイムチャートを参照しながら説明する。
【００６６】
図７は、レイテンシ設定が２．０クロックでバースト読出しの先頭アドレスが“ｅｖｅｎ”の場合におけるレイテンシ処理系の各回路の動作タイミングを示すタイムチャートであり、レイテンシ処理系をほぼ最高速に動作させたときのものである。
【００６７】
該タイムチャートの上から４つの信号は、外部入力される制御信号であり、ＣＬＫと／ＣＬＫは外部入力される外部入力される動作クロックＣＬＫ、ＣＭＤはリードコマンド表す例えばＣＡＳ信号、ＡＤＤはカラムアドレスデータで図７の例では最下位ビットが“０”で“ｅｖｅｎ”のものである。
【００６８】
次の２つの信号ＣＬとＲＤＳＴはリード系のステート信号で、ＣＬはレイテンシ設定が２．０クロックであることを示す信号、ＲＤＳＴはリードステート信号である。ｔＲＤはリードコマンド入力からリードステート開始までの時間である。
【００６９】
次の５つの信号ＩＱＣＬＫ１Ｔ、ＩＱＣＬＫ２Ｔ、ＩＱＣＬＫ２Ｂ、ＱＣＬＫＴ、ＱＣＬＫＢは、第１乃至第３ラッチクロックタイミング生成器５２〜５４で生成されるクロック信号である。クロック信号の各タイミングは、外部入力される動作クロックＣＬＫの立上り位相からの時間ｔ１Ｔａや、該動作クロックＣＬＫの立下り位相からの時間ｔ２Ｂａ、第１〜第３ラッチへのデータ取込み期間ｔＷ１Ｔ，ｔＷ２Ｔ，ｔＷ２Ｂ、並びに、ＤＬＬ回路５１により決定される時間Ｒ３Ｔａ，Ｒ３Ｂａ，Ｆ３Ｔａ，Ｆ３Ｂａとからそれぞれ決定され生成される。
【００７０】
次の３つの信号ＹＳＷ，ＭＯｊＥＴ，ＭＯｊＯＴはカラムスイッチの動作タイミングとメインアンプＡｍｐ０〜Ａｍｐ３から出力されるデータである。メインアンプからは“ｅｖｅｎ”と“ｏｄｄ”のビット信号が同時に出力され、外部入力される動作クロックＣＬＫのサイクルで順次連続的に出力される。
【００７１】
次の６つの信号Ｌ１ＥＴ〜ＬＯ１ＦＴは、レイテンシ処理回路２０における第１系統と第２系統の各第１ラッチ２０１，２１１の動作タイミングと、これら第１ラッチ２０１，２１１にラッチされているデータである。ここで、ＴＬ０１ＲＢは、第１系統の第１ラッチ２０１において信号パスの分岐ノードｎ１に出力されるデータであり、通常のマスタースレーブ型フリップフロップでラッチした場合、ラッチ出力はラッチタイミングマージンが必要となるが、この様な構成とすることでラッチタイミングマージンを無くすことができ、より早くデータ出力されているのが分かる。
【００７２】
次の５つの信号Ｌ２ＲＴ〜ＬＯ２ＦＢは、第１系統と第２系統の各第２ラッチ２０２，２１２の動作タイミングと、これら第２ラッチ２０２，２１２にラッチされるデータである。ＣＬ２．０のレイテンシ設定により第１系統の第２ラッチ２０２は遮断されている。また、ＴＬ０２ＦＢは、第２系統の第２ラッチ２１２において信号パスの分岐ノードｎ２に出力されるデータであり、ＣＬ２．０のレーテンシ設定により、トランスファー回路Ｓ８により遮断されている。
【００７３】
次の１２個の信号Ｌ３Ｒ２０Ｔ〜ＬＯ３ＦＴは、第１系統と第２系統の各第３ラッチ２０３，２１３の動作タイミングとこれら第３ラッチ２０３，２１３にラッチされるデータである。“ｅｖｅｎ”のデータは第１ラッチ２０１から直接転送され、“ｏｄｄ”のデータは第１ラッチ２１１、第２ラッチ２１２を経て第３ラッチ２１３にシフトされており、結果として同時に入力された“ｅｖｅｎ”と“ｏｄｄ”のデータのうち“ｅｖｅｎ”のデータより“ｏｄｄ”のデータの方が位相を半周期分ずらしてシフトされている。
【００７４】
最後の信号ＬＯｊＴは、後段のマルチプレクサＭＵＸから出力されるデータであり、第１系統と第２系統の各第３ラッチ２０３，２１３にラッチされた“ｅｖｅｎ”と“ｏｄｄ”のデータが時分割されて出力されている。マルチプレクサＭＵＸでは２個のインバータのゲート遅延だけ及ぼしている。
【００７５】
上記のタイムチャートから読み取れるように、先頭アドレスの“ｅｖｅｎ”のデータＭＯｊＥＴは、メインアンプＡｍｐ０〜Ａｍｐ３から出力された後、レイテンシ処理回路２０の入力部でスイッチ回路ＳＷ１，ＳＷ２により第１系統の信号パス２１５に振り分けられ、その後、第１ラッチ２０１から第３ラッチ２０３へ転送されて、マルチプレクサＭＵＸにより時分割されて出力されている。その間、レイテンシ処理回路２０の入力部においては、スイッチ回路ＳＷ１のトランスファー回路と第１ラッチ２０１のトランスファー回路とが１個のトランスファー回路Ｓ１により共通に構成されているので、第１ラッチ２０１に入力されるまでにインバータ１個のゲート遅延しか及ぼされていない。
【００７６】
また、第１ラッチ２０１から第３ラッチ２０３へ転送される際には、第１ラッチ２０１のラッチ部ＬＣ１の手前から信号を導入しているので、トランスファー回路Ｓ１のゲート遅延しか及ぼされていない。
【００７７】
また、第３ラッチ２０３にラッチされる際にも、信号パス選択用のスイッチ回路ＳＷ３のトランスファー回路と第３ラッチ２０３のトランスファー回路とが、１個のトランスファー回路Ｓ６により共通に構成されているので、第３ラッチ２０３にデータが転送されてからラッチされるまで、トランスファー回路Ｓ６のゲート遅延しか及ぼされない。
【００７８】
つまり、先頭アドレスのデータがレイテンシ処理回路２０を通過する際に、最小限の２つのラッチを通過しつつ、第１ラッチ２０１と第３ラッチ２０３の２つのラッチ間のデータ乗り換え時間を無くし、該データが通過する素子数も最小にされ、その通過時間が短縮されている。それゆえ、レイテンシ処理回路２０を最も高速に動作させた場合に、リードコマンドの入力から先頭データの出力までの時間を短縮することができ、その分、更に高速な外部入力クロックＣＬＫにも対応できるようになっている。
【００７９】
図８は、レイテンシ設定が２．５クロックで先頭アドレスが“ｅｖｅｎ”の場合におけるレイテンシ処理系の各回路の動作タイミングを示すタイムチャートであり、レイテンシ処理系をほぼ最高速に動作させた場合のものである。
【００８０】
レイテンシ設定が２．５クロックの場合には、第１乃至第３ラッチクロックタイミング生成器５２〜５４から出力されるクロック信号と、信号パス２０５〜２０８，２１５〜２１８の選択内容とがレイテンシ２．０クロックの場合と異なってくる。
【００８１】
第１乃至第３ラッチクロックタイミング生成器５２〜５４で生成されるクロック信号ＩＱＣＬＫ１Ｔ、ＩＱＣＬＫ２Ｔ、ＩＱＣＬＫ２Ｂ、ＱＣＬＫＴ、ＱＣＬＫＢの各タイミングは、ＣＬ２．５のレイテンシ設定の場合は、外部入力される動作クロックＣＬＫの立上り位相からの時間ｔ１Ｔｂ，ｔ２Ｔｂ、外部入力される動作クロックＣＬＫの立下り位相からの時間ｔ２Ｂｂ、第１〜第３ラッチへのデータ取込み期間ｔＷ１Ｔ，ｔＷ２Ｔ，ｔＷ２Ｂ、ＤＬＬ回路５１から得られる時間Ｒ３Ｔｂ，Ｒ３Ｂｂ，Ｆ３Ｔｂ，Ｆ３Ｂｂにより、それぞれ決定される。
【００８２】
信号パスは、“ｅｖｅｎ”のデータは第２系統の第１、第２および第３ラッチ２１１〜２１３をシフトするパス、“ｏｄｄ”データは第１系統の第１、第２、および第３ラッチ２０１〜２０３をシフトするパスが選択される。このうち、第２系統の第２ラッチ２１２から第３ラッチ２１３へは第２ラッチ２１２のスレーブラッチ２１２ｂを飛ばしてマスターラッチ２１２ａから第３ラッチ２１３へ転送させる信号パス２０８が選択される。さらに、この信号パス２０８の分岐ノードｎ２は第２ラッチ２１２のマスターラッチ２１２ａのラッチ部ＬＣ８とトランスファー回路Ｓ１４との間に設けられている。これによりラッチ部ＬＣ８より後の信号ＬＯ２ＦＢに比べて信号Ｌ２ＦＴが“Ｈｉｇｈ”に切替るまでの時間（ラッチタイミングマージン）を無くすことの他に、ゲート遅延の少ない信号ＴＬＯ２ＦＢが第３ラッチに転送され、転送時間の短縮が図られている。
【００８３】
そして、上記の信号パスでデータがシフトされることで、第２系統の第３ラッチ２１３に“ｅｖｅｎ”のデータがラッチされた後、位相を半分遅れて第１系統の第３ラッチ２０３に“ｏｄｄ”のデータがラッチされる。そして、後段のマルチプレクサＭＵＸにより時分割されて“ｅｖｅｎ”−“ｏｄｄ”の順で出力される。
【００８４】
図８のタイムチャートから読み取れるように、先頭アドレスの“ｅｖｅｎ”のデータは、メインアンプＡｍｐ０〜Ａｍｐ３から出力された後、レイテンシ処理回路２０の入力部でスイッチ回路ＳＷ２により第２系統の信号パス２１８に振り分けられ、その後、第１ラッチ２１１、第２ラッチ２１２、第３ラッチ２１３へと転送されて、マルチプレクサＭＵＸにより時分割されて出力される。その間、レイテンシ処理回路２０の入力部においては、スイッチ回路ＳＷ２のトランスファー回路と第１ラッチ２１１のトランスファー回路とが１個のトランスファー回路Ｓ４により共通に構成されているので、第１ラッチ２１１に入力されるまでに１個のインバータのゲート遅延しか及ぼされていない。
【００８５】
また、第２ラッチ２１２から第３ラッチ２１３へ転送される際には、データ信号は第２ラッチのマスターラッチ２１２ａのラッチ部ＬＣ８の手前から導入されているので、信号パス選択用のスイッチ回路ＳＷ８のトランスファー回路Ｓ８のゲート遅延しか及ぼされず、ラッチ部ＬＣ８より後のデータＬＯ２ＦＢを転送するのに比べて、ラッチタイミングマージンの他にインバータ２個のゲート遅延分だけ短縮されている。
【００８６】
また、第３ラッチ２１３にラッチされる際にも、信号パス選択用のスイッチ回路ＳＷ４のトランスファー回路と第３ラッチ２１３のトランスファー回路とが、１個のトランスファー回路Ｓ８により共通に構成されているので、第３ラッチ２１３にデータが転送されるタイミングとラッチされるまでのトランスファー回路Ｓ８のゲート遅延しか及ぼされない。
【００８７】
つまり、先頭アドレスのデータがレイテンシ処理回路２０を通過する際に、最小限の３つのラッチを通過しつつ、第２ラッチ２１２と第３ラッチ２１３の２つのラッチ間のデータ乗り換え時間を無くし、該データが通過する素子も最小にされて、その通過時間が短縮されている。それゆえ、レイテンシ処理回路２０を最も高速に動作させた場合に、リードコマンドの入力から先頭アドレスのデータ出力までの時間を短縮することができ、その分、更に高速な外部入力クロックにも対応できるようになっている。
【００８８】
［第２の実施の形態］
図９は、レイテンシを３クロックに設定可能なレイテンシ処理回路２０’の概要と各レイテンシ設定の信号パスを示すブロック図である。
【００８９】
この実施例のレイテンシ処理回路２０’は、ＤＤＲ方式のＳＤＲＡＭ１において、レイテンシを２．０、２．５、３．０クロックの３種類の何れかに選択できるようにした一例である。
【００９０】
レイテンシが３．０クロックのときには、外部入力される動作クロックＣＬＫが低速な場合に、読み出されたデータが出力されるまでに３クロック分のデータが読み出されるため、８ビットのデータをラッチする必要がある。それゆえ、第１〜第４のラッチ２２１〜２２４，２３１〜２３４を備えた２列のシフトレジスタ２２０，２３０が設けられている。
【００９１】
このレイテンシ処理回路２０’においても、上側のシフトレジスタ２２０は外部入力される動作クロックＣＬＫの立上りで出力されるデータが通過するもの、下側のシフトレジスタ２３０は外部入力される動作クロックＣＬＫの立下りで出力されるデータが通過するものである。従って、入力段には、レイテンシ設定値およびバースト読出しの先頭アドレスの最下位ビットの値により、“ｅｖｅｎ”と“ｏｄｄ”の２系統の入出力バス１５ｅ，１５ｄと、上下のシフトレジスタ２２０，２３０との接続関係を切り換えるスイッチ回路ＳＷ１，ＳＷ２が設けられている。
【００９２】
また、レイテンシ設定が２．０クロックと２．５クロックの場合に不要なラッチを飛ばす信号パス２４１，２４３，２４５，２４６が設けられるとともに、信号パス２４１〜２４３，２４４〜２４６を選択するスイッチ回路ＳＷ３’，ＳＷ４’が設けられている。
【００９３】
そして、この実施例のレイテンシ処理回路２０’においても、図示は省略するが、図４のレイテンシ処理回路２０と同様に、入力段のスイッチ回路ＳＷ１，ＳＷ２のトランスファー回路と第１ラッチ２２１，２３１の先頭のラッチ回路のトランスファー回路とが、それぞれの機能を兼ねるように共通のトランスファー回路で構成されている。
【００９４】
また、レイテンシ設定に応じて信号パスを選択する後段のスイッチ回路ＳＷ３’，ＳＷ４’においても、該スイッチ回路ＳＷ３’，ＳＷ４’のトランスファー回路と第３ラッチ２２４，２３４のトランスファー回路とが、共通のトランスファー回路で構成されている。
【００９５】
これらにより、スイッチ回路とラッチ回路とが別個に構成されている場合に比べて、信号パス上のトランスファー回路の数を減らすことが出来る。従って、該信号パスを伝送するビット信号の遅延時間の短縮が図れ、延いてはより高速な外部入力クロックＣＬＫにも対応することが可能となる。
【００９６】
さらに、上側の第１ラッチ２２１から分岐しているＣＬ２．０用の信号パス２４３の分岐ノードｎ１、下側の第２ラッチ２３２から分岐しているＣＬ２．５用の信号パス２４６の分岐ノードｎ２、また、上側の第３ラッチ２２３から第４ラッチ２２４への信号パス２４２の始点ｎ３は、図４のレイテンシ処理回路２０と同様に、ラッチ回路のラッチ部とトランスファー回路との間に設けてある。これにより、ラッチ部の後段に信号パスの分岐ノードや始点を設ける場合に比べて、ラッチタイミングマージンを無くすことの他に信号パス上のゲート数を減らすことが出来る。従って、該信号パスを伝送されるビット信号の遅延時間の短縮が図れ、延いてはより高速な外部クロックＣＬＫにも対応することが可能となる。
【００９７】
なお、レイテンシを４クロックに設定可能にするには、更に、シフトレジスタのラッチの段数を４段に増やすとともに、上記の場合と同様にＣＬ２．０〜ＣＬ３．５用の信号パスを別個に設け、レイテンシの設定値に基づいてスイッチ回路で切り換えるように構成すれば良い。
【００９８】
以上のように、上述した第１および第２の実施の形態のＤＤＲ−ＳＤＲＡＭ１によれば、入出力バス１５とレイテンシ処理回路２０，２０’との接続パスを切り換えるスイッチ回路ＳＷ１，ＳＷ２と、レイテンシ処理回路２０，２０’の第１ラッチ２０１，２１１，２２１，２３１とで、トランスファー回路を共通にしてそれぞれの機能を兼ねるように構成しているため、レイテンシ処理回路２０を最も高速に動作させた場合におけるビット信号の最小伝送時間ｔＬＯｍｉｎの短縮が図れ、それにより、外部から入力される動作クロックＣＬＫの周波数の上限値を上げることが出来る。
【００９９】
同様に、レイテンシ設定に応じた信号パスを選択するスイッチ回路ＳＷ３，ＳＷ４，ＳＷ３’，ＳＷ４’と、レイテンシ処理回路２０，２０’のラッチ回路２０３，２１３，２２４，２３４とで、トランスファー回路を共通にしていることで、レイテンシ処理回路２０でのビット信号の最小伝送時間ｔＬＯｍｉｎの短縮が図れ、外部入力クロックＣＬＫの周波数の上限値を上げることが出来る。
【０１００】
また、レイテンシ設定に応じた信号パスの分岐ノードｎ１，ｎ２を、１個のラッチ回路におけるトランスファー回路とラッチ部との間に設けているので、ラッチ部の後に設けるのと比べて、レイテンシ処理回路２０でのビット信号の最小伝送時間ｔＬＯｍｉｎの短縮が図れ、外部入力される動作クロックＣＬＫの周波数の上限値を上げることが出来る。
【０１０１】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０２】
例えば、実施例ではレイテンシ設定の変更が可能なレイテンシ処理回路について説明したが、レイテンシ設定の変更を行わないレイテンシ処理回路においても、入力段のスイッチ回路とレイテンシ処理回路のラッチ回路とでトランスファー回路を共通にする構成は、同様に適用できる。
【０１０３】
また、レイテンシの設定値や先頭アドレスの最下位ビットの値に基づき選択されるレイテンシ処理回路中の各信号パスは上記実施例に示したものに限られず、レイテンシ処理回路に応じて適宜変更可能である。
【０１０４】
また、ラッチ回路とスイッチ回路のトランスファー回路として、制御端子に印加する電圧により信号パスを遮断したり信号を反転して後段に伝送したりするクロックインバータを例示したが、その他、ゲートを制御端子としてソース−ドレイン間で信号を伝送したり遮断したりするトランスファーＭＯＳＦＥＴを用いるなど、種々の変更が可能である。
【０１０５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＤＲ方式のＳＤＲＡＭについて説明したがこの発明はそれに限定されるものでなく、１回の読出し処理で２倍の単位データを一度に読み出し、これらを時分割して単位データずつ出力させるプリフェッチ処理を行うＤＤＲ方式のＳＲＡＭ（Static Random Access Memory）や、外部入力される動作クロックの半分のサイクル速度で読出し処理を行い、且つ、内部でプリフェッチ処理を行うことで、外部入力される動作クロックの片エッジに単位データの出力を行っていくＳＤＲ（Single Data Rate）方式のＳＤＲＡＭやＳＲＡＭなど、プリフェッチ処理により読出し動作の高速化を図ろうとする種々の半導体記憶装置に広く利用することができる。
【０１０６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【０１０７】
すなわち、本発明に従うと、最も高速に動作させた場合におけるレイテンシ処理回路のビット信号の伝送時間を短縮でき、それにより、対応可能な外部入力クロックの周波数の上限値を上げられるという効果がある。
【図面の簡単な説明】
【図１】本発明を適用して好適なＤＤＲ−ＳＤＲＡＭのチップ構成の一例を示す図である。
【図２】ＤＤＲ−ＳＤＲＡＭにおけるリード系動作の概要を示す説明図である。
【図３】ＤＤＲ−ＳＤＲＡＭにおけるリード系動作に係る各回路の動作タイミングと最小サイクル時間の関係を示す説明図である。
【図４】実施例のＤＤＲ−ＳＤＲＡＭのレイテンシ処理回路の具体例を示す回路図である。
【図５】実施例のレイテンシ処理回路の制御系回路の概要を示すブロック図である。
【図６】図５のラッチ制御回路の具体例を示す回路図である。
【図７】レイテンシ設定が２クロックの場合における実施例のレイテンシ処理系の動作タイミングを示すタイムチャートである。
【図８】レイテンシ設定が２．５クロックの場合における実施例のレイテンシ処理系の動作タイミングを示すタイムチャートである。
【図９】３クロックにレイテンシ設定が可能なレイテンシ処理回路の概要と各レイテンシ設定の信号パスを示すブロック図である。
【符号の説明】
１ ＤＤＲ−ＳＤＲＡＭ（半導体記憶装置）
１０ｅ〜１３ｅ 最下位ビットが“０”に対応するメモリアレイ
１０ｄ〜１３ｄ 最下位ビットが“１”に対応するメモリアレイ
２０ レイテンシ処理回路
３０ 出力バッファ
１５ 入出力バス
４０ クロックバッファ
５０ ＤＬＬ＆ラッチ制御回路
５１ ＤＬＬ回路
５２〜５４ 第１乃至第３ラッチクロックタイミング生成器
５５ ラッチ制御回路
２００ 第１系統のシフトレジスタ
２０１ 第１ラッチ
２０２ 第２ラッチ
２０３ 第３ラッチ
２０５，２０８ ＣＬ２．５用の信号パス
２０６，２０７ ＣＬ２．０用の信号パス
２１０ 第２系統のシフトレジスタ
２１１ 第１ラッチ
２１２ 第２ラッチ
２１３ 第３ラッチ
Ａｍｐ０〜Ａｍｐ３ メインアンプ
ＬＣ１〜ＬＣ１０ ラッチ部
ＳＷ１，ＳＷ２ 入力部のスイッチ回路
ＳＷ３，ＳＷ４ 信号パス切換用のスイッチ回路
Ｓ１〜Ｓ８ トランスファー回路
ｎ１，ｎ２ 信号パスの分岐ノード
ＣＬＫ 外部入力される動作クロック
ＬＯｊＴ レイテンシ処理回路の出力信号

Claims (3)

1. 複数のメモリセルを有するメモリアレイからリードコマンドに対応する第１及び第２のデータが並列に読み出されて、前記第１及び第２のデータがクロック信号に同期して前記第１及び第２のデータの順に直列に出力バッファから出力されるＤＤＲ型半導体記憶装置において、
   前記クロック信号の立ち上がりに同期して前記出力バッファからデータを出力させる第１のシフトレジスタと、
   前記クロック信号の立ち下がりに同期して前記出力バッファからデータを出力させる第２のシフトレジスタと、
   前記並列に読み出された前記第１及び第２のデータを受け、リードレイテンシが前記クロック信号の立ち上がりに同期するタイミングに設定されている場合に、前記第１のデータを前記第１のシフトレジスタに、前記第２のデータを前記第２のシフトレジスタに出力し、前記リードレイテンシが前記クロック信号の立ち下がりに同期するタイミングに設定されている場合に、前記第１のデータを前記第２のシフトレジスタに、前記第２のデータを前記第１のシフトレジスタに出力するスイッチ回路と、を備えるＤＤＲ型半導体記憶装置。
2. 前記メモリアレイは、カラムアドレス信号の最下位ビットが１の場合に対応するＯｄｄメモリアレイと前記カラムアドレス信号の最下位ビットが０の場合に対応するＥｖｅｎメモリアレイとに分かれているものであって、
   前記スイッチ回路は、
   前記カラムアドレス信号の最下位ビットが１の場合には、前記Ｏｄｄメモリアレイから読み出されるデータを第１のデータに、前記Ｅｖｅｎメモリアレイから読み出されるデータを前記第２のデータとし、
   前記カラムアドレス信号の最下位ビットが０の場合には、前記Ｅｖｅｎメモリアレイから読み出されるデータを第１のデータに、前記Ｏｄｄメモリアレイから読み出されるデータを前記第２のデータとするように制御する請求項１に記載のＤＤＲ型半導体記憶装置。
3. 前記第１のシフトレジスタは、
   前記リードレイテンシが前記クロック信号の立ち上がりに同期するタイミングに設定されている場合に前記第１のデータを通過させる第１の信号パスと、
   前記リードレイテンシが前記クロック信号の立ち下がりに同期するタイミングに設定されている場合に前記第２のデータを通過させる第２の信号パスと、を有し、
   前記第２の信号パスの遅延量は前記第１の信号パスの遅延量よりも前記クロック信号の１周期分遅くなる請求項１に記載のＤＤＲ型半導体記憶装置。

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