JP2001344972A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2001344972A JP2000160486A JP2000160486A JP2001344972A JP 2001344972 A JP2001344972 A JP 2001344972A JP 2000160486 A JP2000160486 A JP 2000160486A JP 2000160486 A JP2000160486 A JP 2000160486A JP 2001344972 A JP2001344972 A JP 2001344972A
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  • Static Random-Access Memory (AREA)
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Abstract

(57)【要約】 【課題】 入力クロック信号ＣＫｉの周波数変化に合わ
せて遅延クロック信号ＳＡＥの遅延時間を簡易かつ迅速
に調整する。 【解決手段】 本発明は、入力クロック信号ＣＫｉの立
ち下がりエッジを基準としたパルス信号PULSEを生成す
るパルス発生回路１と、複数のインバータからなるイン
バータチェーン２と、パルス発生回路１の出力信号を順
次遅延させる２組のインバータチェーン３，４と、イン
バータチェーン２内の各インバータの遅延時間を調整す
る複数のＮＯＲゲートＧ２〜Ｇ９と、同じくインバータ
チェーン２内の各インバータの遅延時間を調整する複数
のNANDゲートＧ10〜Ｇ17とを備えている。入力クロック
信号ＣＫｉの立ち下がりエッジに基づいて生成したパル
ス信号PULSEに基づいて、遅延クロック信号ＳＡＥの次
の周期での遅延時間を設定するため、入力クロック信号
ＣＫｉの周期が変化しても、その変化に合わせて、遅延
クロック信号ＳＡＥの遅延時間を迅速に変化させること
ができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入力クロック信号
に同期させて遅延クロック信号を生成する半導体集積回
路に関し、例えばSRAM(Static Random Access Memory)
等のセンスアンプのタイミング制御等に用いられる回路
に関する。
【０００２】
【従来の技術】半導体記憶装置、とりわけSRAMは、デー
タの読み出し／書き込みを高速に行えるため、キャッシ
ュメモリなどに広く用いられている。メモリセルから読
み出されたデータはビット線対に供給されるが、ビット
線対の電位差は微小であるため、センスアンプを用いて
増幅する必要がある。
【０００３】センスアンプの一回路方式であるラッチ型
センスアンプは、データ読み出しを高速に行うことがで
きるため、高速メモリなどに採用されている。
【０００４】図８は従来のSRAMのラッチ型センスアンプ
周辺の構成を示す回路図である。図示のように、センス
アンプは、フリップフロップを構成するPMOSトランジス
タＱ11，Ｑ12およびNMOSトランジスタＱ13，Ｑ14と、ビ
ット線ＢＬ，ＢＬＢの電圧をフリップフロップに取り込
むか否かを切り替えるPMOSトランジスタＱ15，Ｑ16と、
センスアンプによるセンス動作を行うか否かを切り替え
るNMOSトランジスタＱ17と、このNMOSトランジスタＱ17
のオン・オフを制御するタイミング生成回路１１とを備
えている。
【０００５】タイミング生成回路１１は、最も簡易な構
成としては、図示のように、縦続接続された複数のイン
バータで構成される。インバータの段数を調整すること
により、センスアンプを最適なタイミングで動作させる
ことができる。
【０００６】ラッチ型センスアンプは、入力クロック信
号に同期してセンス動作を行うことから、入力クロック
信号の周波数が変化しても正常動作するように、タイミ
ング設計をする必要がある。
【０００７】
【発明が解決しようとする課題】しかしながら、図８の
回路の場合、目標の動作周波数よりも低い周波数で動作
させても、入力クロック信号の立ち上がりからセンスア
ンプが活性化するまでの時間は変化しないため、センス
マージンは増えないという問題がある。
【０００８】センスマージンがクリティカルになるの
は、センスアンプを高速動作させた場合である。例え
ば、図８の回路において、高速動作時に合わせてセンス
アンプの動作タイミングを早めると、低速動作時も同様
にセンスアンプの動作タイミングが早まることから、低
速動作時でも高速動作時と同様の確率で誤動作するおそ
れがある。
【０００９】一方、入力クロック信号の周波数に対し
て、一定の位相のタイミング信号を得る手法として、Ｐ
ＬＬ(Phase Locked Loop)回路等の同期回路を用いるこ
とも考えられるが、回路規模が大きくなり、設計も困難
になるため、コストアップになるおそれがある。したが
って、より簡便な手法が望ましい。
【００１０】本発明は、このような点に鑑みてなされた
ものであり、その目的は、入力クロック信号の周波数変
化に合わせて遅延クロック信号の遅延時間を簡易かつ迅
速に調整することができる半導体集積回路を提供するこ
とにある。
【００１１】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、入力クロック信号に基づい
て、前記入力クロック信号に同期した遅延クロック信号
を生成する半導体集積回路において、前記入力クロック
信号の立ち上がりエッジまたは立ち下がりエッジに基づ
いて、前記入力クロック信号の各周期ごとに制御パルス
信号を生成するエッジパルス生成回路と、前記制御パル
ス信号に基づいて、次の周期の前記遅延クロック信号の
遅延時間を設定する遅延時間設定回路と、を備える。
【００１２】請求項１の発明では、制御パルス信号に基
づいて、遅延クロック信号の次の周期の遅延時間を設定
するため、入力クロック信号の周波数変化に合わせて迅
速に遅延クロック信号の遅延時間を調整することができ
る。
【００１３】請求項２の発明では、縦続接続された第１
の遅延回路の遅延時間を遅延制御回路で制御し、遅延制
御回路は制御パルス信号に基づいて第１の遅延回路の遅
延時間を制御するため、入力クロック信号の周波数が変
化しても迅速に第１の遅延回路の遅延時間を調整するこ
とができる。
【００１４】請求項３の発明では、電流駆動力を可変制
御可能なインバータ回路により第１の遅延回路を構成す
るため、回路構成を簡略化することができる。
【００１５】請求項４の発明では、第１の遅延回路それ
ぞれに互いに異なる遅延時間を設定するため、入力クロ
ック信号の周波数に最適な遅延時間を設定でき、安定し
た特性の遅延クロック信号を生成できる。
【００１６】請求項５の発明では、遅延制御回路内に複
数の第２の遅延回路を設けて、第２の遅延回路それぞれ
の出力により第１の遅延回路それぞれの遅延時間を設定
するため、第１の遅延回路それぞれの遅延時間の調整を
簡易に行うことができ、遅延制御回路の構成を簡略化で
きる。
【００１７】請求項６の発明では、第３のPMOSトランジ
スタと第３のNMOSトランジスタのオン・オフにより遅延
時間を調整するため、簡易かつ迅速に遅延時間を調整で
きる。
【００１８】請求項７の発明では、第１の遅延回路それ
ぞれの遅延時間を固定にするか、可変にするかを切り替
えることができるため、テストモード時などでは、第１
の遅延回路の遅延時間を固定にすることができる。
【００１９】請求項８の発明では、遅延クロック信号に
基づいてセンスアンプのセンス動作の切替制御を行うた
め、入力クロック信号の周波数に最適なタイミングでセ
ンスアンプのセンス動作を行うことができる。
【００２０】
【発明の実施の形態】以下、本発明に係る半導体集積回
路について、図面を参照しながら具体的に説明する。
【００２１】図１は本発明に係る半導体集積回路の一実
施形態の回路図である。図１の半導体集積回路は、入力
クロック信号ＣＫｉに同期した遅延クロック信号ＳＡＥ
を生成するものであり、生成した遅延クロック信号ＳＡ
Ｅは、例えばSRAM等のセンスアンプのタイミング制御に
用いられる。具体的には、遅延クロック信号ＳＡＥは、
図８に示したNMOSトランジスタ（センス動作制御回路）
Ｑ17のゲート端子に入力される。
【００２２】図１の半導体集積回路は、入力クロック信
号ＣＫｉの立ち下がりエッジを基準としたパルス信号PU
LSEを生成するパルス発生回路（エッジパルス生成回
路）１と、入力クロック信号ＣＫｉを反転させながら順
次遅延させる複数のインバータからなるインバータチェ
ーン（第１の遅延回路）２と、インバータチェーン２の
出力と入力クロック信号ＣＫｉに基づいて遅延クロック
信号ＳＡＥを生成するNANDゲートＧ１およびインバータ
IV１と、パルス発生回路１の出力信号PULSEを順次遅延
させる２組のインバータチェーン３，４と、インバータ
チェーン２内の各インバータの遅延時間を調整する複数
のＮＯＲゲートＧ２〜Ｇ９と、同じくインバータチェー
ン２内の各インバータの遅延時間を調整する複数のNAND
ゲートＧ10〜Ｇ17とを備えている。
【００２３】インバータチェーン２〜４、ＮＯＲゲート
Ｇ２〜Ｇ９およびNANDゲートＧ10〜Ｇ17が遅延時間設定
回路に対応し、インバータチェーン３，４、ＮＯＲゲー
トＧ２〜Ｇ９およびNANDゲートＧ10〜Ｇ17が遅延制御回
路に対応し、インバータチェーン３，４が第２の遅延回
路に対応し、NANDゲートＧ１およびインバータIV１が遅
延クロック生成回路に対応する。
【００２４】インバータチェーン３，４内の各インバー
タは、電源端子と接地端子との間に直列接続されたPMOS
トランジスタＱ１，Ｑ２（第１および第２のPMOSトラン
ジスタ）およびNMOSトランジスタＱ３，Ｑ４（第１およ
び第２のNMOSトランジスタ）を有し、PMOSトランジスタ
Ｑ１には並列にPMOSトランジスタＱ５（第３のPMOSトラ
ンジスタ）が接続され、NMOSトランジスタＱ４には並列
にNMOSトランジスタＱ６（第３のNMOSトランジスタ）が
接続されている。
【００２５】PMOSトランジスタＱ１とNMOSトランジスタ
Ｑ４は常にオン状態であり、PMOSトランジスタＱ５のゲ
ート端子は対応するＮＯＲゲートの出力端子に接続さ
れ、NMOSトランジスタＱ６のゲート端子は対応するNAND
ゲートの出力端子に接続されている。
【００２６】PMOSトランジスタＱ５とNMOSトランジスタ
Ｑ６がオンすれば、インバータチェーン２内の対応する
インバータに流れる電流が増えて、このインバータの遅
延時間が短くなる。一方、PMOSトランジスタＱ５とNMOS
トランジスタＱ６がオフすれば、インバータチェーン２
内の対応するインバータに流れる電流が減少して、この
インバータの遅延時間が長くなる。
【００２７】このように、ＮＯＲゲートＧ２〜Ｇ９およ
びNANDゲートＧ10〜Ｇ17の各出力に応じて、PMOSトラン
ジスタＱ５とNMOSトランジスタＱ６をオン・オフさせる
ことにより、インバータチェーン２内の各インバータの
遅延時間を調整することができる。
【００２８】ＮＯＲゲートＧ２〜Ｇ９は、インバータチ
ェーン３内の偶数段目のインバータの出力端子に接続さ
れており、各ＮＯＲゲートは、対応するインバータの出
力信号とパルス発生回路１の出力信号PULSEとの間でＮ
ＯＲ演算を行う。ＮＯＲゲートＧ２〜Ｇ９の出力は、イ
ンバータチェーン２内の対応するPMOSトランジスタＱ５
のゲート端子に供給される。
【００２９】パルス発生回路１は、複数のインバータIV
２〜IV10とＮＯＲゲートＧ18とを有し、入力クロック信
号ＣＫｉの立ち下がりエッジから所定時間遅れた時点か
ら所定幅のパルス信号PULSEを出力する。
【００３０】図２はパルス発生回路１の出力信号PULS
E、NANDゲートＧ10〜Ｇ17の出力ｎ０〜ｎ７、およびＮ
ＯＲゲートＧ２〜Ｇ９の出力ｐ０〜ｐ７の各タイミング
図である。例えば、ＮＯＲゲートＧ２〜Ｇ９の出力ｐ０
〜ｐ７がローレベルになる期間を比較すると、インバー
タチェーン２内の最終段のインバータに対応するＮＯＲ
ゲートＧ９の出力ｐ７のローレベル幅が最も短く、初段
のインバータに対応するＮＯＲゲートＧ２の出力ｐ０の
ローレベル幅が最も長い。
【００３１】一方、NANDゲートＧ10〜Ｇ17は、インバー
タチェーン４内の偶数段目のインバータの出力端子に接
続されており、各NANDゲートＧ10〜Ｇ17は、対応するイ
ンバータの出力信号とパルス発生回路１の出力信号PULS
Eとの間でNAND演算を行う。NANDゲートＧ10〜Ｇ17の出
力は、インバータチェーン２内の対応するNMOSトランジ
スタＧ６のゲート端子に供給される。
【００３２】NANDゲートＧ10〜Ｇ17の出力ｎ０〜ｎ７が
ハイレベルになる期間を比較すると、インバータチェー
ン２内の最終段のインバータに対応するNANDゲートＧ17
の出力ｎ７のハイレベル幅が最も短く、初段のインバー
タに対応するNANDゲートＧ10の出力ｎ０のハイレベル幅
が最も長い。
【００３３】このように、NORゲートＧ２〜Ｇ９とNAND
ゲートＧ10〜Ｇ17は、インバータチェーン２内の最終段
のインバータが最も遅延時間が短くなり、かつ初段側の
インバータほど遅延時間が長くなるように、PMOSトラン
ジスタＱ５とNMOSトランジスタＱ６のオン・オフを制御
する。
【００３４】図３および図４は図１の回路内の各部のタ
イミング図である。図３（ａ）は入力クロック信号ＣＫ
ｉの周期が３nsの場合、図３（ｂ）は４nsの場合、図３
（ｃ）は５nsの場合、図４は６nsの場合のタイミングを
示している。これらタイミング図には、入力クロック信
号ＣＫｉ、インバータチェーンの入力ｂ７、インバータ
チェーンの出力ｂ０、NANDＧ17の出力ｎ７、およびNAND
Ｇ10の出力ｎ０のタイミングが図示されている。以下、
これらタイミング図を用いて、図１の回路の動作を説明
する。
【００３５】まず、入力信号ＣＫｉの周期が３nsの場合
について説明する。パルス発生回路１は、入力クロック
信号ＣＫｉの立ち下がりエッジ（図３（ａ）の時刻ｔ
１）を基準としたパルス信号PULSEを出力する（時刻ｔ
２〜ｔ３）。
【００３６】このパルス信号PULSEをインバータチェー
ン２は反転させながら遅延させていく。図３（ａ）には
インバータチェーン４の初段の入力ｂ７と、最終段の出
力ｂ０の信号波形を示している。NANDゲートＧ10〜Ｇ17
は、インバータチェーン４内の対応するインバータの出
力と信号ｂ７との間でNAND演算を行う。
【００３７】NANDゲートＧ10〜Ｇ17の出力がハイレベル
であれば、インバータチェーン内２の対応するインバー
タの遅延時間は短くなり、NANDゲートＧ10〜Ｇ17の出力
がローレベルであれば、インバータチェーン２内の対応
するインバータの遅延時間は長くなる。
【００３８】図３（ａ）の場合、インバータチェーン４
内の各インバータの出力ｎ０〜ｎ７がハイレベルの期間
中に入力クロック信号ＣＫｉがローレベルからハイレベ
ルに変化するため、インバータチェーン２内の各インバ
ータの遅延時間は短くなる。
【００３９】一方、図３（ｂ）、図３（ｃ）および図４
に示すように、入力クロック信号ＣＫｉの周期が長くな
るに従って、NANDゲートＧ10〜Ｇ17の出力ｎ０〜ｎ７の
うち、入力クロック信号ＣＫｉが立ち上がったときにロ
ーレベルになるものが多くなる。また、図３および図４
では省略しているが、ＮＯＲゲートＧ２〜Ｇ９の出力ｐ
０〜ｐ７についても、入力クロック信号ＣＫｉの周期が
長くなるに従ってハイレベルになるものが多くなる。
【００４０】NANDゲートＧ10〜Ｇ17の出力ｎ０〜ｎ７が
ローレベルになると、インバータチェーン２内の対応す
るインバータの遅延時間が長くなるため、出力ｎ０〜ｎ
７のうちローレベルになるものが多いほど、また、出力
ｐ０〜ｐ７のうちハイレベルになるものが多いほど、イ
ンバータチェーン２の遅延時間は長くなる。したがっ
て、入力クロック信号ＣＫｉの周期が長いほど、入力ク
ロック信号ＣＫｉと遅延クロック信号ＳＡＥとの位相差
も大きくなる。なお、図３および図４では、入力クロッ
ク信号ＣＫｉと遅延クロック信号ＳＡＥとの位相差をΔ
ｔで表している。
【００４１】このように、本実施形態は、入力クロック
信号ＣＫｉのある周期の立ち下がりエッジを基準として
パルス信号PULSEを生成し、このパルス信号PULSEに基づ
いて、遅延クロック信号ＳＡＥの次の周期での遅延時間
を設定する。このため、入力クロック信号ＣＫｉの周期
が変化しても、その変化に合わせて、遅延クロック信号
ＳＡＥの遅延時間を迅速に変化させることができる。し
たがって、ラッチ型のセンスアンプのタイミング制御信
号として、本実施形態の遅延クロック信号ＳＡＥを利用
すれば、センスアンプの動作クロック周波数に合わせて
センス動作タイミングを切り替えることができ、センス
アンプの動作マージンが増加する。
【００４２】図５は本実施形態の半導体集積回路で生成
された遅延クロック信号ＳＡＥを用いてセンスアンプの
タイミング制御を行う半導体メモリのデータ読み出し系
の概略構成を示すブロック図である。
【００４３】外部から入力された読み出しアドレスは、
アドレスレジスタ１１を介してアドレスデコーダ１２に
入力されてデコードされ、デコード結果が行選択回路１
３と列選択回路１４に入力される。行選択回路１３と列
選択回路１４はそれぞれ選択信号を出力し、この選択信
号に基づいて、メモリセルアレイ１５内の特定のセルデ
ータが読み出されてセンスアンプ１６ａに供給される。
センスアンプ１６ａは、図１と同様の構成のタイミング
生成回路１７からの遅延クロック信号SAE1，SAE2に基づ
いてセンス動作を行う。
【００４４】図５には、２つのセンスアンプ１６ａ，１
６ｂが設けられている。各センスアンプ１６ａ，１６ｂ
には、タイミング生成回路１７からそれぞれ別個の遅延
クロック信号SAE1，SAE2が供給される。すなわち、タイ
ミング生成回路１７内には、図１と同様の回路が２組設
けられており、クロックバッファ１８を介して入力され
る入力クロック信号ＣＫｉに基づいて遅延クロック信号
SAE1，SAE2を生成する。センスアンプ１６でセンス（増
幅）されたデータは、後段のセンスアンプ１６でさらに
増幅された後、データ入出力回路１９を介して外部に出
力される。
【００４５】なお、図１に示した半導体集積回路は、SR
AM等のセンスアンプ１６のセンス動作タイミングを切り
替えるためにのみ用いられるものではなく、遅延クロッ
ク信号ＳＡＥを用いるすべての回路に適用可能である。
【００４６】また、上述した実施形態では、入力クロッ
ク信号ＣＫｉの立ち下がりエッジを基準としてパルス発
生回路１でパルス信号PULSEを生成し、このパルス信号P
ULSEに基づいて次の周期の遅延クロック信号ＳＡＥの遅
延時間を調整する例を説明したが、入力クロック信号Ｃ
Ｋｉの立ち上がりエッジを基準としてパルス発生回路１
でパルス信号PULSEを生成してもよい。
【００４７】また、インバータチェーン３，４は、遅延
時間の調整を行うための周波数範囲を広く確保するため
に設けられており、必須の構成ではない。
【００４８】また、Ｄ／Ｓ試験等の低周波で試験を行う
場合は、インバータチェーン２内の各インバータを高速
動作時と同様の内部タイミングにするのが望ましく、こ
の場合、パルス発生回路１の出力PULSEを常にディセー
ブル状態（図１の場合、ハイレベル固定）にするテスト
モード切替回路を設ければよい。
【００４９】図６はテストモード切替回路を有する半導
体集積回路の回路図である。図６の回路は、テストモー
ド切替回路を有する以外は、図１の回路と同様に構成さ
れている。テストモード切替回路は、パルス発生回路１
とインバータチェーンとの間に接続されたＯＲゲートＧ
18で構成されている。このＯＲゲートＧ18は、テストモ
ード時にハイレベルになるTEST信号とパルス発生回路１
の出力との間で論理和を演算する。テストモード時は、
ＯＲゲートＧ18の出力はハイレベル固定になる。このた
め、ＮＯＲゲートＧ２〜Ｇ９の出力はローレベル固定に
なり、NANDゲートＧ10〜Ｇ17の出力はハイレベルに固定
になる。したがって、インバータチェーン２内の各イン
バータの遅延時間は最短になる。
【００５０】上述した実施形態では、入力クロック信号
ＣＫｉの周波数に応じて、インバータチェーン２内の各
インバータの遅延時間を略線形に変化させる例を示して
いるが、入力クロック信号ＣＫｉの周波数に応じてイン
バータチェーン２内の各インバータの遅延時間を非線形
に変化させてもよい。例えば、図７は、入力クロック信
号ＣＫｉの周波数に応じて、遅延クロック信号ＳＡＥの
遅延時間を非線形に変化させた例を示している。このよ
うに、入力クロック信号ＣＫｉの周波数に応じて遅延ク
ロック信号ＳＡＥの遅延時間を非線形に変化させること
により、入力クロック信号ＣＫｉの周波数に最適な遅延
クロック信号ＳＡＥを生成することができる。
【００５１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、入力クロック信号の立ち上がりエッジまたは立ち
下がりエッジを基準として生成した制御パルス信号に基
づいて、制御パルス信号に対応する周期の次の周期の遅
延クロック信号の遅延時間を設定するため、入力クロッ
ク信号の周波数変化に応じて、遅延クロック信号の遅延
時間を簡易かつ迅速に調整することができる。したがっ
て、遅延クロック信号を用いてセンスアンプのセンス動
作の切替制御を行えば、入力クロック信号の周波数に最
適なタイミングでセンスアンプのセンス動作を行うこと
ができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一実施形態の回
路図。
【図２】パルス発生回路１の出力とＮＯＲゲートとNAND
ゲートの出力のタイミング図。
【図３】図１の回路内の各部のタイミング図。
【図４】図３に続くタイミング図。
【図５】半導体メモリのデータ読み出し系の概略構成を
示すブロック図。
【図６】テストモード切替回路を有する半導体集積回路
の回路図。
【図７】入力クロック信号の周波数と遅延クロック信号
の遅延時間との関係を示す図。
【図８】従来のラッチ型SRAMのセンスアンプ周辺の構成
を示す回路図。
【符号の説明】
１ パルス発生回路 ２，３，４ インバータチェーン １１ アドレスレジスタ １２ アドレスデコーダ １３ 行選択回路 １４ 列選択回路 １５ メモリセルアレイ １６ａ，１６ｂ センスアンプ １７ タイミング生成回路 １８ クロックバッファ １９ データ入出力回路

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】入力クロック信号に基づいて、前記入力ク
    ロック信号に同期した遅延クロック信号を生成する半導
    体集積回路において、 前記入力クロック信号の立ち上がりエッジまたは立ち下
    がりエッジに基づいて、前記入力クロック信号の各周期
    ごとに制御パルス信号を生成するエッジパルス生成回路
    と、 前記制御パルス信号に基づいて、次の周期の前記遅延ク
    ロック信号の遅延時間を設定する遅延時間設定回路と、
    を備えることを特徴とする半導体集積回路。
  2. 【請求項２】前記遅延時間設定回路は、 縦続接続された複数の第１の遅延回路と、 前記複数の第１の遅延回路それぞれに対応して設けら
    れ、対応する前記第１の遅延回路の遅延時間を前記制御
    パルス信号に基づいて可変制御する複数の遅延制御回路
    と、を有し、 前記第１の遅延回路のそれぞれは、前記入力クロック信
    号を順次伝搬させることを特徴とする請求項１に記載の
    半導体集積回路。
  3. 【請求項３】前記第１の遅延回路それぞれは、前記制御
    パルス信号に基づいて電流駆動力を可変制御可能なイン
    バータ回路であることを特徴とする請求項２に記載の半
    導体集積回路。
  4. 【請求項４】前記遅延制御回路は、前記第１の遅延回路
    それぞれに互いに異なる遅延時間を設定することを特徴
    とする請求項２または３に記載の半導体集積回路。
  5. 【請求項５】前記遅延制御回路は、 縦続接続された複数の第２の遅延回路を有し、 前記第２の遅延回路それぞれの出力と前記入力クロック
    信号とに基づいて、前記第１の遅延回路それぞれの遅延
    時間を設定することを特徴とする請求項４に記載の半導
    体集積回路。
  6. 【請求項６】前記第１の遅延回路は、 第１および第２の電圧端子間に直列接続された第１のPM
    OSトランジスタ、第２のPMOSトランジスタ、第１のNMOS
    トランジスタ、および第２のNMOSトランジスタと、 前記第１のPMOSトランジスタに並列接続され前記遅延制
    御回路によりオン・オフ制御される第３のPMOSトランジ
    スタと、 前記第２のNMOSトランジスタに並列接続され前記遅延制
    御回路によりオン・オフ制御される第３のNMOSトランジ
    スタと、を有し、 前記第１のPMOSトランジスタと前記第２のNMOSトランジ
    スタとは常にオン状態であることを特徴とする請求項２
    〜５のいずれかに記載の半導体集積回路。
  7. 【請求項７】前記第１の遅延回路それぞれの遅延時間を
    固定にするか、可変にするかを切り替える切替回路を備
    えることを特徴とする請求項２〜６のいずれかに記載の
    半導体集積回路。
  8. 【請求項８】最終段の前記第１の遅延回路の出力と前記
    入力クロック信号とに基づいて、前記遅延クロック信号
    を生成する遅延クロック生成回路と、 前記遅延クロック信号に基づいて、ビット線対の電位差
    を増幅した信号を出力するか否かを切り替えるセンス動
    作制御回路と、を備えることを特徴とする請求項２〜７
    のいずれかに記載の半導体集積回路。
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