JP2001093283A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP2001093283A
JP2001093283A JP26632499A JP26632499A JP2001093283A JP 2001093283 A JP2001093283 A JP 2001093283A JP 26632499 A JP26632499 A JP 26632499A JP 26632499 A JP26632499 A JP 26632499A JP 2001093283 A JP2001093283 A JP 2001093283A
Authority
JP
Japan
Prior art keywords
circuit
signal
input
delay
activation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP26632499A
Other languages
English (en)
Other versions
JP4263818B2 (ja
Inventor
Hiroyoshi Tomita
浩由 富田
Naoharu Shinozaki
直治 篠▲崎▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP26632499A priority Critical patent/JP4263818B2/ja
Priority to US09/542,454 priority patent/US6339353B1/en
Priority to KR1020000024830A priority patent/KR100618067B1/ko
Publication of JP2001093283A publication Critical patent/JP2001093283A/ja
Application granted granted Critical
Publication of JP4263818B2 publication Critical patent/JP4263818B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
    • H03K3/356139—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【目的】 本発明は、クロック同期型の半導体集積回路
に関し、消費電流のより小さな入力回路を提供すること
を目的とする。 【構成】 活性化信号により活性化されて、入力信号を
受け取る入力回路と、前記活性化信号を生成する活性化
信号発生回路を有し、前記活性化信号生成回路は、クロ
ック信号の周期より短く、且つ入力信号のセットアップ
時間及びホールド時間に対応する時間を含む期間、間欠
的に前記活性信号を活性状態にして、入力回路を活性化
するように構成する。入力回路は、クロック信号１周期
のうちの限られた時間だけ活性化するので消費電流を少
なくすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に消費電流の小さい入力回路を有するクロック
同期型の半導体メモリに関する。近年、シンクロナス・
ダイナミック型ランダム・アクセス・メモリ（以下、Ｓ
ＤＲＡＭと称する。）に対して低消費電力の要請が高ま
っている。これに伴い、ＳＤＲＡＭの入力バッファにつ
いても消費電流を小さくする必要がある。
【０００２】
【従来の技術】図１に従来の入力バッファ回路を示す。
図１の入力バッファ回路は、外部端子に印加される入力
信号（例えば、アドレス信号、コントロール信号、デー
タ信号）を受ける入力回路１、及び該入力回路から出力
される信号を内部クロック信号ｉｃｌｋに同期してラッ
チするラッチ回路２で構成されている。ラッチ回路２の
出力は、内部回路へ供給される。図１において、３はク
ロック端子に印加される外部クロックＣＬＫを受け、内
部クロックｉｃｌｋを各内部回路に供給するクロックバ
ッファ回路である。
【０００３】入力回路１は例えばＣＭＯＳインバータで
構成されている。また、ラッチ回路２は、入力が入力回
路１に接続されたインバータ４、入力及び出力がそれぞ
れ前記インバータ４の出力及び入力に交差接続されたイ
ンバータ５、及びインバータ５の出力とインバータ４の
入力の間に設けられ、並列接続されたＰＭＯＳトランジ
スタＰ０１及びＮＭＯＳトランジスタｎ０１からなるト
ランスファスイッチで構成されている。このトランスフ
ァースイッチは、内部クロックｉｃｌｋに応答してオン
／オフ制御される。
【０００４】入力回路１は、外部端子に印加された入力
信号を受け、その論理レベルを反転した信号を出力す
る。そして、外部クロック信号ＣＬＫの立ち上がりに同
期した内部クロックｉｃｋｌに応答してトランスファス
イッチがオンすると、ラッチ回路２は、入力回路１の出
力をラッチする。
【０００５】
【発明が解決しようとする課題】図１のような従来の入
力バッファ回路において、入力回路１は常時電源線に接
続され、常に動作するように構成されていた。このた
め、従来の入力回路１は多くの電流を消費していた。図
１とは別の例として、パワーダウンモード時は入力回路
を非活性とすることで、消費電流を低減した入力回路が
知られている。
【０００６】しかしながら近年、ＳＤＲＡＭの低消費電
流化に対する要請はさらに高まっており、入力バッファ
回路についてもさらなる低消費電流対策が必要となって
いる。
【０００７】したがって、本発明は消費電流が小さな半
導体集積回路を提供することを目的とする。より具体的
には、クロック同期型の半導体集積回路において消費電
流を小さくすることを目的とする。さらに本発明は、消
費電流の小さなＳＤＲＡＭを提供することを目的とし、
ＳＤＲＡＭにおけるクロック同期型の入力回路の消費電
流を低減することを目的とする。
【０００８】
【課題を解決するための手段】前記課題を解決するた
め、次のような考察を行った。
【０００９】図２は、入力回路のセットアップ時間及び
ホールド時間を説明するためのタイミングダイヤグラム
である。クロック同期型の半導体集積回路では、外部ク
ロックＣＬＫの立ち上がりのタイミングで入力信号（ア
ドレス信号、コントロール信号等）を取込みラッチす
る。そして、入力信号は以下の理由によりセットアップ
時間及びホールド時間中、その論理値が確定している必
要がある。
【００１０】すなわち図１の例において、ラッチ回路２
が外部クロックＣＬＫに同期して外部端子に印加される
入力信号をラッチするには、ラッチ回路２が内部クロッ
クｉｃｌｋの立ち上がりに応答してラッチ動作を開始す
る前に、外部端子に印加された入力信号が入力回路１を
介してラッチ回路２の入力に到達しそのラッチ回路２の
入力信号の論理値が確定している必要がある。
【００１１】ここで、外部端子に印加された入力信号
は、入力回路１等の幾つかの回路を経由してラッチ回路
２に送られる。また、図１において入力回路１が信号の
出力を開始してからラッチ回路２の入力が確定するまで
に若干の時間を要する。そのため、図２に示すごとく、
外部端子に印加される入力信号の論理値は外部クロック
ＣＬＫの立ち上がりよりも、少なくともセットアップ時
間ｔｓ分前に確定させておく必要がある。
【００１２】一方、ラッチ回路２のラッチ出力が確定す
るまで、ラッチ回路２の入力信号は保持されていなけれ
ばならない。すなわち、図１においてクロックバッファ
３が外部クロックＣＬＫから内部クロックｉｃｌｋを生
成するのに一定の時間を要し、また内部クロックｉｃｌ
ｋがクロックバッファ３からラッチ回路２に伝達される
のに所定の時間を要する。仮に、外部クロックＣＬＫの
立ち上がり直後に入力信号を消失させてしまうと、ラッ
チ回路２が内部クロックｉｃｌｋに応答してラッチ動作
を開始する時点で、ラッチ回路２の入力ノードにおいて
入力信号は既に消失してしまっており、ラッチ回路２は
入力信号を正常にラッチすることができない。
【００１３】したがって、外部端子に印加された入力信
号は、外部クロックＣＬＫが立ち上がった後も、図２の
ホールド時間に相当する期間、維持しておく必要があ
る。
【００１４】以上の理由により、入力回路には、外部ク
ロック信号の立ち上がりのタイミングを基準として、セ
ットアップ時間ｔｓとホールド時間ｔＨが規定され、こ
の期間中、入力信号の論理レベルは確定されている必要
がある。
【００１５】このため、図１の入力回路は、前記セット
アップ時間及びホールド時間に相当する期間、活性化さ
れている必要がある。反面、それ以外の期間入力回路１
を活性化させておいても、その期間中、入力回路１は電
流を無駄に消費しているだけである。
【００１６】本発明は、このように入力回路１を活性化
させておく必要のある期間は外部クロック１周期より短
い期間（セットアップ時間＋ホールド時間）で良いこと
に着目し、その必要な期間だけ入力回路１を活性化し、
その他の期間は入力回路を非活性とすることで、入力回
路１の消費電流を削減しようとするものである。
【００１７】すなわち、前記課題を解決するため、本発
明において入力回路は、入力回路のセットアップ時間及
びホールド時間に対応する時間に限り間欠的に活性化さ
れる。入力回路は、セットアップ時間及びホールド時間
に対応する期間活性化されているので、従来と同様、入
力信号をクロック信号に同期して正常にラッチすること
ができる。一方、それ以外の期間、入力回路は非活性状
態であるので、入力回路の消費電流を小さくすることが
できる。
【００１８】さらに、本発明の入力回路の出力は、非活
性状態の時ハイ・インピーダンス状態となる。これによ
り、入力回路が非活性状態の時、電源線と入力回路の出
力線との間に電流が流れることを防止でき、消費電流を
少なくすることができる。
【００１９】また本発明は、入力回路からの出力信号を
ラッチするラッチ回路を有する。ラッチ回路を構成する
２つのインバータのうち、出力がラッチ回路の入力に接
続されている方の第２インバータは、ラッチ回路が非活
性状態の時ハイ・インピーダンス状態となる。これによ
り、ラッチ回路が非活性状態の時、ラッチ回路の入力配
線と電源線との間に第２インバータを介して電流が流れ
ることが防止でき、消費電流を少なくすることができ
る。
【００２０】さらに、本発明では入力回路を活性化する
活性化信号を生成するための活性化信号生成回路を有す
る。この活性化信号生成回路は、活性化信号の活性化タ
イミングを調整するための遅延回路を有する。この遅延
回路の遅延時間はプログラム可能で、入力回路のセット
アップ時間の前に活性化信号が活性状態に遷移するよう
にその遅延時間がプログラムされる。このように遅延回
路の遅延時間を設定することにより、入力回路の消費電
流を低減することができる。
【００２１】また、他の実施形態において、前記遅延回
路の遅延時間はＣＡＳレイテンシに応答して切替え可能
に構成されている。選択されたＣＡＳレイテンシに応答
して、入力される外部クロックの最大周波数は変化す
る。遅延回路の遅延時間（すなわち活性化信号の活性化
タイミング）を外部クロックの最大周波数に応答して切
り換えることにより、入力回路の低消費電流化の効果を
より向上させることができる。
【００２２】また、さらに別の実施形態の活性化信号生
成回路は、入力される外部クロックの周波数によらず活
性化信号の活性状態の期間が一定となるように制御す
る。この活性状態の期間を、入力回路のセットアップ時
間とホールド時間の合計時間と対応させることにより、
入力回路の消費電流削減の効果を最大限引き出すことが
できる。
【００２３】
【発明の実施の形態】本発明の入力バッファ回路の実施
形態を説明する前に、本発明を適用するＳＤＲＡＭの全
体構成の概略を図３を用いて説明する。
【００２４】図３において、１１はクロックバッファ、
１２はコマンドバッファ／レジスタ、１３はアドレスバ
ッファ／レジスタ及びバンク選択回路、１４はＩ／Ｏデ
ータバッファ／レジスタ、１５は制御信号ラッチ、１６
はモードレジスタ、１７はコラムアドレスカウンタ、１
８はＤＲＡＭコア、１９はＩ／Ｏバスをそれぞれ示して
いる。
【００２５】また、ＣＬＫは外部クロック、ｉｃｌｋは
内部クロック、ＣＫＥはクロックイネーブル信号、／Ｃ
Ｓ，／ＲＡＳ，／ＣＡＳ，／ＷＥはコントロール信号、
Ａ0〜Ａ11はアドレス信号、ＤＱ0 〜ＤＱ3 はデータ信
号をそれぞれ示している。
【００２６】クロックバッファ１１は、外部クロックＣ
ＬＫをバッファリングして内部クロックｉｃｌｋを生成
し、この内部クロックｉｃｌｋをＳＤＲＡＭ内の各機能
ブロックに供給する。各機能ブロックはこの内部クロッ
クｉｃｌｋに同期して動作する。また、クロックバッフ
ァ１１は、クロックイネーブル信号ＣＫＥを受ける。ク
ロックバッファ１１がＬレベルのクロックイネーブル信
号ＣＫＥを受けると、ＳＤＲＡＭはパワーダウンモード
に入り、入力回路を含めてＳＤＲＡＭ内の各回路が非活
性化され、消費電力が抑えられる。
【００２７】コマンドバッファ／レジスタ１２は、内部
クロック信号ｉｃｌｋに同期してコントロール信号／Ｃ
Ｓ，／ＲＡＳ，／ＣＡＳ，／ＷＥを取込みラッチする。
これらコントロール信号は、図示しないコマンドデコー
ダでデコードされ、ＳＤＲＡＭの動作モードが決定され
る。
【００２８】アドレスバッファ／レジスタ及びバンク選
択回路１３は、内部クロックｉｃｌｋに同期してアドレ
ス信号Ａ0 〜Ａ11を取込みラッチする。尚、アドレス信
号のうちＡ11は後述するバンクを選択するためのバンク
アドレスであり、図３の例ではこのバンクアドレスによ
りバンク０かバンク１の一方が選択される。
【００２９】Ｉ／Ｏデータバッファ／レジスタ１４は、
内部クロックｉｃｌｋに同期してデータ信号ＤＱ0 〜Ｄ
Ｑ3 を入出力する。
【００３０】制御信号ラッチ１５は、コマンドバッファ
／レジスタで特定された動作モードに応答して、ＤＲＡ
Ｍコア１８に対し各種内部制御信号ＲＡＳ，ＣＡＳ，Ｗ
Ｅを出力する。
【００３１】モードレジスタ１６は、外部から指定され
た動作モード（バースト長、バーストタイプ、ＣＡＳレ
イテンシ）を記憶する。尚、ＣＡＳレイテンシはＳＤＲ
ＡＭがデータ読み出し動作を行う時、リードコマンド
（複数のコントロール信号の値の組み合わせにより特定
される）を入力してから何クロック目にデータ出力端子
に読み出しデータが現れるかを示すものである。これら
動作モードは、モードレジスタセットコマンドを入力す
るのと同時に、特定のアドレス外部端子に動作モードを
指定する信号を印加することでモードレジスタに記憶さ
れる。
【００３２】コラムアドレスカウンタ１７は、動作モー
ドがバーストリード（或いはバーストライト）である
時、モードレジスタ１６に記憶されたバースト長、バー
ストタイプにしたがった内部コラムアドレスを生成す
る。
【００３３】ＤＲＡＭコア１８は、２つのバンク（バン
ク０及びバンク１）で構成され、各バンクはそれぞれ、
ＤＲＡＭメモリセルアレイと、ローアドレスに基づいて
メモリセルアレイ中の特定のワード線を選択するローデ
コーダと、コラムアドレスに基づいて、メモリセルアレ
イ中の特定のビット線をデータバスに選択的に接続する
コラムデコーダと、読み出し動作時にデータバスに読み
出されたデータを増幅してＩ／Ｏバスに出力するセンス
バッファと、書込み動作時にＩ／Ｏバスに現れた書込み
データを増幅してデータバスに出力するライトアンプを
含む。
【００３４】これらＤＲＡＭコア内の各機能回路は、内
部制御信号ＲＡＳ，ＣＡＳ，ＷＥに基づいてその動作が
制御される。
【００３５】本発明の入力バッファ回路は、図３中のコ
マンドバッファ、アドレスバッファ及び入力データバッ
ファに適用可能である。
【００３６】図４は、本発明の入力バッファの第１実施
形態を示す回路図である。
【００３７】図４において、２１は入力回路、２２はラ
ッチ回路、２３は第１のインバータ、２４は第２のイン
バータ、Ｐ１１−Ｐ１４はＰＭＯＳトランジスタ、ｎ１
１−ｎ１４はＮＭＯＳトランジスタをそれぞれ示してい
る。
【００３８】入力回路２１は、高電源線Ｖｄｄと低電源
線Ｖｓｓ（ＧＮＤ）間に直列接続されたＰＭＯＳトラン
ジスタＰ１１とＮＭＯＳトランジスタｎ１１で構成され
るＣＭＯＳインバータを含む。このＣＭＯＳインバータ
の入力ノード（ＰＭＯＳトランジスタＰ１１のゲート及
びＮＭＯＳトランジスタｎ１１のゲート）は外部端子に
接続されており、この外部端子には入力信号（アドレス
信号、コントロール信号、データ信号）が印加される。
入力信号はＣＭＯＳレベル（典型的にＶｄｄ〜Ｖｓｓの
振幅を有する。）である。
【００３９】この入力回路２１には、ＣＭＯＳインバー
タと直列にＰＭＯＳトランジスタＰ１２及びＮＭＯＳト
ランジスタｎ１２が設けられている。これらのトランジ
スタＰ１２，ｎ１２のゲートは、それぞれ活性化信号／
ＥＮ，ＥＮを受ける。この活性化信号／ＥＮ，ＥＮは相
補信号であり、ＥＮがＨレベル（／ＥＮはＬレベル）の
時、ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジ
スタｎ１２は共にオンして、入力回路２１は活性状態と
なり、ＣＭＯＳインバータは入力信号の論理レベルを反
転して出力ノードｎ−０１に出力する。
【００４０】一方、ＥＮがＬレベル（／ＥＮはＨレベ
ル）の時、ＰＭＯＳトランジスタＰ１２及びＮＭＯＳト
ランジスタｎ１２は共にオフして、入力回路２１は非活
性状態となる。この時、高電源線Ｖｄｄと出力ノードｎ
−０１の間、及び低電源線Ｖｓｓと出力ノードｎ−０１
の間は、それぞれＰＭＯＳトランジスタＰ１２及びＮＭ
ＯＳトランジスタｎ１２により遮断される。したがっ
て、出力ノードｎ−０１がいずれの電位であっても、高
低電源線Ｖｄｄ・Ｖｓｓと出力ノードｎ−０１の間に電
流が流れることはなく消費電流の増加を抑えている。
【００４１】入力回路２１の出力ノードｎ−０１はラッ
チ回路２２に接続されている。このラッチ回路２１は、
入力が前記出力ノードｎ−０１に接続された第１のＣＭ
ＯＳインバータ２３と、入力及び出力がそれぞれ第１の
ＣＭＯＳインバータの出力及び入力に接続された第２の
ＣＭＯＳインバータ２４で構成されている。
【００４２】第２のＣＭＯＳインバータ２４は、高電源
線Ｖｄｄと低電源線Ｖｓｓとの間に直列接続されたＰＭ
ＯＳトランジスタＰ１３及びＮＭＯＳトランジスタｎ１
３を含む。この第２のＣＭＯＳインバータ２４の入力
（ＰＭＯＳトランジスタＰ１３及びＮＭＯＳトランジス
タｎ１３のゲート）は第１のＣＭＯＳインバータ２３の
出力に接続されている。
【００４３】第２のＣＭＯＳインバータ２４はさらに、
ＰＭＯＳトランジスタＰ１３及びＮＭＯＳトランジスタ
ｎ１３と直列接続された、ＰＭＯＳトランジスタＰ１４
及びＮＭＯＳトランジスタｎ１４を有している。これら
トランジスタのゲートは活性化信号ＥＮ，／ＥＮを受け
る。
【００４４】活性化信号ＥＮがＬレベルの時、ＰＭＯＳ
トランジスタＰ１４及びＮＭＯＳトランジスタｎ１４は
共にオンして、ラッチ回路２２は出力ノードｎ−０１に
現れた信号をラッチする。一方、活性化信号ＥＮがＨレ
ベルの時、ＰＭＯＳトランジスタＰ１４及びＮＭＯＳト
ランジスタｎ１４は共にオフして、第２のＣＭＯＳイン
バータ２４は非活性状態となり、ラッチ回路２２は非ラ
ッチ状態となる。
【００４５】図４の入力バッファ回路は、活性化信号Ｅ
Ｎ，／ＥＮに応答して次のように動作する。
【００４６】活性化信号ＥＮがＨレベル（／ＥＮはＬレ
ベル）の時、入力回路２１は活性状態となり、入力回路
は入力信号の論理レベルを反転して出力ノードｎ−０１
に出力する。この時、第２のＣＭＯＳインバータ２４は
非活性状態であるので、ラッチ回路２２は非ラッチ状態
となり、第１のＣＭＯＳインバータ２３は、出力ノード
ｎ−０１の信号の論理レベルを反転してノードｎ−０２
に出力する。
【００４７】次いで、活性化信号ＥＮがＨレベルからＬ
レベルに遷移すると、入力回路２１は非活性状態とな
る。前述のように、この時高低電源線Ｖｄｄ・Ｖｓｓと
出力ノードｎ−０１との間に電流は流れない。一方、活
性化信号ＥＮがＬレベルとなることにより、第２のＣＭ
ＯＳインバータ２４が活性状態となり、ラッチ回路２２
は、出力ノードｎ−０１の信号をラッチする。尚この
時、出力ノードｎ−０１と電源線Ｖｄｄ（又はＶｓｓ）
とは、ＰＭＯＳトランジスタＰ１３，Ｐ１４（又はＮＭ
ＯＳトランジスタｎ１３，ｎ１４）を介して接続される
が、出力ノードはそれと同電位の電源線に接続されるの
で、出力ノードｎ−０１と電源線の間に電流が流れるこ
とはない。
【００４８】活性化信号ＥＮは、後述するように内部ク
ロック信号ｉｃｌｋに基づいて生成され、内部クロック
信号ｉｃｌｋは外部クロック信号ＣＬＫに基づいて生成
されるので、ラッチ回路２２は外部クロック信号ＣＬＫ
に同期して入力信号をラッチしている。
【００４９】そして、ラッチ回路２２が入力信号をラッ
チしている間、入力回路２１は非活性状態となり、その
間電流を消費しない。このようにして、入力回路２１の
消費電流の低減を図っている。
【００５０】この入力回路２１の活性／非活性は、活性
化信号発生回路で生成される活性化信号ＥＮ，／ＥＮで
制御される。
【００５１】図５は、本発明の活性化信号発生回路の第
１実施形態を示す。
【００５２】図５の活性化信号生成回路は、ラッチ回路
３１、ディレイ回路３２、パルス化回路３３、フューズ
回路３４及びインバータ３５で構成されている。
【００５３】ラッチ回路３１は、内部クロックｉｃｌｋ
の立ち上がりに応答てして、データ入力端子ＤのＬレベ
ルの信号をラッチして、データ出力端子ＱよりＬレベル
の活性化信号ＥＮを出力する。インバータ３５は、活性
化信号ＥＮの論理レベルを反転して、反転活性化信号／
ＥＮを出力する。また、ラッチ回路３１は、セット信号
ｓｅｔに応答して、データ出力端子Ｑの信号をＨレベル
にセットする。
【００５４】ディレイ回路３２は、ラッチ回路３１から
出力される活性化信号ＥＮを所定時間遅延させる。ディ
レイ回路３２の遅延時間は、ＳＤＲＡＭ出荷前の試験結
果に基づきヒューズ回路３４を適当な値にプログラムす
ることにより設定される。
【００５５】パルス化回路３３は、ディレイ回路３２の
出力信号の立ち下がりに応答して、一定時間のパルス幅
を有するセットパルスを生成する。このセットパルスが
ラッチ回路３１のセット端子ｓｅｔに入力すると、ラッ
チ回路３１は前述のごとくセットされる。
【００５６】図６は、図５の活性化信号発生回路のタイ
ミングダイヤグラムである。この図６の用いて、図５の
活性化信号発生回路の動作を説明する。
【００５７】図３のクロックバッファ１１は、入力され
る外部クロックＣＬＫに基づいて、内部クロックｉｃｌ
ｋを生成する。クロックバッファの役割の１つは、小振
幅で入力される外部クロックＣＬＫを増幅して、ＣＭＯ
Ｓレベルの振幅の大きな内部クロックｉｃｌｋを生成す
ることにある。クロックバッファが外部クロックＣＬＫ
をバッファリングすることにより、図６に示されるごと
く、内部クロックｉｃｌｋの位相は外部クロックＣＬＫ
の位相よりも所定時間だけ遅れている。
【００５８】内部クロックｉｃｌｋの立ち上がり（時刻
ｔ１）に応答して、ラッチ回路３１はデータ入力端子Ｄ
のＬレベルをラッチしてデータ出力端子ＤにＬレベルの
活性化信号ＥＮを出力する。これにより、図４の入力回
路２１は非活性状態となる。
【００５９】図６から明らかなごとく、クロックバッフ
ァにおける遅延時間（外部クロックＣＬＫと内部クロッ
クｉｃｌｋの時間差：ｔ１−ｔ０）は、図４の入力バッ
ファのホールド時間ｔＨに対応している。図４の例で
は、クロックバッファにおける遅延時間は、ＳＤＲＡＭ
の入力回路に対し要求されているホールド時間とほぼ等
しいかそれより長い。したがって、図４の入力バッファ
の入力回路２１は、要求されているホールド時間と同じ
かそれより長い期間活性化される。
【００６０】活性化信号ＥＮの立ち下がりタイミング
は、図６に示すごとく、ディレイ回路３２において所定
時間遅延される。ディレイ回路３２の出力ノードの電
位がＨからＬに立ち下がると（時刻ｔ２）、パルス化回
路３３は、一定期間Ｈレベルとなるセットパルスをノー
ドに出力する。
【００６１】このセットパルスに応答して、ラッチ回路
３１のデータ出力端子Ｑは、Ｈレベルにセットされ、こ
れにより活性化信号ＥＮはＨレベルに遷移するので、図
４の入力回路２１は活性化される。この活性化信号ＥＮ
がＨレベルに遷移してから外部クロックＣＬＫが次に立
ち上がるまでの期間は、後述するように、ＳＤＲＡＭが
最大周波数で動作する際に必要とされる入力回路のセッ
トアップ時間ｔｓと等しいかそれより長い時間に設定さ
れる。
【００６２】図７は、ＳＤＲＡＭにおける、ＣＡＳレイ
テンシ、最大クロック周波数、セットアップタイムｔ
ｓ，ホールドタイムｔＨの関係を示す図面である。
【００６３】図７において、ＣＡＳレイテンシの値が大
きくなるにつれて、入力される外部クロックＣＬＫの最
大値（最大クロック周波数）が高くなっていることがわ
かる。すなわち、ＣＡＳレイテンシが１の場合最大クロ
ック周波数は３３ＭＨｚであるのに対し、ＣＡＳレイテ
ンシが３の場合最大クロック周波数は１００ＭＨｚとな
っている。一方、図７の例では、ＣＡＳレイテンシの値
によらず、セットアップタイム及びホールドタイムの値
は２ｎｓと一定である。
【００６４】尚、図７におけるセットアップ時間及びホ
ールド時間としての２ｎｓは、カタログ値である。一
方、入力回路のセットアップ時間及びホールド時間の実
力値はこのカタログ値より短いのが通常である。従っ
て、本発明の請求項のセットアップ時間及びホールド時
間は、厳密には前記実力値を指す。しかしながら、以下
の説明では便宜的にセットアップ時間及びホールド時間
としてカタログ値としての２ｎｓを使用して説明する。
【００６５】図７より、セットアップ時間ｔｓは、外部
クロック周波数によらず、２ｎｓ必要であることがわか
る。言い換えれば、活性化信号ＥＮは、外部クロックＣ
ＬＫの立ち上がりタイミングよりも少なくとも２ｎｓ
（より厳密には、入力回路のセットアップ時間として必
要な時間（２ｎｓより短い））前に、活性化状態に遷移
していなけらばならないということになる。
【００６６】図６に戻って、外部クロックＣＬＫの周期
ｔＣＬＫは、クロックバッファの遅延時間（ｔ１−ｔ
０）、ディレイ回路３２におけるディレイ時間（ｔ２−
ｔ１＝ｔｄ）と、ラッチ回路３１がリセットされてから
次に外部クロックＣＬＫが立ち上がるまでの時間（ｔ３
−ｔ２）の和とほぼ等しいことがわかる。
【００６７】図７の例で、セットアップタイム及びホー
ルドタイムはそれぞれ２ｎｓ必要であるので、クロック
バッファの遅延時間（ｔ１−ｔ０）をホールド時間２ｎ
ｓに、ラッチ回路３１がセットされてから次に外部クロ
ックＣＬＫが立ち上がるまでの時間（ｔ３−ｔ２）をセ
ットアップ時間２ｎｓに設定しようとすると、ディレイ
回路３２におけるディレイ時間は、外部クロックＣＬＫ
の周期から２ｎｓ＋２ｎｓ＝４ｎｓ分を引いた値に設定
すれば良いことがわかる。一方、図７より外部クロック
ＣＬＫの最小クロック周期は１０ｎｓであるので、結果
として、ディレイ回路３２のディレイ時間は１０ｎｓ−
４ｎｓ＝６ｎｓに設定すれば良いことがわかる。
【００６８】このように、外部クロックの周波数が１０
０ＭＨｚ（周期：１０ｎｓ）であるとき、ディレイ回路
３２の遅延時間を６ｎｓに設定すると、活性化信号ＥＮ
の活性化時間は４ｎｓとなり、図４の入力回路２１を活
性化するために必要な最小時間（セットアップ時間２ｎ
ｓ＋ホールド時間２ｎｓ＝４ｎｓ）とほぼ等しくなり、
入力回路２１が消費する電流を最小にすることができ
る。
【００６９】一方、外部クロックの周波数が３３ＭＨｚ
（周期：３０ｎｓ）の場合、活性化信号生成回路の第１
の実施形態ではディレイ回路３２の遅延時間は６ｎｓと
固定であるので、活性化信号の活性化期間は、３０ｎｓ
−６ｎｓ＝２４ｎｓとなり、入力回路２１を活性化する
のに最低限必要な４ｎｓに比較してかなり長くなる。し
かし、外部クロックＣＬＫの１周期：３０ｎｓのうち６
ｎｓ間は、入力回路２１を非活性状態とすることができ
るので、従来と比べ入力回路２１の消費電流を低減する
ことができる。
【００７０】このように、本発明の活性化信号発生回路
の第１実施形態では、外部クロックＣＬＫの周波数が高
い程（周期が短い程）、活性化信号ＥＮの活性化期間が
短くなるので、入力回路２１の消費電流削減の効果はよ
り大きくなるといえる。
【００７１】また、この第１の実施形態では、ディレイ
回路３２の遅延時間を外部クロックＣＬＫが最大周波数
の時、活性化信号ＥＮの活性化期間が入力回路が要求す
るセットアップ時間とホールド時間を含み、そのセット
アップ時間とホールド時間の合計時間にできるだけ近い
値になるように設定することが重要である。
【００７２】図７の例では、最大クロック周波数：１０
０ＭＨｚに対応して、ディレイ回路３２の遅延時間を上
述のように６ｎｓに設定している。仮に、ディレイ回路
３２の遅延時間を６ｎｓより長く設定してしまうと、外
部クロックＣＬＫの周波数が１００ＭＨｚの場合に、活
性化信号ＥＮの活性化期間が入力回路に要求されている
セットアップ時間とホールド時間の和：４ｎｓより短く
なってしまい、ＳＤＲＡＭの正確な動作が保証されなく
なってしまう。
【００７３】図８は、図５の活性化信号発生回路の第１
の実施形態の中のディレイ回路３２の具体回路の例を示
している。
【００７４】図８において、４１，４２はそれぞれＣＭ
ＯＳインバータ、４３は抵抗、ｎ４１−ｎ４４はＮＭＯ
Ｓトランジスタ、ｃ４１−ｃ４４はキャパシタをそれぞ
れ示している。
【００７５】図８のディレイ回路３２は、抵抗４３とキ
ャパシタｃ４１−ｃ４４でＣＲディレイ回路を構成して
いる。図中、４つのキャパシタｃ４１−ｃ４４は、対応
するＮＭＯＳトランジスタと直列に、抵抗４３と接地線
ＧＮＤの間にそれぞれ接続されている。尚インバータ４
１は、ディレイ回路３２をインバータ４１の入力側の負
荷から切り離すためのものであり、インバータ４２は、
ディレイ回路３２をインバータ４２の出力側の負荷から
切り離すためのものである。これにより、ディレイ回路
は、抵抗４３及びキャパシタｃ４１−ｃ４４によりその
ディレイ値を正確に制御できる。
【００７６】図８において、４つのＮＭＯＳトランジス
タｎ４１−ｎ４４のゲートには、フューズ回路３４から
の制御信号が入力される。この制御信号により、ＮＭＯ
Ｓトランジスタｎ４１−ｎ４４のオン／オフを制御し
て、抵抗４３に接続されるキャパシタの個数を選択でき
るようになっている。
【００７７】このようにキャパシタの個数を選択するこ
とにより、ディレイ回路３２の遅延時間を調整すること
ができる。キャパシタｃ４１−ｃ４４の容量値はそれぞ
れ同じにしてもよいが、１：２：４：８の比になるよう
に設定してもよい。
【００７８】尚、図８においてキャパシタ及びＮＭＯＳ
トランジスタの個数は４個であるがそれに限定されるも
のではない。
【００７９】図９は、本発明のディレイ回路３２の第２
の実施形態を示す。
【００８０】図９において、１８１−１８４は遅延ユニ
ット、１８５−１８９はＮＡＮＤゲート、１９０，１９
１はＣＭＯＳインバータ、１９２，１９３は抵抗、Ｃ１
９０，Ｃ１９１はキャパシタをそれぞれ示す。
【００８１】遅延ユニット１８１は、直列接続された２
つのインバータ１９０、１９１と、それぞれのインバー
タの出力端に接続された抵抗とキャパシタからなるＣＲ
遅延回路で構成されている。尚、他の遅延ユニット１８
２−１８４もこの遅延ユニット１８１と同一の構成を有
する。但し、図９に示した遅延ユニットの具体回路は一
例であって、これに限定されるものではない。
【００８２】４つの遅延ユニット１８１−１８４は直列
に接続されており、各遅延ユニットの出力端から４つの
遅延時間の異なる遅延信号が得られるようになってい
る。４つのＮＡＮＤゲート１８５−１８８は、それぞれ
２入力のうち一方の入力が対応する遅延ユニットの出力
端に接続され、他方の入力がフューズ回路に接続されて
いる。またＮＡＮＤゲート１８９は、前記４つのＮＡＮ
Ｄゲート１８５−１８８の出力を受けるようになってい
る。
【００８３】フューズ回路からは４ビットの信号が出力
される。この４ビットの信号のうち１ビットのみがＨレ
ベルであり、残る３ビットはＬレベルである。例えば、
ＮＡＮＤゲート１８５に対し、フューズ回路からＨレベ
ルの信号が出力されると、遅延ユニット１８４の出力端
に現れる遅延信号がＮＡＮＤゲート１８５及び１８９を
介して図５のパルス化回路３３に出力される。一方、他
の遅延ユニット１８１−１８３の出力端からの遅延信号
は、それぞれ対応するＮＡＮＤゲート１８６−１８８に
おいて阻止される。
【００８４】このように、ヒューズ回路からの信号によ
って、４種類の遅延量の異なる遅延信号のうちの１つを
選択することができる。尚、図９において遅延ユニット
及び２入力ＮＡＮＤゲートの数はそれぞれ４であるが、
その数に限られるものではない。
【００８５】図１０は、図５の活性化信号発生回路の第
１実施形態の中のパルス化回路３３の具体回路の例を示
す。
【００８６】図１０において、５１−５４はＣＭＯＳイ
ンバータであり、５５はＡＮＤゲートである。ＡＮＤゲ
ート５５の一方の入力端子はインバータ５１と直接接続
されているのに対し、他方の入力端子はインバータ５２
−５４を介してインバータ５１と接続されるように構成
されている。
【００８７】これにより、インバータ５１の入力信号が
ＨレベルからＬレベルに遷移すると、ＡＮＤゲート５５
の出力はＨとなり、次いで、インバータ５２乃至５４の
遅延時間後に、ＡＮＤゲート５５の出力はＬになる。こ
のように、入力信号のＨレベルからＬレベルの遷移に応
答して、Ｈパルスが出力される。尚、このＨパルスの期
間は、インバータ５２乃至５４の遅延時間の和と対応し
ている。
【００８８】図１１は、図５の活性化信号発生回路の第
１実施形態の中のフューズ回路３４の具体回路の例を示
している。
【００８９】図１１において、６１−６８はヒューズ、
ｎ６１−ｎ６４はＮＭＯＳトランジスタ、７１−７５は
インバータ、８０−８７はトランスファスイッチ、ＴＥ
ＳＴはテスト制御信号、ｔｓ１−ｔｓ４はテスト設定信
号、ｆｓ１−ｆｓ４はディレイ設定信号をそれぞれ示し
ている。
【００９０】ヒューズ６１及び６２はポリシリコンヒュ
ーズであり、高電源線Ｖｄｄと低電源線Ｖｓｓ（ＧＮ
Ｄ）の間に直列に接続される。また、これらヒューズと
直列にゲートが高電源線Ｖｄｄに接続されたＮＭＯＳト
ランジスタｎ６１が設けられている。このトランジスタ
ｎ６１は、ヒューズ６１及び６２が共に非溶断状態の未
プログラム状態において、ヒューズ６１及び６２を介し
て電源線間を流れる貫通電流を抑えるためのもので、そ
の内部抵抗は大きい値を有している。
【００９１】プログラム時、ヒューズ６１とヒューズ６
２のいずれか一方が例えばレーザ等の手段により溶断さ
れる。これにより０（Ｌ）または１（Ｈ）がプログラム
され、ヒューズ６１とヒューズ６２の結節点よりディレ
イ設定信号ｔｓ１が出力される。
【００９２】ヒューズ６３−６８及びＮＭＯＳトランジ
スタｎ６２−ｎ６８も同様に構成され、結果として、ヒ
ューズ６１−６８をプログラムすることにより、４ビッ
トのディレイ設定信号ｔｓ１−ｔｓ４が生成される。
【００９３】一方、ｔｓ１−ｔｓ４はテスト設定信号で
ある。ヒューズ６１−６８をプログラムしてディレイ回
路３２の遅延時間を設定する前に、このテスト設定信号
によりディレイ回路３２の遅延時間特性を測定する。ヒ
ューズ６１−６８を一旦プログラムしてしまうと、ディ
レイ回路３２の遅延時間を再設定することが困難になる
ので、ヒューズプログラミングの前にテスト設定信号ｔ
ｓ１−４を入力することで予めディレイ回路３２の遅延
特性を測定する。
【００９４】このテスト設定信号ｔｓ１−ｔｓ４は、例
えば、テストコマンドをＳＤＲＡＭに与えるのと同時
に、特定のアドレス入力端子より入力することができ
る。
【００９５】テスト制御信号ＴＥＳＴは、テストコマン
ドに応答してＨレベルになる。８０乃至８７は、それぞ
れ一対のＰＭＯＳトランジスタとＮＭＯＳトランジスタ
からなるトランスファスイッチである。
【００９６】テスト制御信号ＴＥＳＴがＨレベルになる
と、複数のトランスファスイッチのうち、８０、８２、
８４及び８６がオンし、８１，８３，８５及び８７はオ
フする。これによりテスト設定信号ｔｓ１−ｔｓ４がデ
ィレイ回路３２へ出力される。テスト設定信号の値を変
えて、ディレイ回路３２の遅延時間を測定することによ
り、ディレイ回路３２の遅延特性を得ることができる。
【００９７】その後、テスト制御信号をＬレベルに戻
し、ヒューズ６１−６８を、使用する最大クロック周波
数、セットアップ時間、ホールド時間、ディレイ回路３
２の遅延特性等を考慮して適当な値にプログラムするこ
とにより、ディレイ設定信号ｆｓ１−ｆｓ４をそれぞれ
トランスファスイッチ８１，８３，８５及び８７を介し
てディレイ回路３２に出力することができる。
【００９８】図１２は、本発明の活性化信号生成回路の
第２実施形態を示す。
【００９９】図１２の第２の実施形態が、図５の第１の
実施形態と異なる点は、第１の実施形態ではフューズ回
路が１組設けられていたのに対し、第２の実施例ではフ
ューズ回路が２組９１、９２設けられており、モードレ
ジスタ９３に設定されるＣＡＳレイテンシの値により、
フューズ回路９１及び９２の出力のいずれか一方を選択
してディレイ回路３２に供給するように構成したもので
ある。
【０１００】その他の構成は図５の第１の実施形態と同
様であり、同一の構成要素には同一の番号を付して、そ
の動作説明は省略する。
【０１０１】図５の第１の実施形態において、ディレイ
回路３２の遅延時間は例えば６ｎｓに固定されていた。
この６ｎｓという遅延時間は、図７においてＣＡＳレイ
テンシが３に設定された場合において、使用する外部ク
ロック周波数を最大値である１００ＭＨｚとした場合
に、（アドレス／コントロール回路の）入力回路の消費
電流が最小になるように選択されたものである。
【０１０２】一方前述のごとく、第１の実施形態におい
てディレイ回路３２の遅延時間を６ｎｓに設定した状態
で、ＳＤＲＡＭのユーザが、ＣＡＳレイテンシを２に設
定し、６６ＭＨｚの外部クロックを使用した場合、活性
化信号の活性化時間は１１ｎｓとなる。この１１ｎｓと
いう活性化時間は、入力回路の最小活性化時間２ｎｓ＋
２ｎｓ＝４ｎｓと比較してかなり長く、１１ｎｓ−４ｎ
ｓ＝７ｎｓの間、入力回路は無駄な電流を消費している
ことになる。
【０１０３】そこで、使用する外部クロックの最大周波
数は設定されたＣＡＳレイテンシの値に基づいて規定さ
れることを利用し、第２の実施例では、設定されたＣＡ
Ｓレイテンシの値に応答して、ディレイ回路３２の遅延
時間を選択できるようにした。
【０１０４】例えば、フューズ回路９１は、図７のＣＡ
Ｓレイテンシ＝３，最大クロック周波数＝１００ＭＨ
ｚ，セットアップタイム＝ホールドタイム＝２ｎｓに基
づいて、ディレイ回路３２の遅延時間として６ｎｓをプ
ログラムする。
【０１０５】一方、ヒューズ回路９２は、図７のＣＡＳ
レイテンシ＝２，最大クロック周波数＝６６ＭＨｚ，セ
ットアップタイム＝ホールドタイム＝２ｎｓに基づい
て、ディレイ回路３２の遅延時間として１１ｎｓをプロ
グラムする。
【０１０６】そして、モードレジスタ９３においてＣＡ
Ｓレイテンシが３に設定された場合、切替えスイッチ９
４はフューズ回路９１の出力（ディレイ設定信号）をデ
ィレイ回路３２に供給し、ディレイ回路３２の遅延時間
を６ｎｓに設定する。
【０１０７】一方、モードレジスタ９３においてＣＡＳ
レイテンシが２又は１に設定された場合、切替えスイッ
チ９４はフューズ回路９２の出力（ディレイ設定信号）
をディレイ回路３２に供給し、ディレイ回路３２の遅延
時間を１１ｎｓに設定する。
【０１０８】本発明の第２実施例によれば、ＣＡＳレイ
テンシが２の時（最大クロック周波数：６６ＭＨｚ）の
活性化信号の活性化時間を４ｎｓに短縮することがで
き、第１の実施形態に比べ入力回路の消費電流をより低
減させることができる。
【０１０９】図１３は、図１２の本発明の活性化信号発
生回路の第２実施例における、フューズ回路９１、９２
及び切替えスイッチ９４の具体回路の一例を示してい
る。
【０１１０】ヒューズ回路９１及び９２の構成は、図１
０のヒューズ６１−６８、ＮＭＯＳトランジスタｎ６１
−ｎ６４と同様の構成である。また、図１３のうちテス
ト設定信号ｔｓ１−ｔｓ４とディレイ設定信号ｆｓ１−
ｆｓ４を切り換えるための、トランスファスイッチ８０
−８７及びインバータ７１−７５の構成も、図１１に記
載された構成と同一である。
【０１１１】図１３の９４は切替えスイッチの構成を示
している。この切替えスイッチは、トランスファスイッ
チ１０１−１０８及びインバータ１１１−１１５で構成
されている。モードレジスタ８３からのＣＡＳレイテン
シ信号ＣＬがＨレベルの場合、複数のトランスファスイ
ッチのうち１０１，１０３，１０５及び１０７がオンし
て、フューズ回路９１からのディレイ設定信号がディレ
イ回路３２に出力される。また、ＣＡＳレイテンシ信号
ＣＬがＬレベルの場合、トランスファスイッチ１０２，
１０４，１０６及び１０８が選択的にオンして、ヒュー
ズ回路９２からのディレイ設定信号がディレイ回路３２
に出力される。
【０１１２】このように、ヒューズ回路の第２実施形態
は、複数のヒューズ回路９１及び９２を有し、モードレ
ジスタからのＣＡＳレイテンシ信号の値に応答して、ヒ
ューズ回路９１からのディレイ設定信号又はヒューズ回
路９２からのディレイ設定信号のいずれか一方を出力す
る。
【０１１３】尚、図１２の活性化信号発生回路の第２実
施形態では、２つのヒューズ回路９１及び９２を設けた
が、図７の３種類のＣＡＳレイテンシに合わせて３つの
ヒューズ回路を設けても良い。
【０１１４】図１４は本発明の活性化信号発生回路の第
３実施形態を示す。
【０１１５】図５の活性化信号発生回路の第１の実施形
態では、ディレイ回路３２の遅延時間が固定され、使用
する外部クロックの周波数に応答して、活性化信号ＥＮ
の活性化時間が変化していた。一方、図１４の第３の実
施形態では、活性化信号ＥＮの活性化時間が使用する外
部クロックの周波数によらず一定になるように制御され
る。したがって、本発明の活性化信号発生回路の第３の
実施形態によれば、（アドレス／コントロール）入力回
路の活性化時間を外部クロックの周波数によらず最適化
することができ、入力回路の消費電流を第１及び第２の
実施形態よりもよりさらに低減することができる。
【０１１６】図１４の活性化信号生成回路は、可変ディ
レイ回路１２１、プログラマブルディレイ回路１２２、
ダミークロックバッファ１２３、位相比較部１２４、デ
ィレイ制御回路１２５、ディレイ回路１２６、ＯＲゲー
ト１２７、インバータ１２８及びヒューズ回路３４で構
成される。
【０１１７】また、プログラマブルディレイ回路１２２
は、インバータ１３１，１３２、抵抗１３３、ＮＭＯＳ
トランジスタｎ１４１−ｎ１４４及びキャパシタｃ１４
１−ｃ１４４で構成される。
【０１１８】可変ディレイ回路１２１は、クロックバッ
ファからの内部クロックｉｃｌｋを所定時間遅延させ
る。可変ディレイ回路の遅延時間は、外部クロックＣＬ
Ｋの周波数に応答して変化する。この可変ディレイ回路
の遅延時間は、後述のプログラマブルディレイ回路１２
２、ダミークロックバッファ１２３、位相比較部１２４
及びディレイ制御回路１２５により制御される。
【０１１９】プログラマブルディレイ回路１２２は、可
変ディレイ回路１２１の出力信号ＥＮ１を所定時間遅延
させ、遅延クロックｄｃｌｋを生成する。プログラマブ
ルディレイ回路１２２の遅延時間は、ヒューズ回路３４
からの設定信号によりプログラム可能である。そしてこ
のプログラマブルディレイ回路１２２の遅延時間は、Ｓ
ＤＲＡＭの入力回路のセットアップ時間とほぼ同じにな
るようにプログラムされる。尚、プログラマブルディレ
イ回路１２２の具体構成は、図８のディレイ回路の第１
実施形態とほぼ同一であるので、その動作説明は省略す
る。
【０１２０】ダミークロックバッファ１２３は、遅延ク
ロックｄｃｌｋをバッファリングして遅延内部クロック
ｄｉｃｌｋを出力する。ダミークロックバッファ１２３
は、外部クロックＣＬＫをバッファリングして内部クロ
ックｉｃｌｋを生成する図３のクロックバッファ１１と
同じ遅延時間を有する。このため、ダミークロックバッ
ファ１２３の回路構成は、クロックバッファ１１と同様
の回路構成を有する。
【０１２１】位相比較部１２４は、内部クロックｉｃｌ
ｋと、ダミークロックバッファからの遅延内部クロック
ｄｉｃｌｋの位相を比較する。その位相比較結果は、デ
ィレイ制御回路１２５に送られる。ディレイ制御回路１
２５は、内部クロックｉｃｌｋの位相と遅延内部クロッ
クｄｉｃｌｋの位相が一致するように可変ディレイ回路
１２１の遅延時間を制御する。
【０１２２】ディレイ回路１２６は、可変ディレイ回路
１２１の出力信号ＥＮ１を所定時間遅延して遅延活性化
信号ｄＥＮ１を生成する。このディレイ回路１２６の遅
延時間は、活性化信号ＥＮが入力回路のホールド時間中
活性化状態を維持するように設定される。
【０１２３】ＯＲゲート１２７は、可変ディレイ回路１
２１からの出力信号ＥＮ１とディレイ回路１２６からの
遅延活性化信号ｄＥＮ１を合成する。すなわち、出力信
号ＥＮ１の活性化期間を、ディレイ回路１２６の遅延時
間分伸ばす働きをする。
【０１２４】そしてこのＯＲゲート１２７の出力信号が
入力回路に対する活性化信号ＥＮとなる。また、インバ
ータ１２８は、活性化信号ＥＮの論理レベルを反転して
反転活性化信号／ＥＮを生成するためのものである。
【０１２５】図１５は、図１４の活性化信号発生回路の
タイミングダイヤグラムである。以下、この図１５を用
いて、図１４の活性化信号発生回路の動作を説明する。
【０１２６】クロックバッファ１１（図３参照）は、外
部クロックＣＬＫをバッファリングして所定の遅延時間
ののち、内部クロックｉｃｌｋを出力する。可変ディレ
イ回路１２１は、内部クロックｉｃｌｋを所定時間遅延
させ活性化クロック信号ＥＮ１を生成する。この活性化
クロックＥＮ１がＬレベルからＨレベルに立ち上がる
と、活性化信号ＥＮは、非活性状態から活性状態に遷移
する。
【０１２７】一方、プロブラマブルディレイ回路１２２
は、活性化クロックＥＮ１を入力回路のセットアップ時
間相当分遅延させて遅延クロックｄｃｌｋを生成する。
さらに、ダミークロックバファ１２３は、遅延クロック
ｄｃｌｋをクロックバッファ１１と同じ遅延時間分遅延
させて遅延内部クロックｄｉｃｌｋを発生する。
【０１２８】位相比較回部１２４は、内部クロックｉｃ
ｌｋと遅延内部クロックｄｉｃｌｋの位相を比較する。
その比較結果は、ディレイ制御回路１２５に送られる。
ディレイ制御回路１２５は、内部クロックｉｃｌｋの位
相と遅延内部クロックｄｉｃｌｋの位相が一致するよう
に、可変ディレイ回路１２１の遅延量を制御する。
【０１２９】この活性化信号発生回路の第３実施形態に
より、外部クロックのクロック周期ｔＣＬＫは、クロッ
クバッファ（ダミークロックバッファ）における遅延時
間（ｔ１−ｔ０），可変ディレイ回路１２１における遅
延時間（ｔ２−ｔ１）とブログラマブルディレイ回路１
２２における遅延時間（ｔ３−ｔ２）の合計と等しくな
るように制御される。
【０１３０】プロブグラマブルディレイ回路１２２の遅
延時間とダミークロックバッファ１２３の遅延時間は固
定である。そして、プログラマブルディレイ回路１２２
の遅延時間を入力信号のセットアップ時間と同じにプロ
グラムし、ダミークロックバッファの遅延時間が入力回
路のホールド時間と等しいとすれば、活性化クロックＥ
Ｎ１の活性化期間（Ｈレベルの期間）は、入力回路のセ
ットアップ時間とホールド時間の合計と等しくなり、こ
の活性化クロックＥＮ１の活性化期間は外部クロックＣ
ＬＫの周期によらず一定となる。すなわち、外部クロッ
クＣＬＫの周波数が変化すると、可変ディレイ回路１２
１の遅延時間はそれに応じて変化するが、プログラマブ
ルディレイ回路１２２の遅延時間とダミークロックバッ
ファ１２３の遅延時間は変化しないので、活性化クロッ
クＥＮ１の活性化期間は、外部クロックの周波数によら
ず一定になる。
【０１３１】なお、クロックバッファの遅延時間が入力
回路のホールド時間と等しいかそれよりも長い場合に
は、図１３中のディレイ回路１２６及びＯＲゲート１２
７は不要である。一方、クロックバッファの遅延時間が
入力回路のホールド時間よりも短い場合、活性化クロッ
クＥＮ１の外部クロック立ち上がり後の活性化期間が入
力回路のホールド時間より短くなるので、この活性化ク
ロックＥＮ１の活性化期間を延長させるために、ディレ
イ回路１２６とＯＲゲート１２７を設ける必要がある。
【０１３２】ディレイ回路１２６は、外部クロックの立
ち上がりタイミングからホールド時間相当の時間、活性
化信号が活性化状態（Ｈレベル）を維持できるように、
活性化クロックＥＮ１を所定時間遅延させて、遅延活性
化信号ｄＥＮ１を生成する。ＯＲゲート１２８は、活性
化クロックＥＮ１と遅延活性化信号ｄＥＮ１を合成し
て、活性化クロックＥＮ１の活性化期間を延長し、活性
化信号ＥＮを出力する。
【０１３３】図１６は、本発明の入力バッファの第２実
施例を示す。
【０１３４】図４の第１の実施形態において、入力回路
２１はＣＭＯＳインバータで構成されていたが、図１５
の第２の実施形態において、入力回路１５１は、カレン
トミラー付き差動回路で構成されている。なお、ラッチ
回路２２については第１の実施形態と同様の構成を有す
る。
【０１３５】図１６のような第２の実施形態の入力バッ
ファは、入力信号（アドレス、コントロール、データ）
がＳＳＴＬレベル等、小振幅である場合に適用される。
入力信号が１Ｖ以下の小振幅の場合、入力バッファでそ
れを増幅して，内部論理回路が動作可能なＣＭＯＳレベ
ルの信号に変換する必要がある。
【０１３６】入力回路１５１は、ＰＭＯＳトランジスタ
Ｐ１６１−Ｐ１６３及びＮＭＯＳトランジスタｎ１６１
−ｎ１６３で構成されている。
【０１３７】ＮＭＯＳトランジスタｎ１６２及びｎ１６
３は、ソースが互いに共通に接続されて、差動回路を構
成している。ＮＭＯＳトランジスタｎ１６２のゲート
は、入力端子に接続され、入力信号が印加される。また
ＮＭＯＳトランジスタｎ１６３のゲートには、基準電圧
Ｖｒｅｆが印加されている。
【０１３８】ＰＭＯＳトランジスタＰ１６２及びＰ１６
３は、カレントミラー回路を構成している。また、ＮＭ
ＯＳトランジスタｎ１６１は、差動回路と低電源線Ｖｓ
ｓの間に設けられ、活性化信号ＥＮにより制御される電
源スイッチである。さらに、ＰＭＯＳトランジスタＰ１
６１は、カラントミラー回路と高電源線Ｖｄｄとの間に
設けられ、反転活性化信号／ＥＮにより制御される電源
スイッチである。
【０１３９】図１６の入力バッファの第２実施形態にお
いても、高電源線Ｖｄｄと出力ノードｎ−０１、及び低
電源線Ｖｓｓと出力ノードｎ−０１の間にそれぞれ電源
スイッチＰ１６１及びｎ１６１が設けられるので、入力
回路１５１が非活性状態の時、電源線と出力ノードｎ−
０１との間に電流が流れることが防止され、消費電流を
少なくすることができる。
【０１４０】図１７は本発明の入力バッファの第３実施
形態を示す。
【０１４１】図１６の第２の実施形態との相違点は、入
力回路１７１に電源スイッチＰ１６１を設けていないこ
と、及び入力回路１７１とラッチ回路２２の間に、一対
のＰＭＯＳトランジスタＰ１７３及びＮＭＯＳトランジ
スタｎ１７２からなるトランスファスイッチを設けたこ
とである。
【０１４２】図１６の第２実施例の入力回路１５１で
は、高電源線Ｖｄｄと出力ノードｎ−０１の間にＰＭＯ
ＳトランジスタＰ１６１及びＰ１６２が直列に接続され
ている。したがって、ＰＭＯＳトランジスタＰ１６１及
びＰ１６２が持つ内部抵抗により、入力回路１５１の出
力ノードｎ−０１のＨレベルは、Ｖｄｄよりも若干低い
値となる。
【０１４３】したがって、出力ノードｎ−０１がＨレベ
ルの状態で、入力回路１５１が非活性化され、ラッチ回
路２２がラッチ動作を開始すると、Ｖｄｄ→Ｐ１３→Ｐ
１４→ｎ−０１の経路で電流が流れてしまい、消費電流
の増大につながる。
【０１４４】一方、図１７の第３の実施形態では、図１
５の電源スイッチＰ１６１を設けていないので、出力ノ
ードｎ−０１のＨレベルは、図１６の例と比較して高く
なる。したがって、ラッチ動作開始時にＶｄｄ→Ｐ１３
→Ｐ１４→ｎ−０１の経路で流れる電流量を低減するこ
とができる。
【０１４５】また、入力回路１７１とラッチ回路２２の
間に、ＰＭＯＳトランジスタＰ１７３及びＮＭＯＳトラ
ンジスタｎ１７２からなるトランスファスイッチを設
け、ラッチ回路２２のラッチ動作開始時にこのトランス
ファスイッチをオフすることにより、ラッチ回路２２の
ラッチ動作開始時に、高電源線Ｖｄｄから入力回路１７
１を介してラッチ回路２２の入力ノードｎ−０１に電流
が流れ込むことがない。
【０１４６】尚、図１７の例では、入力回路１７１とト
ランスファスイッチは共に、活性化信号ＥＮにより共通
に制御されているが、トランスファスイッチを活性化信
号ＥＮとは別の制御信号で制御しても良い。その場合、
第２のインバータ２４の出力は、活性化信号ＥＮが活性
状態となるか、トランスファスイッチがオン状態になる
かの少なくとも１つの状態の時、ハイインピーダンス状
態となるように制御される。
【０１４７】以上のように、図１７の入力バッファの第
３の実施形態によれば、第２の実施形態よりも更に入力
バッファの消費電流を少なくすることができる。
【０１４８】
【発明の効果】以上の実施の形態の説明から明らかなご
とく、本発明によれば、入力回路の活性化時間を外部ク
ロックＣＬＫの１周期よりも短い時間であって、入力回
路のセットアップ時間及びホールド時間と同等の時間が
或いはそれを含む時間に限定することができるので、従
来よりも消費電流の小さな入力回路を得ることができ
る。
【０１４９】例えば、図５の第１の実施形態において、
ディレイ回路の遅延時間を６ｎｓとし、使用する外部ク
ロック周波数を１００ＭＨｚ（クロック周期：１０ｎ
ｓ）とすれば、入力回路の活性化時間を、外部クロック
１周期あたり、従来の１０ｎｓから４ｎｓに削減するこ
とができる。
【図面の簡単な説明】
【図１】従来の入力バッファ回路。
【図２】セットアップタイム、ホールドタイムを表すタ
イミングダイヤグラム。
【図３】本発明のＳＤＲＡＭのブロックダイヤグラム。
【図４】本発明の入力バッファの第１実施形態。
【図５】本発明の活性化信号発生回路の第１実施形態。
【図６】図５の活性化信号発生回路のタイミングダイヤ
グラム。
【図７】ＣＡＳレイテンシ、最大クロック周波数とセッ
トアップタイム・ホールドタイムとの関係の一例を示す
図。
【図８】本発明のディレイ回路の第１実施形態。
【図９】本発明のディレイ回路の第２実施形態。
【図１０】本発明のパルス化回路の第１実施形態。
【図１１】本発明のヒューズ回路の第１実施形態。
【図１２】本発明の活性化信号発生回路の第２実施形
態。
【図１３】本発明のヒューズ回路の第２実施形態。
【図１４】本発明の活性化信号発生回路の第３実施形
態。
【図１５】図１４の活性化信号発生回路のタイミングダ
イヤグラム。
【図１６】本発明の入力バッファの第２実施形態。
【図１７】本発明の入力バッファの第３実施形態。
【符号の説明】
１，２１，１５１，１７１ 入力回路 ２ ラッチ回路 ３，１１ クロックバッファ １２ コマンドバッファ／レジスタ １３ アドレスバッファ／レジスタ＆バンクセレ
クト １４ Ｉ／Ｏデータバッファ／レジスタ １６，９３ モードレジスタ ３１ ラッチ回路 ３２ ディレイ回路 ３３ パルス化回路 ３４，９１，９２ ヒューズ回路 ９４ 切替えスイッチ １２１ 可変ディレイ回路 １２２ プログラマブルディレイ回路 １２３ ダミークロックバッファ １２４ 位相比較部 １２５ ディレイ制御回路
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/0175 Ｇ１１Ｃ 11/34 ３６２Ｓ Ｈ０３Ｋ 19/00 １０１Ｌ Ｆターム(参考） 5B024 AA01 BA21 BA23 BA29 CA07 5J001 AA05 AA11 BB05 BB12 BB23 CC03 DD09 5J055 AX12 AX53 AX64 BX16 CX27 DX22 DX56 DX72 DX83 EX07 EX21 EY10 EY21 EZ00 EZ07 EZ12 EZ25 EZ33 EZ50 FX12 FX17 FX35 GX00 GX01 5J056 AA01 BB17 CC05 CC14 CC18 DD13 DD29 DD60 EE07 EE11 FF01 FF07 FF08 GG12 HH04 KK00

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】クロック信号に同期して入力信号を受け取
    るクロック同期型の半導体集積回路において、 活性化信号により活性化されて、前記入力信号を受け取
    る入力回路と、 前記活性化信号を生成する活性化信号発生回路を有し、 該活性化信号発生回路は、前記クロック信号の周期より
    短く、且つ前記入力回路のセットアップ時間及びホール
    ド時間に対応する時間を含む期間、間欠的に前記活性化
    信号を活性状態にして、前記入力回路を活性化すること
    を特徴とする半導体集積回路。
  2. 【請求項２】前記入力回路の出力に接続され、前記クロ
    ック信号に応答して前記入力信号をラッチするラッチ回
    路をさらに有することを特徴とする請求項１記載の半導
    体集積回路。
  3. 【請求項３】前記活性化信号が非活性状態の時、前記入
    力回路の出力はハイ・インピーダンス状態となることを
    特徴とする請求項２記載の半導体集積回路。
  4. 【請求項４】前記ラッチ回路は、 入力が前記入力回路に接続された第１のインバータと、 入力及び出力がそれぞれ前記第１のインバータの出力及
    び入力に交差接続され、前記活性化信号に応答して動作
    する第２のインバータで構成され、 前記活性化信号が活性状態の時、前記第２のインバータ
    の出力はハイ・インピーダンス状態となることを特徴と
    する請求項３記載の半導体集積回路。
  5. 【請求項５】前記入力回路と前記ラッチ回路の間に設け
    られたスイッチをさらに有し、 前記ラッチ回路は、 入力が前記スイッチを介して前記入力回路に接続された
    第１のインバータと、 入力及び出力がそれぞれ前記第１のインバータの出力及
    び入力に交差接続され、前記活性化信号に応答して動作
    する第２のインバータで構成され、 前記活性化信号が活性状態の時、前記第２のインバータ
    の出力はハイ・インピーダンス状態となることを特徴と
    する請求項２記載の半導体集積回路。
  6. 【請求項６】前記活性化信号発生回路は、前記クロック
    信号に基づいて前記活性化信号を生成し、前記入力回路
    の前記セットアップ時間の前に前記活性化信号を前記活
    性状態に遷移させることを特徴とする請求項１記載の半
    導体集積回路。
  7. 【請求項７】前記活性化信号発生回路は、 前記クロック信号をバッファリングした内部クロック信
    号に同期して前記活性化信号を非活性状態に遷移させ、
    セット信号に応答して前記活性化信号を前記活性状態に
    遷移させる活性化信号ラッチ回路と、 前記活性化信号を所定時間遅延させる第１の遅延回路
    と、 該第１の遅延回路の出力の遷移に応答してパルス信号を
    前記セット信号として前記活性化信号ラッチ回路に出力
    するパルス化回路を含むことを特徴とする請求項６記載
    の半導体集積回路。
  8. 【請求項８】前記第１の遅延回路の遅延時間はプログラ
    ム可能であることを特徴とする請求項７記載の半導体集
    積回路。
  9. 【請求項９】前記第１の遅延回路の前記遅延時間は、Ｃ
    ＡＳレイテンシに応答して切替え可能であることを特徴
    とする請求項８記載の半導体集積回路。
  10. 【請求項１０】前記活性化信号発生回路は、 前記クロック信号をバッファリングした内部クロック信
    号を所定時間遅延させたタイミング信号を出力する可変
    遅延回路と、 前記タイミング信号を前記セットアップ時間に対応した
    時間遅延させる第２の遅延回路と、 該第２の遅延回路の出力をバッファリングするダミーク
    ロックバッファと、 前記内部クロックと前記ダミークロックバッファの出力
    の位相を比較する位相比較部と、 該位相比較部の比較結果に基づいて、前記可変遅延回路
    のディレイ時間を制御する遅延制御回路とを含み、前記
    タイミング信号から前記活性化信号を生成することを特
    徴とする請求項６記載の半導体集積回路。
  11. 【請求項１１】前記入力信号は、アドレス信号、コント
    ロール信号又はデータ信号の少なくともいずれかである
    ことを特徴とする請求項１記載の半導体集積回路。
JP26632499A 1999-09-20 1999-09-20 半導体集積回路 Expired - Fee Related JP4263818B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP26632499A JP4263818B2 (ja) 1999-09-20 1999-09-20 半導体集積回路
US09/542,454 US6339353B1 (en) 1999-09-20 2000-04-04 Input circuit of a memory having a lower current dissipation
KR1020000024830A KR100618067B1 (ko) 1999-09-20 2000-05-10 반도체 집적 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26632499A JP4263818B2 (ja) 1999-09-20 1999-09-20 半導体集積回路

Publications (2)

Publication Number Publication Date
JP2001093283A true JP2001093283A (ja) 2001-04-06
JP4263818B2 JP4263818B2 (ja) 2009-05-13

Family

ID=17429351

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26632499A Expired - Fee Related JP4263818B2 (ja) 1999-09-20 1999-09-20 半導体集積回路

Country Status (3)

Country Link
US (1) US6339353B1 (ja)
JP (1) JP4263818B2 (ja)
KR (1) KR100618067B1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002099810A1 (fr) * 2001-05-30 2002-12-12 Hitachi, Ltd. Dispositif semi-conducteur
JP2006066020A (ja) * 2004-08-30 2006-03-09 Fujitsu Ltd 半導体記憶装置
JP2006074746A (ja) * 2004-08-02 2006-03-16 Matsushita Electric Ind Co Ltd 半導体装置
JP2013101737A (ja) * 2011-11-08 2013-05-23 Sk Hynix Inc アドレスデコーディング方法とこれを用いた半導体メモリ装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6898683B2 (en) * 2000-12-19 2005-05-24 Fujitsu Limited Clock synchronized dynamic memory and clock synchronized integrated circuit
JP4113338B2 (ja) * 2001-04-10 2008-07-09 富士通株式会社 半導体集積回路
US7155630B2 (en) * 2002-06-25 2006-12-26 Micron Technology, Inc. Method and unit for selectively enabling an input buffer based on an indication of a clock transition
KR100506063B1 (ko) 2002-12-21 2005-08-05 주식회사 하이닉스반도체 셋업/홀드 타임 제어 장치
US6885230B2 (en) * 2003-03-31 2005-04-26 Intel Corporation Adaptive delay of timing control signals
US7457593B2 (en) * 2003-06-27 2008-11-25 Rhode & Schwarz Gmbh & Co. Kg Attenuator system
KR100564596B1 (ko) * 2003-12-18 2006-03-28 삼성전자주식회사 멀티비트 데이터의 지연 시간 보상이 가능한 반도체메모리 장치
KR100587072B1 (ko) * 2004-04-19 2006-06-08 주식회사 하이닉스반도체 내부 전압 발생기의 동작을 제어하는 장치
TWI326444B (en) * 2005-12-02 2010-06-21 Denmos Technology Inc Gate driver
KR100950483B1 (ko) 2008-06-27 2010-03-31 주식회사 하이닉스반도체 셋업/홀드 타임 측정 장치
WO2012115839A1 (en) 2011-02-23 2012-08-30 Rambus Inc. Protocol for memory power-mode control
KR102657550B1 (ko) * 2016-11-14 2024-04-16 에스케이하이닉스 주식회사 수신 회로, 이를 포함하는 반도체 장치 및 시스템
KR20230046355A (ko) * 2021-09-29 2023-04-06 삼성전자주식회사 고 분해능 위상 보정 회로 및 위상 보간 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065091A (ja) * 1992-06-23 1994-01-14 Mitsubishi Electric Corp 半導体装置
US5453708A (en) * 1995-01-04 1995-09-26 Intel Corporation Clocking scheme for latching of a domino output
JP3724654B2 (ja) 1995-07-06 2005-12-07 株式会社日立製作所 半導体集積回路装置
KR100466457B1 (ko) * 1995-11-08 2005-06-16 마츠시타 덴끼 산교 가부시키가이샤 신호전송회로,신호수신회로및신호송수신회로,신호전송방법,신호수신방법및신호송수신방법과반도체집적회로및그제어방법
KR100429866B1 (ko) * 1997-08-08 2004-06-16 삼성전자주식회사 반도체 메모리장치의 입력버퍼
US5905393A (en) * 1997-10-06 1999-05-18 Motorola, Inc. Unbuffered latch resistant to back-writing and method of operation therefor
US6097230A (en) * 1997-12-08 2000-08-01 Texas Instruments Deutschland Gmbh Clock-independent latch setup-and-hold time in a combined D-type latch and flip-flop

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002099810A1 (fr) * 2001-05-30 2002-12-12 Hitachi, Ltd. Dispositif semi-conducteur
JP2006074746A (ja) * 2004-08-02 2006-03-16 Matsushita Electric Ind Co Ltd 半導体装置
JP2006066020A (ja) * 2004-08-30 2006-03-09 Fujitsu Ltd 半導体記憶装置
JP2013101737A (ja) * 2011-11-08 2013-05-23 Sk Hynix Inc アドレスデコーディング方法とこれを用いた半導体メモリ装置

Also Published As

Publication number Publication date
US6339353B1 (en) 2002-01-15
JP4263818B2 (ja) 2009-05-13
KR20010029703A (ko) 2001-04-06
KR100618067B1 (ko) 2006-08-30

Similar Documents

Publication Publication Date Title
JP3888603B2 (ja) クロック生成回路および制御方法並びに半導体記憶装置
US9378799B2 (en) Semiconductor device having a memory and calibration circuit that adjusts output buffer impedance dependent upon auto-refresh commands
KR100240539B1 (ko) 입력 버퍼 회로의 소모 전류가 저감된 동기형 반도체 기억 장치
US9082505B2 (en) Method for triggering a delay-locked loop (DLL) update operation or an impedance calibration operation in a dynamic random access memory device
JP4190662B2 (ja) 半導体装置及びタイミング制御回路
JP4263818B2 (ja) 半導体集積回路
US7139345B2 (en) Method and circuit for adjusting the timing of output data based on the current and future states of the output data
US6791888B2 (en) Semiconductor memory device having preamble function
US7642823B2 (en) Semiconductor memory device including delay-locked-loop control circuit and control method for effective current consumption management
US20100177588A1 (en) Calibration circuit and calibration method
US6687169B2 (en) Semiconductor memory device for providing address access time and data access time at a high speed
JP2001084763A5 (ja)
US5767712A (en) Semiconductor device
US6404687B2 (en) Semiconductor integrated circuit having a self-refresh function
JP3961195B2 (ja) 半導体集積回路
US6480033B2 (en) Semiconductor device
US5812475A (en) Programmable refresh circuits and methods for integrated circuit memory devices
US6318707B1 (en) Semiconductor integrated circuit device
JP2004247017A (ja) 同期型半導体記憶装置
US6784709B2 (en) Clock generator to control a pules width according to input voltage level in semiconductor memory device
KR100425446B1 (ko) 캘리브레이션 될 소정의 클럭신호를 선택하는클럭선택회로를 구비하는 반도체 메모리 장치의 입력회로및 소정의 클럭신호를 선택하는 방법
JP2004030816A (ja) 半導体装置
US6922372B2 (en) Synchronous semiconductor memory device having stable data output timing
US20050122796A1 (en) Delayed locked loop in semiconductor memory device and its control method
US7263025B2 (en) Semiconductor memory device for stably controlling power mode at high frequency and method of controlling power mode thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080729

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080731

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081028

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090120

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090213

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130220

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140220

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees