JP2001084763A5

JP2001084763A5 -

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Publication number: JP2001084763A5
Application number: JP1999254438A
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Filing date: 1999-09-08
Publication date: 2006-09-28

Description

図３４は、クロック入力バッファ１０１０の構成を示す回路図である。
図３４を参照して、クロック入力バッファ１０１０は、入力ノードＮｉ１およびＮｉ２の入力電圧レベル差を比較して、両者の電圧レベル差を増幅してノードＮｂに出力するカレントミラーアンプを構成するＰ型ＭＯＳトランジスタＱＰａ，ＱＰｂおよびＮ型ＭＯＳトランジスタＱＮａ，ＱＮｂと、ノードＮｂの電圧レベルに応じた信号をノードＮｏに出力するインバータＩＶａを有する。ノードＮｏには、クロック信号ＢｕｆＣＬＫが出力される。

再び、図３３を参照して、内部クロックパルスｉｎｔ．ＣＬＫＰは、出力バッファ６０に送られ、データ信号の出力トリガとして使用される。出力バッファにおいて生じる遅延時間Ｔｏを考慮すると、ロック状態のクロック信号をもとに発生した内部クロックパルスｉｎｔ．ＣＬＫＰによって、外部クロック信号ｅｘｔ．ＣＬＫからＴｃだけ位相の遅れたタイミング、すなわち外部クロック信号と同期したタイミングによって、データを出力することが可能である。

図３７は、遅延ユニットの構成を示す回路図である。
図３７においては、ｍ番目（ｍ：１〜ｎ−１の自然数）の遅延ユニット２００−ｍの構成が示される。

図３７を参照して、遅延ユニット２００−ｍは、デコード回路１２１−ｍからの制御信号Ｒ＜ｍ＞に応答して動作するクロックドインバータＣＩＶａおよびＣＩＶｂを有する。クロックドインバータＣＩＶａは、制御信号Ｒ＜ｍ＞が活性化（Ｈレベル）された場合に動作し、クロック信号ＢｕｆＣＬＫを反転して出力する。一方、クロックドインバータＣＩＶｂは、制御信号Ｒ＜ｍ＞が非活性化（Ｌレベル）されている場合に動作し、前段の遅延ユニットの出力を反転して出力する。遅延ユニット２００−ｍは、さらに、インバータＩＶｃを含む。インバータＩＶｃの入力ノードは、クロックドインバータＣＩＶａおよびＣＩＶｂの出力ノードと接続されている。インバータＩＶｃの出力は、後段の遅延ユニット２００中のクロックドインバータＣＩＶｂの入力ノードに与えられる。このような構成とすることにより、遅延ユニット２００−ｍは、対応する制御信号Ｒ＜ｍ＞が活性化されている場合には、クロック信号ＢｕｆＣＬＫを遅延して後段の遅延ユニットに伝達し、制御信号Ｒ＜ｍ＞が非活性化されている場合においては、前段の遅延ユニット入出力信号をさらに遅延させて後段の遅延ユニットに伝達する役割を果たす。遅延ユニット２００−０中のＩＶｃが出力する信号は、レベルシフタ１３０に伝達される。また、遅延ユニット２００−ｎ中のＣＩＶｂの入力ノードは、接地電圧と結合される。

クロックドインバータにおける信号の立上がり時間および立下がり時間を、それぞれＴｒ（ＣＩＶ）およびＴｆ（ＣＩＶ）とし、インバータにおける信号の立上がり時間および立下がり時間を、それぞれＴｒ（ＩＶ）およびＴｆ（ＩＶ）とすると、遅延時間Ｔ１は、Ｔｆ（ＣＩＶ）とＴｒ（ＩＶ）との和で示され、遅延時間Ｔ２は、Ｔｒ（ＣＩＶ）とＴｆ（ＩＶ）との和で示される。

半導体記憶装置１は、さらに、クロック端子６から外部クロック信号ｅｘｔ．ＣＬＫを受けて内部クロックパルスｉｎｔ．ＣＬＫＰを生成するＤＬＬ回路１００を備える。内部クロックパルスｉｎｔ．ＣＬＫＰは出力バッファ６０に伝達される。出力バッファ６０は、内部クロックパルスｉｎｔ．ＣＬＫＰの活性化タイミングに応答して、外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジと立下がりエッジとの両方に同期してデータバスＤＢによって伝達される出力データをデータ入出力端子８に出力する。出力バッファ６０におけるデータ出力遅延時間は、Ｔｏである。このような構成とすることにより、半導体記憶装置１は、ＤＤＲ−ＳＤＲＡＭとして動作することが可能である。

図２を参照して、ＤＬＬ回路１００は、クロック入力バッファ１１０および１１５を備える。クロック入力バッファ１１０は、図３４で説明したクロック入力バッファ１０１０と同様の構成を有するが、入力ノードＮｉ１に外部クロック信号ｅｘｔ．ＣＬＫを受けて、入力ノードＮｉ２に外部クロック信号の反転信号である／ｅｘｔ．ＣＬＫを受ける。クロック入力バッファ１１５も、図３４で説明したクロック入力バッファ１０１０と同様の構成を有するが、入力ノードＮｉ１には／ｅｘｔ．ＣＬＫが入力され、入力ノードＮｉ２には外部クロック信号ｅｘｔ．ＣＬＫが入力される。クロック入力バッファ１１０および１１５は、ｅｘｔ．ＣＬＫと／ｅｘｔ．ＣＬＫとが交差するタイミングに応答して立上がりまたは立下がるクロック信号ＢｕｆＣＬＫＲおよびＢｕｆＣＬＫＦをそれぞれ出力する。具体的には、クロック信号ＢｕｆＣＬＫＲは、両者の電圧レベルがｅｘｔ．ＣＬＫ＞／ｅｘｔ．ＣＬＫとなるタイミングでＨレベルに立上がり、／ｅｘｔ．ＣＬＫ＞ｅｘｔ．ＣＬＫとなるタイミングで立下がるクロック信号である。反対に、ＢｕｆＣＬＫＦは、両者の電圧レベルが／ｅｘｔ．ＣＬＫ＞ｅｘｔ．ＣＬＫのタイミングで立上がり、ｅｘｔ．ＣＬＫ＞／ｅｘｔ．ＣＬＫのタイミングで立下がるクロック信号である。ＢｕＦＣＬＫＲは、外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジに応答して発生されるクロック信号である。ＢｕｆＣＬＫＦは、クロック信号ＢｕｆＣＬＫＲと反転した位相を有する信号であり、言換えれば、外部クロック信号ｅｘｔ．ＣＬＫの立下がりエッジに応答して活性化されるクロック信号である。クロック入力バッファで付加される遅延時間をＴｉと表記する。

位相差制御回路１５０は、クロック信号ＢｕｆＣＬＫＲとフィードバッククロック信号ＦＢＣＬＫとの位相差を比較して、カウント指示信号ＤＷＮ，ＵＰおよびＬＣＫを出力する位相比較回路１５２と、これらのカウント指示信号に応じてカウントデータＡＤＲ＜０：Ｍ−１＞を出力するアップ／ダウンカウント回路１５４とを含む。

アップ／ダウンカウント回路１５４は、カウント指示信号ＵＰの活性化に応答して、遅延回路での遅延量を設定するための遅延制御量をインクリメントし、カウント指示信号ＤＷＮの活性化に応答して、遅延制御量をデクリメントする。信号ＬＣＫが活性化されている場合には、ロック状態であるので遅延制御量は維持される。アップ／ダウンカウント回路１５４は、クロック信号ＢｕｆＣＬＫＲとＦＢＣＬＫが同期するように遅延制御量を増減するとともに、カウンデータＡＤＲ＜０：Ｍ−１＞を設定する。カウントデータＡＤＲ＜０：Ｍ−１＞は、遅延制御量を表わすためのＭビット（Ｍ：自然数）の信号である。

ＤＬＬ回路１００は、ｉｎｔ．ＣＬＫＲとおよびレベルシフタ１３５の出力するｉｎｔ．ＣＬＫＦとの両方に基づいて内部クロックパルスｉｎｔ．ＣＬＫＰを出力するパルス生成回路１６０をさらに備える。内部クロックパルスｉｎｔ．ＣＬＫＰは、出力バッファ６０に伝達され、半導体記憶装置１からのデータ読出のトリガ信号となる。

図３は、遅延ユニット２００の構成を示す回路図である。図３には、ｍ番目の遅延ユニット２００−ｍの回路構成が示される。図３を参照して、遅延ユニット２００−ｍは、制御信号Ｒ＜ｍ＞およびその反転信号／Ｒ＜ｍ＞によって制御されるクロックドインバータＣＩＶ１およびＣＩＶ２とを含む。クロックドインバータＣＩＶ１は、制御信号Ｒ＜ｍ＞の活性化に応じて動作し、クロック信号ＢｕｆＣＬＫＲもしくはＢｕｆＣＬＫＦを受けて反転出力する。クロックドインバータＣＩＶ２は、前段に配置された遅延ユニット２００−（ｍ−１）からの出力を反転して出力する。遅延ユニット２００−ｍは、さらに、インバータＩＶ１を含む。インバータＩＶ１の入力ノードは、クロックドインバータＣＩＶ１およびＣＩＶ２の出力ノードと接続され、ＩＶ１の出力ノードは、次の段の遅延ユニット２００−（ｍ＋１）中のクロックドインバータ（ＣＩＶ２）の入力ノードに接続される。このように、遅延ユニット２００の構成は、図３７で説明したのと同様であり、単一の遅延ユニットによって、立上がりエッジに付加される遅延時間Ｔ１および立下がりエッジに付加される遅延時間Ｔ２は、従来の技術で説明したのと同様に、Ｔ１＝Ｔｆ（ＣＩＶ）＋Ｔｒ（ＩＶ）および、Ｔ２＝Ｔｒ（ＣＩＶ）＋Ｔｆ（ＩＶ）でそれぞれ表わされる。

クロック信号ＢｕｆＣＬＫＲは、位相差制御回路１５０に入力され、遅延ループを経由して得られるフィードバッククロック信号ＦＢＣＬＫとの間で同期がとられる。データ出力時にバッファ回路で消費されるデータ出力遅延時間Ｔｏの影響を排除するために、ロック状態において、内部クロック信号ｉｎｔ．ＣＬＫＲは、外部クロック信号ｅｘｔ．ＣＬＫからＴｏだけ遅れた状態とされる。ロック状態におけるカウントデータＡＤＲ＜０：Ｍ−１＞のデコード値すなわち、遅延制御量をαとすると、内部クロック信号ｉｎｔ．ＣＬＫＲのクロック信号ＢｕｆＣＬＫＲに対する位相遅れはα・Ｔ１で表わされる。

図６は、実施の形態２に従う遅延回路２２０の構成を示すブロック図である。
図６を参照して、遅延回路２２０は、クロック信号ＢｕｆＣＬＫＲを反転してノードＮ１に出力するインバータＩＶ１０と、ノードＮ１と接地配線との間に並列に接続されるサブ遅延ユニット２０５−０〜２０５−２と、ノードＮ１の信号レベルを反転してノードＮ２に出力するインバータＩＶ１５と、ノードＮ２と接続される遅延ユニット２００−０〜２００−Ｎとを含む。カウントデータＡＤＲ＜０：Ｍ−１＞がＭビットの信号である場合には、Ｎ＝２^(M-3)−１で与えられる。遅延ユニット２００−０〜２００−Ｎは、互いに直列に接続され、各々の構成は、図３で説明したとおりである。１個の遅延ユニットによって付加される遅延時間をｔｄｃと表記する。

サブ遅延ユニット２０５−０〜２０５−２の各々は、ノードＮ１と接地配線との間に直列に結合されるＮ型ＭＯＳトランジスタとキャパシタとを有する。サブ遅延ユニット２０５−０は、制御信号Ｒ＜０＞をゲートに受けるＮ型ＭＯＳトランジスタＱＮ０と、容量値１Ｃのキャパシタとを有する。サブ遅延ユニット２０５−１は、制御信号Ｒ＜１＞をゲートに受けるＮ型ＭＯＳトランジスタＱＮ１と容量値２Ｃを有するキャパシタとを有する。サブ遅延ユニット２０５−２は、制御信号Ｒ＜２＞をゲートに受けるＮ型ＭＯＳトランジスタＱＮ２と容量値４Ｃのキャパシタとを有する。サブ遅延ユニット２０５−０〜２０５−２は、カウントデータＡＤＲ＜０：Ｍ−１＞の下位３ビットであるＡＤＲ＜０：２＞に応答して選択される。

容量値１Ｃのキャパシタを有するサブ遅延ユニット２０５−０によって付加される遅延時間ｔｄｆがｔｄＣの１／８程度となるように設定することによって、遅延制御量の増加に対応して遅延回路２２０全体で付加される遅延時間を滑らかに変化させることが可能となる。また制御信号の下位ビットＲ＜０＞〜Ｒ＜２＞は、カウント信号の下位３ビットＡＤＲ＜０＞〜ＡＤＲ＜２＞の各ビットとそれぞれ同一の値とすればよく、制御信号の上位ビットＲ＜３＞〜＜ｎ＞は、アドレス信号の上位ビットＡＤＲ＜３：Ｍ−１＞のデコード結果に応じて定める構成とすればよい。

図９を参照して、遅延回路用に設けられた専用の電圧発生回路（以下、ＶＤＣ；Voltage Down Converterとも表記する）３５０は、遅延回路の駆動電圧ｉｎｔ．Ｖｄｄを発生する。駆動電圧ｉｎｔ．Ｖｄｄは、電源配線３５５によって遅延回路中の各遅延ユニットに供給される。遅延回路１２０と遅延回路１２５とは別々の領域に配置され、図９においては遅延回路１２０が電圧発生回路３５０に近い側に配置される。遅延回路１２０は、遅延ユニット２００Ｒ−０〜２００Ｒ−ｎを含み、遅延回路１２５は遅延ユニット２００Ｆ−０〜２００Ｆ−ｎを含む。よって、遅延ユニットは、２００Ｒ−０〜２００Ｒ−ｎ〜２００Ｆ−０〜２００Ｆ−ｎの順に、電圧発生回路３５０からの距離が短くなる。このような配置は、配線長をできるだけ短くすることを目的とするものである。

しかしながら、図９の構成では、電源配線３５５において配線抵抗に起因して生じる電圧降下によって、電源配線３５５上における電圧発生回路３５０からの距離に応じてそれぞれの遅延ユニットの駆動電圧のレベルが異なってしまう。一方、遅延回路１２０と１２５とは共通のカウント信号によって制御されるので、たとえば遅延制御量がα＋１である場合には、遅延回路１２０においては２００Ｒ−０〜２００Ｒ−αをクロック信号ＢｕｆＣＬＫＲが通過することによって遅延時間が付加される。同様に、遅延回路１２５においては、遅延ユニット２００Ｆ−０〜２００Ｆ−αをクロック信号ＢｕｆＣＬＫＦが通過することによって遅延時間が付加される。

したがって、このような構成の下では、電源配線３５５に生じる電圧降下の影響によって、遅延回路１２０によって付加される遅延時間と遅延回路１２５によって付加される遅延時間との間に差異が生じてしまう。この差が大きくなると、図５で説明したｔＣＨとｔＣＬとの差が大きくなってしまい、ＤＤＲ−ＳＤＲＡＭにおいて外部クロック信号の立上がりエッジと立下がりエッジとの両方に同期した内部クロックパルスを得ることが困難となってしまう。

図１０を参照して、電圧発生回路３５０によって生成される遅延回路の駆動電圧ｉｎｔＶｄｄは、独立して設けられる電源配線３５６および３５７によって、遅延回路１２０および１２５にそれぞれ供給される。遅延回路１２０および１２５は、それぞれｎ＋１個の遅延ユニットを有するが、それぞれの遅延回路におけるｋ番目の遅延ユニット（ｋ：０〜ｎの整数）について、それぞれの電源配線上における電圧発生回路からの距離が同程度となるように位置される。このような構成とすることにより、遅延回路１２０と１２５とにおいて、遅延制御量α＋１に対応して遅延経路を形成する遅延ユニット２００Ｒ−０〜２００Ｒ−αと２００Ｆ−０〜２００Ｆ−αとはそれぞれ同レベルの電圧レベルによって駆動されることとなるため、両遅延回路において付加される遅延時間の差を低減することが可能である。

また、遅延回路１２０および１２５において、カウントデータの下位ビットに対応する遅延ユニット２００Ｒ−０および２００Ｆ−０から順に電圧発生回路３５０からの距離が短い配置とすることによって、使用頻度の高い遅延ユニットに対して、電圧降下の小さいより安定した駆動電源電圧を供給することができるため、遅延回路によって付加される遅延時間のばらつきをさらに低減することが可能となる。

図１１を参照して、実施の形態３の変形例においては、遅延回路１２０および１２５に具備される遅延ユニット２００Ｒ−０〜２００Ｒ−ｎおよび２００Ｆ−０〜２００Ｆ−ｎは共通に設けられた電源配線３５５の電源配線によって駆動電圧を供給される。実施の形態３の変形例においては、遅延回路１２０に対応する遅延ユニットと遅延回路１２５に対応する遅延ユニットとが交互に配置される点が特徴である。図１１においては、電圧発生回路３５０に近い側から、遅延ユニット２００Ｒ−０，２００Ｆ−０，２００Ｒ−１，２００Ｆ−１，…，２００Ｒ−ｎ，２００Ｆ−ｎの順に配置されている。図１１の構成とすることによっても、遅延回路１２０と遅延回路１２５との間で対応付けられる遅延ユニットのそれぞれは、電源配線３５５上における電圧発生回路３５０からの距離が同程度であるため、その駆動電圧レベルはほぼ同一であり、両遅延回路によって付加される遅延時間の差異を低減することが可能である。

図１１の構成においても、電圧発生回路３５０に近い側から使用頻度の高い遅延ユニットを配置する構成とすることにより、実施の形態３で説明したのと同様の効果を得ることができる。

このときに、サブ遅延ユニットに対応するカウント信号の下位Ｊビットに対応する（２^J −１）・ｔｄｆと（図８では２^J＝８）と遅延ユニットによる単位遅延時間ｔｄｃとの間の差が大きい場合には、カウントデータの切換わりタイミングにおいて、遅延回路の出力信号レベルがＨレベルからＬレベルに一瞬落ち込んでしまうおそれがある。このとき、Ｌレベルへの落ち込みが瞬間的なものであっても、再び遅延回路の出力がＨレベルに復帰する場合において、パルス生成回路１６０によって内部クロックパルスｉｎｔ．ＣＬＫＰが活性化されてしまう。このようにして発生するパルスは一般に「ひげ」とも呼ばれるが、このようなひげ状の内部クロックパルスの発生によって、半導体記憶装置のデータ出力に誤動作が引き起こされるおそれがある。

論理ゲートＬＧ２０は、タイミング制御信号／ＴＭＦを出力する。切換タイミング制御回路４８０は、さらに、タイミング制御信号／ＴＭＦを反転してタイミング制御信号ＴＭＦを出力するインバータＩＶ２０と、インバータＩＶ２０の出力を反転するインバータＩＶ２２と、インバータＩＶ２２の出力を反転するインバータＩＶ２４とを含む。インバータＩＶ２２は、タイミング制御信号／ＴＭＣを出力し、インバータＩＶ２４はタイミング制御信号ＴＭＣを出力する。これらのタイミング制御信号ＴＭＦ，／ＴＭＦ，ＴＭＣ，／ＴＭＣは、カウントデータ伝達回路４９０に供給される。

図１４を参照して、遅延回路２２０の入力信号であるｉｎｔ．ＣＬＫＲに対応して、分周信号ＢｕｆＣＬＫＲｄｂｌが出力される。ノードＮ１の信号レベルは、クロック信号ＢｕｆＣＬＫＲを受けるインバータＩＶ１０の出力であるため、クロック信号ＢｕｆＣＬＫＲを反転・遅延させた信号となる。ノードＮ３の信号レベルは、ノードＮ１の信号をインバータ群４８２によってさらに遅延・反転させた信号となる。

タイミング制御信号ＴＭＦは、論理ゲートＬＧ２０の出力の反転信号であるため、分周信号ＢｕｆＣＬＫＲｄｂｌとノードＮ１の信号とノードＮ３の信号とを３入力とするＡＮＤ演算結果となる。したがって、インバータ群４８２の段数を調整することにより、遅延回路の入力信号ＢｕｆＣＬＫＲがＬレベルの期間においてのみタイミング制御信号ＴＭＦを活性化（Ｈレベル）とすることが可能である。タイミング制御信号ＴＭＣについても、同様のタイミングに活性化させることが可能である。ここで、タイミング制御信号ＴＭＦは、サブ遅延ユニットに対応するカウント信号の下位ビットを、遅延回路に伝達するタイミングを規定するための制御信号であり、タイミング制御信号ＴＭＣは、遅延ユニットに対応するカウント信号の上位ビットを、遅延回路に伝達するタイミングを規定するための信号である。

クロックドインバータＣＩＮＶ１０は、入力ノードにカウントデータの第ｊ＋１ビットであるＡＤＲ＜ｊ＞を受ける。クロックドインバータＣＩＮＶ１０は、ｊ＝０〜２の場合においては、タイミング制御信号ＴＭＦおよび／ＴＭＦによって制御され、ｊ＝３〜Ｍ−１の場合においては、タイミング制御信号ＴＭＣ，／ＴＭＣによって制御される。

図１８を参照して、ノードＮ５にはクロック信号ｉｎｔ．ＢｕｆＣＬＫＲを遅延回路１２０によって遅延させた信号が出力される。ノードＮ５における信号の振幅は遅延回路の駆動電源電圧ｉｎｔ．Ｖｄｄである。ノードＮ５の信号は、レベルシフト回路１３０によって他の回路の駆動電源電圧である振幅Ｖｃｃの信号に変換され、インバータ群５１２によって反転・遅延される。よって、ノードＮ７に出力される信号はノードＮ５の信号を反転・遅延させかつ振幅レベルがＶｃｃに変換された信号となる。ノードＮ８には、ノードＮ５およびノードＮ７の信号のＡＮＤ演算結果が出力される。したがってノードＮ８には、ノードＮ５に出力された遅延回路１２０の出力信号の立上がりエッジに対応して振幅Ｖｃｃのワンショットパルスが生成される。

図１９は、位相差制御回路６５０の構成を示すブロック図である。
図１９を参照して、位相差制御回路６５０は、位相比較回路１５２とアップ／ダウンカウント回路１５４との間にカウント動作停止回路６５５をさらに含む点で、位相差制御回路１５０と異なる。カウント動作停止回路６５５は、位相比較回路１５２から出力されるカウントクロックｃｎｔｃｌｋとカウント停止信号ＣＮＴＳＴＰとを受けて、カウント制御クロックｃｎｔｃｌｋ２を出力する。アップ／ダウンカウント回路１５４は、カウント制御クロックｃｎｔｃｌｋ２に同期して位相比較回路１５２から出力されるカウント指示信号ＤＷＮ，ＵＰおよびＬＣＫに応じてカウントデータＡＤＲ＜０：Ｍ−１＞を更新する。

図２０を参照して、時刻ｔ０の外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいて、読出サイクルが開始される。カウント停止信号ＣＮＴＳＴＰは、読出動作が開始される時刻ｔ０からインターバル期間ｔｉｎｔ経過後の時刻ｔ１より活性化（Ｌレベル）される。インターバル期間ｔｉｎｔは、読出動作の対象となるメモリセルの選択を行なうためのアドレスデコードやワード線の選択等に費やされる時間である。

時刻ｔ１から時刻ｔ２の間、バースト長を考慮してデータ入出力端子から読出データの出力が完了するまでの間カウント停止信号ＣＮＴＳＴＰの活性状態（Ｌレベル）が維持される。位相比較回路１５２は、外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジに応答して出力されるクロック信号ＢｕｆＣＬＫＲについて位相比較を実行するため、外部クロック信号ｅｘｔ．ＣＬＫの各立上がりエッジにおいてアップ／ダウンカウント回路１５４のカウント動作を活性化するためのカウントクロックｃｎｔｃｌｋを発生する。しかしながら、カウント動作停止回路６５５の作用により、カウント停止信号ＣＮＴＳＴＰが活性化されている期間においては、カウント制御クロックｃｎｔｃｌｋ２の活性化は停止される。

図２２を参照して、電圧発生回路３５０は、電源配線３５５の電圧レベルｉｎｔ．Ｖｄｄとｉｎｔ．Ｖｄｄの目標電圧Ｖｒｅｆとを比較する電圧比較回路３５２と、電圧比較回路３５２に制御されてｉｎｔ．Ｖｄｄ＜Ｖｒｅｆの場合にオンして電流を供給するためのトライブトランジスタ３５４とを含む。

電圧発生回路３５０とＤＬＬ回路７００の間に、ローパスフィルタ７１０が形成される。ローパスフィルタ７１０は、電源配線３５５の配線抵抗値Ｒｗとドライブトランジスタ３５４の有するオン抵抗Ｒｄとの和からなる抵抗成分と、電源配線２５５と接地配線５９０との間に設けられるデカップル容量（容量値Ｃｄ）とを有する。

ローパスフィルタ７１０の作用により、電源配線３５５に生じた高周波成分の電圧変動は、ＤＬＬ回路７００に直接供給されない構成となる。したがって、ＤＬＬ回路７００に供給される内部電源電圧の揺れを低減し、ＤＬＬ回路におけるノイズの発生等を有効に防止することが可能となる。

図２３は、遅延レプリカ回路１４０の一般的な構成を示す回路図である。
図２３を参照して、遅延レプリカ回路１４０は、直列に接続された複数個（偶数）のインバータを有する。これらのレプリカ回路で付加される遅延時間をＴｏもしくはＴｉと合致するように、インバータの段数が調整される。しかしながら、このような構成においては、遅延時間の調整はインバータの個数の変更でしか実行することができない。半導体の製造工程においては、さまざまな段階でテストが実行されるが、一般にウェハ段階で実行されるウェハテストにおいてはテストの動作周波数が２０ＭＨｚ程度と比較的低速であることもあり、実際にＤＬＬにおけるジッタを測定することは非常に困難である。一方、チップモールド後に実行されるファイナルテストにおいては、テスト環境も整っていることから、これらのジッタについても測定することが可能である。よって、実施の形態８においては、チップモールド後のファイナルテスト時においてレプリカ回路で付加される遅延時間の微調整が可能な回路構成について説明する。

ＤＬＬ回路８００中のブロック８０６は、クロック入力端子と遅延レプリカ回路８４０との間に設けられるクロック入力バッファや遅延回路等の回路群を総称して表わしたものである。遅延レプリカ回路８４０の出力は位相差制御回路１５０に出力され、位相差制御回路１５０は、位相比較結果に応じてカウントデータを生成し回路群８０６中の遅延回路に伝達する。これによってＤＬＬループが形成されることとなる。

図２７は、遅延時間可変インバータ８５０の構成を示す回路図である。
図２７を参照して、遅延時間可変インバータ８５０は、通常のインバータを構成するＰ型ＭＯＳトランジスタＱＰ８５およびＮ型ＭＯＳトランジスタＱＮ８５に加えて、電源電圧ＶｃｃとトランジスタＱＰ８５との間に互いに並列に結合されるＰ型ＭＯＳトランジスタＱＰ８０，ＱＰ８１およびＱＰ８２と、接地電圧ＶｓｓとトランジスタＱＮ８５との間に互いに並列に結合される３個のＮ型ＭＯＳトランジスタＱＮ８０，ＱＮ８１およびＱＮ８２を有する。

このようにチャネル幅を調整することによって、電源電圧もしくは接地電圧からインバータを構成するトランジスタＱＰ８５およびＱＮ８５に対する電流駆動能力を変化させることができ、インバータ８５０において付加される遅延時間を可変とすることが可能となる。

図２９を参照して、インバータＩＶ９０は、通常のインバータを構成するＰ型ＭＯＳトランジスタＱＰ９０とＮ型ＭＯＳトランジスタＱＮ９０とに加えて、トランジスタＱＰ９０と出力ノードとの間に接続される抵抗体Ｒ９０と、トランジスタＱＮ９０と出力ノードの間に接続される抵抗体Ｒ９１とを含む。