KR100393714B1 - 디지털 ｄｌｌ 루프 외에도 지연 라인을 포함하는 클럭발생 회로와 그것을 구비한 반도체 기억 장치 - Google Patents

디지털 ｄｌｌ 루프 외에도 지연 라인을 포함하는 클럭발생 회로와 그것을 구비한 반도체 기억 장치 Download PDF

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Abstract

본 발명에 따른 DLL 회로(100)는 외부 클럭 신호에 동기한 상호 상보한 내부 신호를 각각 발생시키는 2개의 클럭 입력 버퍼(110 및 115)와, 클럭 입력 버퍼의 한쪽(110)과 위상차 제어 회로(150)사이에 배치되는 지연 루프를 구성하는 제1 지연 회로(120)와, 지연 루프를 경유한 신호와 내부 신호의 한쪽과의 위상이 합치하도록 지연 제어 시간을 설정하는 위상차 제어 회로와, 제1 지연 회로(120)와 공통으로 설정되는 지연 제어 시간을 내부 신호의 다른쪽에 부여하는 제2 지연 회로(125)와, 제1 및 제2 지연 회로(120 및 125)의 출력 신호에 응답하여, 내부 클럭 신호를 발생시키는 펄스 생성 회로(160)를 구비한다.

Description

디지털 ＤＬＬ 루프 외에도 지연 라인을 포함하는 클럭 발생 회로와 그것을 구비한 반도체 기억 장치{CLOCK GENERATING CIRCUIT HAVING ADDITIONAL DELAY LINE BESIDES DIGITAL DLL LOOP AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 기억 장치에 사용되는 클럭 발생 회로에 관한 것으로, 특히 외부로부터 제공된 기준 클럭에 동기한 내부 클럭을 디지털 DLL(Delay LockedLoop)에 의해 발생시키는 클럭 발생 회로 및 그것을 구비하는 반도체 기억 장치에 관한 것이다.
반도체 기억 장치의 내부에서 클럭 신호를 발생시키는 경우, 디지털 DLL(Delay Locked Loop)을 적용한 클럭 발생 회로(이하, 단순히 DLL 회로라고도 칭함)를 이용하여, 외부로부터 제공되는 기준 클럭 신호의 위상을 복귀시킴에 따라, 외부 클럭과 동기한 내부 클럭 신호를 발생시키는 기술이 알려져 있다. 이 기술은 동기형 반도체 기억 장치(SDRAM : Synchronous Dynamic Random Access Memory)에서 특히 중요하다. 특히 최근에는 동작의 고속화를 위해, 외부 클럭 신호의 상승 엣지와 하강 엣지와의 양방의 타이밍에 있어서 데이터를 출력할 수 있는 DDR-SDRAM(Double Data Rate SDRAM)이 개발되고 있다.
도 31은 DDR-SDRAM의 동작 타이밍을 설명하는 타이밍차트이다.
도 31을 참조하여, ext. CLK는 주기 Tc에서 상승 및 하강을 반복하는 외부로부터의 기준 클럭 신호이다. DDR-SDRAM에서는 ext. CLK의 상승 엣지와 하강 엣지와의 양방에 있어서 데이터 DQ가 출력된다. 이와 같이, ext. CLK와 동기한 타이밍으로 데이터의 출력을 행하기 위해서는, ext. CLK의 상승 엣지 및 하강 엣지의 타이밍보다도 데이터 출력 버퍼로 소비되는 데이터 출력 지연 시간 To만큼 빠른 타이밍으로, 트리거가 되는 내부 클럭 펄스를 반도체 기억 장치 내부에서 발생해야만 한다.
또한, DDR-SDRAM에서는 일반적으로 클럭 입력 신호의 인터페이스 규격으로서 "SSTL2"가 이용된다. 도 32는 SSTL2 규격을 설명하는 타이밍차트이다.
SSTL2에서는 상보 신호가 되는 외부 클럭 신호 ext. CLK 및 그 반전 신호/ext. CLK를 이용하여, 클럭의 상승 엣지를 신호 레벨이 ext. CLK>/ext. CLK가 되는 타이밍으로 정하고, 하강 엣지를 반대로 /ext. CLK>ext. CLK가 되는 타이밍으로서 규정한다.
상승 엣지 및 하강 엣지에 응답하여 데이터 DQ가 출력되기 때문에, 외부 클럭 신호의 1 주기에 대응하여 출력되는 2개의 데이터의 출력 기간은 클럭의 상승 엣지로부터 하강 엣지까지의 기간 tCH와, 하강 엣지로부터 상승 엣지까지의 기간 tCL로 각각 나타낸다. DDR-SDRAM에서는 tCH와 tCL과의 비가 50 : 50인 것이 바람직하고, SSTL2 규격에서는 이 비율은 55:45∼45:55의 범위내인 것이 요구된다.
도 33은 동기형 반도체 기억 장치로 이용되는 종래의 DLL 회로(1000)의 구성을 나타내는 블록도이다.
도 33을 참조하여, DLL 회로(1000)는 외부 클럭 신호 ext. CLK와 기준 전압 Vref를 수취하여 클럭 신호 BufCLK를 출력하는 클럭 입력 버퍼(1010)와, 클럭 신호 BufCLK를 수신하여 카운트 데이터 ADR<0:M-1>에 따른 지연 시간을 부가하여 출력하는 지연 회로(120)와, 지연 회로(120)의 출력 신호의 전압 레벨을 변환하기 위한 레벨 시프터(130)와, 레벨 시프터(130)의 출력에 소정의 지연 시간을 부가하여 피드백 클럭 신호 FBCLK를 출력하는 지연 복제 회로(140)와, 피드백 클럭 신호 FBCLK와 클럭 신호 BufCLK의 위상차를 제어하기 위한 위상차 제어 회로(150)를 구비한다.
도 34는 클럭 입력 버퍼(1010)의 구성을 나타내는 회로도이다.
도 34를 참조하여, 클럭 입력 버퍼(1010)는 입력 노드 Ni1 및 Ni2의 입력 전압 레벨을 비교하여, 양자의 전압 레벨차를 증폭시켜 노드 Nb에 출력하는 전류 미러 증폭기를 구성하는 P형 MOS 트랜지스터 QPa, QPb 및 N형 MOS 트랜지스터 QNa, QNb와, 노드 Nb의 전압 레벨에 따른 신호를 노드 No로 출력하는 인버터 IVa를 포함한다. 노드 No에는 클럭 신호 BufCLK가 출력된다.
또한 도 33을 참조하여, 위상차 제어 회로(150)는 클럭 신호 BufCLK와 피드백 클럭 신호 FBCLK와의 위상을 비교하여, 비교 결과에 따른 카운트 지시 신호 DWN, UP, LCK 및 카운트 클럭 신호 cntclk를 출력하는 위상 비교 회로(152)와, 이들 제어 신호에 따라, 지연 제어량 카운트 데이터 ADR<0:M-1>(M : 자연수)을 설정하는 업/다운카운트 회로(154)를 포함한다.
업/다운카운트 회로(154)는 카운트 지시 신호 DWN, UP, LCK의 신호 레벨에 따라, 클럭 신호 ext. CLK와 FBCLK가 동기하도록 지연 제어량을 증감시키기 위해, 카운트 데이터 ADR<0:M-1>을 갱신한다. 카운트 데이터 ADR<0:M-1>은 카운트된 지연 제어량을 나타내기 위한 M 비트의 신호이다.
로크 상태에서, 피드백 신호 FBCLK는 클럭 신호 BufCLK로부터 꼭 1주기(Tc) 지연된 상태가 된다. 이 때, 피드백 클럭 신호 FBCLK는 외부 클럭 신호 ext. CLK로부터 Tc+Ti(Ti: 클럭 입력 버퍼로 생기는 지연 시간)만큼 위상이 지연된 상태가 된다. 마찬가지로, 클럭 신호 int. CLKD는 외부 클럭 신호로부터 Tc-To(To: 출력 버퍼로 생기는 지연 시간)만큼 위상이 지연된 상태가 된다.
레벨 시프터(130)로부터 출력되는 int. CLKD는 펄스 생성 회로(1060)로 송출된다. 펄스 생성 회로(1060)는 클럭 신호 ext. CLKD의 상승 엣지와 하강 엣지에 응답하여, 내부 클럭 펄스 int.CLKP를 출력한다.
도 35는 펄스 생성 회로(1060)의 구성을 나타내는 회로도이다.
도 35를 참조하여, 펄스 생성 회로(1060)는 클럭 신호 int. CLKD의 상승 엣지에 응답하여 단안정 펄스를 발생시키기 위한 단안정 펄스 발생 회로(1062)와, 클럭 신호 int. CLKD의 하강 엣지에 응답하여 단안정 펄스를 발생시키기 위한 단안정 펄스 생성 회로(1064)를 포함한다. 단안정 펄스 생성 회로(1062)는 클럭 신호 int. CLKD를 반전 또한 지연시키기 위한 홀수개의 인버터(1063)와, 클럭 신호 int. CLKD와 인버터군(1063)의 출력을 2입력으로 하여 AND 연산 결과를 출력하는 논리 게이트 LGa를 포함한다. 단안정 펄스 발생 회로(1064)는 단안정 펄스 생성 회로(1062)의 구성 외에, 클럭 신호 int. CLKD를 반전하기 위한 인버터 IVb를 포함한다. 펄스 생성 회로(1060)는 또한 단안정 펄스 신호 생성 회로(1062 및 1064)의 출력을 2 입력으로 하여 OR 연산 결과를 출력하는 논리 연산 게이트 LGc를 포함한다. 논리 게이트 LGc는 내부 클럭 펄스 int. CLKP를 출력한다. 이러한 구성으로 함으로써, 내부 클럭 펄스 int. CLKP는 클럭 신호를 int. CLKD의 상승 엣지 및 하강 엣지의 양방에 대응하여 단안정 펄스형으로 활성화(H 레벨)된다.
또한, 도 33을 참조하여, 내부 클럭 펄스 int. CLKP는 출력 버퍼(60)로 이송되고, 데이터 신호의 출력 트리거로서 사용된다. 출력 버퍼에 있어서 생기는 지연 시간 To를 고려하면, 로크 상태의 클럭 신호를 바탕으로 발생한 내부 클럭 펄스 int. CLKP에 의해, 외부 클럭 신호 ext. CLK로부터 Tc만큼 위상이 지연된 타이밍,즉 외부 클럭 신호와 동기한 타이밍에 따라, 데이터를 출력하는 것이 가능하다.
도 36은 지연 회로(120)의 구성을 설명하는 블록도이다.
도 36을 참조하여, 지연 회로(120)는 상호 직렬로 접속되는 2M개의 지연 유닛(200-0∼200-n)(n=2M-1)을 포함한다. 지연 유닛(200-0∼200-n)에 대응하여, 디코드 회로(210-0∼210-n)가 각각 설치된다. 디코드 회로(210-0∼210-n)는 카운트 데이터 ADR<0:M-1>에 응답하여, 대응하는 지연 유닛에 활성화를 지시하기 위한 제어 신호 R<0>∼R<n>을 각각 출력한다.
도 37은 지연 유닛의 구성을 나타내는 회로도이다.
도 37에서는 m 번째(m:1∼n-1의 자연수)의 지연 유닛(200-m)의 구성이 도시된다.
도 37을 참조하여, 지연 유닛(200-m)은 디코드 회로(121-m)로부터의 제어 신호 R<m>에 응답하여 동작하는 클럭드 인버터 CIVa 및 CIVb를 포함한다. 클럭드 인버터 CIVa는 제어 신호 R<m>이 활성화(H 레벨)된 경우에 동작하고, 클럭 신호 BufCLK를 반전하여 출력한다. 한편, 클럭드 인버터 CIVb는 제어 신호 R<m>가 비활성화(L 레벨)되는 경우에 동작하고, 전단의 지연 유닛의 출력을 반전하여 출력한다.
지연 유닛(200-m)은 또한 인버터 IVc를 포함한다. 인버터 IVc의 입력 노드는 클럭드 인버터 CIVa 및 CIVb의 출력 노드와 접속되어 있다. 인버터 IVc의 출력은 후단의 지연 유닛(200) 내의 클럭드 인버터 CIVb의 입력 노드로 제공된다.
이러한 구성으로 함으로써, 지연 유닛(120-m)은 대응하는 제어 신호 R<m>이 활성화되어 있는 경우에는 클럭 신호 BufCLK를 지연하여 후단의 지연 유닛으로 전달하고, 제어 신호 R<m>이 비활성화되는 경우에는 전단의 지연 유닛 입출력 신호를 더욱 지연시켜 후단의 지연 유닛으로 전달하는 역할을 다한다. 지연 유닛(200-0) 내의 IVc가 출력하는 신호는 레벨 시프터(130)로 전달된다. 또한, 지연 유닛(200-n) 내의 CIVb의 입력 노드는 접지 전압과 결합된다.
그러나 종래의 DLL 회로(1000)에 있어서는, 지연 라인이 단일이기 때문에, 지연 유닛을 구성하는 트랜지스터의 특성의 변동에 따라, 내부 클럭 펄스 in t. CLKP의 발생 간격이 균등하게 되지 않는다는 문제점이 생겼다.
도 38은 종래 기술의 DLL 회로(1000)의 문제점을 설명하기 위한 타이밍차트이다.
도 38을 참조하여, 외부 클럭 신호 ext. CLK의 상승 엣지에 응답하여, Ti 경과 후에 클럭 신호 BufCLK가 상승한다. 클럭 신호 BufCLK는 지연 회로(120)에 의해, 카운트 데이터 ADR<0:M-1>에 대응하는 지연 시간이 부가된다.
신호 BufCLKdly는 1개의 지연 유닛에 의해 지연 시간을 부가된 클럭 신호 BufCLK의 파형을 나타낸다. 클럭 신호 BufCLKdly에 있어서의 상승 엣지에 부가된 지연 시간을 T1로 나타내고, 하강 엣지에 부가된 지연 시간을 T2로 나타낸다.
클럭드 인버터에 있어서의 신호의 상승 시간 및 하강 시간을, 각각 Tr (CIV) 및 Tf(CIV)로 하고, 인버터에 있어서의 신호의 상승 시간 및 하강 시간을, 각각Tr(IV) 및 Tf(IV)라고 하면, 지연 시간 T1은 Tf(CIV)와 Tr(IV)와의 합으로 나타내고, 지연 시간 T2는 Tr(CIV)와 Tf(IV)와의 합으로 나타낸다.
일반적으로, 인버터 및 클럭드 인버터를 구성하는 N형 및 P형의 MOS 트랜지스터의 전류 구동 능력의 비는, 제조 변동에 따른 변동에 따라 일정해지지 않는다. 또한, 인버터와 클럭드 인버터사이에서의 팬 아웃의 능력비 등의 차이에 따라서도, 양자에 있어서의 상승 시간 및 하강 시간은 다른 것이 된다.
이들 이유로부터, 일반적으로 T1과 T2는 동일한 시간이 되지 않는다. 도 38에서는 T1>T2가 되는 경우를 나타내고 있다.
로크 상태에서 클럭 신호 int. CLKD는, 다음의 외부 클럭 신호의 상승 엣지보다 To만큼 빠른 타이밍으로, 상승 엣지를 맞이한다. 이 때에, 카운트 데이터 ADR<0:M-1>로 나타내어지는 지연 제어량이 α였다고 하면, 상승 엣지에 관한 int. CLKD의 BufCLK에 대한 위상차는 α·T1이 된다. 한편, 이 경우의 하강 엣지에 관한 int. CLKD의 BufCLK에 대한 위상차는 α·T2로 나타낸다.
상술된 이유에 따라, 지연 유닛에서의 지연 시간 T1과 T2가 다른 경우에 있어서는 클럭 신호 int. CLKD의 H 레벨 기간과 L 레벨 기간과의 비는 50:50으로부터 크게 어긋난 것이 된다. 클럭 펄스 int. CLKP에는 클럭 신호 int. CLKD의 상승 엣지 및 하강 엣지에 응답하여 단안정 펄스가 발생된다.
내부 클럭 펄스 int. CLKP 중, 외부 클럭 신호의 상승 엣지에 응답하여 생성되는 펄스에 주목하면, 이들 펄스는 외부 클럭 신호의 주기 Tc를 유지하여 생성되므로, 종래의 기술의 DLL 회로(1000)에 의해 출력되는 내부 클럭 펄스 int. CLKP에서는, 도 32에서 설명한 tCH 및 tCL의 비율은 균등하게 유지되지 않는다. 따라서, 이러한 클럭 펄스를 이용하여 DDR-SDRAM에서 데이터의 출력을 행하면, 규격 SSTL2에 합치하지 않고, 외부 클럭 신호의 활성화 엣지의 한쪽에 있어서,
동기한 데이터의 출력을 실행할 수 없게 된다는 문제점이 있었다.
예를 들면, 종래의 DLL 회로(1000)에서는 외부 클럭 신호의 상승 엣지에 동기한 지연 루프를 구성하기 때문에, 상승 엣지에 대해서는 외부 클럭 신호와 동기한 클럭 펄스를 발생시킬 수 있지만, 하강 엣지에 대해서는 지연 유닛에서의 상승 엣지와 하강 엣지사이에서의 전달 특성의 차이의 영향에 따라, 외부 클럭 신호에 동기한 클럭 펄스를 얻는 것이 곤란하다.
본 발명의 목적은, DDR-SDRAM을 비롯한 반도체 기억 장치의 클럭 발생용 회로로서 적합한, 외부로부터 제공된 기준 클럭에 동기한 내부 클럭을 디지털 DLL(Delay Locked Loop)에 의해 발생시키는 클럭 발생 회로의 구성 및, 이러한 클럭 발생 회로를 구비하는 반도체 기억 장치를 제공하는 것이다.
본 발명은 요약하면, 외부 클럭 신호에 동기한 내부 클럭 신호를 발생시키는 클럭 발생 회로로서, 제1 입력 버퍼 회로와, 제1 지연 회로와, 위상차 제어 회로와, 제2 입력 버퍼 회로와, 제2 지연 회로 신호 발생 회로를 구비한다.
제1 입력 버퍼 회로는 외부 클럭 신호에 응답하여, 제1 내부 신호를 발생시킨다. 제1 지연 회로는 제1 내부 신호에 지연 제어 시간을 부가한다. 위상차 제어 회로는 제1 내부 신호와 제1 지연 회로의 출력 신호와의 위상차에 따라 지연 제어 시간을 설정한다. 제2 입력 버퍼 회로는 외부 클럭 신호에 응답하여, 제1 내부신호와 반전한 위상을 갖는 제2 내부 신호를 발생시킨다. 제2 지연 회로는 위상차 제어 회로로 제어되어, 제1 지연 회로와 공통으로 설정되는 지연 제어 시간을 제2 내부 신호에 부가한다. 신호 발생 회로는 제1 지연 회로 및 제2 지연 회로의 출력 신호에 응답하여, 내부 클럭 신호를 발생시킨다.
본 발명의 다른 국면에 따르면, 외부 클럭 신호에 동기하여 동작하는 반도체 기억 장치로서, 메모리셀 어레이와, 제어 회로와, 출력 버퍼 회로와, 클럭 발생 회로를 구비한다.
메모리셀 어레이는 행렬형으로 배치된 복수의 메모리셀을 갖는다. 제어 회로는 메모리셀에 대한 데이터 액세스 동작을 제어한다. 출력 버퍼 회로는 메모리셀로부터의 판독 데이터를 출력한다. 클럭 발생 회로는 출력 버퍼 회로에서의 데이터 출력 동작의 트리거 신호가 되는 외부 클럭 신호에 동기한 내부 클럭 신호를 발생시킨다.
클럭 발생 회로는 외부 클럭 신호에 응답하여 내부 신호를 발생시키는 입력 버퍼 회로와, 내부 신호에 지연 제어 시간을 부가하는 지연 회로와, 내부 신호와 지연 회로의 출력 신호와의 위상차에 따라 지연 제어 시간을 설정하는 위상차 제어 회로와, 지연 회로의 출력 신호에 응답하여, 내부 클럭 신호를 발생시키는 신호 발생 회로를 포함한다. 위상차 제어 회로는 내부 신호와 지연 회로의 출력 신호와의 위상차를 비교하는 위상차 비교 회로와, 위상차 비교 회로의 출력에 따라 동작하고, 지연 제어 시간의 설정을 변경하는 위상차 카운트 회로와, 제어 회로에 지시되어, 반도체 기억 장치로부터 판독 데이터가 출력되는 기간은 위상차 카운트 회로의동작을 정지시키기 위한 카운트 정지 회로를 갖는다.
본 발명의 또 다른 국면에 따르면, 외부 클럭 신호에 동기하여 동작하는 반도체 기억 장치로서, 메모리셀 어레이와, 제어 회로와, 출력 버퍼 회로와, 클럭 발생 회로를 구비한다.
메모리셀 어레이는 행렬형으로 배치된 복수의 메모리셀을 갖는다. 제어 회로는 메모리셀에 대한 데이터 액세스 동작을 제어한다. 출력 버퍼 회로는 메모리셀로부터의 판독 데이터를 출력한다. 클럭 발생 회로는 출력 버퍼 회로에서의 데이터 출력 동작의 트리거 신호가 되는 외부 클럭 신호에 동기한 내부 클럭 신호를 발생시킨다.
클럭 발생 회로는 외부 클럭 신호에 응답하여 내부 신호를 발생시키는 입력 버퍼 회로와, 내부 신호에 지연 제어 시간을 부가하는 지연 회로와, 지연 회로의 출력 신호에 대해 출력 버퍼 회로 및 입력 버퍼 회로에 의해 생기는 입출력 지연 시간을 부가하는 지연 복제 회로와, 입출력 지연 시간을 외부로부터의 전기적 입력에 의해 불휘발적으로 설정하기 위한 프로그램 회로와, 내부 신호와 지연 복제 회로의 출력 신호와의 위상차에 따라 지연 제어 시간을 설정하는 위상차 제어 회로와, 지연 회로의 출력 신호에 응답하여, 내부 클럭 신호를 발생시키는 신호 발생 회로를 포함한다.
본 발명의 또 다른 국면에 따르면, 외부 클럭 신호에 동기한 내부 클럭 신호를 발생시키는 클럭 발생 회로로서, 지연 회로와, 입력 버퍼와, 위상차 제어 회로와, 신호 발생 회로를 구비한다:
입력 버퍼는 회로 외부 클럭 신호에 응답하여, 내부 신호를 발생시킨다. 지연 회로는 내부 신호에 지연 제어 시간을 부가한다.
지연 회로는 직렬로 접속되는 복수의 지연 유닛 회로를 포함한다. 지연 유닛은 직렬로 접속된 2개의 인버터를 포함한다. 각 인버터는 제1 전압과 출력 노드사이에 직렬로 결합되는 제1 M0S 트랜지스터 및 제1 저항 소자와, 제2 전압과 출력 노드사이에 직렬로 결합되는 제2 MOS 트랜지스터 및 제2 저항 소자를 구비하고, 제1 및 제2 MOS 트랜지스터의 게이트는 대응하는 인버터 중 1개의 입력 노드에 접속된다.
위상차 제어 회로는 내부 신호와 지연 회로의 출력 신호와의 위상차에 따라, 복수의 지연 유닛의 갯수를 설정하여 지연 제어 시간을 설정한다. 신호 발생 회로는 지연 회로의 출력 신호에 응답하여, 내부 클럭 신호를 발생시킨다.
따라서, 본 발명의 주된 이점은, 위상 제어 회로에 입력되는 지연 피드백 루프의 내부와 외부와의 양방에 공통의 지연 제어 시간을 부가할 수 있는 지연 회로를 구비하므로, 외부 클럭 신호의 상승 엣지와 하강 엣지와의 양방에 동기한 내부 클럭 신호를, 외부 클럭 신호의 듀티비를 유지하여 얻는 것이 가능한 점에 있다.
또한, 판독 데이터가 출력되어 있는 기간에 있어서는 지연 제어 시간을 일정치로 유지하는 DLL 루프를 포함하는 클럭 발생 회로를 구비하므로, 반도체 기억 장치의 데이터 판독 동작을 보다 안정적으로 실행할 수 있다.
또한, 칩 몰드 후에도, 외부로부터의 프로그램에 의해 입출력 지연 시간을 조정하여 설정할 수 있는 DLL 루프를 포함하는 클럭 발생 회로를 구비하므로, 외부클럭 신호에 보다 정확하게 동기한 내부 클럭 신호에 기초하여 동작하는 반도체 기억 장치를 제공한다.
또한, 각 지연 유닛에 의해 부가되는 지연 시간의 온도 의존성을 저감시킴으로써, 보다 적은 레이아웃 면적의 지연 회로에 의해 저온시의 저주파수의 외부 클럭 신호에 대응하는 것이 가능한 클럭 발생 회로를 제공할 수 있다.
도 1은 본 발명의 실시예1의 DLL 회로를 구비하는 반도체 기억 장치(1)의 전체 구성을 나타내는 개략 블록도.
도 2는 본 발명의 실시예1에 따르는 DLL 회로(100)의 구성을 나타내는 블록도.
도 3은 지연 유닛(200)의 구성을 나타내는 회로도.
도 4는 펄스 생성 회로(160)의 구성을 나타내는 회로도.
도 5는 실시예1에 따르는 DLL 회로(100)의 동작을 설명하기 위한 타이밍차트.
도 6은 실시예2에 따르는 지연 회로(220)의 구성을 나타내는 블록도.
도 7은 지연 회로(220)에 있어서의 카운트 데이터와 제어 신호와의 대응을 설명하기 위한 도면.
도 8은 실시예2에 따르는 DLL 회로에 있어서의 카운트치와 지연 루프에 있어서 부가되는 지연 시간과의 관계를 나타내는 개념도.
도 9는 지연 회로(120)와 지연 회로(125)와의 배치의 일례를 나타내는 블록도.
도 10은 실시예3에 따르는 지연 회로에 있어서의 지연 유닛의 구성을 나타내는 블록도.
도 11은 실시예3의 변형예에 따르는 지연 회로에 있어서의 지연 유닛의 구성을 나타내는 블록도.
도 12는 실시예4에 따르는 지연 회로(420)의 구성을 나타내는 블록도.
도 13은 전환 타이밍 제어 회로(480)의 구성을 나타내는 회로도.
도 14는 전환 타이밍 제어 회로(480)의 동작을 설명하는 타이밍차트.
도 15는 카운트 데이터 전달 유닛의 구성을 나타내는 회로도.
도 16은 실시예5에 따르는 DLL 회로(500)의 구성을 나타내는 블록도.
도 17은 레벨 시프트/펄스 생성 회로(510)의 구성을 나타내는 회로도.
도 18은 레벨 시프트/펄스 생성 회로(510)의 동작을 설명하기 위한 타이밍차트.
도 19는 실시예6에 따르는 위상차 제어 회로(650)의 구성을 나타내는 블록도.
도 20은 위상차 제어 회로(650)의 동작을 설명하기 위한 타이밍차트.
도 21은 실시예7에 따르는 DLL 회로(700)에 대한 구동 전원 전압의 공급을 설명하는 개략도.
도 22는 DLL 회로(700)의 입력단에 형성되는 저역 통과 필터의 구성을 설명하기 위한 블록도.
도 23은 일반적인 지연 복제 회로의 구성을 나타내는 회로도.
도 24a∼24d는 안티 퓨즈 회로의 구성 및 동작을 설명하는 회로도.
도 25는 실시예8에 따르는 DLL 회로(800)에 있어서의 지연 복제 회로(840)의 구성을 설명하는 블록도.
도 26은 실시예8의 변형예에 따르는 DLL 회로(810)에 있어서의 지연 복제 회로(841)의 구성을 나타내는 블록도.
도 27은 지연 시간 가변 인버터(850)의 구성을 나타내는 회로도.
도 28은 실시예8의 변형예2에 따르는 DLL 회로(820)에 있어서의 지연 복제 회로(842)의 구성을 나타내는 블록도.
도 29는 실시예9에 따르는 인버터 IV90의 구성을 나타내는 회로도.
도 30은 실시예9에 따르는 클럭드 인버터 CIV90의 구성을 나타내는 회로도.
도 31은 DDR-SDRAM의 동작 타이밍을 설명하는 타이밍차트.
도 32는 규격 SSTL2을 설명하는 타이밍차트.
도 33은 동기형 반도체 기억 장치에서 이용되는 종래 기술의 DLL 회로(1000)의 구성을 나타내는 블록도.
도 34는 클럭 입력 버퍼(1010)의 구성을 나타내는 회로도.
도 35는 펄스 생성 회로(1060)의 구성을 나타내는 회로도.
도 36은 지연 회로(120)의 구성을 나타내는 블록도.
도 37은 지연 유닛의 구성을 나타내는 회로도.
도 38은 종래 기술의 DLL 회로(1000)의 문제점을 설명하기 위한 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
110, 115 : 클럭 입력 버퍼
120, 125, 220, 225 : 지연 회로
140, 840, 841, 842 : 지연 복제 회로
142 : 출력 버퍼 복제 회로
144 : 입력 버퍼 복제 회로
150, 650 : 위상차 제어 회로
152 : 위상 비교 회로
154 : 업/다운카운트 회로
200 : 지연 유닛
350 : 전압 발생 회로
355, 356, 357 : 전원 배선
480 : 전환 타이밍 제어 회로
490 : 카운트 데이터 전달 회로
510 : 레벨 시프트/펄스 생성 회로.
이하에 있어서, 본 발명의 실시예에 대해 도면을 참조하여 자세히 설명한다. 또, 도면 중에 있어서의 동일 부호는 동일 또는 상당 부분을 나타낸다.
[실시예1]
도 1은 본 발명의 실시예1에 따르는 DLL 회로를 구비하는 반도체 기억 장치(1)의 구성을 나타내는 개략 블록도이다.
도 1을 참조하여, 반도체 기억 장치(1)는 로우 어드레스 스트로브 신호/RAS, 컬럼 어드레스 스트로브 신호/CAS 및 기록 인에이블 신호/WE 등의 제어 신호를 수신하는 제어 신호 입력 단자(2)와, 어드레스 신호의 각 비트 A0∼Ai를 수신하는 어드레스 입력 단자(4)와, 외부 클럭 신호 ext. CLK를 수신하는 클럭 단자(6)와, 데이터의 교환을 행하기 위한 데이터 입출력 단자(8)를 구비한다.
반도체 기억 장치(1)는 또한 제어 신호 입력 단자(2) 및 어드레스 입력 단자(4)로부터 제어 신호 및 어드레스 신호를 각각 수신하여 반도체 기억 장치 전체의 동작을 제어하는 제어 회로(10)와, 행렬형으로 배치된 복수의 메모리셀을 포함하는 메모리셀 어레이(20)를 구비한다. 메모리셀 어레이(20)에는 메모리셀의 각행에 대응하여 설치되는 워드선 WL과 메모리셀의 각 열에 대응하여 설치되는 비트선 BL이 설치된다. 워드선 WL과 비트선 BL과의 교점에 대응하여, 메모리셀 MC가 배치된다. 도 1에서는 단일 메모리셀에 대한 대응하는 각 신호선의 배치를 예시하고 있다.
반도체 기억 장치(1)는 또한 워드선 WL을 선택적으로 구동하기 위한 로우 디코더(30)와, 어드레스 신호에 대응한 메모리셀 열을 선택하기 위한 컬럼 디코더(40)와, 컬럼 디코더(40)에 의해 선택된 메모리셀 열에 대응하는 비트선 BL사이에서 입출력 데이터의 판독 혹은 기입을 실행하는 판독/기입 회로(50)와, 판독/기입 데이터의 전달을 행하기 위한 데이터 버스 DB와, 데이터 버스 DB 상의 판독 데이터를 데이터 입출력 단자(8)를 전달하는 출력 버퍼(60)를 구비한다. 외부로부터 입력되는 기입 데이터는 입력 버퍼(도시하지 않음)를 통해 데이터 버스 DB로 전달되고, 판독/기입 회로(50)에 의해, 선택된 메모리셀에 기입된다.
반도체 기억 장치(1)는 또한 클럭 단자(6)로부터 외부 클럭 신호 ext.CLK를 받아 내부 클럭 펄스 int. CLKP를 생성하는 DLL 회로(100)를 구비한다. 내부 클럭 펄스 int. CLKP는 출력 버퍼(60)로 전달된다. 출력 버퍼(60)는 내부 클럭 펄스 int. CLKP의 활성화 타이밍으로 응답하고, 외부 클럭 신호 ext. CLK의 상승 엣지와 하강 엣지와의 양방에 동기하여 데이터 버스 DB에 의해 전달되는 출력 데이터를 데이터 입출력 단자(8)로 출력한다. 출력 버퍼에 있어서의 데이터 출력 지연 시간은 To이다. 이러한 구성으로 함으로써, 반도체 기억 장치(1)는 DDR-SDRAM으로서 동작하는 것이 가능하다.
도 2는 본 발명의 실시예1에 따르는 DLL 회로(100)의 전체 구성을 나타내는 블록도이다.
도 2를 참조하여, DLL 회로(100)는 클럭 입력 버퍼(110 및 115)를 구비한다. 클럭 입력 버퍼(110)는 도 34에서 설명한 클럭 입력 버퍼(1010)와 동일한 구성을 포함하지만, 입력 노드 Ni1에 외부 클럭 신호 ext. CLK를 수신하여, 입력 노드 Ni2에 외부 클럭 신호의 반전 신호인 /ext. CLK를 수신한다. 클럭 입력 버퍼(115)도, 도 34에서 설명한 클럭 입력 버퍼(1010)와 동일한 구성을 포함하지만, 입력 노드 Ni1에는 /ext. CLK가 입력되고, 입력 노드 Ni2에는 외부 클럭 신호 ext.CLK가 입력된다. 클럭 입력 버퍼(110 및 115)는 ext. CLK와 /ext. CLK가 교차하는 타이밍으로 응답하여 상승 또는 하강하는 클럭 신호 BufCLKR 및 BufCLKF를 각각 출력한다. 구체적으로는 클럭 신호 BufCLKR은 양자의 전압 레벨이 ext. CLK>/ext. CLK가 되는 타이밍으로 H 레벨로 상승하고, /ext. CLK>ext. CLK가 되는 타이밍으로 하강하는 클럭 신호이다. 반대로, BufCLKF는 양자의 전압 레벨이 /ext. CLK>ext. CLK의 타이밍에서 상승하고, ext. CLK>/ext. CLK의 타이밍에서 하강하는 클럭 신호이다. BuFCLKR은 외부 클럭 신호 ext. CLK의 상승 엣지에 응답하여 발생되는 클럭 신호이다. BufCLKF는 클럭 신호 BufCLKR과 반전한 위상을 갖는 신호로서, 환언하면 외부 클럭 신호 ext. CLK의 하강 엣지에 응답하여 활성화되는 클럭 신호이다. 클럭 입력 버퍼로 부가되는 지연 시간을 Ti로 표기한다.
DLL 회로(100)는 또한 클럭 입력 버퍼(110)와 위상차 제어 회로(150)사이에 배치되고, 지연 루프를 형성하는 지연 회로(120), 레벨 시프터(130) 및 지연 복제회로(140)를 구비한다.
레벨 시프터(130)는 지연 회로(120)의 출력 신호의 전압 레벨을 변환하여, int. CLKR을 출력한다. 일반적으로, 지연 회로는 지연량의 변동을 저감시키기 위해, 독립하여 설치된 전원 회로에 의해 공급되는 저전압으로 구동할 필요가 있기 때문에, 지연 회로의 출력 신호를 다른 회로에서 사용하기 위해서는 이러한 레벨 시프터가 필요해진다.
지연 복제 회로(140)는 출력 버퍼(60) 및 클럭 입력 버퍼(110)에 있어서 생기는 지연 시간의 영향을 배제하여, 적정한 타이밍으로 외부 클럭 신호와 동기할 수 있도록, 의사적으로 이들 지연 시간을 제공하기 위해 설치된다. 지연 복제 회로(140)는 출력 버퍼(60)에서 생기는 지연 시간 To를 부가하기 위한 출력 버퍼 복제 회로(142)와, 클럭 입력 버퍼(110)에서 생기는 지연 시간 Ti를 부가하기 위한 입력 버퍼 복제 회로(144)를 포함한다.
DLL 회로(100)는 또한 클럭 신호 BufCLKR과, 지연 루프를 경유한 피드백 클럭 신호 FBCLK와의 위상차를 제어하기 위한 위상차 제어 회로(150)를 더욱 포함한다.
위상차 제어 회로(150)는 클럭 신호 BufCLKR과 피드백 클럭 신호 FBCLK와의 위상차를 비교하여, 카운트 지시하는 DWN, UP 및 LCK를 출력하는 위상 비교 회로(152)와, 이들 카운트 지시 신호에 따라 카운트 데이터 ADR<0:M-1>을 설정하는 업/다운카운트 회로(154)를 포함한다.
카운트 지시 신호 중, 신호 UP는 피드백 클럭 신호 FBCLK의 위상이 클럭 신호 BufCLKR보다도 빠른 경우에 활성화(H 레벨)되는 신호로서, 신호 DWN은 피드백 클럭 신호 FBCLK의 위상이 클럭 신호 BufCLKR보다도 느린 경우에 활성화(H 레벨)되는 신호이다. 신호 LCK는 클럭 신호 ext. CLK와 FBCLK와의 위상이 합치하는 것을 검출한 경우(이하, 로크 상태라고도 함)에 활성화(H 레벨)되는 신호이다. 카운트 클럭 신호 cntclk는 업/다운카운트 회로(154)의 카운트 동작에 대한 클럭 신호이다.
업/다운카운트 회로(154)는 카운트 지시 신호 UP의 활성화에 응답하여, 지연 회로에서의 지연량을 설정하기 위한 지연 제어량을 인크리먼트하고, 카운트 지시 신호 DWN의 활성화에 응답하여, 지연 제어량을 디크리먼트한다. 신호 LCK가 활성화되는 경우에는 로크 상태이므로 지연 제어량은 유지된다. 업/다운카운트 회로(154)는 클럭 신호 BufCLKR와 FBCLK가 동기하도록 지연 제어량을 증감시킴과 함께, 카운트 데이터 ADR<0:M-1>을 설정한다. 카운트 데이터 ADR<0:M-1>은 지연 제어량을 나타내기 위한 M 비트(M: 자연수)의 신호이다.
카운트 데이터 ADR<0:M-1>은 지연 회로(120 및 125)에 공통으로 제공되고, 이들의 지연 회로에서는 카운트 데이터에 따른 지연 시간이 입력된 신호에 부가된다. 위상 비교 회로(152)는 업/다운카운트 회로(154)의 동작 클럭 신호가 되는 cntclk를 발생한다. 업/다운카운트 회로(154)는 cntclk에 응답하여 동작한다.
이와 같이, 클럭 신호 BufCLKR에 대해 형성되는 지연 피드백 루프에 대해서는 종래의 기술로 설명한 DLL 회로(1000)의 경우와 마찬가지이다.
실시예1의 DLL 회로(100)는 또한 외부 클럭 신호의 하강 엣지에 응답하여 생성된 클럭 신호 BufCLKF에 대응하여 설치되는 지연 라인을 형성하는 지연 회로(125) 및 레벨 시프터(135)를 구비한다. 실시예1의 DLL 회로(100)는 외부 클럭 신호의 상승 엣지와 하강 엣지와의 양방에 대응하여, 동등한 지연 시간을 부가할 수 있는 지연 라인을 갖는 점을 특징으로 한다.
지연 회로(125)는 지연 회로(120)와 공통의 카운트 데이터 ADR<0:M-l>에 의해 제어된다. 레벨 시프터(135)는 지연 회로(125)의 출력 신호의 전압 레벨을 변환하여, int. CLKF를 출력한다.
DLL 회로(100)는 int. CLKR과 및 레벨 시프터(135)의 출력하는 int. CLKF와의 양방에 기초하여 내부 클럭 펄스 int. CLKP를 출력하는 펄스 생성 회로(160)를 더욱 구비한다. 내부 클럭 펄스 int. CLKP는 출력 버퍼(60)로 전달되고, 반도체 기억 장치(1)로부터의 데이터 판독의 트리거 신호가 된다.
지연 회로(120 및 125)는 도 36에서 설명한 종래의 기술의 지연 회로(120)와 동일한 구성을 포함하고, 직렬로 접속된 지연 유닛(200-0∼200-n)(n: 2M-1의 자연수)을 포함한다.
도 3은 지연 유닛(200)의 구성을 나타내는 회로도이다. 도 3에는 m 번째의 지연 유닛(200-m)의 회로 구성이 도시된다. 도 3을 참조하여, 지연 유닛(200-m)은 제어 신호 R<m> 및 그 반전 신호/R<m>에 의해 제어되는 클럭드 인버터 CIV1 및 CIV2를 포함한다. 클럭드 인버터 CIV1은 제어 신호 R<m>의 활성화에 따라 동작하고, 클럭 신호 BufCLKR 혹은 BufCLKF를 수신하여 반전 출력한다. 클럭드 인버터CIV2는 전단에 배치된 지연 유닛(200-(m-1))으로부터의 출력을 반전하여 출력한다. 지연 유닛(200-m)은 또한 인버터 IV1을 포함한다. 인버터 IV1의 입력 노드는 클럭드 인버터 CIV1 및 CIV2의 출력 노드와 접속되고, IV1의 출력 노드는 다음단의 지연 유닛(200-(m+1)) 내의 클럭드 인버터(CIV2)의 입력 노드에 접속된다. 이와 같이, 지연 유닛(200)의 구성은 도 37에서 설명한 것과 마찬가지이고, 단일의 지연 유닛에 의해, 상승 엣지에 부가되는 지연 시간 T1 및 하강 엣지에 부가되는 지연 시간 T2는 종래의 기술로 설명한 것과 마찬가지로, T1=Tf(CIV)+Tr(IV) 및, T2=Tr(CIV)+Tf(IV)로 각각 나타내어진다.
도 4는 펄스 생성 회로(160)의 구성을 나타내는 회로도이다.
도 4를 참조하여, 펄스 생성 회로(160)는 단안정 펄스 생성 회로(162 및 164)와, 논리 게이트 LG14를 포함한다. 단안정 펄스 생성 회로(162)는 클럭 신호 int. CLKR을 반전 지연하는 홀수개의 인버터(163)와, 인버터군(163)의 출력과 클럭 신호 int. CLKR을 2입력으로 하여 AND 연산 결과를 출력하는 논리 게이트 L10을 포함한다. 단안정 펄스 생성 회로(162)는 클럭 신호 int. CLKR의 상승 엣지에 응답하여 단안정 펄스를 발생시킨다. 단안정 펄스 발생 회로(164)도 동일한 구성을 포함하고, 클럭 신호 int. CLKF의 상승 엣지에 응답하여 단안정 펄스를 발생시킨다. 논리 게이트 LG14는 단안정 펄스 발생 회로(162 및 164) 각각이 발생하는 출력 신호의 OR 연산 결과를 출력한다.
이러한 구성으로 함으로써, 펄스 생성 회로(160)는 int. CLKR과 int. CLKF와의 양방의 상승 엣지에 응답하여 내부 클럭 펄스 int. CLKP를 활성화한다.
도 5는 실시예1의 DLL 회로(100)의 동작을 설명하기 위한 타이밍차트이다.
도 5를 참조하여, 외부 클럭 신호 ext. CLK의 주기는 Tc이다. 클럭 입력 버퍼(110 및 115)에 의해, 클럭 신호 BufCLKR 및 BufCLKF가 각각 출력된다. 외부 클럭 신호 ext. CLK와 클럭 신호 BufCLKR사이에는 클럭 입력 버퍼(110)에서 부가된 지연 시간 Ti의 위상차가 생긴다. 클럭 신호 BufCLKF는 클럭 신호 BufCLKR과 반전한 위상을 갖는 신호로서, 외부 클럭 신호 ext. CLK의 하강 엣지에 응답하여 활성화되는 신호로 할 수 있다.
클럭 신호 BufCLKR은 위상차 제어 회로(150)로 입력되고, 지연 루프를 경유하여 얻어지는 피드백 클럭 신호 FBCLK사이에서 동기를 취할 수 있다. 데이터 출력시에 버퍼 회로에서 소비되는 데이터 출력 지연 시간 To의 영향을 배제하기 때문에, 로크 상태에서, 내부 클럭 신호 int. CLKR은 외부 클럭 신호 ext. CLK로부터 Tc-To만큼 지연된 상태가 된다. 로크 상태에서의 카운트 데이터 ADR<0:M-1>의 디코드치 즉, 지연 제어량을 α라고 하면, 내부 클럭 신호 int. CLKR의 클럭 신호 BufCLKR에 대한 위상 지연은 α·T1로 나타내어진다.
한편, 다른 1개의 클럭 신호 BufCLKF는 지연 회로(120)와 공통의 카운트 데이터에 의해 제어되는 지연 회로(125)에 의해 지연 시간을 부가하므로, 내부 클럭 신호 int. CLKF의 클럭 신호 BufCLKF에 대한 위상 지연은 α·T1로 나타내어진다.
내부 클럭 펄스 int. CLKP는 내부 클럭 신호 int. CLKR의 상승 엣지 및 int. CLKF의 상승 엣지의 각각에 응답하여 활성화되므로, 최종적으로 외부 클럭 신호의 상승 엣지 및 하강 엣지에 대응하는 펄스 신호를 거의 등간격으로 얻을 수 있다.즉, DLL 회로(100)에서는 tCH와 tCL사이에 큰 차이는 생기지 않게 된다.
따라서, 본 발명의 실시예1에 따르는 DLL 회로(100)에 의해 발생된 내부 클럭 펄스를 트리거 신호로서 데이터의 출력을 실행함으로써, DDR-SDRAM에서도, 규격 SSTL2에 따라 외부 클럭 신호의 상승 엣지와 하강 엣지와의 양방에 동기한 타이밍으로 데이터의 출력을 실행하는 것이 가능해진다.
[실시예2]
실시예2에서는 지연 회로에서의 지연 시간의 최소 제어 단위를 보다 세분화하여, 데이터 출력 타이밍에 있어서의 지터를 더욱 저감시키는 구성에 대해 설명한다.
실시예1에 따르는 DLL 회로의 지연 회로(120 및 125)에 있어서는 지연 유닛(200)을 구성하는 클럭드 인버터 및 인버터에 의해 부가되는 지연 시간의 합계가, 제어 가능한 최소 단위의 지연 시간(이하, 최소 제어 지연 시간이라고도 함)이 된다. 실제로, 반도체 기억 장치 상에 구성되는 회로에서 생각하면, 최소 지연 제어 시간은 약 0.25∼0.40[ns] 정도이고, 충분히 정밀한 값이라고는 할 수 없다.
DDR-SDRAM에서의 클럭 신호의 지터를 제약하는 요인의 1개로서, 클럭 신호로부터의 액세스 타임 tAC를 들 수 있지만, 스펙 상 액세스 타임 tAC의 변동 범위는 ±0.075·Tc(Tc: 클럭 신호의 주기)인 것이 요구된다. 일례로서, 동작 주파수가 133㎒인 경우에는 Tc=7.5[㎱]이고, 허용되는 액세스 타임 tAC의 변동 범위는 ±0.5625[㎱]가 된다. 이 값을 최소 지연 제어 시간과 비교하면, 조정 마진은 그만큼 크지 않고, 지연 회로에서의 최소 지연 제어 시간을 보다 정밀하게 설정할 필요가 있는 것을 알 수 있다.
실시예2에서는 실시예1의 DLL 회로(100)에서, 지연 회로(120)를 대신하여, 도 6에 도시된 구성을 포함하는 지연 회로(220)를 이용한다. 또한, 지연 회로(125)를 대신하여, 지연 회로(220)와 동일한 구성을 포함하는 지연 회로(225)를 이용한다.
도 6은 실시예2에 따르는 지연 회로(220)의 구성을 나타내는 블록도이다.
도 6을 참조하여, 지연 회로(220)는 클럭 신호 BufCLKR을 반전하여 노드 N1에 출력하는 인버터 IV10과, 노드 N1과 접지 배선사이에 병렬로 접속되는 서브 지연 유닛(205-0∼205-2)과, 노드 N1의 신호 레벨을 반전하여 노드 N2로 출력하는 인버터 IV15와, 노드 N2와 접속되는 지연 유닛(200-0∼200-N)을 포함한다. 카운트 데이터 ADR<0:M-1>이 M 비트의 신호인 경우에는 N=2(M-3)-1로 제공된다. 지연 유닛(200-0∼200-N)은 상호 직렬로 접속되고, 각각의 구성은 도 3에서 설명된 바와 같다. 1개의 지연 유닛에 의해 부가되는 지연 시간을 tdc라고 표기한다.
서브 지연 유닛(205-0∼205-2)의 각각은 노드 N1과 접지 배선사이에 직렬로 결합되는 N형 MOS 트랜지스터와 캐패시터를 포함한다. 서브 지연 유닛(205-0)은 제어 신호 R<0>을 게이트로 수신하는 N형 MOS 트랜지스터 QN0과, 용량치 1C의 캐패시터를 포함한다. 서브 지연 유닛(205-1)은 제어 신호 R<1>을 게이트에 수신하는 N형 MOS 트랜지스터 QN1과 용량치 2C를 포함하는 캐패시터를 갖는다. 서브 지연 유닛(205-2)은 제어 신호 R<2>을 게이트에 수신하는 N형 MOS 트랜지스터 QN2와 용량치 4C의 캐패시터를 갖는다. 서브 지연 유닛(205-0∼205-2)은 카운트 데이터 ADR<0:M-1>의 하위 3비트인 ADR<0: 2>에 응답하여 선택된다.
즉, 제어 신호 R<0>은 카운트 데이터의 최하위 비트 ADR<0>에 대응하여, 제어 신호 R<1> 및 R<2>은 카운트 신호 ADR<1> 및 ADR<2>에 각각 대응한다. 제어 신호 R<0>∼R<2>의 활성화(H 레벨)에 의해, 노드 N1과 접지 전압사이에 캐패시터가 결합되게 되고, 노드 N1을 전달되는 신호가 지연된다. 용량치 1C의 캐패시터를 갖는 서브 지연 유닛(205-0)에 의해 부가되는 지연 시간을 tdf라고 하면, 카운트 데이터의 하위 3비트 ADR<0:2>이 조합에 의해, 8 단계의 지연 시간 0∼7·tdf의 지연 시간을 설정할 수 있다.
지연 유닛(200-0∼200-N) 각각에 대응하여, 디코드 회로(210-0∼210-N)가 배치된다. 디코드 회로(210-0∼210-N)는 카운트 데이터의 상위 비트 ADR<3:M-1>에 응답하여, 지연 유닛(200-0∼200-N)을 선택적으로 활성화한다.
도 7은 지연 회로(220)에 있어서의 카운트 데이터 ADR<0:M-1>과 제어 신호 R<0:n>과의 대응을 설명하기 위한 도면이다.
도 7을 참조하여, 카운트 신호 ADR<0:M-1>의 10진수 표시에 상당하는 카운트치(지연 제어량)에 대응하여 제어 신호 R<0>∼R<n>의 신호 레벨이 설정된다. 지연 회로(220)에 있어서는 카운트치가 1증가할 때마다, 서브 지연 유닛에 대응하는 제어 신호의 하위 비트 R<0>∼R<2>을 1씩 인크리먼트한다. 카운트치가 7인 경우에는 제어 신호 R<0>∼R<2>는 각각 “1"이 된다. 카운트치가 1 더 증가하여 8이 된 경우에는 지연 유닛에 대응하는 상위 비트 R<3>이 "1"이 되고, 하위 비트 R<0>∼R<2>은 "0"으로 클리어된다.
또한 카운트치가 증가함에 따라, 다시 하위 비트 R<0>∼R<2>이 인크리먼트되고, 카운트치가 15가 된 경우에는 제어 신호 중 R<0>∼R<3>이 "1"이 된다. 카운트치가 더욱 1증가하여 16이 된 경우에는 하위 비트 R<0>∼R<2>을 "0"으로 클리어함과 함께, 상위 비트에서의 활성화의 대상이 되는 비트를 1개 올린다. 즉, 제어 신호 R<3>을 대신하여 R<4>이 "1"이 된다. 이와 같이, 제어 신호의 하위 3비트를 순서대로 인크리먼트하고, 하위 비트가 전부 “1"이 된 상태에서 더욱 인크리먼트된 경우에는 상위 비트 내의 활성화 대상 비트를 1씩 올려간다. 상위 비트에서의 활성화 대상 비트가 올라감에 따라, 지연 유닛(200-0∼200-N)에 의해 부가되는 지연 시간은 tdc 씩 증가해간다.
용량치 1C의 캐패시터를 갖는 서브 지연 유닛(205-0)에 의해 부가되는 지연 시간 tdf가 tdc의 1/8 정도가 되도록 설정됨으로써, 지연 제어량의 증가에 대응하여 지연 회로(220) 전체에서 부가되는 지연 시간을 순조롭게 변화시키는 것이 가능해진다. 또한 제어 신호의 하위 비트 R<0>∼R<2>은 카운트 신호의 하위 3비트 ADR<0>∼ADR<2>의 각 비트와 각각 동일한 값으로 하면 되고, 제어 신호의 상위 비트 R<3>∼<n>은 어드레스 신호의 상위 비트 ADR<3:M-1>의 디코드 결과에 따라 정하는 구성으로 하면 좋다.
또한, 도 6에서, 카운트 신호 중 하위 비트수 및 서브 지연 유닛의 갯수를「3」으로 하고, 서브 지연 유닛에 의해 부가되는 단위 지연량을 8(=23) 단계로 설정한 것은 단순한 예시에 지나지 않는다. 즉, 카운트 신호 ADR<0:M-1> 중 하위 J 비트를 이용하여 서브 지연 유닛 J 개를 제어하는 구성으로 함에 따라, 서브 지연 유닛에 의한 지연 시간을 2J단계로 설정하는 것이 가능하다.
도 8은 실시예2에 따르는 DLL 회로에서의 카운트치와 지연 루프에 있어서 부가되는 지연 시간과의 관계를 나타내는 개념도이다.
도 8을 참조하여, 카운트치가 0인 경우에는 지연 복제 회로(140)에 의해 부가되는 지연 시간 Ti+To와 지연 유닛(200-0)에 의해 부가되는 tdc와의 합이 클럭 신호 BufCLKR에 부가되는 지연 시간이 된다. 카운트치가 1씩 인크리먼트되어 감에 따라, 지연 시간은 tdf씩 증가하고, 카운트치가 7로부터 더욱 인크리먼트되어 8이 된 경우에는 서브 지연 유닛에 의해 부가되는 지연 시간은 클리어되고, 지연 시간은 Ti+To+2·tdc가 된다.
전체 지연 시간이 외부 클럭 신호의 주기 Tc에 달한 단계에서, DLL 루프는크하고, 업/다운카운트 회로(154)는 제어 신호 LCK의 활성화에 응답하여 로크 시의 지연 제어량을 유지한다. 카운트치 7로 로크한다고 하면, 이 경우의 지터는(Ti+To+7·tdf-Tc)로 나타내어진다.
실시예2에 따르는 DLL 회로에서, 지연 회로(225)는 지연 회로(220)와 동일한 회로 구성을 구비하고, 지연 회로(220)와 공통의 카운트 신호 ADR<0:M-1>에 의해 제어된다. 지연 회로(225)에 있어서는 도 6에서 도시된 인버터 IV10의 입력 노드에 클럭 신호 BufCLKR을 대신하여 BufCLKF가 제공되는 점이 다르다.
지연 회로(220 및 225)를 이러한 구성으로 함에 따라, DLL 회로에서 지연 시간을 보다 세밀하게 설정할 수 있고, 로크시의 지터를 저감하는 것이 가능해진다.
[실시예3]
실시예3에서는, 도 2에서 설명한 실시예1의 DLL 회로(100)에 있어서, 병렬로 설치되는 지연 회로(120)와 지연 회로(125)에 따라 각각 부가되는 지연 시간의 차를 보다 작게 하는 것이 가능한 지연 유닛의 배치에 대해 설명한다.
도 9는 지연 회로(120)와 지연 회로(125)와의 배치의 일례를 나타내는 블록도이다.
도 9를 참조하여, 지연 회로용으로 설치된 전용 전압 발생 회로(이하, VDC; Voltage Down Converter라고도 표기함 : 350)는 지연 회로의 구동 전압 int. Vdd를 발생시킨다. 구동 전압 int. Vdd는 전원 배선(355)에 의해 지연 회로 내의 각 지연 유닛으로 공급된다. 지연 회로(120)와 지연 회로(125)와는 다른 영역에 배치되고, 도 9에서는 지연 회로(120)가 전압 발생 회로(350)에 가까운 측에 배치된다.
지연 회로(120)는 지연 유닛(200R-0∼200R-n)을 포함하고, 지연 회로(125)는 지연 유닛(200F-0∼200F-n)을 포함한다. 따라서, 지연 유닛은 200R-0∼200R-n∼200F-0∼200F-n의 순서대로, 전압 발생 회로(350)로부터의 거리가 짧아진다. 이러한 배치는 배선 길이를 가능한 한 짧게 하는 것을 목적으로 하는 것이다.
그러나, 도 9의 구성에서는 전원 배선(355)에 있어서 배선 저항에 기인하여 생기는 전압 강하에 따라, 전원 배선(355) 상에 있어서의 전압 발생 회로(350)로부터의 거리에 따라 각각의 지연 유닛의 구동 전압의 레벨이 달라진다. 한편, 지연 회로(120와 125)는 공통의 카운트 신호에 의해 제어되므로, 예를 들면 지연 제어량이 α+1인 경우에는 지연 회로(120)에 있어서는 200R-0∼200R-α를 클럭 신호 BufCLKR이 통과됨으로써 지연 시간이 부가된다. 마찬가지로, 지연 회로(125)에서는 지연 유닛(200F-0∼200F-α)을 클럭 신호 BufCLKF가 통과됨으로써 지연 시간이 부가된다.
따라서, 이러한 구성 하에서는, 전원 배선(355)에 생기는 전압 강하의 영향에 따라, 지연 회로(120)에 의해 부가되는 지연 시간과 지연 회로(125)에 의해 부가되는 지연 시간사이에 차이가 생긴다. 이 차가 커지면, 도 5에서 설명한 tCH와 tCL의 차가 커지고, DDR-SDRAM에서 외부 클럭 신호의 상승 엣지와 하강 엣지와의 양방에 동기한 내부 클럭 펄스를 얻는 것이 곤란해진다.
도 10은 실시예3에 따르는 지연 회로에서의 지연 유닛의 구성을 나타내는 블록도이다.
도 10을 참조하여, 전압 발생 회로(350)에 의해 생성되는 지연 회로의 구동 전압 intVdd는 독립하여 설치되는 전원 배선(356 및 357)에 의해, 지연 회로(120 및 125)로 각각 공급된다. 지연 회로(120 및 125)는 각각 n-1개의 지연 유닛을 포함하지만, 각각의 지연 회로에서의 k 번째의 지연 유닛(k:0∼n의 정수)에 대해, 각각의 전원 배선 상에 있어서의 전압 발생 회로로부터의 거리가 같은 정도가 되도록 위치된다. 이러한 구성으로 함으로써, 지연 회로(120와 125)에 있어서, 지연 제어량α+1에 대응하여 지연 경로를 형성하는 지연 유닛(200R-0∼200R-α과200F-0∼200F-α)은 각각 동일 레벨의 전압 레벨에 따라 구동되게 되므로, 양 지연 회로에서 부가되는 지연 시간의 차를 저감시키는 것이 가능하다.
또한, 지연 회로(120 및 125)에 있어서, 카운트 데이터의 하위 비트에 대응하는 지연 유닛(200R-0 및 200F-0)으로부터 순서대로 전압 발생 회로(350)로부터의 거리가 짧은 배치로 함에 따라, 사용 빈도가 높은 지연 유닛에 대해, 전압 강하가 작은 것보다 안정된 구동 전원 전압을 공급할 수 있기 때문에, 지연 회로에 의해 부가되는 지연 시간의 변동을 더욱 저감시키는 것이 가능해진다.
또, 도 10에서는 지연 회로(120 및 125)에 있어서의 지연 유닛의 배치에 대해 설명했지만, 실시예2에서 설명한 지연 회로(220 및 225)에 대해서도, 각각의 회로에 구비되는 지연 유닛 및 서브 지연 유닛에 대해 동일한 배치라고 하면, 양 지연 회로에서 설정되는 지연 시간의 차이를 저감하는 것이 가능해진다.
[실시예3의 변형예]
도 11은 실시예3의 변형예에 따르는 지연 회로에 있어서의 지연 유닛의 구성을 나타내는 블록도이다.
도 11을 참조하여, 실시예3의 변형예에서는, 지연 회로(120 및 125)에 구비되는 지연 유닛(200R-0∼200R-n 및 200F-0∼200F-n)은 공통으로 설치된 전원 배선(355)의 전원 배선에 의해 구동 전압을 공급한다. 실시예3의 변형예에 있어서는, 지연 회로(120)에 대응하는 지연 유닛과 지연 회로(125)에 대응하는 지연 유닛이 교대로 배치되는 점이 특징이다. 도 11에서는 전압 발생 회로(350)에 가까운 측으로부터, 지연 유닛(200R-0, 200F-0, 200R-1, 200F-1, …, 200R-n, 200F-n의 순서대로 배치되어 있다. 도 11의 구성으로 함에 따라서도, 지연 회로(120)와 지연 회로(125)사이에서 대응되는 지연 유닛의 각각은 전원 배선(355) 상에 있어서의 전압 발생 회로(350)로부터의 거리가 같은 정도이기 때문에, 그 구동 전압 레벨은 거의 동일하고, 양 지연 회로에 의해 부가되는 지연 시간의 차이를 저감시키는 것이 가능하다.
도 11의 구성에서도, 전압 발생 회로(350)에 가까운 측으로부터 사용 빈도가 높은 지연 유닛을 배치하는 구성으로 함으로써, 실시예3에서 설명한 것과 동일한 효과를 얻을 수 있다.
또한, 실시예2에서 설명한 지연 회로(220 및 225)에 대해서도, 각각의 회로에 구비되는 지연 유닛 및 서브 지연 유닛에 대해 동일한 배치로 함에 따라, 양 지연 회로에서 설정되는 지연 시간의 차이를 저감시키는 것이 가능하다.
[실시예4]
실시예4에서는, 실시예2에서 설명된 바와 같이 지연 시간을 계층적으로 설정하는 경우에, 지연 회로의 출력이 불안정해지지 않은 구성에 대해 설명한다.
또한 도 8을 참조하여, 지연 회로에서 부가되는 지연 시간을 계층적으로 설정하는 지연 회로에서는, 도 8의 예에서의 카운트치가 7로부터 8로 증가하는 경우와 같이, 서브 지연 유닛에 의해 부가된 지연 시간이 클리어되어 지연 유닛에 의해 부가되는 지연 시간으로 치환되는 타이밍이 존재한다.
이 때에, 서브 지연 유닛에 대응하는 카운트 신호의 하위 J 비트에대응하는(2J-1).tdf와(도 8에서는 2J=8)과 지연 유닛에 의한 단위 지연 시간 tdc사이의 차가 큰 경우에는, 카운트 데이터의 전환 타이밍에 있어서, 지연 회로의 출력 신호 레벨이 H 레벨로부터 L 레벨로 일순 저하할 우려가 있다. 이 때, L 레벨에의 하락이 순간적인 것이라도, 다시 지연 회로의 출력이 H 레벨로 복귀하는 경우에 있어서, 펄스 생성 회로(160)에 의해 내부 클럭 펄스 int. CLKP가 활성화된다. 이와 같이 하여 발생하는 펄스는 일반적으로 「비하」라고도 하지만, 이러한 비하형의 내부 클럭 펄스의 발생에 따라, 반도체 기억 장치의 데이터 출력에 오동작이 야기될 우려가 있다.
실시예4에 있어서는, 이러한 문제점을 방지하는 것이 가능한 지연 회로의 구성을 제공한다.
도 12는 실시예4에 따르는 지연 회로(420)의 구성을 나타내는 블록도이다. 도 12를 참조하여, 지연 회로(420)는 실시예2에서 설명한 계층적으로 지연량을 설정하는 것이 가능한 지연 회로(220) 외에, 전환 타이밍 제어 회로(480) 및 카운트 데이터 전달 회로(490)를 더욱 구비하는 점을 특징으로 한다.
도 13은 전환 타이밍 제어 회로(480)의 구성을 나타내는 회로도이다.
도 13을 참조하여, 전환 타이밍 제어 회로(480)는 노드 N1의 신호를 반전 또한 지연시켜 노드 N3으로 전달하는 인버터군(홀수개 :482)과, 클럭 신호 BufCLKR을 2분주하여 BufCLKRdb1을 출력하는 분주 회로(484)와, 노드 N1 및 N3과 분주 신호 BufCLKdb1을 3입력으로 하는 NAND 연산 결과를 출력하는 논리 게이트 LG20을 포함한다.
논리 게이트 LG20은 타이밍 제어 신호/TMF를 출력한다. 전환 타이밍 제어 회로(480)는 또한 타이밍 제어 신호/TMF를 반전하여 타이밍 제어 신호 TMF를 출력하는 인버터 IV20과, 인버터 IV20의 출력을 반전하는 인버터 IV22와, 인버터 IV22의 출력을 반전하는 인버터 IV24를 포함한다. 인버터 IV22는 타이밍 제어 신호/TMC를 출력하고, 인버터 IV24는 타이밍 제어 신호 TMC를 출력한다. 이들 타이밍 제어 신호 TMF, /TMF, TMC, /TMC는 카운트 데이터 전달 회로(490)로 공급된다.
카운트 데이터 전달 회로(490)는 업/다운카운트 회로(154)가 출력하는 카운트 데이터 ADR<0:M-1>을, 전환 타이밍 제어 회로(480)로부터 전달된 타이밍 제어 신호에 따라 입력하여, ADR'<0 : M-1>로서 래치한다. 지연 회로(220)는 ADR'<0:M-1>에 응답하여 동작한다. 카운트 데이터 전달 회로(490)는 카운트 데이터의 각 비트에 대응하여 설치되는 카운트 데이터 전달 유닛(495-0∼495-(M-1))을 포함한다.
도 14는 전환 타이밍 제어 회로(480)의 동작을 설명하기 위한 타이밍차트이다.
도 14를 참조하여, 지연 회로(220)의 입력 신호인 int. CLKR에 대응하여, 분주 신호 BufCLKRdb1이 출력된다. 노드 N1의 신호 레벨은 클럭 신호 BufCLKR을 수신하는 인버터 IV10의 출력이기 때문에, 클럭 신호 BufCLKR을 반전·지연시킨 신호가 된다. 노드 N3의 신호 레벨은 노드 N1의 신호를 인버터군(482)에 의해 더욱 지연·반전시킨 신호가 된다.
타이밍 제어 신호 TMF는 논리 게이트 LG20의 출력의 반전 신호이기 때문에, 분주 신호 BufCLKRdb1과 노드 N1의 신호와 노드 N3의 신호를 3 입력으로 하는 AND 연산 결과가 된다. 따라서, 인버터군(482)의 단수를 조정함으로써, 지연 회로의 입력 신호 BufCLKR이 L 레벨의 기간에서만 타이밍 제어 신호 TMF를 활성화(H 레벨)로 하는 것이 가능하다. 타이밍 제어 신호 TMC에 대해서도, 동일한 타이밍으로 활성화시키는 것이 가능하다.
여기서, 타이밍 제어 신호 TMF는 서브 지연 유닛에 대응하는 카운트 신호의 하위 비트를, 지연 회로로 전달하는 타이밍을 규정하기 위한 제어 신호로서, 타이밍 제어 신호 TMC는 지연 유닛에 대응하는 카운트 신호의 상위 비트를, 지연 회로로 전달하는 타이밍을 규정하기 위한 신호이다.
도 15는 카운트 데이터 전달 유닛(495)의 구성을 나타내는 회로도이다. 도 15에서는 제j번째(j:0∼M-1의 자연수)의 카운트 데이터 전달 유닛(495-j)의 구성이 도시된다.
도 15를 참조하여, 카운트 데이터 전달 유닛(495-j)은 타이밍 신호에 의해 제어되는 클럭드 인버터 CINV10과, 클럭드 인버터 CINV10의 출력을 반전하는 인버터 IV40과, 인버터 IV40과 래치 회로를 형성하도록 배치되는 인버터 IV42를 구비한다. 인버터 IV42는 데이터 래치를 위해 배치되므로, 그 구동 능력은 인버터 IV40보다도 작은 설계로 해도 상관없다.
클럭드 인버터 CINV10은 입력 노드에 카운트 데이터의 제j+1 비트인 ADR<j>를 수취한다. 클럭드 인버터 CINV10은 j=0∼2의 경우에는, 상기 타이밍 제어 신호TMF 및 /TMF에 의해 제어되고, j=3∼M-1인 경우에는, 타이밍 제어 신호 TMC, /TMC에 의해 제어된다.
이러한 구성으로 함으로써, 카운트 데이터 전달 유닛(495)은 타이밍 제어 신호 TMF 혹은 TMC가 H 레벨인 기간에 있어서 카운트 데이터 ADR<j>를 지연 회로(220)로 전달한다. 타이밍 제어 신호 TMF 및 TMC가 H 레벨이 되는 기간은 도 14에서 설명된 바와 같이 지연 회로의 입력 신호가 L 레벨의 기간에 한정되기 때문에, 지연 회로에서 지연 시간의 설정이 전환되는 타이밍은 클럭 신호 BufCLKR이 H 레벨인 기간을 피하여 설정된다.
따라서, 지연 제어량이 전환에 기인하여 지연 회로의 출력이 H 레벨로부터 순간적으로 L 레벨로 저하하고, 이에 따른 비하형의 클럭 펄스가 발생하는 것을 방지하는 것이 가능하고, 반도체 기억 장치를 보다 안정적으로 동작시키는 것이 가능해진다.
[실시예5]
이미 설명된 바와 같이, 일반적으로 DLL 회로에서는, 지연 회로에 의해 부가되는 지연량을 안정화시키기 위해, 독립한 전원 전압으로 지연 회로를 구동하는 것이 일반적이다. 따라서, 지연 회로의 출력을 이용하여, 버퍼 회로에의 트리거 신호로 하기 위해서는, 전압 레벨을 변환하기 위한 레벨 시프트 회로를 통과시킬 필요가 있다. 실시예5에서는, DLL 회로에서의 로크 가능한 주파수 범위를 넓게 취하는 것이 가능한 레벨 시프트 회로의 배치에 대해 설명한다.
도 16은 본 발명의 실시예5에 따르는 DLL 회로(500)의 구성을 나타내는 블록도이다.
도 16을 참조하여, DLL 회로(500)는 실시예1의 DLL 회로(100)와 비교하여, 레벨 시프터(130, 135) 및 펄스 생성 회로(160)를 대신하여 레벨 시프트/펄스 생성 회로(510)를 구비하는 점에서 다르다. 그 밖의 구성 및 동작에 대해서는 실시예1의 DLL 회로(100)와 동일하므로 설명은 반복하지 않는다.
실시예5의 DLL 회로(500)에서는 지연 회로(120)의 출력 신호의 전압 레벨을 변환하기 위한 레벨 시프터 회로를, 클럭 입력 버퍼(110)와 위상 비교 회로(152)사이에 배치되는 지연 루프 밖에 배치한 것을 특징으로 한다. 이에 따라, 지연 루프에 의해 부가되는 지연 시간의 최소치(이하, 최소 지연 시간이라고도 칭함)는 지연 회로(120) 중 지연 유닛에 있어서의 최소 지연 시간(tdc)과, 지연 복제 회로(140)에 의한 지연 시간(To+Ti)과의 합이 된다.
실시예1의 DLL 회로(100)에 있어서 부가되는 최소 지연 시간이, To+Ti+Trs(레벨 시프터(130)에 있어서의 전압 레벨 변환의 소요 시간)+tdc인 것과 비교하면, 실시예5의 DLL 회로(500)에 있어서는, 지연 루프에 의해 부가되는 최소 지연 시간을 보다 작게 할 수 있다. DLL 회로는 지연 루프에 의해 부가되는 최소의 지연 시간보다도 짧은 주기에 대응하는 주파수에서 로크를 행하는 것은 불가능하므로, 최소 지연 시간을 저감시킴으로써, DLL 회로에서의 로크 가능한 주파수 범위를 고주파측으로 넓어지는 것이 가능해진다.
도 17은 레벨 시프트/펄스 생성 회로(510)의 구성을 나타내는 회로도이다.
도 17을 참조하여, 레벨 시프트/펄스 생성 회로(510)는 지연 회로(120)로부터 노드 N5로 출력된 클럭 신호의 전압 레벨을 변환하는 레벨 변환 회로(130)와, 레벨 변환 회로(130)의 출력을 반전 또한 지연시켜 노드 N7로 출력하는 인버터군(홀수개 : 512)과, 노드 N5 및 N7을 2 입력으로 하여 NAND 논리 연산 결과를 출력하는 논리 게이트 LG22와, 논리 게이트 LG22의 출력을 반전하여 노드 N8로 출력하는 인버터 IV44를 포함한다.
레벨 시프트/펄스 생성 회로(510)는 또한 노드 N6에 출력된 지연 회로(125)로부터의 출력 신호를 전압 레벨 변환하기 위한 레벨 시프트 회로(135)와 레벨 시프트 회로(135)의 출력을 반전 또한 지연하는 인버터군(홀수개 :514)과, 노드 N6과 인버터군(514)의 출력을 2 입력으로 하는 NAND 논리 연산 결과를 출력하는 논리 게이트 LG24와, 논리 게이트 LG24의 출력을 반전하여 노드 N9로 출력하는 인버터 IV46과, 노드 N8 및 노드 N9를 2 입력으로 하는 OR 논리 연산 결과를 내부 클럭 펄스 int. CLKP로서 출력하는 논리 게이트 LG26을 더욱 포함한다.
도 18은 레벨 시프트/펄스 생성 회로(510)의 동작을 설명하기 위한 타이밍차트이다.
도 18을 참조하여, 노드 N5에는 클럭 신호 int. BufCLKR을 지연 회로(120)에 의해 지연시킨 신호가 출력된다. 노드 N5에서의 신호의 진폭은 지연 회로의 구동 전원 전압 int. Vdd이다. 노드 N5의 신호는 레벨 시프트 회로(130)에 의해 다른 회로의 구동 전원 전압인 진폭 Vcc의 신호로 변환되고, 인버터군(512)에 의해 반전·지연된다. 따라서, 노드 N7로 출력되는 신호는 노드 N5의 신호를 반전·지연시키고 또한 진폭 레벨이 Vcc로 변환된 신호가 된다. 노드 N8에는 노드 N5 및 노드N7의 신호의 AND 연산 결과가 출력된다. 따라서 노드 N8에는 노드 N5로 출력된 지연 회로(120)의 출력 신호의 상승 엣지에 대응하여 진폭 Vcc의 단안정 펄스가 생성된다.
한편, 지연 회로(120)의 입력 신호인 BufCLKR과 반전하는 위상을 갖는 BufCLKF에 동일한 지연 시간을 부가하여 얻을 수 있는 신호는 지연 회로(125)의 출력으로서 노드 N6으로 출력된다. 즉, 노드 N6으로 출력되는 신호는 노드 N5로 출력되는 신호와 진폭이 동일하고, 또한 반전하는 위상을 갖는 신호이다. 도시하지 않았지만, 노드 N9에는 노드 N6으로 전달된 신호의 상승 엣지에 대응하여 단안정 펄스가 생성된다. 따라서 노드 N8과 노드 N9의 OR 연산 결과로서 얻어지는 내부 클럭 펄스 int. CLKP는 지연 회로(120 및 125)의 출력 신호 각각의 상승 엣지에 대응하여 진폭 Vcc의 단안정 펄스를 발생시키게 된다.
이러한 구성으로 함으로써, 클럭 신호가 위상 비교기에 피드백되는 지연 루프 중에서 레벨 시프터를 착탈하여, 로크 가능한 주파수 범위를 넓힌 경우에도, 실시예1의 DLL 회로(100)의 경우와 마찬가지로, 외부 클럭 신호의 상승 엣지 및 하강 엣지의 양방에 동기하여, 전압 레벨이 변환된 내부 클럭 펄스를 얻는 것이 가능하다.
[실시예6]
실시예6에서는, 실시예2에서 설명한 계층적으로 지연 시간을 설정하는 것이 가능한 DLL 회로에 있어서, 카운트 데이터의 변화에 따라 지연 시간을 전환하는 타이밍으로 일정한 제한을 설정함에 따라, 반도체 기억 장치를 보다 안정적으로 동작시키는 구성에 있어서 설명한다.
또한 도 8을 참조하여, 계층적으로 지연 시간을 설정하는 DLL 회로에서는, 전부 서브 지연 유닛의 활성화에 의해 부가된 지연 시간이, 제어 지연량의 인크리먼트에 따라, 지연 유닛 1개분의 지연 시간(tdc)으로 변화하는 타이밍이 존재한다. 이 때, 이 양자의 차가 큰 경우에는, 지터가 커짐과 함께, 내부 클럭 펄스의 발생 간격이 달라진다. 이 간격의 변화가, 데이터의 판독 중에 발생하면, 데이터 입출력 단자로 출력되는 판독 데이터의 유효 기간이 변화하게 되고, 판독 동작에 문제점을 생기게 할 우려가 있다.
실시예6에 따르는 DLL 회로에서는, 도 2에서 설명한 실시예1에 따르는 DLL 회로(100)에 있어서, 위상차 제어 회로(150)를 대신하여 위상차 제어 회로(650)를 구비한다. 실시예6에 따르는 DLL 회로에서의 그 밖의 회로 구성 및 동작은 도 2에서 설명한 실시예1의 DLL 회로(100)와 동일하므로, 설명은 반복하지 않는다.
도 19는 위상차 제어 회로(650)의 구성을 나타내는 블록도이다.
도 19를 참조하여, 위상차 제어 회로(650)는 위상 비교 회로(152)와 업/다운카운트 회로(154)사이에 카운트 동작 정지 회로(655)를 더욱 포함하는 점에서, 위상차 제어 회로(150)와 다르다. 카운트 동작 정지 회로(655)는 위상 비교 회로(152)로부터 출력되는 카운트 클럭 cntclk와 카운트 정지 신호 CNTSTP를 수신하여, 카운트 제어 클럭 cntclk2를 출력한다. 업/다운카운트 회로(154)는 카운트 제어 클럭 cntclk2에 동기하여 위상 비교 회로(152)로부터 출력되는 카운트 지시 신호 DWN, UP 및 LCK에 따라 카운트 데이터 ADR<0:M-1>을 갱신한다.
카운트 정지 신호 CNTSTP는 카운트 제어 클럭 cntclk2의 발생을 정지시킴으로써, 업/다운카운트 회로(154)에 의한 카운트 데이터의 갱신 동작을 일정 기간 정지하기 때문에 활성화(L 레벨)된다.
예를 들면, 도 1에서 설명한 반도체 기억 장치 내의 제어 회로에 의해, 카운트 정지 신호 CNTSTP는 1개의 판독 동작이 개시된 경우에, 상기 판독 사이클이 종료하는 동안 카운트 데이터가 변경하지 않도록, 판독 데이터의 출력이 완료하기까지의 기간 활성화(L 레벨)된다.
도 20은 위상차 제어 회로(650)의 동작을 설명하기 위한 타이밍차트이다.
도 20을 참조하여, 시각 t0의 외부 클럭 신호 ext. CLK의 상승 엣지에 있어서, 판독 사이클이 개시된다. 카운트 정지 신호 CNTSTP는 판독 동작이 개시되는 시각 t0으로부터 인터벌 기간 tint 경과 후의 시각 t1보다 활성화(L 레벨)된다. 인터벌 기간 tint는 판독 동작의 대상이 되는 메모리셀의 선택을 행하기 위한 어드레스 디코드나 컬럼 선택선의 선택 등에 소비되는 시간이다.
시각 t1로부터 시각 t2 동안, 버스트 길이를 고려하여 데이터 입출력 단자로부터 판독 데이터의 출력이 완료하기까지 카운트 정지 신호 CNTSTP의 활성 상태(L 레벨)가 유지된다. 위상 비교 회로(152)는 외부 클럭 신호 ext. CLK의 상승 엣지에 응답하여 출력되는 클럭 신호 BufCLKR에 대해 위상 비교를 실행하기 때문에, 외부 클럭 신호 ext. CLK의 각 상승 엣지에 있어서 업/다운카운트 회로(154)의 카운트 동작을 활성화하기 위한 카운트 클럭 cntclk를 발생시킨다. 그러나, 카운트 동작 정지 회로(655)의 작용에 따라, 카운트 정지 신호 CNTSTP가 활성화되는 기간에있어서는 카운트 제어 클럭 cntclk2의 활성화는 정지된다.
따라서, 이 기간에는, 업/다운카운트 회로(154)에 있어서, 카운트 데이터 ADR<0:M-1>의 갱신이 행해지는 일은 없고, 이 기간에 있어서는, 내부 클럭 펄스 int. CLKP의 발생 간격은 일정하게 유지된다. 따라서, 1개의 판독 동작 특내에 있어서, 내부 클럭 펄스의 발생 간격이 변동하고, 판독 데이터의 유효 시간 폭이 변경하는 문제점을 해소할 수 있어, 반도체 기억 장치의 판독 동작을 보다 안정적으로 실행하는 것이 가능해진다.
또한, 마찬가지로, 위상차 제어 회로(650)를, 종래 기술의 DLL 회로(1000) 내의 위상차 제어 회로(150)로 치환함에 따라, 실시예6을 단일 지연 라인을 포함하는 DLL 회로에 적용하여 동일한 효과를 얻는 것도 가능하다.
[실시예7]
실시예3에서도 설명했지만, 지연 회로에서 설정되는 지연 시간을 안정화하기 때문에, 지연 회로의 구동 전원 전압의 안정화는 매우 중요한 과제이다. 실시예7에 있어서는, 지연 회로의 구동 전원 전압을 보다 안정적으로 공급하는 구성에 대해 설명한다.
도 21은 실시예7에 따르는 DLL 회로(700)에 대한 구동 전원 전압의 공급을 설명하는 개략도이다.
도 21을 참조하여, 전압 발생 회로(VDC : 350)는 외부 전원 단자(580)로부터 외부 전원 전압 ext. Vdd를 받고 DLL 회로(700) 내의 지연 회로를 구동하기 위한 내부 전원 전압 int. Vdd를 발생시킨다. 내부 전원 전압 int. Vdd는 직접 DLL 회로(700)로 공급되는 것은 아니고, 전압 발생 회로(350)와 DLL 회로(700)사이에 설치되는 디커플 용량(570)을 통해 공급된다. 이러한 구성으로 함으로써, 전압 발생 회로(350)와 DLL 회로사이에 저역 통과 필터가 형성되게 된다.
도 22는 실시예7에 따르는 DLL 회로(700)의 입력단에 형성되는 저역 통과 필터(710)의 구성을 설명하기 위한 블록도이다.
도 22를 참조하여, 전압 발생 회로(350)는 전원 배선(355)의 전압 레벨 int. Vdd와 int. Vdd의 목표 전압 Vref를 비교하는 전압 비교 회로(352)와, 전압 비교 회로(352)로 제어되어 int. Vdd<Vref의 경우에 온하여 전류를 공급하기 위한 드라이브 트랜지스터(354)를 포함한다.
전압 발생 회로(350)와 DLL 회로(700)사이에, 저역 통과 필터(710)가 형성된다. 저역 통과 필터(710)는 전원 배선(355)의 배선 저항치 Rw와 드라이브 트랜지스터(354)가 포함하는 온 저항 Rd의 합으로 이루어지는 저항 성분과, 전원 배선(355)과 접지 배선(590)사이에 설치되는 디커플 용량(용량치 Cd)을 포함한다.
저역 통과 필터(710)의 작용에 의해, 전원 배선(355)에 생긴 고주파 성분의 전압 변동은 DLL 회로(700)로 직접 공급되지 않은 구성이 된다. 따라서, DLL 회로(700)로 공급되는 내부 전원 전압의 흔들림을 저감시키고, DLL 회로에서의 노이즈의 발생 등을 유효하게 방지하는 것이 가능해진다.
또, 실시예7에 따르는 DLL 회로(700)는 실시예1∼6에 따르는 구성 및 종래의 기술의 DLL 회로(1000)의 구성의 어느 하나에 적용한 경우에도, 설명한 상기된 효과를 향수할 수 있다.
[실시예8]
실시예8에 있어서는 신호의 입출력시에 버퍼 회로에서 소비되는 지연 시간을 고려한 위상 동기를 행하기 위해 DLL 회로 내에 설치되는 지연 복제 회로(140)의 지연 시간의 설정을 칩 몰드 후에도 가능한 구성에 대해 설명한다.
이미 설명한 바와 같이, 지연 복제 회로(140)는 출력 버퍼(60)로 생기는 지연 시간 To를 지연 루프 내에서 부가하기 위한 출력 버퍼 복제 회로(142)와, 클럭 입력 버퍼로 생기는 지연 시간 Ti를 의사적으로 부가하기 위한 입력 버퍼 복제 회로(144)를 포함하지만, 양자의 기능 및 구성은 동일하므로, 실시예8에서는, 지연 복제 회로(140)라고 총칭하여 나타낸다.
도 23은 지연 복제 회로(140)의 일반적인 구성을 나타내는 회로도이다.
도 23을 참조하여, 지연 복제 회로(140)는 직렬로 접속된 여러개(짝수)의 인버터를 포함한다. 이들 복제 회로에서 부가되는 지연 시간을 To 혹은 Ti와 합치하도록, 인버터의 단수가 조정된다. 그러나, 이러한 구성에서는 지연 시간의 조정은 인버터의 갯수의 변경으로밖에 실행할 수 없다.
반도체의 제조 공정에서는, 여러 단계에서 테스트가 실행되지만, 일반적으로 웨이퍼 단계에서 실행되는 웨이퍼 테스트에서는 테스트의 동작 주파수가 20㎒ 정도로 비교적 저속인 경우도 있고, 실제로 DLL에서의 지터를 측정하는 것은 매우 곤란하다. 한편, 칩 몰드 후에 실행되는 화이널 테스트에 있어서는, 테스트 환경도 갖추고 있기 때문에, 이들 지터에 대해서도 측정하는 것이 가능하다. 따라서, 실시예8에서는, 칩 몰드 후의 화이널 테스트시에 있어서 복제 회로에서 부가되는 지연시간의 미세 조정이 가능한 회로 구성에 대해 설명한다.
실시예8에서는 안티 퓨즈 회로를 이용하여 복제 회로의 지연량의 프로그램을 행한다. 도 24a∼도 24d는 안티 퓨즈 회로의 구성 및 동작을 설명하기 위한 회로도이다.
도 24(a)는 안티 퓨즈 회로의 구성을 설명하기 위한 회로도이다. 안티 퓨즈 회로는 동작 전원 Vcc(예를 들면 3.3V)와 노드 N10사이에 결합되는 저항 소자 R1과 노드 N10과 접지 배선사이에 접속되는 캐패시터 C1과, 노드 N10과 접속되는 입력 노드를 갖는 인버터 IV80을 갖는다. 인버터 IV80은 프로그램치 PF를 출력한다. 이 상태에서는 노드 N10의 전압 레벨은 Vcc 이므로, PF="0"(L 레벨)이다. 캐패시터 C1은 메모리셀의 전극 캐패시터나, MOS 트랜지스터의 게이트 산화막에 따라 구성하면 된다.
도 24(b)에 있어서, 프로그램 시의 동작에 대해 설명한다. 프로그램시에 있어서는, 안티 퓨즈 회로 내의 노드 N10에 외부로부터 고전압 HVcc(예를 들면 12V)가 인가된다.
이에 따라, 도 24(c)에 도시된 바와 같이, 캐패시터 C1은 절연막이 파괴되어 저항 소자(저항치 R2)로 변화한다.
프로그램 후의 통상 동작 시에는, 도 24(d)에 도시된 바와 같이, 노드 N10의 전압 레벨은 V10=R2/(R1+R2)·Vcc가 된다. 따라서, 이 때의 V10이 인버터 IV80의 임계치 전압보다도 낮아지도록 저항 소자 R1과 R2의 비를 결정하면, 외부로부터의 프로그램에 의해 프로그램치 PF를 "0"으로부터 "1"로 변화시키는 것이 가능해진다.
도 25는 실시예8에 따르는 DLL 회로(800)에 있어서의 지연 복제 회로(840)의 구성을 나타내기 위한 블록도이다.
도 25를 참조하여, 실시예8에 따르는 DLL 회로(800)는 안티 퓨즈 회로(802-0∼802-2)를 구비한다. 안티 퓨즈 회로(802-0∼802-2)는 프로그램치 PF<0>∼PF<2> 및 그 반전 신호/PF<0>∼/PF<2>를 각각 출력한다. 안티 퓨즈 회로(802-0∼802-2)의 각각은 예를 들면 DLL 회로(800)를 탑재하는 반도체 기억 장치의 어드레스 입력 단자를 통해, 외부로부터 고전압 드라이버(804)에 의해 고전압 HVcc를 공급을 받는 것이 가능한 구성으로 되어 있다.
DLL 회로(800) 중 블록(806)은 클럭 입력 단자와 지연 복제 회로(140)사이에 설치되는 클럭 입력 버퍼나 지연 회로 등의 회로군을 총칭하여 나타낸 것이다. 지연 복제 회로(840)의 출력은 위상차 제어 회로(150)로 출력되고, 위상차 제어 회로(150)는 위상 비교 결과에 따라 카운트 데이터를 생성하여 회로군(806) 중 지연 회로로 전달한다. 이에 따라 DLL 루프가 형성되게 된다.
실시예8에 따르는 지연 복제 회로(840)는 회로군(806)의 출력을 반전하여 노드 N20으로 출력하는 인버터 IV82와, 노드 N20의 전압 레벨을 반전하여 위상차 제어 회로(150)로 출력하는 인버터 IV84와, 안티 퓨즈 회로(802-0∼802-2)에 각각 대응하여 설치되는 복제 유닛(808-0∼808-2)을 포함한다. 복제 유닛(808-0)은 노드 N20과 접지 배선사이에 직렬로 결합되는 트랜스퍼 게이트TG와 캐패시터C를 포함한다. 트랜스퍼 게이트TG는 프로그램치 PF<0> 및 /PF<0>에 응답하여 온 오프한다. 대응하는 안티 퓨즈(802-0)에 고전압을 인가함으로써, 프로그램치 PF<0>가 L 레벨로부터 H 레벨로 변화하면, 트랜스퍼 게이트의 도통에 따라 인버터 IV82의 출력 노드에 캐패시터 C가 부가됨으로써, 지연 시간이 부가된다.
복제 유닛(808-1 및 808-2)도, 복제 유닛(808-0)과 동일한 구성을 포함하고, 노드 N20과 접지 배선사이에 접속되는 트랜스퍼 게이트 TG와 캐패시터 C를 포함하고 있다. 복제 유닛(808-1 및 808-2)에 포함되는 트랜스퍼 게이트는 대응하는 프로그램치 PF<1> 및 PF<2>에 각각 응답하여 도통한다.
이러한 구성으로 함으로써, 각 복제 유닛이 용량치 C의 캐패시터를 갖는 구성으로 한 경우에는, 3 비트의 프로그램치 PF<0>∼PF<2>에 의해, 인버터 IV82의 출력 노드에 접속되는 캐패시터의 용량치를 C∼3C의 3 단계로 변화시킬 수 있다.
또한, 복제 유닛(808-0) 중 캐패시터의 용량치를 C로 함과 함께, 복제 유닛(808-1 및 808-2) 중 캐패시터의 용량치를 각각 2C 및 4C라고 하면, 3 비트의 프로그램치 PF<0>∼PF<2>에 의해, 인버터 IV82의 출력 노드에 접속되는 캐패시터의 용량치를 C∼7C의 7 단계로 조정하는 것이 가능해진다.
이와 같이, 실시예8에 따르는 DLL 회로(800)에 있어서는, 칩 몰드 후에 있어서, 외부로부터 고전압 HVcc를 제공함에 따라 프로그램치의 각 비트의 값을 변화시켜 지연 복제 회로(840)에서 부가되는 지연 시간을 단계적으로 조정하여 설정하는 것이 가능하다.
[실시예8의 변형예1]
도 26은 실시예8의 변형예1에 따르는 DLL 회로(810)에 있어서의 지연 복제 회로(841)의 구성을 설명하는 블록도이다.
도 26을 참조하여, 실시예8의 변형예1에 따르는 DLL 회로(810)에 있어서는, 지연 복제 회로(840)를 대신하여 지연 복제 회로(841)를 구비한다. 그 밖의 구성 및 동작은 도 25에서 설명한 DLL 회로(800)와 동일하므로 설명은 반복하지 않는다.
지연 복제 회로(841)는 직렬로 짝수개 결합되는 지연 시간 가변 인버터(850)를 포함한다. 지연 시간 가변 인버터(850) 각각은 안티 퓨즈 회로(802-0∼802-2)로부터 출력되는 프로그램치 PF<0>∼PF<2>에 응답하여 지연 시간이 변화하는 인버터이다.
도 27은 지연 시간 가변 인버터(850)의 구성을 나타내는 회로도이다.
도 27를 참조하여, 지연 시간 가변 인버터(850)는 통상의 인버터를 구성하는 P형 MOS 트랜지스터 QP85 및 N형 MOS 트랜지스터 QN(85) 외에, 전원 전압 Vcc와 트랜지스터 QP85사이에 상호 병렬로 결합되는 P형 MOS 트랜지스터 QP80, QP81 및 QP82와, 접지 전압 Vss와 트랜지스터 QN85사이에 상호 병렬로 결합되는 3개의 N형 MOS 트랜지스터 QN80, QN81 및 QN82를 포함한다.
트랜지스터 QP80의 채널 폭은 W이고, 게이트에 프로그램치 /PF<0>을 수취한다. 트랜지스터 QP81의 채널 폭은 2W이고, 게이트에 프로그램치/PF<1>를 수취한다. 트랜지스터 QP82의 채널 폭은 4W이고, 게이트에 프로그램치 /PF<2>를 수취한다.
마찬가지로, 트랜지스터 QN80의 채널 폭은 W이고, 게이트에 프로그램치 PF<0>를 수취한다. 트랜지스터 QN81의 채널 폭은 2W이고, 게이트에 프로그램치 PF<1>를 수취한다. 트랜지스터 QN82의 채널 폭은 4W이고, 게이트에 프로그램치PF<2>를 받는다.
이러한 구성으로 함으로써, 전원 전압 Vcc와 트랜지스터 QP85사이에 결합되는 P형 트랜지스터와, 접지 배선과 트랜지스터 QN85사이에 결합되는 N형 트랜지스터와의 채널 폭을 3 비트의 프로그램치에 따라, W∼7W의 7 단계로 조정하는 것이 가능해진다.
이와 같이 채널 폭을 조정함으로써, 전원 전압 혹은 접지 전압으로부터 인버터를 구성하는 트랜지스터 QP85 및 QN85에 대한 전류 구동 능력을 변화시킬 수 있고, 인버터(850)에 있어서 부가되는 지연 시간을 가변으로 하는 것이 가능해진다.
이러한 지연 시간 가변 인버터(850)에 의해 지연 복제 회로(841)를 구성함으로써, 칩 몰드 후에 외부로부터 고전압을 인가하여 프로그램치 PF<0>∼PF<2>를 변화시켜, 지연 복제 회로(841)에서 부가되는 지연 시간의 미세 조정을 실행하는 것이 가능해진다.
[실시예8의 변형예2]
도 28은 실시예8의 변형예2에 따르는 DLL 회로(820)에 있어서의 지연 복제 회로(842)의 구성을 설명하기 위한 블록도이다.
실시예8의 변형예에 따르는 DLL 회로(820)는 실시예8의 DLL 회로(800)와 비교하여, 지연 복제 회로(840)를 대신하여 지연 복제 회로(842)를 포함한다 그 밖의 구성에 대해서는 DLL 회로(800)의 경우와 마찬가지이므로 설명은 반복하지 않는다.
지연 복제 회로(842)는 직렬로 결합되는 지연 유닛(200-0∼200-2)을 포함한다. 지연 유닛(200-0∼200-2)의 구성은 도 3에서 설명한 바와 같지만, 이들 지연 유닛은 각각 대응하는 프로그램치 PF<0>∼PF<2>에 응답하여 동작한다. 이러한 구성으로 함에 따라서도 3 비트의 프로그램치 PF<0>∼PF<2>에 의해, 지연 복제 회로(842)에서 부가되는 지연 시간을 3 단계로 조정하는 것이 가능해진다.
이와 같이, 안티 퓨즈를 이용하여 칩 몰드 후에 지연 복제 회로에서 부가되는 지연량을 프로그램 가능한 구성으로 함에 따라, 칩 사이에서의 사이클 타임 규격 tC나 몰드 형태의 차이에 따른 임피던스차 등으로부터 발생하는 입출력 타이밍의 미묘한 차이를 반영한 튜닝을 행하는 것이 가능해진다.
또, 실시예8에서 설명한 지연 복제 회로(840∼842)는 실시예1∼7에 따르는 구성 및 종래의 기술의 DLL 회로(1000)의 구성 모두에 대해서도 적용할 수 있고, 설명한 상기된 효과를 향수할 수 있다.
[실시예9]
실시예9에서는 부가되는 지연 시간의 온도 의존성이 작은 지연 유닛의 구성을 제공한다.
이미 도 3 등에서 설명된 바와 같이, DLL 회로 중에서는 지연량을 부가하기 위한 단위 회로로서 지연 유닛(200)이 이용된다. 지연 유닛(200)은 인버터 및 클럭드 인버터를 포함하고, 이들 인버터 및 클럭드 인버터에 있어서 부가되는 지연 시간의 합이, 지연 유닛에 있어서의 지연 시간에 상당한다.
일반적으로, 통상의 인버터 및 클럭드 인버터에 의해 부가되는 지연 시간은 온도 의존성을 지니고 저온 영역에서 작아지기 때문에, 저온 영역에서 주파수가 낮은 외부 클럭 신호에 동기한 내부 클럭을 발생시키기 위해서는 다수의 지연 유닛을 배치할 필요가 있었다. 따라서, 저온 또한 저주파수측에서의 동작 스펙의 정격치를 지키기 위해 다수의 지연 유닛이 필요해져 레이아웃 면적의 증대를 초래하였다. 실시예9에서는, 지연 시간의 온도 의존성이 작은 지연 유닛을 구성하기 위한 인버터 및 클럭드 인버터의 구성을 제공한다.
도 29는 실시예9에 따르는 지연 유닛에 포함되는 인버터 IV90의 구성을 나타내는 회로도이다.
도 29를 참조하여, 인버터 IV90은 통상의 인버터를 구성하는 P형 MOS 트랜지스터 QP90과 N형 MOS 트랜지스터 QN90 외에, 트랜지스터 QP90과 출력 노드사이에 접속되는 저항체 R90과, 트랜지스터 QN90과 출력 노드사이에 접속되는 저항체 R91을 포함한다.
일반적으로, MOS 트랜지스터의 채널 저항은 온도 의존성을 지니고, 저온 영역에서 저항치가 낮아지기 때문에, 이것에 대응하여, 통상의 인버터의 전파 지연 시간이나 저온 영역에서 작고, 고온 영역에서 큰 값이 되었다.
한편, 저항체의 온도 의존성은 MOS 트랜지스터의 채널 저항치의 온도 의존성보다도 작기 때문에, 통상의 인버터의 구성 외에 저항체에 의한 지연이 부가되는 실시예9에 따르는 인버터 IV90의 전체 전파 지연 시간의 온도 의존성은 종래의 구성의 인버터보다도 작아진다. 이들 저항체는 확산 저항이나 폴리실리콘 저항을 이용하여 구성할 수 있다.
도 30은 실시예9에 따르는 클럭드 인버터 CIV90의 구성을 설명하는 회로도이다.
도 30을 참조하여, 클럭드 인버터 CIV90은 통상의 클럭드 인버터를 구성하는 P형 MOS 트랜지스터 QP91, QP92 및 N형 MOS 트랜지스터 QN91, QN92 외에, 트랜지스터 QP92와 출력 노드사이에 접속되는 저항 소자 R92와, 트랜지스터 QN92와 출력 노드사이에 접속되는 저항 소자 R93을 포함한다.
이러한 구성으로 함으로써, 도 29에서 설명한 인버터 IV90의 경우와 마찬가지로, 클럭드 인버터 CIV90에서 생기는 지연 시간의 온도 의존성이 통상의 클럭드 인버터보다도 작아지는 것이 가능해진다.
이러한 인버터 IV90 및 클럭드 인버터 CIV90을 이용하여 지연 유닛을 구성함으로써, 각 지연 유닛에서 부가되는 지연 시간 tdc의 온도 의존성은 통상의 인버터 및 클럭드 인버터에 의해 구성되는 지연 유닛보다도 작은 것이 되고, 구동 전압을 일정 레벨로 유지하는 한, 저온 영역에서도 tdc의 대폭적인 감소를 회피할 수 있다.
따라서, 실시예9에서 설명한 인버터 IV90 및 클럭드 인버터 CIV90을 이용한 구성의 지연 유닛에 의해 DLL 회로를 구성함으로써, 저온 영역에서의 동작 스펙을 보증하기 위해 필요해지는 지연 유닛의 최대단수를 작게 억제할 수 있어, 레이아웃 면적의 감소를 도모하는 것이 가능해진다.
또, 실시예9에서 설명한 지연 유닛의 구성은 실시예1∼8에 따르는 DLL 회로 및 종래의 기술의 DLL 회로(1000)의 어느 구성에 대해서도 적용할 수 있어, 상기된 효과를 향수할 수 있다.
따라서, 본 발명은 외부 클럭 신호의 상승 엣지와 하강 엣지와의 양방에 동기한 내부 클럭 신호를, 외부 클럭 신호의 듀티비를 유지하여 얻는 것이 가능하고, 반도체 기억 장치의 데이터 판독 동작을 보다 안정적으로 실행할 수 있으며, 각 지연 유닛에 의해 부가되는 지연 시간의 온도 의존성을 저감시킴으로써, 보다 적은 레이아웃 면적의 지연 회로에 의해 저온시의 저주파수의 외부 클럭 신호에 대응하는 것이 가능한 클럭 발생 회로를 제공할 수 있다.

Claims (3)

  1. 외부 클럭 신호에 동기한 내부 클럭 신호를 발생시키는 클럭 발생 회로에 있어서,
    상기 외부 클럭 신호에 응답하여, 제1 내부 신호를 발생시키는 제1 입력 버퍼 회로;
    상기 제1 내부 신호에 지연 제어 시간을 부가하는 제1 지연 회로;
    상기 제1 내부 신호와 상기 제1 지연 회로의 출력 신호와의 위상차에 따라 상기 지연 제어 시간을 설정하는 위상차 제어 회로;
    상기 외부 클럭 신호에 응답하여, 상기 제1 내부 신호와 반전한 위상을 포함하는 제2 내부 신호를 발생시키는 제2 입력 버퍼 회로;
    상기 위상차 제어 회로에 의해 제어되어, 상기 제1 지연 회로와 공통으로 설정되는 상기 지연 제어 시간을 상기 제2 내부 신호에 부가하는 제2 지연 회로; 및
    상기 제1 지연 회로 및 상기 제2 지연 회로의 출력 신호에 응답하여, 상기 내부 클럭 신호를 발생시키는 신호 발생 회로
    를 포함하는 것을 특징으로 하는 클럭 발생 회로.
  2. 외부 클럭 신호에 동기하여 동작하는 반도체 기억 장치에 있어서,
    복수의 메모리셀을 포함하는 메모리셀 어레이;
    상기 메모리셀에 대한 데이터 액세스 동작을 제어하기 위한 제어 회로;
    상기 메모리셀로부터의 판독 데이터를 출력하기 위한 출력 버퍼 회로; 및
    상기 출력 버퍼에 있어서의 데이터 출력 동작의 트리거 신호가 되는 상기 외부 클럭 신호에 동기한 내부 클럭 신호를 발생시키는 클럭 발생 회로
    를 포함하고,
    상기 클럭 발생 회로는,
    상기 외부 클럭 신호에 응답하여, 내부 신호를 발생시키는 입력 버퍼 회로,
    상기 내부 신호에 지연 제어 시간을 부가하는 지연 회로,
    상기 내부 신호와 상기 지연 회로의 출력 신호와의 위상차에 따라 상기 지연 제어 시간을 설정하는 위상차 제어 회로, 및
    상기 지연 회로의 출력 신호에 응답하여, 상기 내부 클럭 신호를 발생시키는 신호 발생 회로
    를 포함하며,
    상기 위상차 제어 회로는,
    상기 위상차를 비교하는 위상차 비교 회로,
    상기 위상차 비교 회로의 출력에 따라 동작하고, 상기 지연 제어 시간의 설정을 변경하는 위상차 카운트 회로, 및
    상기 제어 회로에 지시되어, 상기 반도체 기억 장치로부터 판독 데이터가 출력되는 기간에, 상기 위상차 카운트 회로의 동작을 정지시키기 위한 카운트 정지 회로
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 외부 클럭 신호에 동기하여 동작하는 반도체 기억 장치에 있어서,
    복수의 메모리셀을 포함하는 메모리셀 어레이;
    상기 메모리셀 어레이로부터의 판독 데이터를 출력하기 위한 출력 버퍼 회로; 및
    상기 출력 버퍼 회로에 있어서의 데이터 출력 동작의 트리거 신호가 되는, 상기 외부 클럭 신호에 동기한 내부 클럭 신호를 발생시키는 클럭 발생 회로
    를 포함하고,
    상기 클럭 발생 회로는,
    상기 외부 클럭 신호에 응답하여 내부 신호를 발생시키는 입력 버퍼 회로,
    상기 내부 신호에 지연 제어 시간을 부가하는 지연 회로,
    상기 지연 회로의 출력 신호에 대해 상기 출력 버퍼 및 상기 입력 버퍼 회로에 의해 생기는 입출력 지연 시간을 부가하는 지연 복제 회로,
    상기 입출력 지연 시간을 외부로부터의 전기적 입력에 의해 불휘발적으로 설정하기 위한 프로그램 회로,
    상기 내부 신호와 상기 지연 복제 회로의 출력 신호와의 위상차에 따라 상기 지연 제어 시간을 설정하는 위상차 제어 회로, 및
    상기 지연 회로의 출력 신호에 응답하여, 상기 내부 클럭 신호를 발생시키는 신호 발생 회로
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
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