KR0159074B1 - 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로 - Google Patents

동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로 Download PDF

Info

Publication number
KR0159074B1
KR0159074B1 KR1019950055697A KR19950055697A KR0159074B1 KR 0159074 B1 KR0159074 B1 KR 0159074B1 KR 1019950055697 A KR1019950055697 A KR 1019950055697A KR 19950055697 A KR19950055697 A KR 19950055697A KR 0159074 B1 KR0159074 B1 KR 0159074B1
Authority
KR
South Korea
Prior art keywords
clock
signal
output
inverter
input terminal
Prior art date
Application number
KR1019950055697A
Other languages
English (en)
Other versions
KR970049573A (ko
Inventor
이정배
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950055697A priority Critical patent/KR0159074B1/ko
Priority to TW085115596A priority patent/TW312761B/zh
Priority to US08/771,198 priority patent/US5844438A/en
Priority to JP34405996A priority patent/JP3761268B2/ja
Publication of KR970049573A publication Critical patent/KR970049573A/ko
Application granted granted Critical
Publication of KR0159074B1 publication Critical patent/KR0159074B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

본 발명은, 동기형 디램(synchronous DRAM) 장치의 데이터 출력 버퍼를 위한 내부 클럭을 발생시키는 데이터 출력 버퍼용 클럭 발생 회로에 관한 것으로, 내부 클럭 발생의 기준이 되는 외부 클럭(CLK)의 로우 레벨 시간(tCL)과 출력 홀드 시간(tOH)을 보장하기 위한 기준 시간(tCLref(OH))을 상호 비교하여, 외부 클럭(CLK)의 포지티브 에지와 네거티브 에지 중 하나를 기준으로 하여 내부 클럭(CLKDQ)을 발생시키는 데이터 출력 버퍼용 클럭 발생 회로이다. 본 발명에 따르면, 내부 클럭의 발생 시점이 외부 클럭(CLK)의 주파수에 따라 적응적으로 가변됨으로써 외부 클럭의 주파수에 상관없이 데이터의 출력 셋업 시간(tOS)과 출력 홀드 시간(tOH)이 충분히 보장된다.

Description

동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로(a circuit for generating the clock for the data output buffer of a synchronous DRAM device)
제1a도 내지 제1c도는 SDRAM에서 외부 클럭(CLK)의 주파수에 따른 내부 클럭(CLKDQ)의 발생 시점을 보여주는 타이밍도들.
제2도는 본 발명에 따른 기준 펄스 발생 회로의 일 예.
제3도는 본 발명에 따른 클럭 레이트 검출 회로.
제4도는 본 발명에 따른 전압 신호 발생 회로의 개략도.
제5도는 본 발명에 따른 내부 클럭 발생 회로의 일 예.
제6a도 및 제6b도는 위상 검출 회로 및 전압 신호 발생 회로의 출력 파형도.
제7도는 본 발명에 따른 출력 버퍼용 클럭 발생 회로의 일 실시예.
제8a도 및 제8b도는 제7도의 타이밍도.
제9도는 본 발명에 따른 출력 버퍼용 클럭 발생 회로의 다른 실시예.
제10a도 내지 제10d도는 제9도의 동작을 설명하기 위한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
40 : 기준 펄스 발생부 50 : 클럭 레이트 검출부
50a,50b : 클럭 레이트 검출부 58b : 클럭 레이트 판정부
60,60a,70,70a : 내부 클럭 발생부
80,80a,80b : 신호 반전부 90,90a,100,100a,110 : 스위칭부
본 발명은 외부로부터 공급되는 클럭에 동기되어 데이터 읽기/쓰기 동작을 수행하는 동기형 디램(synchronous DRAM) 장치에 관한 것으로, 더 구체적으로는 동기형 디램(이하, 'SDRAM'이라 함) 장치에서 사용되는 데이터 출력 버퍼(data output buffer)를 위한 내부 클럭을 발생시키는 데이터 출력 버퍼용 클럭 발생 회로에 관한 것이다.
전자 시스템의 고속화에 따라, 더 빠른 CUP, 더 빠른 메모리에 대한 요구가 증가되고 있다. 특히, CPU의 속도 향상(speed up)에 보조를 맞추지 못하고 있는 DRAM의 동작 속도를 높이는 것이 매우 중요한다.
외부 클럭에 동기되어 동작하는 SDRAM의 응답 시간('응답 속도'라 불리기도 함)(tRAC)은 다음과 같이 주어진다.
tRAC=tCC×[tRCD+(CL-1)]+tSAC…………(1)
여기서, 'tRCD'는 로우 어드레스 스트로브바(/RAS) 신호로부터 컬럼 어드레스 스트로브 바(/CAS) 신호까지의 지연 시간(RAS to/CAS delay time; 클럭 단위임)이고, 'CL'은 컬럼 어드레스 스트로브(CAS) 신호로부터 데이터 출력까지의 대기 시간(CAS latency time), 'tCC'는 클럭 사이클 시간(clock cycle time), 그리고 'tSAC'는 외부 클럭(CLK)의 포지티브 에지(positive edge)로부터 해당 데이터가 출력될 때까지의 지연 시간(clock to output delay time)(이하, '데이터 출력 지연 시간'이라 함)이다.
따라서, 이와 같은 SDRAM의 응답 시간(tRAC)을 줄이기 위해서는(즉, 응답 속도를 빠르게 하기 위해서는), 데이터 출력 지연 시간(tSAC)을 줄여야 한다. 그런데, 외부 클럭(CLK)의 포지티브 에지를 기준으로 하여 데이터 출력 버퍼용 내부 클럭(CLKDQ)을 발생시키는 종래의 기술에서는, 데이터 출력 지연 시간(tSAC)이 클럭 사이클 시간(tCC)의 궁극적인 한계로서 작용하게 된다.
현재까지 DRAM 중에서 가장 속도가 빠른 것으로 알려져 있는 램버스(Rambus) DRAM에서는, 이와 같은 데이터 출력 지연 시간(tSAC)의 한계를 극복하기 위해, 데이터 출력 버퍼용 내부 클럭(TCLK)(이는 SDRAM의 CLKDQ에 대응되는 클럭임)을 외부 클럭(CLK)보다 약 1/4주기 빠르게 발생시킨다.
이에 착안하면, SDRAM에서도, 제1a도(이에 대해서는 추후 상세히 설명될 것임)에 도시된 바와 같이, 외부 클럭(CLK)의 네거티브 에지(negative edge)를 기준으로 하여 내부 클럭(CLKDQ)이 외부 클럭(CLK)보다 약 1/4주기 빠르게 발생되도록 하면 데이터 출력 지연 시간(tSAC)을 줄일 수 있다.
그러나, 무조건적으로 데이터 출력 지연 시간(tSAC)을 줄이면(즉, 최대 주파수의 외부 클럭에 알맞도록 SDRAM의 데이터 출력 지연 시간(tSAC)을 줄이면), 제1b도(이에 대해서는 이후에 상세히 설명될 것임)에 도시된 바와 같이, 다음 주기의 외부 클럭(CLK)의 포지티브 에지로부터 데이터를 소정의 시간동안 유지해야 한다는 조건(tOH)(여기서, 'tOH'는 다음 사이클에서의 클럭의 포지티브 에지로부터 데이터가 유지되는 출력 홀드 시간(output hold time)으로 사실상 SDRAM의 최소 데이터 출력 지연 시간(tSACmin)에 해당함)을 보장할 수 없게 된다.
이제부터는 첨부된 제1a도 내지 제1c도를 참조하면서 종래의 문제점들에 대해 구체적으로 살펴보도록 하겠다.
제1a도 내지 제1c도는 SDRAM에서 외부 클럭(CLK)의 주파수에 따른 내부 클럭(CLKDQ)의 발생 시점을 보여주는 타이밍도들이다.
먼저, 제1a도의 타이밍도는, 외부 클럭(CLK)의 주어진 로우 레벨 시간(tCL) 하에서, 최대 주파수의 외부 클럭(CLK)이 제공되는 경우의 각 AC 파라메터(parameter)들과 내부 클럭(CLKDQ)의 발생 시점과 관계를 보여주고 있다.
제1a도에서, 'tST'는 외부 클럭(CLK)의 네거티브 에지로부터 내부 클럭(CLKDQ)이 발생되는데 소요되는 내부 클럭 발생 지연 시간이고, 'tDEL'은 내부 클럭(CLKDQ)의 발생으로부터 데이터 출력 버퍼에 도달하는데 걸리는 지연 시간과 데이터 출력 버퍼의 데이터 전달 지연 시간을 합한 데이터 출력 버퍼의 물리적인 출력 지연 시간이며, 'tOS'는 출력 셋업 시간(output setup time)으로서 최소 클럭 사이클 시간(tCCmin)에서 SDRAM의 최대 데이터 출력 지연 시간(tSACmax)을 뺀 시간이다.
이와 같이, 최대 주파수의 외부 클럭(CLK)이 제공도는 경우에 있어서, 최소 클럭 사이클 시간(tCCmin)은 다음과 같다.
tCCmin=tSACmax+tOS
=tCLmin+tCHmin…………(2)
이때, SDRAM의 최대 데이터 출력 지연 시간(tSACmax)이 출력 버퍼의 출력 지연 시간(tDEL)보다 작으면, 최대 데이터 출력 지연 시간(tSACmax)을 충족시키기 위해서는 외부 클럭(CLK)의 네거티브 에지를 기준으로 한 내부 클럭(CLKDQ)의 발생 시점이 다음의 관계를 만족시켜야 한다.
tST≤tCLmin-tD(여기서, tD=tDEL-tSAMmax)…………(3)
앞에서 기술한 바와 같이, 출력 홀드 시간(tOH)을 보장하기 위해서는 내부 클럭 발생 지연 시간(tST)이 크면 클수록 좋으므로, 이 시간(tST)을 다음과 같이 설정하는 것이 바람직하다.
tST=tCLmin-tD
=tCLmin-tDEL+tSACmax…………(4)
다음, 제1b도의 타이밍도는, 주어진 내부 클럭(CLKDQ)의 발생 시점 하에서(즉, tST가 결정된 상태에서), 외부 클럭(CLK)의 주파수가 점점 낮아짐에 따라, 이미 앞에서 언급한 바와 같이, 출력 홀드 시간(tOH)의 보장이 곤란한 경우의 각 AC 파라메터들을 보여주고 있다.
여기서, 데이터 출력 버퍼용 내부 클럭(CLKDQ)을 발생함에 있어 원하는 만큼의 tOH를 보장할 수 있는 기준이 되는 외부 클럭(CLK)의 로우 레벨 시간(이하, '기준 출력 홀드 클럭 레벨 시간' 또는 '기준 출력 홀딩 시간'이라 함)을 'tCLref(OH)'라 하면, 다음의 식이 성립한다.
tCLref(OH)=tCLmin+(tSACmax-tOH)…………(5)
따라서, 외부 클럭(CLK)의 로우 레벨 시간(tCL)이 상기 기준 출력 홀드 클럭 로우 레벨 시간(tCLref(OH))보다 작은 경우에는 외부 클럭(CLK)의 네거티브 에지를 기준으로 하여 내부 클럭(CLKDQ)을 발생시키는 것이 가능해진다.
반면, 외부 클럭(CLK)의 로우 레벨 시간(tCL)이 상기 기준 출력 홀드 클럭 로우 레벨 시간(tCLref(OH))보다 큰 경우에는, 이미 잘 알려져 있는 바와 같이, 외부 클럭(CLK)의 포지티브 에지를 기준으로 내부 클럭(CLKDQ)을 용이하게 발생시킬 수 있다.
그러나, 이와 같이 외부 클럭(CLK)의 포지티브 에지를 기준으로 하는 경우에는, tCL=tCLref(OH)일 때, 출력 셋업 시간(tOS=tCCmin-tSACmax)을 만족시킬 수 없는 경우가 발생되기도 한다. 바로 이런 경우의 타이밍도가 제1c도에 도시되어 있다. 이때, 데이터 출력 버퍼용 내부 클럭(CLKDQ)을 발생함에 있어 소망하는 tOS를 보장할 수 있는 기준이 되는 외부 클럭(CLK)의 로우 레벨 시간(이하, '기준 출력 셋업 클럭 로우 레벨 시간' 또는 '기준 출력 셋업 시간'이라 함)을 'tCLref(OS)'라 하면, 다음의 식이 성립한다.
tCLref(OS)=tCLmin+tDEL-tSACmax…………(6)
앞에서 설명된 바와 같이, tCLtCLref(OH)tCLref(OS)인 경우에는, 외부 클럭(CLK)의 포지티브 에지를 기준으로 내부 클럭(CLKDQ)을 발생할 수 있다. 그러나, tCLref(OS)tCLref(OH)인 경우에는 내부 클럭(CLKDQ)의 발생이 그와 같이 용이하지 않다. 이런 경우에는 다음 두가지의 경우 즉, tCLref(OS)tCL≥tCLref(OH)인 경우와 tCL≥tCLref(OS)tCLref(OH)인 경우를 고려해야 한다. 먼저, 전자의 경우에 있어서는 tCL-tCLref(OH)의 시간에 비례해서 tST를 크게 함으로써 내부 클럭(CLKDQ)의 발생 시점을 뒤로 미루는 것이 필요하다. 다음, 후자의 경우에는, 외부 클럭(CLK)의 포지티브 에지를 기준으로 내부 클럭(CLKDQ)을 발생시킬 수 있다.
여기서, 기준 출력 홀드 클럭 로우 레벨 시간(tCLref(OH))과 기준 출력 셋업 클럭 로우 레벨 시간(tCLref(OS))을 대강 계산해 보자. 50%의 듀티 사이클(duty cycle)을 가정하고, tOHCtCLmin이고, tD(=tDEL-tSACmax)tCLmin이라고 가정하면, 다음의 관계가 성립한다.
tSACmax tCCmin
tCLref(OS)tCCmin
따라서, tCLref(OH)tCLref(OS)의 관계가 만족될 것으로 기대할 수 있다.
결국, SDRAM의 데이터 출력 버퍼용 내부 클럭(CLKDQ)을 발생함에 있어 다음과 같은 결론이 얻어진다. 즉, 내부 클럭(CLKDQ) 발생의 기준이 되는 외부 클럭(CLK)의 로우 레벨 시간(tCL)과 tCLref(OH)(즉, 원하는 만큼의 tOH를 보장하기 위한 기준 시간)을 상호 비교하여, 외부 클럭(CLK)의 포지티브 에지와 네거티브 에지 중 어느 하나를 기준으로 하여 내부 클럭(CLKDQ)이 발생되도록 하면 앞에서 기술한 종래의 여러가지 문제점들을 해결할 수 있다.
따라서, 본 발명은 외부 클럭의 주파수에 따라서 적응적으로 SDRAM의 내부 클럭(CLKDQ)을 발생시키는 내부 클럭 발생 회로를 제공하는데 그 목적이 있다.
본 발명에 따르면, 내부 클럭(CLKDQ)의 발생 시점이 외부 클럭(CLK)의 주파수에 따라 적응적으로 가변됨으로써 외부 클럭의 주파수에 상관없이 데이터의 출력 셋업 시간(tOS)과 출력 홀드 시간(tOH)이 충분히 보장된다.
일 특징으로서, 본 발명의 출력 버퍼용 내부 클럭 발생 회로는, 외부 클럭(CLK)이 제공되는 외부 클럭 입력 단자와, 데이터 출력 버퍼용 내부 클럭(CLKDQ)의 출력을 위한 내부 클럭 출력 단자와, 입력 신호로서 상기 외부 클럭(CLK)을 받아들여서 소정의 기준 출력 홀드 클럭 로우 레벨 시간(tCLref(OH))에 대응되는 폭을 갖는 기준 펄스 신호를 발생하는 기준 펄스 발생 수단과, 두 입력 신호들로서 상기 기준 펄스 신호와 상기 외부 클럭(CLK)을 각각 받아들이고 상기 외부 클럭(CLK)의 클럭 레이트(clock rate)가 상기 기준 펄스 신호의 클럭 레이트보다 높은 지의 여부를 나타내는 소정의 출력 신호를 출력하는 클럭 레이트 검출 수단과, 상기 외부 클럭(CLK)의 포지티브 에지를 기준으로 하여 제1내부 클럭을 발생시키는 제1내부 클럭 발생 수단과, 상기 외부 클럭(CLK)의 네거티브 에지를 기준으로 하여 제2내부 클럭을 발생시키는 제2내부 클럭 발생 수단과, 상기 클럭 레이트 검출 수단의 상기 출력 신호를 반전시키는 반전 수단과, 두 입력 신호들로서 상기 클럭 레이트 검출 수단의 상기 출력 신호와 상기 신호 반전 수단의 출력 신호를 받아들이고 상기 클럭 레이트 검출 수단의 상기 출력 신호가 소정의 제1레벨인 것에 응답하여 상기 외부 클럭 입력 단자를 통해 입력되는 상기 외부 클럭을 상기 제1내부 클럭 발생 수단으로 제공하고 상기 클럭 레이트 검출 수단의 상기 출력 신호가 상기 소정의 제1레벨이 아닌 것에 응답하여 상기 외부 클럭 입력 단자를 통해 입력되는 상기 외부 클럭을 상기 제2내부 클럭 발생 수단으로 제공하는 제1스위칭 수단과, 두 입력 신호들로서 상기 클럭 레이트 검출 수단의 상기 출력 신호와 상기 신호 반전 수단의 상기 출력 신호를 받아들이고 상기 클럭 레이트 검출 수단의 상기 출력 신호가 소정의 제2레벨인 것에 응답하여 상기 제1내부 클럭 발생 수단으로부터의 상기 제1내부 클럭 신호가 상기 내부 클럭 출력 단자를 통해 데이터 출력 버퍼의 상기 내부 클럭 신호(CLKDQ)로서 출력되게 하며 상기 클럭 레이트 검출 수단의 상기 출력 신호가 상기 소정의 제2레벨이 아닌 것에 응답하여 상기 제2내부 클럭 발생 수단으로부터의 상기 제2내부 클럭 신호가 상기 내부 클럭 출력 단자를 통해 상기 데이터 출력 버퍼의 상기 내부 클럭 신호(CLKDQ)로서 출력되게 제2스위칭 수단을 포함한다.
다른 특징으로서, 본 발명에 따른 데이터 출력 버퍼용 내부 클럭 발생 회로는, 외부 클럭(CLK)이 제공되는 외부 클럭 입력 단자와, 데이터 출력 버퍼용 내부 클럭(CLKDQ)의 출력을 위한 내부 클럭 출력 단자와, 입력 신호로서 상기 외부 클럭(CLK)을 받아들여서 소정의 기준 출력 셋업 클럭 로우 레벨 시간(tCLref(OS))에 대응되는 폭을 갖는 제1기준 펄스 신호를 발생하는 제1기준 펄스 발생 수단과, 입력 신호로서 상기 외부 클럭(CLK)을 받아들여서 소정의 기준 출력 홀드 클럭 로우 레벨 시간(tCLref(OH))에 대응되는 폭을 갖는 제2기준 펄스 신호를 발생하는 제2기준 펄스 발생 수단과, 두 입력 신호들로서 상기 제1기준 펄스 신호와 상기 외부 클럭을 각각 받아들이고 상기 외부 클럭의 클럭 레이트가 상기 제1기준 펄스 신호의 클럭 레이트보다 높은 지의 여부를 나타내는 상보적인 두 출력 신호들을 출력하는 제1클럭 레이트 검출수단과, 두 입력 신호들로서 상기 제2기준 펄스 신호와 상기 외부 클럭을 각각 받아들이고 상기 외부 클럭의 클럭 레이트가 상기 제2기준 펄스 신호의 클럭 레이트 보다 낮은 지의 여부를 나타내는 소정의 출력 신호를 출력하는 제2클럭 레이트 검출 수단과, 상기 제1 및 제2클럭 레이트 검출 수단의 출력들을 받아들여 상기 외부 클럭의 로우 레벨 시간(tCL)이 상기 tCLref(OS)보다 더 큰지의 여부를 나타내는 제1클럭 레이트 신호와 상기 외부 클럭의 상기 tCL이 상기 tCLref(OH)보다는 더 크고 상기 tCLref(OS)보다는 더 작은지의 여부를 나타내는 제2클럭 레이트 표시 신호를 발생하는 클럭 레이트 판정 수단과, 상기 외부 클럭의 포지티브 에지를 기준으로 하여 제1내부 클럭을 발생시키는 제1내부 클럭 발생 수단과, 상기 외부 클럭을 가변적으로 지연시키기 위한 가변 지연 수단을 구비하고 상기 외부 클럭의 네거티브 에지를 기준으로 하여 제2내부 클럭을 발생시키는 제2내부 클럭 발생 수단과, 상기 외부 클럭과 상기 제2기준 펄스 신호에 응답하여 상기 가변 지연 수단을 제어하는 지연 제어 수단과, 상기 클럭 레이트 판정 수단의 상기 제1 및 제2클럭 레이트 신호들을 각각 반전시키는 제1 및 제2신호 반전 수단과, 두 입력 신호들로서 상기 클럭 레이트 판정 수단으로부터의 상기 제1클럭 레이트 신호와 상기 제1신호 반전 수단의 출력 신호를 받아들이고 상기 제1클럭 레이트 신호가 소정의 제1레벨인 것에 응답하여 상기 외부 클럭 입력 단자를 통해 입력되는 상기 외부 클럭을 상기 제1내부 클럭 발생 수단으로 제공하고 상기 제1클럭 레이트 신호가 상기 제1레벨이 아닌 것에 응답하여 상기 외부 클럭 입력 단자를 통해 입력되는 상기 외부 클럭을 상기 제2내부 클럭 발생 수단으로 제공하는 제1스위칭 수단과, 두 입력 신호들로서 상기 제1클럭 레이트 신호와 상기 제1신호 반전 수단의 상기 출력 신호를 받아들이고 상기 제1클럭 레이트 신호가 소정의 제2레벨인 것에 응답하여 상기 제1내부 클럭 발생 수단으로부터의 상기 제1내부 클럭 신호가 상기 내부 클럭 출력 단자를 통해 상기 데이터 출력 버퍼용 내부 클럭 신호(CLKDQ)로서 출력되게 하며 상기 제1클럭 레이트 신호가 상기 제2레벨이 아닌 것에 응답하여 상기 제2내부 클럭 발생 수단으로부터의 상기 제2내부 클럭 신호가 상기 내부 클럭 출력 단자를 통해 상기 데이터 출력 버퍼용 내부 클럭 신호(CLKDQ)로서 출력되게 하는 제2스위칭 수단과, 두 입력 신호들로서 상기 제2클럭 레이트 신호와 상기 제2신호 반전 수단의 상기 출력 신호를 받아들이고 상기 제2클럭 레이트 신호가 소정의 제3레벨인 것에 응답하여 상기 지연 제어 수단의 출력이 상기 가변 지연 수단으로 제공되게 하고 상기 제2클럭 레이트 신호가 상기 제3레벨이 아닌 것에 응답하여 상기 지연 제어 수단의 상기 출력이 상기 가변 지연 수단으로 제공되지 않게 하는 제3스위칭 수단을 포함한다.
이 회로의 실시예에 있어서, 상기 가변 지연 수단은 입력 전압의 크기에 비례하는 지연 시간 동안 상기 외부 클럭을 지연시키는 전압 제어 지연 수단을 포함하고, 상기 지연 제어 수단은 상기 외부 클럭(CLK)과 상기 제2기준 펄스 발생 수단의 출력의 로우 레벨 지속 시간의 차이에 대응되는 폭을 각각 갖는 펄스들로 이루어지는 펄스 열 신호를 발생하는 입력차 검출 수단과, 이 입력차 검출 수단으로부터 상기 제3스위칭 수단을 통하여 상기 펄스 열 신호가 제공될 때 상기 펄스 열 신호의 평균을 취한 전압 신호를 지연 제어 신호로서 상기 전압 제어 지연 수단으로 제공하여 그것의 신호 지연 시간을 제어하는 입력차 평균 전압 신호 발생 수단을 포함한다.
이제부터는 첨부된 도면들에 의거하여 본 발명에 대해 상세히 설명해 나가도록 하겠는데, 본 발명에 대한 충분한 이해를 돕기 위해, 본 발명의 각 구성 요소들에 대해 개괄적으로 설명한 후 본 발명의 바람직한 실시예들에 대해 상세히 설명해 나가도록 하겠다.
제2도는 본 발명의 기본 구성 요소에 해당하는 기준 펄스 발생 회로(reference pulse generator)의 일 예를 보이고 있다. 제2도를 참조하면, 이 기준 펄스 발생 회로는, 입력 단자(1)로 제공도는 외부 클럭 신호(CLK)가 '하이 레벨'에서 '로우 레벨'로 천이할 때, 출력 단자(2)를 통하여 소정의 폭을 갖는 기준 펄스 신호(RPLS)를 발생한다. 이 기준 펄스 발생 회로는 입력 신호를 소정의 시간동안 지연시키는 지연부(3)와 펄스 발생부(4)로 구성된다. 지연부(3)는 인버터(5)와 커패시터(6)로 구성될 수 있고, 펄스 발생부(4)는 노어 게이트(NOR gate)(7)로 구성될 수 있다. 제2도에는, 비록 지연부(3)로서 하나의 인버터(5)와 하나의 커패시터(6)만이 도시되어 있지만, 이 지연부(3)는 홀수 개의 인버터와 커패시터 쌍들로 구성될 수 있다. 이와 같은 기준 펄스 발생 회로에서, 지연부(3)의 지연 시간을 조절하면 이 회로의 출력 펄스 신호(RPLS)의 폭을 앞에서 설명한 tCLref(OH) 또는 tCLref(OS)와 동일하게 조절할 수 있다. 바꾸어 말해, 이 기준 펄스 발생 회로를 이용하면, tCLref(OH)와 tCLref(OS)에 각각 대응되는 폭을 갖는 기준 펄스 신호들(ref_oh, ref_os)을 발생할 수 있다.
제3도는 tCL을 분별하기 위한 외부 클럭(CLK)의 클럭 레이트(clock rate)를 검출하는 클럭 레이트 검출 회로를 보이고 있다. 이 클럭 레이트 검출 회로는 위상 검출 회로(phase detector)로 구성될 수 있다. 외부 클럭(CLK)의 클럭 레이트(clock rate)를 검출하기 위한 위상 검출 회로는, 제3도에 도시된 바와 같이, 낸드 게이트들(ND1∼ND6)로 이루어지는 포지티브에지 트리거드 D형 플립 플롭(positive edge triggered D type flip-flop)으로 구성된다. 이 위상 검출 회로는, 클럭 단자(11)로 제공되는 외부 클럭(CLK)의 포지티브 에지에서 입력 단자(12)를 통하여 입력되는 기준 펄스 신호(RPLS)를 샘플링(sampling)하여, 그 샘플링 값이 '1'이면 출력 단자(13)를 통해 '1'의 출력 신호(OUT)를 출력하고 반전 출력 단자(14)를 통해 '0'의 출력 신호(/OUT)를 출력하는 반면, 상기 샘플링 값이 '0'이면 출력 단자(13)를 통해 '0'의 출력 신호(OUT)를 출력하고 반전 출력 단자(14)를 통해 '1'의 출력 신호(/OUT)를 출력한다. 따라서, 이 회로를 사용하면 외부 클럭(CLK)의 tCL을 변별할 수 있게 된다.
제4도는 두 입력 펄스 신호들(CLK, RPLS)의 로우 레벨 지속 시간의 차이에 비례하는 크기를 갖는 전압 신호(Vcon)를 발생하는 전압 신호 발생 회로의 개념도이다. 제4도를 참조하면, 이 전압 신호 발생 회로는, 두 입력 펄스 신호들(CLK, RPLS)의 로우 레벨 지속 시간의 차이에 대응되는 폭을 각각 갖는 펄스들로 이루어지는 펄스 열 신호(PTS)를 발생하는 입력차 검출부(15)와, 이 입력차 검출부(15)로부터 제공되는 펄스 열 신호(PTS)(두 입력 신호들의 로우 레벨 지속 시간의 차가 변화되면 이 펄스 열 신호의 각 펄스 폭도 변화됨)의 평균을 취한 입력차 평균 전압 신호를 전압 제어 지연 회로(voltage controlled delay circuit)의 제어를 위한 제어 전압 신호(Vcon)로서 출력하는 입력차 평균 전압 신호 발생부(16)로 구성된다. 상기 입력차 검출부(15)는 노어 게이트(17)로 구성될 수 있고, 상기 입력차 평균 전압 신호 발생부(16)는 저역 통과 필터(low pass filter)로 구성될 수 있다. 이 전압 신호 발생 회로는, tCLref(OS)가 tCLref(OH)보다 큰 경우에 있어서, ｜tCL-tCLref(OH)｜에 비례하는 크기의 입력차 평균 전압 신호(Vcon)를 발생한다.
제5도는 외부 클럭(CLK)의 네거티브 에지 시점으로부터 소정의 시간이 경과된 후 내부 클럭(CLKDQ)을 발생시키는 내부 클럭 발생 회로(21)의 개념도이다. 이 회로(21)는 전압 제어 지연 회로(22)를 구비하고 있다. 제5도에서, 참조 번호 31은 앞에서 설명한 위상 검출 회로를 나타내고, 32 및 33은 스위칭 회로와 전압 신호 발생 회로를 각각 나타내고 있다. 상기 전압 신호 발생 회로(33)는, 이미 앞에서 설명된 바와 같이, ｜tCL-tCLref(OH)｜에 비례하는 크기의 입력차 평균 전압 신호(Vmean)를 전압 제어 지연 회로(22)로 제공함으로써 이 지연 회로(22)에 의해 외부 클럭(CLK)의 지연이 이루어지도록 한다. 스위칭 회로(32)는 tCLref(OS)tCL≥tCLref(OH)인 경우에만 '온(ON)'되어 위상 검출 회로(31)의 출력이 전압 신호 발생 회로(33)로 제공될 수 있게 한다.
제6a도 및 제6b도는 제5도에서 외부 클럭의 빠르기에 따른 위상 검출 회로(31) 및 전압 신호 발생 회로(33)내의 입력차 검출부(15)의 출력 파형을 각각 나타내고 있다. 제6a도를 참조하여, 기준 펄스 신호(RPLS)보다 빠른 외부 클럭(fast CLK)이 입력되는 경우에는, 위상 검출 회로(31)의 반전 출력(/OUT)이 로우 레벨을 유지한다. 제6b도를 참조하여, 기준 펄스 신호(RPLS)보다 느린 외부 클럭(slow CLK)이 입력되는 경우에는, 위상 검출 회로(31)의 반전 출력(/OUT)이 하이 레벨로 유지되고, 전압 신호 발생 회로(33) 내의 입력차 검출부(15)는 외부 클럭(CLK)과 기준 펄스 신호(RPLS)의 로우 레벨 지속 시간의 차이에 대응되는 폭을 각각 갖는 펄스들로 이루어지는 펄스 열 신호(PTS)를 발생한다.
이상에서 설명된 각 구성 요소들을 변형하고 다시 이들을 조합하면 본 발명에 따른 데이터 출력 버퍼용 내부 클럭 발생 회로를 얻을 수 있다. 다음에는 본 발명의 실시예들에 대해 상세히 설명하겠다.
[제1실시예]
제7도는, tCLref(OH)가 tCLref(OS)보다 큰 경우에 채용될 수 있는 본 발명에 따른 데이터 출력 버퍼용 내부 클럭 발생 회로의 바람직한 실시예를 보이고 있다. 제7도를 참조하면, 이 실시예의 내부 클럭 발생 회로는, 기준 펄스 발생부(40)와, 클럭 레이트 검출부(50)와, 제1내부 클럭 발생부(60)와, 제2내부 클럭 발생부(70)와, 신호 반전부(80)와, 제1스위칭부(90) 및 제2스위칭부(100)로 구성된다. 다음에는 이들의 기능 및 그 구성을 살펴 보도록 하자.
먼저, 상기 기준 펄스 발생부(40)는, 외부 클럭 입력 단자(38)를 통하여 입력 신호로서 제공되는 외부 클럭(CLK)을 받아들여서 tCLref(OH)에 대응되는 폭을 갖는 기준 펄스 신호(ref_oh)를 발생한다. 이 기준 펄스 발생부(40)는, 외부 클럭 입력 단자(38)에 접속되는 입력 단자를 갖는 인버터(41)와, 이 인버터(41)의 출력 단자에 접속되는 한 단자와 접지(Vss)에 접속되는 다른 단자를 갖는 커패시터(42) 및, 외부 클럭 입력 단자(38)에 접속되는 한 입력 단자와 인버터(41)의 출력 단자에 접속되는 다른 입력 단자를 갖는 노어 게이트(43)로 구성된다. 이 기준 펄스 발생부(40)의 인버커(41)는 홀수개의 인버터들과 커패시터 쌍들로 대치될 수도 있다.
상기 클럭 레이트 검출부(50)는 두 입력 신호들로서 기준 펄스 신호(ref_oh)와 외부 클럭(CLK)을 각각 받아들이고 외부 클럭(CLK)의 클럭 레이트가 기준 펄스 신호(ref_oh)의 클럭 레이트보다 높은지의 여부를 나타내는 소정의 출력 신호(SS)를 출력한다. 이 검출부(50)는, 노어 게이트(43)의 출력 단자에 접속되는 입력 단자를 갖는 포지티브 에지 트리거드 D 플립 플롭으로 구성된다.
상기 제1내부 클럭 발생부(60)는 외부 클럭(CLK)의 포지티브 에지를 기준으로 하여 제1내부 클럭(CLK1)을 발생시킨다. 이 내부 클럭 발생부(60)는, 외부 클럭을 반전시키는 인버터(61)와, 이 인버터(61)의 입력 단자와 자신의 한 입력 단자가 접속되고 인버터(61)의 출력 단자에 자신의 다른 입력 단자가 접속되는 낸드 게이트(62)와, 이 낸드 게이트(62)의 출력 단자에 자신의 입력 단자가 접속되는 다른 하나의 인버터(63)로 구성된다.
상기 제2내부 클럭 발생부(70)는 외부 클럭(CLK)의 네거티브 에지를 기준으로 하여 제2내부 클럭(CLK2)을 발생시킨다. 이 내부 클럭 발생부(60)는, 인버터(71)와, 이 인버터(71)의 입력 단자와 자신의 한 입력 단자가 접속되고 인버터(71)의 출력 단자에 자신의 다른 입력 단자가 접속되는 노어 게이트(72)와, 이 노어 게이트(72)의 출력 단자에 자신의 입력 단자가 접속되는 다른 하나의 인버터(73)와, 이 인버터(73)의 출력 단자에 자신의 한 입력 단자가 접속되고 노어 게이트(72)의 출력 단자와 자신의 다른 입력 단자가 접속되는 다른 하나의 노어 게이트(74)로 구성된다. 여기서도, 인버터들(71,73) 각각은 홀수개의 인버터들로 각각 대치될 수도 있다.
상기 신호 반전부(80)는, 인버터(81)로 구성되어, 클릭 레이트 검출부(50)의 출력 신호(SS)를 반전시킨다.
상기 제1스위칭부(90)는, 두 입력 신호들로서 클럭 레이트 검출부(50)의 출력 신호(SS)와 신호 반전부(80)의 출력 신호(/SS)를 받아들이고, 클럭 레이트 검출부(50)의 출력 신호(SS)가 '하이 레벨'(또는 '1')인 것에 응답하여 외부 클럭 입력 단자(38)를 통해 입력되는 외부 클럭(CLK)을 제1내부 클럭 발생부(60)로 제공하고, 상기 클럭 레이트 검출부(50)의 출력 신호(SS)가 '로우 레벨'(또는 '0')인 것에 응답하여 외부 클럭 입력 단자(38)를 통해 입력되는 외부 클럭(CLK)을 제2내부 클럭 발생부(70)로 제공한다. 이 스위칭부(90)는, 외부 클럭 입력 단자(38)에 소오스가 접속되고 제1내부 클럭 발생부(60)의 입력 단자에 드레인이 접속되며 신호 반전부(80)의 출력 단자에 게이트가 연결되는 PMOS 트랜지스터(91)와, 외부 클럭 입력 단자(38)에 드레인이 접속되고 제1내부 클럭 발생부(60)의 입력 단자에 소오스가 접속되며 클럭 레이트 검출부(50)의 출력 단자에 게이트가 연결되는 NMOS 트랜지스터(92)와, 외부 클럭 입력 단자(38)에 소오스가 접속되고 제2내부 클럭 발생부(70)의 입력 단자에 드레인이 접속되며 클럭 레이트 검출부(50)의 출력 단자에 게이트가 연결되는 다른 하나의 PMOS 트랜지스터(93)와, 외부 클럭 입력 단자(38)에 드레인이 접속되고 제2내부 클럭 발생부(70)의 입력 단자에 소오스가 접속되며 신호 반전부(80)의 출력 단자에 게이트가 연결되는 다른 하나의 NMOS 트랜지스터(94)로 구성된다.
상기 제2스위칭부(100)는, 두 입력 신호들로서 클럭 레이트 검출부(50)의 출력 신호(SS)와 신호 반전부(80)의 출력 신호(/SS)를 받아들이고, 클럭 레이트 검출부(50)의 출력 신호(SS)가 '하이 레벨'인 것에 응답하여 상기 제1내부 클럭 발생부(60)로부터의 제1내부 클럭 신호(CLK1)가 내부 클럭 출력 단자(39)를 통해 데이터 출력 버퍼의 내부 클럭 신호(CLKDQ)로서 출력되게 하며, 클럭 레이트 검출부(50)의 출력 신호(SS)가 '로우 레벨'인 것에 응답하여 상기 제2내부 클럭 발생부(70)로부터의 제2내부 클럭 신호(CLK2)가 내부 클럭 출력 단자(39)를 통해 데이터 출력 버퍼의 내부 클럭 신호(CLKDQ)로서 출력되게 한다. 이 스위칭부(100)는, 제1내부 클럭 발생부(60)의 출력 단자에 소오스가 접속되고 내부 클럭 출력 단자(39)에 드레인이 접속되며 신호 반전부(80)의 출력 단자에 게이트가 연결되는 PMOS 트랜지스터(101)와, 제1내부 클럭 발생부(60)의 출력 단자에 드레인이 접속되고 내부 클럭 출력 단자(39)에 소오스가 접속되며 클럭 레이트 검출부(50)의 출력 단자에 게이트가 연결되는 NMOS 트랜지스터(102)와, 제2내부 클럭 발생부(70)의 출력 단자에 소오스가 접속되고 내부 클럭 출력 단자(39)에 드레인이 접속되며 클럭 레이트 검출부(50)의 출력 단자에 게이트가 연결되는 다른 하나의 PMOS 트랜지스터(103)와, 제2내부 클럭 발생부(70)의 출력 단자에 드레인이 접속되고 내부 클럭 출력 단자(39)에 소오스가 접속되며 신호 반전부(80)의 출력 단자에 게이트가 연결되는 다른 하나의 NMOS 트랜지스터(104)로 구성된다.
제8a도 및 제8b도에는 tCLref(OH)가 tCLref(OS)보다 큰 경우에 있어서, 외부 클럭(CLK)의 클럭 레이트에 따른 클럭 레이트 검출부(50)의 출력이 도시되어 있다. 다음에는 제7도와 제8a도 및 제8b도를 참조하면서 본 실시예의 동작에 대해 상세히 설명하겠다.
먼저, 기준 펄스 발생부(40)로 제공된 외부 클럭(CLK)은 지연 수단(41,42)에 의해 소정의 시간 동안 지연된 신호가 얻어진다. 이때, 외부 클럭(CLK)의 지연 시간은 얻고자 하는 tCLref(OH)를 고려한 시간으로 설정된다. 이 지연 수단(41,42)의 출력 신호와 지연되지 않은 외부 클럭 신호(CLK)를 받아들이는 노어 게이트(43)는 tCLref(OH)와 동일한 폭을 갖는 기준 펄스 신호(ref_oh)를 발생한다.
기준 펄스 발생부(40)로부터의 기준 펄스 신호(ref_oh)는 위상 검출 기능을 갖는 D플립 플롭(51∼56)으로 이루어지는 클럭 레이트 검출부(50)의 입력 단자로 제공된다. 이때, D플립 플롭(51∼56)은, 제8a도에 도시된 바와 같이, 외부 클럭(CLK)의 포지티브 에지에서 기준 펄스 발생부(40)로부터의 기준 펄스 신호(ref_oh)가 '하이 레벨'일 때에는 '로우 레벨'의 출력 신호(SS)를 반전 출력 단자(/OUT)를 통해 출력한다. 다시 말해, 빠른 외부 클럭(fast CLK)이 입력되는 경우에는 클럭 레이트 검출부(50)가 '로우 레벨'의 출력 신호(SS)를 출력한다. 이로써, 제1스우칭부(90)의 트랜지스터들 93 및 94 제2스위칭부(100)의 트랜지스터들 103 및 104가 각각 도통된다. 그 결과, 외부 클럭(CLK)의 네거티브 에지에서 발생된 제2내부 클럭 발생부(70)로부터의 내부 클럭(CLK2)이 내부 클럭 출력 단자(39)를 통하여 데이터 출력 버퍼용 내부 클럭(CLKDQ)로서 출력된다.
기준 펄스 발생부(40)로부터의 기준 펄스 신호(ref_oh)가, 제8b도에 도시된 바와 같이, '로우 레벨'일 때에는, 즉, 노린 외부 클럭(slow CLK)이 입력되는 경우에는, 클럭 레이트 검출부(50)가 '하이 레벨'의 출력 신호(SS)를 출력한다. 이로써, 제1스위칭부(90)의 트랜지스터들 91 및 92, 제2스위칭부(100)의 트랜지스터들 101 및 102가 각각 도통된다. 그 결과, 외부 클럭(CLK)의 포지티브 에지에서 발생된 제1내부 클럭 발생부(60)로부터의 내부 클럭(CLK1)이 내부 클럭 출력 단자(39)를 통하여 데이터 출력 버퍼용 내부 클럭(CLKDQ)로서 출력된다.
[제2실시예]
제9도는, tCLref(OH)가 tCLref(OS)보다 작은 경우에 채용될 수 있는, 본 발명에 따른 데이터 출력 버퍼용 내부 클럭 발생 회로의 바람직한 실시예를 보이고 있다. 제9도를 참조하면, 이 실시예의 내부 클럭 발생 회로는, 2개의 기준 펄스 발생부들(40a,40b)과, 2개의 클럭 레이트 검출부들(50a,50b)과, 클럭 레이트 판정부(58a)와, 입력차 검출부(58b)와, 2개의 내부 클럭 발생부들(60a,70a)과, 입력차 평균 전압 신호 발생부(77)와, 2개의 신호 반전부들(80a,80b)과, 3개의 스위칭부들(90a,100a,110)로 구성된다. 이들의 기능 및 그 구성을 살펴 보면 다음과 같다.
먼저, 제1기준 펄스 발생부(40a)는, 입력 신호로서 외부 클럭(CLK)을 받아들여서, tCLref(OS)에 대응되는 폭을 갖는 제1기준 펄스 신호(ref_os)를 발생한다. 이 기준 펄스 발생부(40a)는, 외부 클럭 입력 단자(38)에 접속되는 입력 단자를 갖는 인버터(41a)와, 이 인버터(41a)의 출력 단자에 접속되는 한 단자와 접지(Vss)에 접속되는 다른 단자를 갖는 커패시터(42a) 및, 외부 클럭 입력 단자(38)에 접속되는 한 입력 단자와 인버터(41a)의 출력 단자에 접속되는 다른 입력 단자를 갖는 노어 게이트(43a)로 구성된다. 이 기준 펄스 발생부(40a)의 인버터(41a)와 커패시터(42a) 쌍은 홀수개의 인버터, 커패시터 쌍들로 대치될 수도 있다.
제2기준 펄스 발생부(40b)는, 입력 신호로서 외부 클럭(CLK)을 받아들여서, tCLref(OH)에 대응되는 폭을 갖는 제2기준 펄스 신호(ref_oh)를 발생한다. 이 기준 펄스 발생부(40b)도 제1기준 펄스 발생부(40a)와 동일하게, 외부 클럭 입력 단자(38)에 접속되는 입력 단자를 갖는 인버터(41b)와, 이 인버터(41b)의 출력 단자에 접속되는 한 단자와 접지(Vss)에 접속되는 다른 단자를 갖는 커패시터(42b) 및, 외부 클럭 입력 단자(38)에 접속되는 한 입력 단자와 인버터(41b)의 출력 단자에 접속되는 다른 입력 단자를 갖는 노어 게이트(43b)로 구성된다. 이 기준 펄스 발생부(40b)의 인버터(41b)와 커패시터(42b)는 역시 홀수개의 인버터-커패시터 쌍들도 대치될 수도 있다.
제1클럭 레이트 검출부(50a)는, 두 입력 신호들로서 제1기준 펄스 신호(ref_os)와 외부 클럭(CLK)을 각각 받아들이고, 외부 클럭(CLK)의 클럭 레이트가 제1기준 펄스 신호(ref_os)의 클럭 레이트보다 높은지의 여부를 나타내는 상보적인(complementary) 두 출력 신호들을 출력한다. 즉, 제1기준 펄스 신호(ref_os)보다 빠른 외부 클럭이 입력되면, 출력 단자(OUT1)를 통하여 '하이 레벨 또는 논리적 1'의 신호를 출력하고 반전 출력 단자(/OUT1)를 통해 '로우 레벨 또는 논리적 0'의 신호를 출력한다. 이 클럭 레이트 검출부(50a)는 제1기준 펄스 발생부(40a)의 노어 게이트(43a)의 출력 단자에 접속되는 입력 단자를 갖는 포지티브 에지 트리거드 D 플립 플롭으로 구성된다.
제2클럭 레이트 검출부(50b)는, 두 입력 신호들로서 제2기준 펄스 신호(ref_oh)와 외부 클럭(CLK)을 각각 받아들이고, 외부 클럭(CLK)의 클럭 레이트가 제2기준 펄스 신호(ref_oh)의 클럭 레이트보다 낮은지의 여부를 나타내는 출력 신호를 출력한다. 이 클럭 레이트 검출부(50b)는 제2기준 펄스 발생부(40b)의 노어 게이트(43b)의 출력 단자에 접속되는 입력 단자를 갖는 포지티브 에지 D 플립 플롭으로 구성된다. 제2기준 펄스 신호(ref_oh)보다 빠른 외부 클럭이 입력되면, 반전 출력 단자(/OUT2)를 통해 '로우 레벨 또는 논리적 0'의 신호를 출력한다.
클럭 레이트 판정부(58a)는, 제1 및 제2클럭 레이트 검출부들(50a,50b)의 출력들을 받아들여, 외부 클럭(CLK)의 tCL이 tCLref(OS)보다 더 큰지의 여부를 나타내는 제1클럭 레이트 신호(SS)와 외부 클럭(CLK)의 tCL이 tCLref(OH)보다는 더 크고 tCLref(OS)보다는 더 작은지의 여부를 나타내는 제2클럭 레이트 표시 신호(MS)를 발생한다. 이 클럭 레이트 판정부(58a)는, 제1클럭 레이트 검출부(50a)의 반전 출력 단자(/OUT1)에 한 입력 단자가 접속되고 제2클럭 레이트 검출부(50b)의 출력 단자(OUT2)에 다른 입력 단자가 접속되는 노어 게이트(59a)와, 제1클럭 레이트 검출부(50a)의 출력 단자(OUT1)에 한 입력 단자가 접속되고 제2클럭 레이트 검출부(50b)의 출력 단자(OUT2)에 다른 입력 단자가 접속되는 노어 게이트(59b)로 구성된다.
입력차 검출부(58b)는, 하나의 노어 게이트(59c)로 구성되며, 외부 클럭(CLK)과 제2기준 펄스 발생부(40b)의 출력의 로우 레벨 지속 시간의 차이에 대응되는 폭을 갖는 펄스들로 이루어지는 펄스 열 신호(PTS)를 발생한다.
제1내부 클럭 발생부(60a)는, 외부 클럭(CLK)의 포지티브 에지를 기준으로 하여, 제1내부 클럭(CLK1)을 발생한다. 이의 구성은 제1실시예의 내부 클럭 발생부의 구성과 동일하다.
제2내부 클럭 발생부(70a)는, 전압 제어 지연부(71a)를 구비하고, 외부 클럭(CLK)의 네거티브 에지를 기준으로 하여, 제2내부 클럭(CLK2)을 발생한다. 이 내부 클럭 발생부(70a)는, 제1스위칭부로부터 제공되는 외부 클럭을 반전시키는 인버터(71b)와 이 인버터의 출력 단자에 드레인(또는 소오스)이 접속되고 저역 통과 필터에 게이트가 접속되는 MOS 트랜지스터(75) 및 이 트랜지스터의 소오스(또는 드레인)과 접지 사이에 접속되는 커패시터(76)로 구성되는 지연 수단을 제외하고는, 제1실시예의 그것과 동일한 구성을 갖는다. 이 지연 수단 내의 트랜지스터(75)는 게이트 전압의 크기에 대응되는 량의 전하가 커패시터(76)에 충전되도록 한다. 제1 및 제2신호 반전부들(80a,80b)은, 상기 클럭 레이트 판정부(58a)의 제1 및 제2클럭 레이트 신호들(SS,MS)를 각각 반전시킨다. 제1신호 반전부(80a)는 클럭 레이트 판정부(58a)의 노어 게이트(59b)의 출력 단자에 입력 단자 접속되는 인버터(82)로 구성되고, 제2신호 반전부(80b)는 클럭 레이트 판정부(58a)의 노어 게이트(59a)의 출력 단자에 입력 단자 접속되는 인버터(83)로 구성된다. 설명의 중복을 피하기 위해, 이후에 설명되는 본 실시예의 구성들 중 제1실시예에서 그에 대응되는 각 구성 부품들의 구성과 동일한 구성을 갖는 구성 부품들에 대한 구성의 설명을 생략하겠다.
제1스위칭부(90a)는, 두 입력 신호들로서 상기 클럭 레이트 판정부(58a)로부터의 제1클럭 레이트 신호(SS)와 상기 제1신호 반전부(80a)의 출력 신호(/SS)를 받아들이고, 상기 제1클럭 레이트 신호(SS)가 '하이 레벨'인 것에 응답하여 상기 외부 클럭 입력 단자(38)를 통해 입력되는 외부 클럭(CLK)을 상기 제1내부 클럭 발생부(70a)로 제공하고, 상기 제1클럭 레이트 신호(SS)가 '하이 레벨'인 것에 응답하여 상기 외부 클럭 입력 단자(38)를 통해 입력되는 외부 클럭(CLK)을 상기 제2내부 클럭 발생부(70a)로 제공한다.
제2스위칭부(100a)는, 두 입력 신호들로서 상기 제1클럭 레이트 신호(SS)와 상기 제1신호 반전부(80a)의 출력 신호(/SS)를 받아들이고, 상기 제1클럭 레이트 신호(SS)가 '로우 레벨'인 것에 응답하여 상기 제1내부 클럭 발생부(60a)로부터의 제1내부 클럭 신호(CLK1)가 내부 클럭 출력 단자(39)를 통해 데이터 출력 버퍼용 내부 클럭 신호(CLKDQ)로서 출력되게 하며, 상기 제1클럭 레이트 신호(SS)가 '로우 레벨'인 것에 응답하여 상기 제2내부 클럭 발생부(60a)로부터의 제2내부 클럭 신호(CLK2)가 내부 클럭 출력 단자(39)를 통해 데이터 출력 버퍼용 내부 클럭 신호(CLKDQ)로서 출력되게 한다.
입력차 평균 전압 신호 발생부(77)는, 입력차 검출부(58b)로부터 제공되는 펄스 열 신호(PTS)(두 입력 신호들의 로우 레벨 지속 시간의 차가 변화되면 이 펄스 열 신호의 각 펄스 폭도 변화됨)의 평균을 취한 전압 신호(Vcon)를 제2내부 클럭 발생부(70a)의 전압 제어 지연부(71a)로 제공하여 그것의 신호 지연 시간을 제어한다. 이 입력차 평균 전압 신호 발생부(77)는 저역 통과 필터(77b,77c)를 구비하고 있다.
제3스위칭부(110)는, 두 입력 신호들로서 상기 제2클럭 레이트 신호(MS)와 상기 제2신호 반전부(80b)의 출력 신호(/MS)를 받아들이고, 상기 제2클럭 레이트 신호(MS)가 '로우 레벨'인 것에 응답하여 상기 입력차 검출부(58b)로부터의 펄스 열 신호(PTS)가 상기 입력차 평균 전압 발생부(77)로 제공되게 하고, 상기 제2클럭 레이트 신호(MS)가 '하이 레벨'인 것에 응답하여 상기 입력차 검출부(58b)로부터의 펄스 열 신호(PTS)가 상기 입력차 평균 전압 발생부(77)로 제공되지 않게 한다. 이 스위칭부(110)는 클럭 레이트 판정부(58a)의 출력 단자와 입력차 평균 전압 신호 발생부(77)의 입력 단자 사이에 도전 경로가 접속되는 CMOS 전달 게이트로 구성된다. 이 전달 게이트의 NMOS 트랜지스터의 게이트로는 제2클럭 레이트 신호(MS)가 제공되도록 하고 PMOS 트랜지스터의 게이트로는 제2클럭 레이트 신호(MS)의 반전 신호(/MS)가 제공되도록 한다.
제10a도 및 제10d도에는 tCLref(OH)가 tCLref(OS)보다 작은 경우에 있어서 외부 클럭(CLK)의 클럭 레이트에 따른 클럭 레이트 검출부들(50a,50b)의 각 출력이 도시되어 있다. 여기서는, 제10a도를 참조하면, 로우 레벨 시간(tCL)이 기준 출력 홀드 클럭 로우 레벨 시간(tCLref(OH))보다 작은 외부 클럭(CLK)을 '빠른 외부 클럭(fast CLK)'이라 하고, 로우 레벨 시간(tCL)이 기준 출력 홀드 클럭 로우 레벨 시간(tCLref(OH))과 기준 출력 셋업 클럭 로우 레벨 시간(tCLref(OS)) 사이인 외부 클럭을 '중간 외부 클럭(moderate CLK)'이라 하며, 로우 레벨 시간(tCL)이 기준 출력 셋업 클럭 로우 레벨 시간(tCLref(OS))보다 큰 외부 클럭(CLK)을 '느린 외부 클럭(slow CLK)'이라 한다.
다음에는, 제10b도 내지 제10d도를 참조하면서 본 실시예에 동작에 대해 상세히 설명하겠다.
먼저, 제1클럭 레이트 검출부(50a)는 외부 클럭(CLK)의 포지티브 에지에서 제1기준 펄스 발생부(40a)로부터의 제1기준 펄스 신호(ref_os)가 '하이 레벨'일 때에는 출력 단자(OUT1)를 통해 '하이 레벨'의 출력 신호와 반전 출력 단자(/OUT1)를 통해 '로우 레벨'의 반전 출력 신호를 출력한다. 제2클럭 레이트 검출부(50b)는 외부 클럭(CLK)의 포지티브 에지에서 제2기준 펄스 발생부(40a)로부터의 제2기준 펄스 신호(ref_oh)가 '하이 레벨'일 때에는, 반전 출력 단자(/OUT1)를 통해 '로우 레벨'의 출력 신호를 출력한다.
제10b도에 도시된 바와 같이, 제1 및 제2클럭 레이트 검출부들(50a,50b)의 출력 단자들(OUT1, OUT2)을 통하여 출력되는 출력 신호들이 모두 '하이 레벨'이면, 클럭 레이트 판정부(58a)는 '빠른 외부 클럭'이 입력되는 것으로 판정하여 '로우 레벨'의 제1클럭 레이트 신호(SS)와 '로우 레벨'의 제2클럭 레이트 신호(MS)를 출력한다. 이로써, 제1스위칭부(90)의 트랜지스터들 93 및 94, 제2스위칭부(100)의 트랜지스터들 103 및 104가 각각 도통된다. 그 결과, 외부 클럭(CLK)의 네거티브 에지에서 발생된 제2내부 클럭 발생부(70)로부터의 제2내부 클럭(CLK2)이 내부 클럭 출력 단자(39)를 통하여 데이터 출력 버퍼용 내부 클럭(CLKDQ)로서 출력된다.
다음, 제10c도에 도시된 바와 같이 제1클럭 레이트 검출부(50a)의 출력 단자(OUT1)를 통하여 '하이 레벨'의 신호가 출력되고, 제2클럭 레이트 검출부(50b)의 출력 단자(OUT2)를 통하여 '로우 레벨'의 신호가 출력되면, 클럭 레이트 판정부(58a)는 '중간 외부 클럭'이 입력되는 것으로 판정하여 '로우 레벨'의 제1클럭 레이트 신호(SS)와 '하이 레벨'의 제2클럭 레이트 신호(MS)를 출력한다. 이로써, 제1스위칭부(90)의 트랜지스터들 93 및 94, 제2스위칭부(100)의 트랜지스터들 103 및 104가 각각 도통되고, 그리고 제3스위칭부(110)가 '온' 상태로 된다. 그 결과, 외부 클럭(CLK)의 네거티브 에지에서 발생된 제2내부 클럭 발생부(70)로부터의 제2내부 클럭(CLK2)이 내부 클럭 출력 단자(39)를 통하여 데이터 출력 버퍼용 내부 클럭(CLKDQ)로서 출력되지만, 이때, 제2내부 클럭(CLK2)의 발생 시점은 입력차 평균 전압 신호 발생부(77)의 출력 전압(Vcon)에 의해 결정된다. 즉, 입력차 평균 전압 신호 발생부(77)의 출력 전압(Vcon)이 상대적으로 높으면 제2내부 클럭(CLK2)의 발생 시점은 늦춰지게 되고, 그 반대이면 당겨진다.
다음, 제10d도에 도시된 바와 같이, 제1 및 제2클럭 레이트 검출부들(50a,50b)의 출력 단자들(OUT1,OUT2)을 통하여 각각 출력되는 출력 신호들이 모두 '로우 레벨'이면, 클럭 레이트 판정부(58a)는 '느린 외부 클럭'이 입력되는 것으로 판정하여 '하이 레벨'의 제1클럭 레이트 신호(SS)와 '로우 레벨'의 제2클럭 레이트 신호(MS)를 출력한다. 이로써, 제1스위칭부(90)의 트랜지스터들 91 및 92, 제2스위칭부(100)의 트랜지스터들 101 및 102가 각각 도통된다. 그 결과, 외부 클럭(CLK)의 네거티브 에지에서 발생된 제2내부 클럭 발생부(70)로부터의 제2내부 클럭(CLK2)이 내부 클럭 출력 단자(39)를 통하여 데이터 출력 버퍼용 내부 클럭(CLKDQ)로서 출력된다.

Claims (16)

  1. 외부 클럭(CLK)에 응답하여, 소정의 기준 출력 홀딩 시간(tCLref(OH))에 대응되는 폭을 갖는 기준 펄스 신호(ref_oh)를 발생하는 기준 펄스 발생 수단과; 상기 기준 펄스 신호의 클럭 레이트와 상기 외부 클럭의 클럭 레이트를 비교하는 클럭 레이트 검출 수단과; 상기 외부 클럭의 포지티브 에지 및 네거티브 에지에 각각 응답하여 제1 및 제2내부 클럭(CLK1,CLK2)을 각각 발생하는 제1 및 제2내부 클럭 발생 수단과; 상기 클럭 레이트 검출 수단의 출력 신호에 응답하여 상기 제1내부 클럭 발생 수단과 상기 제2내부 클럭 발생 수단 중 어느 하나로 상기 외부 클럭을 선택적으로 공급하는 제1스위칭 수단과; 상기 클럭 레이트 검출 수단의 상기 출력 신호에 응답하여 상기 제1 및 제2내부 클럭 신호들 중 어느 하나를 내부 클럭 신호로서 출력하는 제2스위칭 수단을 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
  2. 제1항에 있어서, 상기 기준 펄스 발생 수단은, 상기 외부 클럭 입력 단자에 접속되는 입력 단자를 갖는 인버터와, 상기 인버터의 출력 단자에 접속되는 한 단자와 접지에 접속되는 다른 단자를 갖는 커패시터 및, 상기 외부 클럭 입력 단자에 접속되는 한 입력 단자와 상기 인버터의 출력 단자에 접속되는 다른 입력 단자를 갖는 노어 게이트를 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
  3. 제1항에 있어서, 상기 기준 펄스 발생 수단은, 상기 외부 클럭 입력 단자에 순차로 접속되는 홀수 개의 인버터들과, 상기 인버터들 각각의 출력 단자에 접속되는 한 단자와 접지에 접속되는 다른 단자를 갖는 커패시터들 및, 상기 외부 클럭 입력 단자에 접속되는 한 입력 단자와 상기 최종 인버터의 출력 단자에 접속되는 다른 입력 단자를 갖는 노어 게이트를 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
  4. 제2항에 있어서, 상기 클럭 레이트 검출 수단은, 상기 노어 게이트의 출력 단자에 접속되는 입력 단자를 갖는 포지티브 에지 트리거드 D 플립 플롭을 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
  5. 제1항에 있어서, 상기 제1내부 클럭 발생 수단은, 상기 제1스위칭 수단으로부터 제공되는 외부 클럭을 반전시키는 제1인버터(또는 홀수개의 인버터들)와, 상기 제1인버터의 입력 단자와 자신의 한 입력 단자가 접속되고 상기 제1인버터의 출력 단자에 자신의 다른 입력 단자가 접속되는 제1낸드 게이트와, 상기 제1낸드 게이트의 출력 단자에 자신의 입력 단자가 접속되는 제2인버터를 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
  6. 제1항에 있어서, 상기 상기 제2내부 클럭 발생 수단은, 상기 제1스위칭 수단으로부터 제공되는 외부 클럭을 반전시키는 제3인버터(또는 홀수개의 인버터들)와, 상기 제3인버터의 입력 단자와 자신의 한 입력 단자가 접속되고 상기 제3인버터의 출력 단자에 자신의 다른 입력 단자가 접속되는 제1노어 게이트와, 상기 제1노어 게이트의 출력을 반전시키는 제4인버터(또는 홀수개의 인버터)와, 상기 제4인버터의 출력 단자에 자신의 한 입력 단자가 접속되고 상기 제1노어 게이트에 자신의 다른 입력 단자가 접속되는 제2노어 게이트를 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
  7. 외부 클럭(CLK)에 응답하여, 소정의 기준 출력 셋업 시간(tCLref(OS))에 대응하는 제1기준 펄스 신호(ref_os)를 발생하는 제1기준 펄스 발생 수단과; 상기 외부 클럭에 응답하여, 소정의 기준 출력 홀딩 시간(tCLref(OH))에 대응하는 제2기준 펄스 신호(rcf_oh)를 발생하는 제2기준 펄스 발생 수단과; 상기 제1기준 펄스 신호의 클럭 레이트와 상기 외부 클럭의 클럭 레이트를 비교하는 제1클럭 레이트 검출 수단과; 상기 제2기준 펄스 신호의 클럭 레이트와 상기 외부 클럭의 클럭 레이트를 비교하는 제2클럭 레이트 검출 수단과; 상기 제1 및 제2클럭 레이트 검출수단의 출력들을 받아들여, 상기 외부 클럭의 클럭 레이트가 소정의 제1기준 클럭 레이트보다 높은 경우 제1클럭 레이트 신호(SS)를 발생하고 상기 외부 클럭의 클럭 레이트가 상기 제1기준 클럭 레이트보다는 높고 소정의 제2기준 클럭 레이트보다 낮은 경우 제2클럭 레이트 신호(MS)를 발생하는 클럭 레이트 판정 수단과; 상기 외부 클럭의 포지티브 에지 및 네거티브 에지에 각각 응답하여 제1 및 제2내부 클럭들(CLK1,CLK2)을 각각 발생하는 제1 및 제2내부 클럭 발생 수단과; 상기 외부 클럭과 상기 제2기준 펄스 신호에 응답하여 상기 가변 지연 수단을 제어하는 지연 제어 수단과; 상기 클럭 레이트 판정 수단의 상기 제1 및 제2클럭 레이트 신호들을 각각 반전시키는 제1 및 제2신호 반전 수단과; 상기 제1클럭 레이트 신호와 상기 제1신호 반전 수단의 출력 신호에 응답하여, 상기 제1내부 클럭 발생 수단 및 상기 제2내부 클럭 발생 수단 중 어느 하나로 상기 외부 클럭을 공급하는 제1스위칭 수단과; 상기 제1클럭 레이트 신호와 상기 제1신호 반전 수단의 상기 출력 신호에 응답하여, 상기 제1내부 클럭 신호(CLK1)와 상기 제2내부 클럭 신호(CLK2) 중 어느 하나를 내부 클럭 신호(CLKDQ)로서 선택적으로 출력하는 제2스위칭 수단과; 상기 제2클럭 레이트 신호(MS)와 상기 제2신호 반전 수단의 상기 출력 신호에 응답하여, 상기 가변 지연 수단으로 상기 지연 제어 수단의 상기 출력을 선택적으로 제공하는 제3스위칭 수단을 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
  8. 제7항에 있어서, 상기 가변 지연 수단은, 입력 전압의 크기에 비례하는 지연 시간 동안 상기 외부 클럭을 지연시키는 전압 제어 지연 수단을 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
  9. 제8항에 있어서, 상기 지연 제어 수단은, 상기 외부 클럭과 상기 제2기준 펄스 발생 수단의 출력(ref_oh)의 로우 레벨 지속 시간의 차이에 대응되는 폭을 각각 갖는 펄스들로 이루어지는 펄스 열 신호(PTS)를 발생하는 입력차 검출 수단과, 상기 입력차 검출 수단으로부터 상기 제3스위칭 수단을 통하여 상기 펄스 열 신호가 제공될 때 상기 펄스 열 신호의 평균을 취한 전압 신호(Vcon)를 상기 전압 제어 지연 수단으로 제공하여 그것의 신호 지연 시간을 제어하는 입력차 평균 전압 신호 발생 수단을 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
  10. 제9항에 있어서, 상기 입력차 평균 전압 신호 발생 수단은 저역 통과 필터를 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
  11. 제9항에 있어서, 상기 가변 지연 수단은, 상기 제1스위칭부로부터 제공되는 상기 외부 클럭을 반전시키는 제1인버터와, 상기 제1인버터의 출력 단자에 드레인(또는 소오스)이 접속되고 상기 입력차 평균 전압 신호 발생 수단의 출력 단자에 게이트가 접속되는 MOS 트랜지스터 및, 상기 MOS 트랜지스터의 소오스(또는 드레인)과 접지 사이에 접속되는 커패시터를 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
  12. 제7항에 있어서, 상기 제1 및 제2기준 펄스 발생 수단 각각은, 상기 외부 클럭 입력 단자에 접속되는 입력 단자를 갖는 인버터와, 상기 인버터의 출력 단자에 접속되는 한 단자와 접지에 접속되는 다른 단자를 갖는 커패시터 및, 상기 외부 클럭 입력 단자에 접속되는 한 입력 단자와 상기 인버터의 출력 단자에 접속되는 다른 입력 단자를 갖는 노어 게이트를 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
  13. 제7항에 있어서, 상기 제1 및 제2기준 펄스 발생 수단 각각은, 상기 외부 클럭 입력 단자에 순차로 접속되는 홀수개의 인버터들과, 상기 인버터들의 출력 단자에 접속되는 한 단자와 접지에 접속되는 다른 단자를 갖는 커패시터 및, 상기 외부 클럭 입력 단자에 접속되는 한 입력 단자와 상기 최종 인버터의 출력 단자에 접속되는 다른 입력 단자를 갖는 노어 게이트를 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
  14. 제7항에 있어서, 상기 제1 및 제2클럭 레이트 검출 수단 각각은, 상기 노어 게이트의 출력 단자에 접속되는 입력 단자를 갖는 포지티브 에지 트리거트 D 플립 플롭을 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
  15. 제7항에 있어서, 상기 제1내부 클럭 발생 수단은, 상기 제1스위칭 수단으로부터 제공되는 외부 클럭을 반전시키는 인버터(또는 홀수개의 인버터들)와, 상기 인버터의 입력 단자와 자신의 한 입력 단자가 접속되고 상기 인버터의 출력 단자에 자신의 다른 입력 단자가 접속되는 낸드 게이트와, 상기 낸드 게이트의 출력 단자에 자신의 입력 단자가 접속되는 인버터를 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
  16. 제7항에 있어서, 상기 제2내부 클럭 발생 수단은, 상기 제1스위칭 수단으로부터 제공되는 외부 클럭을 반전시키는 인버터(또는 홀수개의 인버터들)와, 상기 인버터의 입력 단자와 자신의 한 입력 단자가 접속되고 상기 인버터의 출력 단자에 자신의 다른 입력 단자가 접속되는 노어 게이트와, 상기 제1노어 게이트의 출력을 반전시키는 다른 하나의 인버터(또는 홀수개의 인버터)와, 상기 다른 하나의 인버터의 출력 단자에 자신의 한 입력 단자가 접속되고 상기 제1노어 게이트에 자신의 다른 입력 단자가 접속되는 다른 하나의 노어 게이트를 포함하는 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로.
KR1019950055697A 1995-12-23 1995-12-23 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로 KR0159074B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019950055697A KR0159074B1 (ko) 1995-12-23 1995-12-23 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로
TW085115596A TW312761B (ko) 1995-12-23 1996-12-17
US08/771,198 US5844438A (en) 1995-12-23 1996-12-20 Circuit for generating an internal clock for data output buffers in a synchronous DRAM devices
JP34405996A JP3761268B2 (ja) 1995-12-23 1996-12-24 同期型ｄｒａｍ装置におけるデータ出力バッファ用クロック信号発生回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950055697A KR0159074B1 (ko) 1995-12-23 1995-12-23 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로

Publications (2)

Publication Number Publication Date
KR970049573A KR970049573A (ko) 1997-07-29
KR0159074B1 true KR0159074B1 (ko) 1999-02-18

Family

ID=19443927

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950055697A KR0159074B1 (ko) 1995-12-23 1995-12-23 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로

Country Status (4)

Country Link
US (1) US5844438A (ko)
JP (1) JP3761268B2 (ko)
KR (1) KR0159074B1 (ko)
TW (1) TW312761B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487654B1 (ko) * 2002-10-22 2005-05-03 삼성전자주식회사 저전력 플립플롭 회로
KR100780767B1 (ko) * 2006-04-10 2007-11-30 주식회사 하이닉스반도체 클럭 입력회로
KR20180102039A (ko) * 2014-10-06 2018-09-14 에이치피프린팅코리아 주식회사 화상 형성 장치의 소모품 유닛에 탑재 가능한 crum 유닛 및 이를 이용한 화상 형성 장치

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474982B1 (ko) * 1997-05-07 2005-06-23 삼성전자주식회사 싱크로너스반도체장치의내부신호발생회로
US6239644B1 (en) * 1997-07-09 2001-05-29 Usar Systems, Inc. Clock stretcher and level shifter with small component count and low power consumption
US6094727A (en) * 1998-06-23 2000-07-25 Micron Technology, Inc. Method and apparatus for controlling the data rate of a clocking circuit
JP3087734B2 (ja) * 1998-10-09 2000-09-11 日本電気株式会社 クロック信号生成回路
US6647524B1 (en) * 1999-04-30 2003-11-11 Worldwide Semiconductor Manufacturing Corporation Built-in-self-test circuit for RAMBUS direct RDRAM
JP2001084763A (ja) * 1999-09-08 2001-03-30 Mitsubishi Electric Corp クロック発生回路およびそれを具備した半導体記憶装置
US6584576B1 (en) * 1999-11-12 2003-06-24 Kingston Technology Corporation Memory system using complementary delay elements to reduce rambus module timing skew
JP2001256785A (ja) * 2000-03-13 2001-09-21 Toshiba Corp クロックバッファ回路およびこのクロックバッファ回路を有するインタフェースならびに同期型半導体記憶装置
US6275446B1 (en) 2000-08-25 2001-08-14 Micron Technology, Inc. Clock generation circuits and methods
US6832325B2 (en) * 2000-12-29 2004-12-14 Intel Corporation Device on a source synchronous bus sending data in quadrature phase relationship and receiving data in phase with the bus clock signal
KR100675273B1 (ko) * 2001-05-17 2007-01-26 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로
KR100500411B1 (ko) * 2003-06-18 2005-07-12 주식회사 하이닉스반도체 내부 클럭 신호 생성 회로 및 방법
US7609095B2 (en) * 2004-05-18 2009-10-27 Broadcom Corporation System and method for maintaining device operation during clock signal adjustments
KR100794996B1 (ko) * 2006-05-09 2008-01-16 주식회사 하이닉스반도체 반도체 메모리의 펄스 생성 장치
US7423470B2 (en) * 2006-05-31 2008-09-09 Agilent Technologies, Inc. Pulse generator
JP5088174B2 (ja) * 2008-02-28 2012-12-05 富士通株式会社 復調回路
KR101636497B1 (ko) * 2009-07-10 2016-07-05 에스케이하이닉스 주식회사 클럭 전달회로 및 반도체 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4748417A (en) * 1985-02-05 1988-05-31 Siemens Aktiengesellschaft Method and circuit arrangement for switching a clock-controlled device having a plurality of operating statuses
US5243637A (en) * 1989-05-31 1993-09-07 Texas Instruments Incorporated Apparatus and method for assuring stable clock generator during oscillator start-up
US5136180A (en) * 1991-02-12 1992-08-04 Vlsi Technology, Inc. Variable frequency clock for a computer system
US5483185A (en) * 1994-06-09 1996-01-09 Intel Corporation Method and apparatus for dynamically switching between asynchronous signals without generating glitches

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487654B1 (ko) * 2002-10-22 2005-05-03 삼성전자주식회사 저전력 플립플롭 회로
KR100780767B1 (ko) * 2006-04-10 2007-11-30 주식회사 하이닉스반도체 클럭 입력회로
KR20180102039A (ko) * 2014-10-06 2018-09-14 에이치피프린팅코리아 주식회사 화상 형성 장치의 소모품 유닛에 탑재 가능한 crum 유닛 및 이를 이용한 화상 형성 장치
KR20190008395A (ko) * 2014-10-06 2019-01-23 에이치피프린팅코리아 유한회사 화상 형성 장치의 소모품 유닛에 탑재 가능한 crum 유닛 및 이를 이용한 화상 형성 장치

Also Published As

Publication number Publication date
US5844438A (en) 1998-12-01
TW312761B (ko) 1997-08-11
JPH09204776A (ja) 1997-08-05
KR970049573A (ko) 1997-07-29
JP3761268B2 (ja) 2006-03-29

Similar Documents

Publication Publication Date Title
KR0159074B1 (ko) 동기형 디램 장치의 데이터 출력 버퍼용 클럭 발생 회로
US6259288B1 (en) Semiconductor integrated circuit having a DLL circuit and a special power supply circuit for the DLL circuit
KR100303906B1 (ko) 반도체 장치
US6181174B1 (en) Semiconductor integrated circuit device
US6396322B1 (en) Delay locked loop of a DDR SDRAM
KR100499721B1 (ko) 반도체 집적 회로 장치 및 지연 로크 루프 장치
US7457191B2 (en) Apparatus and method of generating output enable signal for semiconductor memory apparatus
US6292410B1 (en) Apparatus for buffering data strobe signal in high-speed memory device
US7259595B2 (en) Circuit and method for detecting frequency of clock signal and latency signal generation circuit of semiconductor memory device with the circuit
US6194916B1 (en) Phase comparator circuit for high speed signals in delay locked loop circuit
US6111447A (en) Timing circuit that selectively triggers on a rising or falling input signal edge
KR20070027787A (ko) 지연 고정 루프
KR20030078129A (ko) 면적 축소용 알디엘엘 회로
US20010007541A1 (en) Semiconductor memory device
US7239574B2 (en) Synchronous storage device and control method therefor
KR100608371B1 (ko) 메모리 장치의 데이타 출력 제어 방법 및 그 장치
US6771558B2 (en) Semiconductor memory device
KR100525096B1 (ko) Ｄｌｌ 회로
US6608514B1 (en) Clock signal generator circuit and semiconductor integrated circuit with the same circuit
US6373784B2 (en) Semiconductor memory device
US6477097B2 (en) Data backup memory
KR100191145B1 (ko) 데이타 출력회로 및 반도체 기억 장치
US6100739A (en) Self-timed synchronous pulse generator with test mode
KR20020037525A (ko) 지연 락 루프 회로를 구비한 동기형 반도체 메모리 장치
JP2007504730A (ja) クロック信号の補正に適したクロック信号入出力装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080729

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee