JP3761268B2 - 同期型ｄｒａｍ装置におけるデータ出力バッファ用クロック信号発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部から供給されるクロック信号に同期してデータの読み取り／書き込みの動作を行う同期型ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に係り、具体的には同期型ＤＲＡＭ（以下、ＳＤＲＡＭと記載する）で使用するデータ出力バッファ用の内部クロック信号を発生する同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路に関する。
【０００２】
【従来の技術】
近時の電子システムでは、データの、より高速演算や高速記憶処理が可能なＣＰＵやメモリが要求されている。特にＣＰＵの処理演算の高速化に追従した処理が可能なＤＲＡＭが極めて重要視されている。
【０００３】
外部クロック信号に同期して動作するＳＤＲＡＭの応答時間（応答速度）ｔＲＡＣが、次式（１）で表わされる。
ｔＲＡＣ＝ｔＣＣ×［ｔＲＣＤ＋（ＣＬ−１）］＋ｔＳＡＣ…（１）
ここでｔＲＣＤはローアドレスストローブバー（／ＲＡＳ）信号からカラムアドレストローブバー（／ＣＡＳ）信号までの遅延時間であり、また、ＣＬはカラムアドレストローブバー（／ＣＡＳ）信号からデータ出力までの待機時間、ｔＣＣはクロックサイクル時間、そして、ｔＳＡＣは外部クロックＣＬＫのポジティブエッジから、このデータが出力されるまでの遅延時間（以下、データ出力遅延時間と記載する）である。なお、／は以下、反転した信号を示す。
【０００４】
したがって、このようなＳＤＲＡＭの応答時間ｔＲＡＣを短く、すなわち、応答速度を速くするためには、データ出力遅延時間ｔＳＡＣを短くする必要がある。この場合、外部クロックＣＬＫのポジティブエッジを基準にして、データ出力バッファ用の内部クロック信号ＣＬＫＤＱを発生させる従来の技術では、データ出力遅延時間ｔＳＡＣがクロックサイクル時間ｔＣＣの究極的な限界として作用することになる。
【０００５】
今日までＤＲＡＭ中で最も処理速度が速いことで知られているランバスＤＲＡＭでは、前記のようなデータ出力遅延時間ｔＳＡＣの限界を改善するためＤＲＡＭ出力バッファ用の内部クロック信号ｔＣＬＫ、すなわち、ＳＤＲＡＭのデータ出力バッファ用の内部クロック信号ＣＬＫＤＱに対応するクロック信号を外部クロック信号ＣＬＫより約１／４周期で速く発生させている。
【０００６】
これらに着目するとＳＤＲＡＭでも、以降の図１０Ａをもって詳細に説明するように外部クロック信号ＣＬＫのネガティブエッジを基準として内部クロック信号ＣＬＫＤＱを外部クロック信号ＣＬＫより約１／４周期で速く発生させることによってデータ出力遅延時間ｔＳＡＣを短くすることが可能である。
【０００７】
しかし、無条件にデータ出力遅延時間ｔＳＡＣを短く、すなわち、最大周波数の外部クロック信号に適合するようにＳＤＲＡＭのデータ出力遅延時間ｔＳＡＣを短くすれば、以降の図１０Ｂをもって詳細に説明するように、次の周期の外部クロック信号ＣＬＫのポジティブエッジからデータを所定の時間に保持する条件となる出力ホールド時間ｔＯＨ、すなわち、次のサイクルのクロック信号のポジティブエッジからデータが保持される出力ホールド時間に事実上ＳＤＲＡＭの最小データ出力遅延時間ｔＳＡＣｍｉｎに該当する条件（出力ホールド時間ｔＯＨ）を保証できなくなる。
【０００８】
これらの問題点を図１０Ａ，１０Ｂ，１０Ｃを参照して具体的に説明する。
図１０Ａ，１０Ｂ，１０ＣはＳＤＲＡＭで外部クロック信号ＣＬＫの周波数による内部クロック信号ＣＬＫＤＱの発生時点を示すタイミング図である。
図１０Ａにおいて、ここでは外部クロック信号ＣＬＫにおけるローレベル時間ｔＣＬの下で、最大周波数の外部クロック信号ＣＬＫが供給される場合の各ＡＣパラメータと内部クロック信号ＣＬＫＤＱの発生時点との関係を示している。
【０００９】
図１０Ａに示すｔＳＴは外部クロック信号ＣＬＫのネガティブエッジから内部クロック信号ＣＬＫＤＱとして発生する内部クロック遅延時間である。ｔＤＥＬは、内部クロック信号ＣＬＫＤＱが発生し、かつ、データ出力バッファまで伝達される遅延時間とデータ出力バッファのデータ伝達遅延時間とを合計したデータ出力バッファでの出力遅延時間である。また、ｔＯＳは出力セットアップ時間として、最小クロックサイクル時間ｔＣＣｍｉｎからＳＤＲＡＭの最大データ出力遅延時間ｔＳＡＣｍａｘを除いた時間である。
【００１０】
最大周波数の外部クロック信号ＣＬＫが供給される場合の最小クロックサイクル時間ｔＣＣｍｉｎが次式（２）で表わされる。
この際、ＳＤＲＡＭの最大データ出力遅延時間ｔＳＡＣｍａｘが出力遅延時間ｔＤＥＬより小さければ、最大データ出力遅延時間ｔＳＡＣｍａｘを満足するためには、外部クロック信号ＣＬＫのネガティブエッジを基準とする内部クロック信号ＣＬＫＤＱの発生時点が次式（３）を満足する必要がある。
【００１１】
ｔＳＴ≦ｔＣＬｍｉｎ−ｔＤ …（３）
ただし ｔＤ＝ｔＤＥＬ−ｔＳＡＣｍａｘ
前記のように出力ホールド時間ｔＯＨを保証するためには内部クロック発生遅延時間ｔＳＴが大きければ（長ければ）大きいほど可能になり、この内部クロック発生遅延時間ｔＳＴは次式（４）のように設定するのが望ましい。
【００１２】
次に、図１０Ｂにおいて、内部クロック信号ＣＬＫＤＱの発生時点下、すなわち、内部クロック発生遅延時間ｔＳＴが決定された状態で、外部クロック信号ＣＬＫの周波数がより低くなることによって、前記の出力ホールド時間ｔＯＨの保証が困難な場合の各ＡＣパラメータを示している。
【００１３】
ここでデータ出力バッファ用内部クロック信号ＣＬＫＤＱを発生して、出力ホールド時間ｔＯＨを保証できる基準になる外部クロック信号ＣＬＫのローレベル時間（以下、基準出力ホールドクロックレベル時間又は基準出力ホールディング時間と記載する）をｔＣＬｒｅｆＯＨとすれば、次式（５）が成立する。
ｔＣＬｒｅｆＯＨ＝ｔＣＬｍｉｎ＋（ｔＳＡＣｍａｘ−ｔＯＨ）…（５）
したがって、外部クロック信号ＣＬＫのローレベル時間ｔＣＬが前記の基準出力ホールディング時間ｔＣＬｒｅｆＯＨより、短い場合には外部クロック信号ＣＬＫのネガティブエッジを基準とし、内部クロック信号ＣＬＫＤＱを発生させることが出来るようになる。
【００１４】
この反面、外部クロック信号ＣＬＫのローレベル時間ｔＣＬが前記の基準出力ホールディング時間ｔＣＬｒｅｆＯＨより長い場合は、周知のように、外部クロック信号ＣＬＫのポジティブエッジを基準として内部クロック信号ＣＬＫＤＱを容易に発生させることが出来る。
【００１５】
しかし、このような外部クロック信号ＣＬＫのポジティブエッジを基準とする場合には、ｔＣＬ＝ｔＣＬｒｅｆＯＨである際に、所望の出力セットアップ時間「ｔＯＳ＝ｔＣＣｍｉｎ−ｔＳＡＣｍａｘ」が得られない場合がある。このような場合のタイミングを図１０Ｃに示している。この場合、データ出力バッファ用の内部クロック信号ＣＬＫＤＱを発生して、所望の出力セットアップ時間ｔＯＳを保証できる基準となる外部クロック信号ＣＬＫのローレベル時間（以下、基準出力セットアップローレベル時間又は基準出力セットアップ時間と記載する）をｔＣＬｒｅｆＯＳとすれば、次式（６）が成立する。
ｔＣＬｒｅｆＯＳ＝ｔＣＬｍｉｎ＋ｔＤＥＬ−ｔＳＡＣｍａｘ…（６）
【００１６】
上述したようにｔＣＬ＞ｔＣＬｒｅｆＯＨ＞ｔＣＬｒｅｆＯＳである場合、外部クロック信号ＣＬＫのポジティブエッジを基準として内部クロック信号ＣＬＫＤＱを発生する。しかし、ｔＣＬｒｅｆＯＳ＞ｔＣＬｒｅｆＯＨである場合には、内部クロック信号ＣＬＫＤＱの発生が容易には出来ない。このような場合は、次の二つの状態がある。
【００１７】
すなわち、ｔＣＬｒｅｆＯＳ＞ｔＣＬ≧ｔＣＬｒｅｆＯＨの場合と、ｔＣＬ≧ｔＣＬｒｅｆＯＳ＞ｔＣＬｒｅｆＯＨである場合を考慮する必要がある。まず、前者の場合、「ｔＣＬ−ｔＣＬｒｅｆＯＨ」の時間に比較して内部クロック発生遅延時間ｔＳＴを大きくして、内部クロック信号ＣＬＫＤＱの発生時点を後にすることが必要である。次に、後者の場合には、外部クロック信号ＣＬＫのポジティブエッジを基準として内部クロック信号ＣＬＫＤＱを発生させる。
【００１８】
ここで基準出力ホールディング時間ｔＣＬｒｅｆＯＨと基準出力セットアップ時間ｔＣＬｒｅｆＯＳを概略的に算出する。５０％のデュティサイクルを仮定し、
【００１９】
【数１】
【００２０】
したがって、ｔＣＬｒｅｆＯＨ＞ｔＣＬｒｅｆＯＳの関係の満足が期待できるようになる。
【００２１】
この結果、ＳＤＲＡＭのデータ出力バッファ用内部クロック信号ＣＬＫＤＱを発生する際に以下の結論が得られる。すなわち、内部クロック信号ＣＬＫＤＱを発生する基準となる外部クロック信号ＣＬＫのローレベル時間ｔＣＬと基準出力ホールディング時間ｔＣＬｒｅｆＯＨ、すなわち、所望の出力ホールド時間ｔＯＨを保証するための基準時間を相互比較して外部クロック信号ＣＬＫのポジティブエッジとネガティブエッジ中のいずれかを基準として内部クロック信号ＣＬＫＤＱが発生するようにすれば、前記の問題点を解決できることになる。
【００２２】
【発明が解決しようとする課題】
本発明は、このような従来の技術における課題を解決するものであり、内部クロック信号の発生時点を外部クロック信号の周波数によって適応的に可変する同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路の提供を目的としている。
【００２３】
本発明の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路では、内部クロック信号の発生時点が外部クロック信号の周波数によって適応的に可変されて外部クロック信号の周波数に関係なくデータ出力セットアップ時間と出力ホールド時間が十分に保証できるようになるものである。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路では、一つの特徴として、外部クロック信号（ＣＬＫ）が供給される外部クロック入力端子と、データ出力バッファ用の内部クロック信号（ＣＬＫＤＱ）を送出するための内部クロック入力端子と、入力信号としての外部クロック信号が入力され、所定の基準出力ホールディング時間（ｔＣＬｒｅｆＯＨ）に対応した幅の基準パルス信号を発生する基準パルス発生手段と、基準パルス信号と外部クロック信号とが入力され、外部クロック信号のクロックレートが基準パルス信号のクロックレートより高いか否かを示す所定の信号を送出するクロックレート検出手段と、外部クロック信号のポジティブエッジを基準として第１内部クロック信号を発生する第１内部クロック信号発生手段と、外部クロック信号のネガティブエッジを基準として第２内部クロック信号を発生する第２内部クロック信号発生手段と、クロックレート検出手段からの出力信号を反転させる信号反転手段と、クロックレート検出手段からの出力信号と信号反転手段からの出力信号が入力され、クロックレート検出手段からの出力信号が所定の第１レベルであることに応答して外部クロック入力端子を通じて入力される外部クロック信号を第１内部クロック発生手段へ供給し、かつ、クロックレート検出手段からの出力信号が所定の第１レベルでないことに対応して外部クロック入力端子を通じて入力される外部クロック信号を第２内部クロック発生手段に供給する第１スイッチング手段と、クロックレート検出手段からの出力信号と信号反転手段からの出力信号が入力され、クロックレート検出手段からの出力信号が所定の第２レベルであることに対応して第１内部クロック発生手段からの第１内部クロック信号が内部クロック出力端子を通じてデータ出力バッファ用の内部クロック信号として出力され、かつ、クロックレート検出手段からの出力信号が所定の第２レベルでないことに対応して第２内部クロック発生手段からの第２内部クロック信号が内部クロック出力端子を通じてデータ出力バッファ用の内部クロック信号として出力する第２スイッチング手段とを備えている。
【００２５】
他の特徴として本発明の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路では、外部クロック信号（ＣＬＫ）が供給される外部クロック入力端子と、データ出力バッファ用の内部クロック信号（ＣＬＫＤＱ）を出力する内部クロック出力端子と、入力信号としての外部クロック信号が供給され、所定の基準出力セットアップ時間（ｔＣＬｒｅｆＯＳ）に対応する幅の第１基準パルス信号を発生する第１基準パルス発生手段と、入力信号の外部クロック信号が供給され、所定の基準出力ホールディング時間（ｔＣＬｒｅｆＯＨ）に対応した幅を有する第２基準パルス信号を発生する第２基準パルス発生手段と、第１基準パルス信号と外部クロック信号が供給され、外部クロック信号のクロックレートが第１基準パルス信号のクロックレートよりも高いか否かを示す相補的な二つの出力信号を送出する第１クロックレート検出手段と、第２基準パルス信号と外部クロック信号とが入力され、外部クロック信号のクロックレートが第２基準パルスのクロックレートよりも低いか否かを示す所定の出力信号を送出する第２クロックレート検出手段と、第１及び第２クロックレート検出手段からの出力信号が入力され、外部クロック信号のローレベル時間（ｔＣＬ）が基準出力セットアップ時間よりも大きいか否かを示す第１クロックレート信号と外部クロック信号のローレベル時間が基準出力セットアップ時間よりも大きく、又は、基準出力セットアップ時間よりも小さいか否かを示す第２クロックレート表示信号を発生するクロックレート判定手段と、外部クロック信号のポジティブエッジを基準として第１内部クロック信号を発生する第１内部クロック発生手段と、外部クロック信号を可変的に遅延するための可変遅延手段とを備え、外部クロック信号のネガティブエッジを基準として第２内部クロック信号を発生する第２内部クロック発生手段と、外部クロック信号と第２基準パルス信号に応答して可変遅延手段を制御する遅延制御手段と、クロック判定手段の第１及び第２クロックレート信号をそれぞれ反転する第１及び第２信号反転手段と、クロックレート判定手段からの第１クロックレート信号と第１信号反転手段からの出力信号が入力され、第１クロックレート信号が所定の第１レベルであることに応答して外部クロック入力端子を通じて入力される外部クロック信号を第１内部クロック発生手段へ供給し、かつ、第１クロックレート信号が第１レベルでないことに応答して外部クロック入力端子を通じて入力される外部クロック信号を第２内部クロック発生手段へ供給する第１スイッチング手段と、第１クロックレート信号と第１信号反転手段からの出力信号が入力され、かつ、第１クロックレート信号が所定の第２レベルであることに対応して第１内部クロック発生手段からの第１内部クロック信号が内部クロック出力端子を通じて内部クロック信号として出力するように第１クロックレート信号が第２レベルでないことに対応して第２内部クロック発生手段からの第２内部クロック信号を内部クロック出力端子を通じて内部クロック信号として出力する第２スイッチング手段と、第２クロックレート信号と第２信号反転手段からの出力信号が入力され、第２クロックレート信号が所定の第３レベルであることに応答して遅延制御手段からの出力信号が可変遅延手段に供給され、かつ、第２クロックレート信号が第３レベルでないことに応答して遅延制御手段からの出力信号が可変遅延手段に供給されないようにする第３スイッチング手段とを備えるものである。
【００２６】
この構成にあって具体例として、可変遅延手段は、入力電圧値に比例する遅延時間で外部クロック信号を遅延する電圧制御遅延手段を備え、遅延制御手段は、外部クロック信号と第２基準パルス発生手段との出力ローレベル保持時間の差に対応する幅をそれぞれに有するパルスのパルス列信号（ＰＴＳ）を発生する入力差検出手段と、この入力差検出手段から第３スイッチング手段を通じて前記パルス列信号が供給される際に、パルス信号の平均を取った電圧信号を遅延制御信号として電圧制御遅延手段へ供給して、その遅延時間を制御する入力差電圧信号発生手段を備えるものである。
【００２７】
【発明の実施の形態】
次に、本発明の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路の実施の形態を添付図面を参照して詳細に説明する。
以下、添付図面に基づいて本発明を詳細に説明するが、本発明に関して十分に理解が出来るように、まず、本発明を概略的に説明し、次に、望ましい実施例について説明する。
【００２８】
図１は本発明の基本構成である基準パルス発生回路の一例を示す回路図である。図１において、この基準パルス発生回路は、入力端子１に供給される外部クロック信号ＣＬＫがハイレベルからローレベルに遷移する際に、出力端子２を通じて所定の幅の基準パルス信号ＲＰＬＳを発生する。この基準パルス発生回路は、入力信号を所定の時間で遅延する遅延部３及びパルス発生部４で構成されている。遅延部３はインバータ５及びキャパシタ（コンデンサ）６で構成されている。また、パルス発生部４はＮＯＲゲート７で構成されている。
【００２９】
なお、遅延部３は、一つのインバータ５及びキャパシタ６をもって図示されているが、奇数個のインバータ及びキャパシタで構成しても良い。このような基準パルス発生回路では、遅延部３の遅延時間を調整することによって、この基準パルス発生回路からの基準パルス信号ＲＰＬＳの幅を前記で説明したように、基準出力ホールディング時間ｔＣＬｒｅｆＯＨ又は基準出力セットアップ時間ｔＣＬｒｅｆＯＳと同一に調整できるようになる。換言すれば、この基準パルス発生回路を用いることによって基準出力ホールディング時間ｔＣＬｒｅｆＯＨと基準出力セットアップ時間ｔＣＬｒｅｆＯＳにそれぞれ対応する幅の基準パルス信号ｒｅｆＯＨ，ｒｅｆＯＳを発生できることになる。
【００３０】
図２はローレベル時間ｔＣＬを分別するための外部クロック信号ＣＬＫのクロックレートを検出するクロックレート検出回路の構成を示す回路図である。このクロックレート検出回路は位相検出回路で構成されている。この位相検出回路は外部クロック信号ＣＬＫのクロックレートを検出するためのものである。この位相検出回路は、ＮＡＮＤゲートＮＤ１〜ＮＤ６を有したポジティブエッジトリガＤ型フリップフロップ（Ｆ／Ｆ）回路をで構成されている。
【００３１】
この位相検出回路は、入力端子１１へ供給される外部クロック信号ＣＬＫのポジティブエッジで入力端子１２を通じて入力される基準パルス信号ＲＰＬＳをサンプリングし、そのサンプリングの値が論理値「１」の場合に出力端子１３を通じて論理値「１」の出力信号ＯＵＴを送出し、反転出力端子１４を通じて論理値「０」の出力信号ＯＵＴを送出する。この逆に前記のサンプリング値が論理値「０」である場合、出力端子１３を通じて論理値「０」の出力信号ＯＵＴを送出し、反転出力端子１４を通じて論理値「１」の出力信号ＯＵＴを送出する。したがって、この回路を用いることによって外部クロック信号ＣＬＫのローレベル時間ｔＣＬを判別できるようになる。
【００３２】
図３は入力される外部クロック信号ＣＬＫ、基準パルス信号ＲＰＬＳのローレベル保持時間差に比例するレベルの電圧信号Ｖｃｏｎを発生する電圧信号発生回路の構成を示す回路図である。図３において、この電圧信号発生回路は、入力される外部クロック信号ＣＬＫ、基準パルス信号ＲＰＬＳにおけるローレベル保持時間の差に対応する幅のパルス列信号ＰＴＳを発生する入力差検出部１５と、この入力差検出部１５から供給されるパルス列信号ＰＴＳを平均した入力差電圧信号を遅延回路の制御のための電圧信号Ｖｃｏｎとして出力する入力差電圧信号発生部１６で構成されている。
【００３３】
なお、二つの外部クロック信号ＣＬＫ及び基準パルス信号ＲＰＬＳのローレベル時間ｔＣＬの保持時間の差が変化すれば、このパルス列信号ＰＴＳのパルス幅が変化する。入力差検出部１５はＮＯＲゲート１７で構成できる。また、入力差電圧信号発生部１６は低域通過フィルタ（ＬＰＦ）による構成が可能である。この電圧信号発生回路は基準出力セットアップ時間ｔＣＬｒｅｆＯＳが基準出力ホールディング時間ｔＣＬｒｅｆＯＨより大きい場合において、「ｔＣＬ−ｔＣＬｒｅｆＯＨ」の絶対値に比例する大きさの入力差平均の電圧信号Ｖｃｏｎを発生する。
【００３４】
図４は外部クロック信号ＣＬＫのネガティブエッジ時点から所定時間が経過した後に内部クロック信号ＣＬＫＤＱを発生する内部クロック発生回路２１の構成を示すブロック図である。
【００３５】
図４において、内部クロック発生回路２１には、電圧制御遅延回路２２を備え、かつ、前述の位相検出器３１とスイッチング回路３２及び制御電圧発生回路３３が設けられている。制御電圧発生回路３３は、すでに説明したように「ｔＣＬ−ｔＣＬｒｅｆＯＨ」の絶対値に比例する大きさの入力差電圧信号Ｖｍｅａｎを電圧制御遅延回路２２に供給することによって、この電圧制御遅延回路２２が外部クロック信号ＣＬＫの遅延を処理する。スイッチング回路３２は「ｔＣＬｒｅｆＯＳ＞ｔＣＬ≧ｔＣＬｒｅｆＯＨ」である場合にのみオン（ＯＮ）し、位相検出器３１の出力信号が制御電圧発生回路３３に供給される。
【００３６】
図５Ａ及び図５Ｂは図４における位相検出器３１及び制御電圧発生回路３３内の入力差検出部１５の出力波形を示す波形図である。図５Ａにおいて、基準パルス信号ＲＰＬＳより速い外部クロック信号ＣＬＫが入力された場合には、位相検出器３１の反転出力信号／ＯＵＴがローレベルを保持する。図５Ｂにおいて、基準パルス信号ＲＰＬＳより遅い外部クロック信号ＣＬＫが入力された場合は、位相検出器３１の反転出力信号／ＯＵＴがハイレベルに保持され、制御電圧発生回路３３内の入力差検出部１５は、外部クロック信号ＣＬＫと基準パルス信号ＲＰＬＳのローレベル保持時間の差に対応する幅をそれぞれに有するパルスのパルス列信号ＰＴＳを発生する。
【００３７】
以上の説明の各構成を変形し、かつ、組み合わせれば本発明のデータ出力バッファ用クロック信号発生回路が得られる。以下、詳細な実施例について説明する。
【００３８】
【第１実施例】
図６は基準出力ホールディング時間ｔＣＬｒｅｆＯＨが基準出力セットアップ時間ｔＣＬｒｅｆＯＳよりも大きい場合の好適なデータ出力バッファ用クロック信号発生回路の構成を示す回路図である。図６において、このデータ出力バッファ用クロック信号発生回路は基準パルス発生部４０と、クロックレート検出部５０と、第１内部クロック発生部６０と、第２内部クロック発生部７０と、信号反転部８０と、第１スイッチング部９０及び第２スイッチング部１００とで構成されている。以下、この各部について詳細に説明する。
【００３９】
まず、基準パルス発生部４０は、入力端子３８を通じて外部クロック信号ＣＬＫが入力され、基準出力ホールディング時間ｔＣＬｒｅｆＯＨに対応した幅の基準パルス信号を発生する。基準パルス発生部４０は、入力端子３８に接続されるインバータ４１と、このインバータ４１の出力端子と接地Ｖｓｓとに接続されるキャパシタ４２及び入力端子３８とインバータ４１の出力端子に接続されるＮＯＲゲート４３で構成されている。基準パルス発生部４０のインバータ４１は奇数個のインバータとキャパシタで構成しても良い。
【００４０】
クロックレート検出部５０は、基準パルス信号ｒｅｆ−ｏｈと外部クロック信号ＣＬＫがそれぞれ入力され、外部クロック信号ＣＬＫのクロックレートが基準パルス信号ｒｅｆ−ｏｈのクロックレートよりも高いかを示す所定の出力信号ＳＳを出力する。クロックレート検出部５０は、ＮＯＲゲート４３の出力端子に、そ入力端子が接続されるポジティブエッジトリガＤ型Ｆ／Ｆ回路で構成されている。
【００４１】
第１内部クロック発生部６０は、外部クロック信号ＣＬＫのポジティブエッジを基準として第１内部クロック信号ＣＬＫ１を発生する。また、第１内部クロック発生部６０は外部クロック信号を反転させるインバータ６１と、このインバータ６１が接続され、かつ、他端子がインバータ６１の出力端子に接続されるＮＡＮＤゲート６２と、このＮＡＮＤゲート６２の出力端子に接続されるインバータ６３とで構成されている。
【００４２】
第２内部クロック発生部７０は外部クロック信号ＣＬＫのネガティブエッジを基準として第２内部クロック信号ＣＬＫ２を発生する。また、第２内部クロック発生部７０は、インバータ７１と、このインバータ７１の入力端子に、その入力端子が接続され、かつ、インバータ７１の出力端子に他の入力端子が接続されるＮＯＲゲート７２と、このＮＯＲゲート７２の出力端子に、その入力端子が接続されるインバータ７３と、このインバータ７３の出力端子に一方の入力端子が接続され、かつ、ＮＯＲゲート７２の出力端子と、他方の入力端子が接続されるＮＯＲゲート７３とで構成されている。なお、ここでもインバータ７１，７３を奇数個のインバータで構成することも出来る。
【００４３】
信号反転部８０は、インバータ８１で構成され、クロックレート検出部５０の出力信号ＳＳを反転させる。
【００４４】
第１スイッチング部９０は、クロックレート検出部５０の出力信号ＳＳと信号反転部８０からの出力信号／ＳＳが入力され、クロックレート検出部５０がハイレベルである場合に応答して入力端子３８を通じて入力される外部クロック信号ＣＬＫを第１内部クロック発生部６０に供給する。また、クロックレート検出部５０の出力信号ＳＳがローレベルの場合に応答して入力端子３８を通じて入力される外部クロック信号ＣＬＫを第２内部クロック発生部７０に供給する。
【００４５】
また、この第１スイッチング部９０は、入力端子３８にソースが接続され、かつ、第１内部クロック発生部６０の入力端子にドレインが接続されるとともに、信号反転部８０の出力端子にゲートが接続されるＰＭＯＳトランジスタ９１を有している。さらに、入力端子３８にドレインが接続され、かつ、第１内部クロック発生部６０の入力端子にソースが接続されるとともに、クロックレート検出部５０の出力端子にゲートが接続されるＮＭＯＳトランジスタ９２を有している。
【００４６】
また、第１スイッチング部９０は、入力端子３８にソースが接続され、かつ、第２内部クロック発生部７０の入力端子にドレインが接続されるとともに、クロックレート検出部５０の出力端子にゲートが接続されるＰＭＯＳトランジスタ９３を有している。さらに、入力端子３８にドレインが接続され、かつ、第２内部クロック発生部７０の入力端子にソースが接続されるとともに、信号反転部８０の出力端子にゲートが接続されるＮＭＯＳトランジスタ９４を有している。
【００４７】
第２スイッチング部１００は、クロックレート検出部５０の出力信号ＳＳと信号反転部８０からの出力信号／ＳＳが入力され、クロックレート検出部５０がハイレベルである場合に応答して第１内部クロック発生部６０からの第１内部クロック信号ＣＬＫ１を、入力端子３８を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力する。また、クロックレート検出部５０の出力信号ＳＳがローレベルの場合に応答して第２内部クロック発生部７０からの第２内部クロック信号ＣＬＫ２を入力端子３８を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力する。
【００４８】
また、第２スイッチング部１００は、第１内部クロック発生部６０の出力端子にソースが接続され、かつ、内部クロック出力端子３９にドレインが接続されるとともに、信号反転部８０の出力端子にゲートが接続されるＰＭＯＳトランジスタ１０１を有している。また、第１内部クロック発生部６０の出力端子にドレインが接続され、かつ、内部クロック出力端子３９にソースが接続されるとともに、クロックレート検出部５０の出力端子にゲートが接続されるＮＭＯＳトランジスタ１０２を有している。
【００４９】
第２スイッチング部１００は、第２内部クロック発生部７０の出力端子にソースが接続され、かつ、内部クロック出力端子３９にドレインが接続されるとともに、クロックレート検出部５０の出力端子にゲートが接続されるＰＭＯＳトランジスタ１０３を有している。また、第２内部クロック発生部７０の出力端子にドレインが接続され、かつ、内部クロック出力端子３９にソースが接続されるととに、信号反転部８０の出力端子にゲートが接続されるＮＭＯＳトランジスタ１０４を有している。
【００５０】
図７Ａ及び図７Ｂは基準出力ホールディング時間ｔＣＬｒｅｆＯＨが基準出力セットアップ時間ｔＣＬｒｅｆＯＳよりも大きい場合の外部クロック信号ＣＬＫのクロックレートによるクロックレート検出部５０の出力のタイミング図である。以下、図６及び図７Ａ並びに図７Ｂを参照してこの第１実施例の動作について説明する。
【００５１】
まず、基準パルス発生部４０へ供給された外部クロック信号ＣＬＫは遅延手段（インバータ４１、キャパシタ４２）によって、所定時間で遅延した信号が得られる。その際、外部クロック信号ＣＬＫの遅延時間は、基準出力ホールディング時間ｔＣＬｒｅｆＯＨを考慮した時間に設定される。この遅延手段の出力信号と遅延しない外部クロック信号ＣＬＫが入力されるＮＯＲゲート４３は基準出力ホールディング時間ｔＣＬｒｅｆＯＨと同一幅の基準パルス信号ｒｅｆ−ｏｈを発生する。
【００５２】
基準パルス発生部４０からの基準パルス信号ｒｅｆ−ｏｈは、位相検出機能を有したＤ型Ｆ／Ｆ回路５１〜５６で構成されるクロックレート検出部５０の入力端子に供給される。その際、Ｄ型Ｆ／Ｆ回路５１〜５６は、図７Ａに図示したように、外部クロック信号ＣＬＫのポジティブエッジで基準パルス発生部４０からの基準パルス信号ｒｅｆ−ｏｈがハイレベルである場合に、ローレベルの出力信号ＳＳを反転出力端子／ＯＵＴを通じて出力する。
【００５３】
換言すれば、速い外部クロック信号ＣＬＫが入力される場合には、クロックレート検出部５０がローレベルの出力信号ＳＳを出力する。これで第１スイッチング部９０のＰＭＯＳトランジスタ９３，ＮＭＯＳトランジスタ９４、及び、第２スイッチング部１００中のＰＭＯＳトランジスタ１０３，ＮＭＯＳトランジスタ１０４がそれぞれターンオフする。
【００５４】
この結果、外部クロック信号ＣＬＫのポジティブエッジで発生した第２内部クロック発生部７０からの内部クロック信号ＣＬＫ１が内部クロック出力端子３９を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力される。
【００５５】
基準パルス発生部４０からの基準パルス信号ｒｅｆ−ｏｈを、図７Ｂに図示したように、ローレベルの際に、すなわち、遅い外部クロック信号ＣＬＫが入力された場合には、クロックレート検出部５０がハイレベルの出力信号ＳＳを出力する。この結果、第１スイッチング部９０中のＰＭＯＳトランジスタ９１，ＮＭＯＳトランジスタ９２、及び、第２スイッチング部１００中のＰＭＯＳトランジスタ１０１，ＮＭＯＳトランジスタ１０２がそれぞれターンオフする。この結果、外部クロック信号ＣＬＫのポジティブエッジで発生する第１内部クロック発生部６０からの内部クロック信号ＣＬＫ２が内部クロック出力端子３９を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力される。
【００５６】
【第２実施例】
図８は基準出力ホールディング時間ｔＣＬｒｅｆＯＨが基準出力セットアップ時間ｔＣＬｒｅｆＯＳよりも小さい場合の好適なデータ出力バッファ用クロック信号発生回路の構成を示す回路図である。図８において、この内部クロック発生回路は、第１及び第２基準パルス発生部４０ａ，４０ｂと、第１及び第２クロックレート検出部５０ａ，５０ｂと、クロックレート判定部５８ａと、入力差検出部５８ｂと、第１及び第２内部クロック発生部６０ａ，６０ｂと、入力差電圧信号発生部７７と、第１及び第２信号反転部８０ａ，８０ｂと、第１、第２及び第３スイッチング部９０ａ，１００ａ，１１０で構成されている。
【００５７】
以下、これらの動作について説明する。
まず、第１基準パルス発生部４０ａは、外部クロック信号ＣＬＫが入力され、基準出力セットアップ時間ｔＣＬｒｅｆＯＳに対応した幅の第１基準パルス信号ｒｅｆ−ｏｓを発生する。この第１基準パルス発生部４０ａは、入力端子３８に接続されるインバータ４１ａと、このインバータ４１ａの出力端子と接地Ｖｓｓとに接続されるキャパシタ４２ａ、及び、入力端子３８とインバータ４１ａとに接続されるＮＯＲゲート４３ａで構成されている。この第１基準パルス発生部４０ａのインバータ４１ａ及びキャパシタ４２ａはそれぞれ奇数個のインバータ、キャパシタで構成することが出来る。
【００５８】
第２基準パルス発生部４０ｂは、外部クロック信号ＣＬＫが入力され、基準出力ホールディング時間ｔＣＬｒｅｆＯＨに対応する幅の第２基準パルス信号ｒｅｆ−ｏｈ発生する。この第２基準パルス発生部４０ｂも第１基準パルス発生部４０ａと同様に入力端子３８に接続されるインバータ４１ｂと、このインバータ４１ｂの出力端子と接地Ｖｓｓとに接続されるキャパシタ４２ｂ、及び、入力端子３８とインバータ４１ｂとに接続されるＮＯＲゲート４３ｂとで構成されている。第２基準パルス発生部４０ｂのインバータ４１ｂとキャパシタ４２ｂもそれぞ奇数個のインバータ、キャパシタで構成することも出来る。
【００５９】
第１クロックレート検出部５０ａは、第１基準パルス信号ｒｅｆ−ｏｓと外部クロック信号ＣＬＫがそれぞれ入力され、外部クロック信号ＣＬＫのクロックレートが第１基準パルス信号ｒｅｆ−ｏｓのクロックレートより高いか否かを示すコンプリメンタリの二つの出力信号を送出する。すなわち、第１基準パルス信号ｒｅｆ−ｏｓより速い外部クロック信号が入力された際には、出力端子ＯＵＴ１を通じてハイレベルの信号を出力し、反転出力端子／ＯＵＴ１を通じてローレベルの信号を出力す。第１クロックレート検出部５０ａは、第１基準パルス発生部４０ａのＮＯＲゲート４３ａの出力端子に接続される入力端子を有するポジティブエッジトリガＤ型Ｆ／Ｆ回路で構成されている。
【００６０】
第２クロックレート検出部５０ｂは、第２基準パルス信号ｒｅｆ−ｏｈと外部クロック信号ＣＬＫがそれぞれ入力され、外部クロック信号ＣＬＫのクロックレートが第２基準パルス信号ｒｅｆ−ｏｈのクロックレートより低いか否かを示す出力信号を送出する。この第２クロックレート検出部５０ｂは第２基準パルス発生部４０ｂのＮＯＲゲート４３ｂの出力端子に入力端子が接続されるポジティブエッジトリガＤ型Ｆ／Ｆ回路で構成されている。第２基準パルス信号ｒｅｆ−ｏｈより速い外部クロック信号が入力された際には、反転出力端子／ＯＵＴを通じてローレベル信号を出力する。
【００６１】
クロックレート判定部５８ａは、第１及び第２クロックレート検出部５０ａ，５０ｂの出力信号が入力され、外部クロック信号ＣＬＫのローレベル時間ｔＣＬが基準出力セットアップ時間ｔＣＬｒｅｆＯＳよりも、大きいか否かを示す第１クロックレート信号ＳＳと外部クロック信号ＣＬＫのローレベル時間ｔＣＬが基準出力ホールディング時間ｔＣＬｒｅｆＯＨよりも大きく、基準出力セットアップ時間ｔＣＬｒｅｆＯＳよりも小さいか否かを示す第２クロックレート表示信号ＭＳを発生する。
【００６２】
このクロックレート判定部５８ａは、第１クロックレート検出部５０ａの出力端子／ＯＵＴ１と第２クロックレート検出部５０ｂにおける反転出力端子／ＯＵＴ２とに接続されるＮＯＲゲート５９ａと、クロックレート判定部５８ａの出力端子ＯＵＴ１と第２クロックレート検出部５０ｂの出力端子／ＯＵＴ２に接続されるＮＯＲゲート５９ｂで構成されている。
【００６３】
入力差検出部５８ｂは、一つのＮＯＲゲート５９ｃで構成され、外部クロック信号ＣＬＫと第２基準パルス発生部４０ｂの出力のローレベル保持時間の差に対応する幅のパルス列信号ＰＴＳを発生する。
【００６４】
第１内部クロック発生部６０ａは外部クロック信号ＣＬＫのポジティブエッジを基準として、第１内部クロック信号ＣＬＫ１を発生する。この構成は第１実施例における内部クロック発生部と同一である。
【００６５】
第２内部クロック発生部７０ａは電圧制御遅延部７１ａを備えており、外部クロック信号ＣＬＫのネガティブエッジを基準として、第２内部クロック信号ＣＬＫ２を発生する。第２内部クロック発生部７０ａは第１スイッチング部から供給される外部クロック信号を判定するインバータ７１ａと、このインバータ７１ａの出力端子にドレイン（又はソース）が接続され、低域通過フィルタにゲートが接続されるＭＯＳトランジスタ７５及び、このＭＯＳトランジスタ７５のソース（又はドレイン）と接地とにキャパシタ７６が接続される構成の遅延手段を除いては第１実施例と同一の構成である。
【００６６】
この遅延手段内のＭＯＳトランジスタ７５はゲート電圧に対応した正の電荷がキャパシタ７６に充電される。第１及び第２信号反転部８０ａ，８０ｂは、クロックレート判定部５８ａからの第１及び第２クロックレート信号ＳＳ，ＭＳをそれぞれ反転させる。第１信号反転部８０ａは、クロックレートレート判定部５８ａのＮＯＲゲート５９ａの出力端子に入力端子に接続されるインバータ８２ａで構成されている。第２信号反転部８０ｂは、クロックレートレート判定部５８ａのＮＯＲゲート５９ｂの出力端子にインバータ８０ｂを接続して構成されている。
【００６７】
以下、前述の第１実施例と同一の構成要素の重複した説明は省略する。
第１スイッチング部９０ａは、前記クロックレート判定部５８ａからの第１クロックレート信号ＳＳと、前記第１信号反転部８０ａの出力信号／ＳＳが入力され、第１クロックレート信号ＳＳがハイレベルの場合に対応して入力端子３８を通じて入力される外部クロック信号ＣＬＫを第１内部クロック発生部６０ａに供給する。また、第１クロックレート信号ＳＳがローレベルの場合に対応して、入力端子３８を通じて入力される外部クロック信号ＣＬＫを第２内部クロック発生部７０ａに供給する。
【００６８】
第２スイッチング部１００ａは、クロックレート判定部５８ａからの第１クロックレート信号ＳＳと、第１信号反転部８０ａの出力信号／ＳＳが入力され、第１クロックレート信号ＳＳがハイレベルの場合に対応して、第１内部クロック発生部６０ａからの第１内部クロック信号ＣＬＫ１が内部クロック出力端子３９を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力される。また、第１クロックレート信号ＳＳがローレベルの場合に対応して、内部クロック発生部７０ａからの第２内部クロック信号ＣＬＫ２が内部クロック出力端子３９を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力される。
【００６９】
入力差電圧信号発生部７７は、入力差検出部５８ｂから供給されるパルス列信号ＰＴＳを平均した電圧信号Ｖｃｏｎを第２内部クロック発生部７０ａの電圧制御遅延部７１ａに供給して、その信号遅延時間を制御する。この入力差電圧信号発生部７７は低域通過フィルタ７７ｂ，７７ｃを有している。
【００７０】
第３スイッチング部１１０は、前述の第２クロックレート信号ＭＳと、前記第２信号反転部８０ｂの出力信号／ＭＳが入力される。第２クロックレート信号ＭＳのローレベルの場合に対応して、入力差検出部５８ｂからのパルス列信号ＰＴＳが入力差電圧信号発生部７７に供給され、かつ、第２クロックレート信号ＭＳのハイレベルの場合に対応して、入力差検出部５８ｂからのパルス列信号ＰＴＳを入力差電圧信号発生部７７に対して非供給にする。
【００７１】
また、第３スイッチング部１１０は、クロックレート判定部５８ａの出力端子と入力差電圧信号発生部７７の入力端子とに接続されるＣＭＯＳの伝達ゲートで構成されている。この伝達ゲートのＮＭＯＳトランジスタのゲートには第２クロックレート信号ＭＳが供給され、ＰＭＯＳトランジスタのゲートには、第２クロックレート信号ＭＳの反転信号／ＭＳが供給される。
【００７２】
図９Ａ及び図９Ｄには基準出力ホールディング時間ｔＣＬｒｅｆＯＨが基準出力セットアップ時間ｔＣＬｒｅｆＯＳよりも小さい場合の外部クロック信号ＣＬＫのクロックレートによる第１及び第２クロックレート検出部５０ａ，５０ｂの出力のタイミング図である。図９Ａにおいて、ここではローレベル時間ｔＣＬが基準出力ホールディング時間ｔＣＬｒｅｆＯＨより、小さい外部クロック信号ＣＬＫを速い外部クロック信号ＣＬＫとする。
【００７３】
また、ローレベル時間ｔＣＬが基準出力ホールディング時間ｔＣＬｒｅｆＯＨと基準出力セットアップ時間ｔＣＬｒｅｆＯＳの間である外部クロック信号を中間速度の外部クロック信号とし、かつ、ローレベル時間ｔＣＬが基準出力セットアップ時間ｔＣＬｒｅｆＯＳより大きい外部クロック信号ＣＬＫを遅い外部クロック信号ＣＬＫとする。
【００７４】
次に、図７Ａ，７Ｂ，７Ｃを参照した動作について説明する。
まず、第１クロックレート検出部５０ａは外部クロック信号ＣＬＫのポジティブエッジで第１基準パルス発生部４０ａからの第１基準パルス信号ｒｅｆ−ｏｓがハイレベルである際に、出力端子ＯＵＴ１を通じてハイレベルの出力信号と反転出力端子／ＯＵＴ１を通じてローレベルの反転信号を出力する。第２クロックレート検出部５０ｂは外部クロック信号ＣＬＫのポジティブエッジで第２基準パルス信号ｒｅｆ−ｏｈがハイレベルである際に、反転出力端子／ＯＵＴ２を通じてローレベルの出力信号を送出する。
【００７５】
図９Ｂにおいて、第１及び第２クロックレート検出部５０ａ，５０ｂの出力端子ＯＵＴ１，ＯＵＴ２を通じた出力信号がハイレベルの場合、クロックレート判定部５８ａは速い外部クロック信号が入力されるものと判定し、ローレベルの第１クロックレート信号ＳＳとローレベルの第２クロックレート表示信号ＭＳを出力する。
【００７６】
この結果、第１スイッチング部９０中のＰＭＯＳトランジスタ９３，ＮＭＯＳトランジスタ９４、及び、ＰＭＯＳトランジスタ１０３，ＮＭＯＳトランジスタ１０４がそれぞれにターンオンする。その結果、外部クロック信号ＣＬＫのネガティブエッジで発生した第２内部クロック発生部７０からの第２内部クロック信号ＣＬＫ２が内部クロック出力端子３９を通じてデータ出力バッファ用内部クロック信号ＣＬＫＤＱとして出力される。
【００７７】
次に、図９Ｃにおいて、第１クロックレート検出部５０ａの出力端子ＯＵＴ１を通じてハイレベルの信号が出力され、第２クロックレート検出部５０ｂの出力端子ＯＵＴ２を通じてローレベルの信号が出力された際にクロックレート判定部５８ａは、中間外部クロック信号が入力されるものと判定してローレベルの出力信号（クロックレート信号）ＳＳと、ハイレベルの第２クロックレート表示信号ＭＳを出力する。
【００７８】
この結果、第１スイッチング部９０のＰＭＯＳトランジスタ９３及びＮＭＯＳトランジスタ９４、及び、第２スイッチング部１００中のＰＭＯＳトランジスタ１０３，ＮＭＯＳトランジスタ１０４が、それぞれターンオフされて、第３スイッチング部１１０がオン状態になる。この結果、外部クロック信号ＣＬＫのネガティブエッジで発生した第２内部クロック発生部７０からの第２内部クロック信号ＣＬＫ２が内部クロック出力端子３９を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力される。
【００７９】
この際、第２内部クロック信号ＣＬＫ２の発生時点は、入力差電圧信号発生部７７の出力電圧Ｖｃｏｎによって決定される。すなわち、入力差電圧信号発生部７７の出力電圧Ｖｃｏｎが相対的に高ければ、第２内部クロック信号ＣＬＫ２の発生時点より遅くなり、その反対の場合は速くなる。
【００８０】
次に、図９Ｄにおいて、第１及び第２クロックレート検出部５０ａ，５０ｂの出力端子ＯＵＴ１，ＯＵＴ２を通じてそれぞれ送出される出力信号がローレベルの際には、クロックレート判定部５８ａは遅い外部クロック信号が入力されるものと判定して、ハイレベルのクロックレート信号ＳＳとローレベルのクロックレート信号ＭＳを出力する。
【００８１】
これによって、第１スイッチング部９０中のＰＭＯＳトランジスタ９１，ＮＭＯＳトランジスタ９２、及び、第１スイッチング部１００中のＰＭＯＳトランジスタ１０１，ＮＭＯＳトランジスタ１０２がそれぞれターンオフする。こ結果、外部クロック信号ＣＬＫのネガティブエッジで発生した第２内部クロック発生部７０からの第２内部クロック信号ＣＬＫ２が内部クロック出力端子３９を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力される。
【００８２】
【発明の効果】
以上の説明から明らかなように、本発明の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路によれば、外部クロック信号の発生時点が外部クロック信号の周波数に適応的に可変される。この結果、外部クロック信号の周波数に関係なくデータの出力セットアップ時間と出力ホールド時間が十分に保証できるようになる。
【図面の簡単な説明】
【図１】本発明の基本構成である基準パルス発生回路の一例を示す回路図。
【図２】実施形態にあってクロックレート検出回路の構成を示す回路図。
【図３】実施形態にあって電圧信号発生回路の構成を示す回路図。
【図４】実施形態にあって内部クロック発生回路の構成を示すブロック図。
【図５】実施形態にあって位相検出器及び制御電圧発生回路内の入力差検出部の出力波形図。
【図６】実施形態にあってデータ出力バッファ用クロック信号発生回路の構成を示す回路図。
【図７】実施形態にあってクロックレート検出部の出力のタイミング図。
【図８】実施形態にあってデータ出力バッファ用クロック信号発生回路の構成を示す回路図。
【図９】実施形態にあってクロックレート検出部の出力タイミング図。
【図１０】従来例にあってＳＤＲＡＭで外部クロック信号の周波数による内部クロック信号の発生時点を示すタイミング図。
【符号の説明】
４０ 基準パルス発生部
４０ａ 第１基準パルス発生部
４０ｂ 第２基準パルス発生部
５０ クロックレート検出部
５０ａ 第１クロックレート検出部
５０ｂ 第２クロックレート検出部
６０，６０ａ 第１内部クロック発生部
６０ｂ，７０ 第２内部クロック発生部
８０ 信号反転部
８０ａ 第１信号反転部
８０ｂ 第２信号反転部
９０，９０ａ 第１スイッチング部
１００，１００ａ 第２スイッチング部
１１０ 第３スイッチング部
【発明の属する技術分野】
本発明は、外部から供給されるクロック信号に同期してデータの読み取り／書き込みの動作を行う同期型ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に係り、具体的には同期型ＤＲＡＭ（以下、ＳＤＲＡＭと記載する）で使用するデータ出力バッファ用の内部クロック信号を発生する同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路に関する。
【０００２】
【従来の技術】
近時の電子システムでは、データの、より高速演算や高速記憶処理が可能なＣＰＵやメモリが要求されている。特にＣＰＵの処理演算の高速化に追従した処理が可能なＤＲＡＭが極めて重要視されている。
【０００３】
外部クロック信号に同期して動作するＳＤＲＡＭの応答時間（応答速度）ｔＲＡＣが、次式（１）で表わされる。
ｔＲＡＣ＝ｔＣＣ×［ｔＲＣＤ＋（ＣＬ−１）］＋ｔＳＡＣ…（１）
ここでｔＲＣＤはローアドレスストローブバー（／ＲＡＳ）信号からカラムアドレストローブバー（／ＣＡＳ）信号までの遅延時間であり、また、ＣＬはカラムアドレストローブバー（／ＣＡＳ）信号からデータ出力までの待機時間、ｔＣＣはクロックサイクル時間、そして、ｔＳＡＣは外部クロックＣＬＫのポジティブエッジから、このデータが出力されるまでの遅延時間（以下、データ出力遅延時間と記載する）である。なお、／は以下、反転した信号を示す。
【０００４】
したがって、このようなＳＤＲＡＭの応答時間ｔＲＡＣを短く、すなわち、応答速度を速くするためには、データ出力遅延時間ｔＳＡＣを短くする必要がある。この場合、外部クロックＣＬＫのポジティブエッジを基準にして、データ出力バッファ用の内部クロック信号ＣＬＫＤＱを発生させる従来の技術では、データ出力遅延時間ｔＳＡＣがクロックサイクル時間ｔＣＣの究極的な限界として作用することになる。
【０００５】
今日までＤＲＡＭ中で最も処理速度が速いことで知られているランバスＤＲＡＭでは、前記のようなデータ出力遅延時間ｔＳＡＣの限界を改善するためＤＲＡＭ出力バッファ用の内部クロック信号ｔＣＬＫ、すなわち、ＳＤＲＡＭのデータ出力バッファ用の内部クロック信号ＣＬＫＤＱに対応するクロック信号を外部クロック信号ＣＬＫより約１／４周期で速く発生させている。
【０００６】
これらに着目するとＳＤＲＡＭでも、以降の図１０Ａをもって詳細に説明するように外部クロック信号ＣＬＫのネガティブエッジを基準として内部クロック信号ＣＬＫＤＱを外部クロック信号ＣＬＫより約１／４周期で速く発生させることによってデータ出力遅延時間ｔＳＡＣを短くすることが可能である。
【０００７】
しかし、無条件にデータ出力遅延時間ｔＳＡＣを短く、すなわち、最大周波数の外部クロック信号に適合するようにＳＤＲＡＭのデータ出力遅延時間ｔＳＡＣを短くすれば、以降の図１０Ｂをもって詳細に説明するように、次の周期の外部クロック信号ＣＬＫのポジティブエッジからデータを所定の時間に保持する条件となる出力ホールド時間ｔＯＨ、すなわち、次のサイクルのクロック信号のポジティブエッジからデータが保持される出力ホールド時間に事実上ＳＤＲＡＭの最小データ出力遅延時間ｔＳＡＣｍｉｎに該当する条件（出力ホールド時間ｔＯＨ）を保証できなくなる。
【０００８】
これらの問題点を図１０Ａ，１０Ｂ，１０Ｃを参照して具体的に説明する。
図１０Ａ，１０Ｂ，１０ＣはＳＤＲＡＭで外部クロック信号ＣＬＫの周波数による内部クロック信号ＣＬＫＤＱの発生時点を示すタイミング図である。
図１０Ａにおいて、ここでは外部クロック信号ＣＬＫにおけるローレベル時間ｔＣＬの下で、最大周波数の外部クロック信号ＣＬＫが供給される場合の各ＡＣパラメータと内部クロック信号ＣＬＫＤＱの発生時点との関係を示している。
【０００９】
図１０Ａに示すｔＳＴは外部クロック信号ＣＬＫのネガティブエッジから内部クロック信号ＣＬＫＤＱとして発生する内部クロック遅延時間である。ｔＤＥＬは、内部クロック信号ＣＬＫＤＱが発生し、かつ、データ出力バッファまで伝達される遅延時間とデータ出力バッファのデータ伝達遅延時間とを合計したデータ出力バッファでの出力遅延時間である。また、ｔＯＳは出力セットアップ時間として、最小クロックサイクル時間ｔＣＣｍｉｎからＳＤＲＡＭの最大データ出力遅延時間ｔＳＡＣｍａｘを除いた時間である。
【００１０】
最大周波数の外部クロック信号ＣＬＫが供給される場合の最小クロックサイクル時間ｔＣＣｍｉｎが次式（２）で表わされる。
【００１１】
ｔＳＴ≦ｔＣＬｍｉｎ−ｔＤ …（３）
ただし ｔＤ＝ｔＤＥＬ−ｔＳＡＣｍａｘ
前記のように出力ホールド時間ｔＯＨを保証するためには内部クロック発生遅延時間ｔＳＴが大きければ（長ければ）大きいほど可能になり、この内部クロック発生遅延時間ｔＳＴは次式（４）のように設定するのが望ましい。
次に、図１０Ｂにおいて、内部クロック信号ＣＬＫＤＱの発生時点下、すなわち、内部クロック発生遅延時間ｔＳＴが決定された状態で、外部クロック信号ＣＬＫの周波数がより低くなることによって、前記の出力ホールド時間ｔＯＨの保証が困難な場合の各ＡＣパラメータを示している。
【００１３】
ここでデータ出力バッファ用内部クロック信号ＣＬＫＤＱを発生して、出力ホールド時間ｔＯＨを保証できる基準になる外部クロック信号ＣＬＫのローレベル時間（以下、基準出力ホールドクロックレベル時間又は基準出力ホールディング時間と記載する）をｔＣＬｒｅｆＯＨとすれば、次式（５）が成立する。
ｔＣＬｒｅｆＯＨ＝ｔＣＬｍｉｎ＋（ｔＳＡＣｍａｘ−ｔＯＨ）…（５）
したがって、外部クロック信号ＣＬＫのローレベル時間ｔＣＬが前記の基準出力ホールディング時間ｔＣＬｒｅｆＯＨより、短い場合には外部クロック信号ＣＬＫのネガティブエッジを基準とし、内部クロック信号ＣＬＫＤＱを発生させることが出来るようになる。
【００１４】
この反面、外部クロック信号ＣＬＫのローレベル時間ｔＣＬが前記の基準出力ホールディング時間ｔＣＬｒｅｆＯＨより長い場合は、周知のように、外部クロック信号ＣＬＫのポジティブエッジを基準として内部クロック信号ＣＬＫＤＱを容易に発生させることが出来る。
【００１５】
しかし、このような外部クロック信号ＣＬＫのポジティブエッジを基準とする場合には、ｔＣＬ＝ｔＣＬｒｅｆＯＨである際に、所望の出力セットアップ時間「ｔＯＳ＝ｔＣＣｍｉｎ−ｔＳＡＣｍａｘ」が得られない場合がある。このような場合のタイミングを図１０Ｃに示している。この場合、データ出力バッファ用の内部クロック信号ＣＬＫＤＱを発生して、所望の出力セットアップ時間ｔＯＳを保証できる基準となる外部クロック信号ＣＬＫのローレベル時間（以下、基準出力セットアップローレベル時間又は基準出力セットアップ時間と記載する）をｔＣＬｒｅｆＯＳとすれば、次式（６）が成立する。
ｔＣＬｒｅｆＯＳ＝ｔＣＬｍｉｎ＋ｔＤＥＬ−ｔＳＡＣｍａｘ…（６）
【００１６】
上述したようにｔＣＬ＞ｔＣＬｒｅｆＯＨ＞ｔＣＬｒｅｆＯＳである場合、外部クロック信号ＣＬＫのポジティブエッジを基準として内部クロック信号ＣＬＫＤＱを発生する。しかし、ｔＣＬｒｅｆＯＳ＞ｔＣＬｒｅｆＯＨである場合には、内部クロック信号ＣＬＫＤＱの発生が容易には出来ない。このような場合は、次の二つの状態がある。
【００１７】
すなわち、ｔＣＬｒｅｆＯＳ＞ｔＣＬ≧ｔＣＬｒｅｆＯＨの場合と、ｔＣＬ≧ｔＣＬｒｅｆＯＳ＞ｔＣＬｒｅｆＯＨである場合を考慮する必要がある。まず、前者の場合、「ｔＣＬ−ｔＣＬｒｅｆＯＨ」の時間に比較して内部クロック発生遅延時間ｔＳＴを大きくして、内部クロック信号ＣＬＫＤＱの発生時点を後にすることが必要である。次に、後者の場合には、外部クロック信号ＣＬＫのポジティブエッジを基準として内部クロック信号ＣＬＫＤＱを発生させる。
【００１８】
ここで基準出力ホールディング時間ｔＣＬｒｅｆＯＨと基準出力セットアップ時間ｔＣＬｒｅｆＯＳを概略的に算出する。５０％のデュティサイクルを仮定し、
【００１９】
【数１】
したがって、ｔＣＬｒｅｆＯＨ＞ｔＣＬｒｅｆＯＳの関係の満足が期待できるようになる。
【００２１】
この結果、ＳＤＲＡＭのデータ出力バッファ用内部クロック信号ＣＬＫＤＱを発生する際に以下の結論が得られる。すなわち、内部クロック信号ＣＬＫＤＱを発生する基準となる外部クロック信号ＣＬＫのローレベル時間ｔＣＬと基準出力ホールディング時間ｔＣＬｒｅｆＯＨ、すなわち、所望の出力ホールド時間ｔＯＨを保証するための基準時間を相互比較して外部クロック信号ＣＬＫのポジティブエッジとネガティブエッジ中のいずれかを基準として内部クロック信号ＣＬＫＤＱが発生するようにすれば、前記の問題点を解決できることになる。
【００２２】
【発明が解決しようとする課題】
本発明は、このような従来の技術における課題を解決するものであり、内部クロック信号の発生時点を外部クロック信号の周波数によって適応的に可変する同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路の提供を目的としている。
【００２３】
本発明の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路では、内部クロック信号の発生時点が外部クロック信号の周波数によって適応的に可変されて外部クロック信号の周波数に関係なくデータ出力セットアップ時間と出力ホールド時間が十分に保証できるようになるものである。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路では、一つの特徴として、外部クロック信号（ＣＬＫ）が供給される外部クロック入力端子と、データ出力バッファ用の内部クロック信号（ＣＬＫＤＱ）を送出するための内部クロック入力端子と、入力信号としての外部クロック信号が入力され、所定の基準出力ホールディング時間（ｔＣＬｒｅｆＯＨ）に対応した幅の基準パルス信号を発生する基準パルス発生手段と、基準パルス信号と外部クロック信号とが入力され、外部クロック信号のクロックレートが基準パルス信号のクロックレートより高いか否かを示す所定の信号を送出するクロックレート検出手段と、外部クロック信号のポジティブエッジを基準として第１内部クロック信号を発生する第１内部クロック信号発生手段と、外部クロック信号のネガティブエッジを基準として第２内部クロック信号を発生する第２内部クロック信号発生手段と、クロックレート検出手段からの出力信号を反転させる信号反転手段と、クロックレート検出手段からの出力信号と信号反転手段からの出力信号が入力され、クロックレート検出手段からの出力信号が所定の第１レベルであることに応答して外部クロック入力端子を通じて入力される外部クロック信号を第１内部クロック発生手段へ供給し、かつ、クロックレート検出手段からの出力信号が所定の第１レベルでないことに対応して外部クロック入力端子を通じて入力される外部クロック信号を第２内部クロック発生手段に供給する第１スイッチング手段と、クロックレート検出手段からの出力信号と信号反転手段からの出力信号が入力され、クロックレート検出手段からの出力信号が所定の第２レベルであることに対応して第１内部クロック発生手段からの第１内部クロック信号が内部クロック出力端子を通じてデータ出力バッファ用の内部クロック信号として出力され、かつ、クロックレート検出手段からの出力信号が所定の第２レベルでないことに対応して第２内部クロック発生手段からの第２内部クロック信号が内部クロック出力端子を通じてデータ出力バッファ用の内部クロック信号として出力する第２スイッチング手段とを備えている。
【００２５】
他の特徴として本発明の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路では、外部クロック信号（ＣＬＫ）が供給される外部クロック入力端子と、データ出力バッファ用の内部クロック信号（ＣＬＫＤＱ）を出力する内部クロック出力端子と、入力信号としての外部クロック信号が供給され、所定の基準出力セットアップ時間（ｔＣＬｒｅｆＯＳ）に対応する幅の第１基準パルス信号を発生する第１基準パルス発生手段と、入力信号の外部クロック信号が供給され、所定の基準出力ホールディング時間（ｔＣＬｒｅｆＯＨ）に対応した幅を有する第２基準パルス信号を発生する第２基準パルス発生手段と、第１基準パルス信号と外部クロック信号が供給され、外部クロック信号のクロックレートが第１基準パルス信号のクロックレートよりも高いか否かを示す相補的な二つの出力信号を送出する第１クロックレート検出手段と、第２基準パルス信号と外部クロック信号とが入力され、外部クロック信号のクロックレートが第２基準パルスのクロックレートよりも低いか否かを示す所定の出力信号を送出する第２クロックレート検出手段と、第１及び第２クロックレート検出手段からの出力信号が入力され、外部クロック信号のローレベル時間（ｔＣＬ）が基準出力セットアップ時間よりも大きいか否かを示す第１クロックレート信号と外部クロック信号のローレベル時間が基準出力セットアップ時間よりも大きく、又は、基準出力セットアップ時間よりも小さいか否かを示す第２クロックレート表示信号を発生するクロックレート判定手段と、外部クロック信号のポジティブエッジを基準として第１内部クロック信号を発生する第１内部クロック発生手段と、外部クロック信号を可変的に遅延するための可変遅延手段とを備え、外部クロック信号のネガティブエッジを基準として第２内部クロック信号を発生する第２内部クロック発生手段と、外部クロック信号と第２基準パルス信号に応答して可変遅延手段を制御する遅延制御手段と、クロック判定手段の第１及び第２クロックレート信号をそれぞれ反転する第１及び第２信号反転手段と、クロックレート判定手段からの第１クロックレート信号と第１信号反転手段からの出力信号が入力され、第１クロックレート信号が所定の第１レベルであることに応答して外部クロック入力端子を通じて入力される外部クロック信号を第１内部クロック発生手段へ供給し、かつ、第１クロックレート信号が第１レベルでないことに応答して外部クロック入力端子を通じて入力される外部クロック信号を第２内部クロック発生手段へ供給する第１スイッチング手段と、第１クロックレート信号と第１信号反転手段からの出力信号が入力され、かつ、第１クロックレート信号が所定の第２レベルであることに対応して第１内部クロック発生手段からの第１内部クロック信号が内部クロック出力端子を通じて内部クロック信号として出力するように第１クロックレート信号が第２レベルでないことに対応して第２内部クロック発生手段からの第２内部クロック信号を内部クロック出力端子を通じて内部クロック信号として出力する第２スイッチング手段と、第２クロックレート信号と第２信号反転手段からの出力信号が入力され、第２クロックレート信号が所定の第３レベルであることに応答して遅延制御手段からの出力信号が可変遅延手段に供給され、かつ、第２クロックレート信号が第３レベルでないことに応答して遅延制御手段からの出力信号が可変遅延手段に供給されないようにする第３スイッチング手段とを備えるものである。
【００２６】
この構成にあって具体例として、可変遅延手段は、入力電圧値に比例する遅延時間で外部クロック信号を遅延する電圧制御遅延手段を備え、遅延制御手段は、外部クロック信号と第２基準パルス発生手段との出力ローレベル保持時間の差に対応する幅をそれぞれに有するパルスのパルス列信号（ＰＴＳ）を発生する入力差検出手段と、この入力差検出手段から第３スイッチング手段を通じて前記パルス列信号が供給される際に、パルス信号の平均を取った電圧信号を遅延制御信号として電圧制御遅延手段へ供給して、その遅延時間を制御する入力差電圧信号発生手段を備えるものである。
【００２７】
【発明の実施の形態】
次に、本発明の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路の実施の形態を添付図面を参照して詳細に説明する。
以下、添付図面に基づいて本発明を詳細に説明するが、本発明に関して十分に理解が出来るように、まず、本発明を概略的に説明し、次に、望ましい実施例について説明する。
【００２８】
図１は本発明の基本構成である基準パルス発生回路の一例を示す回路図である。図１において、この基準パルス発生回路は、入力端子１に供給される外部クロック信号ＣＬＫがハイレベルからローレベルに遷移する際に、出力端子２を通じて所定の幅の基準パルス信号ＲＰＬＳを発生する。この基準パルス発生回路は、入力信号を所定の時間で遅延する遅延部３及びパルス発生部４で構成されている。遅延部３はインバータ５及びキャパシタ（コンデンサ）６で構成されている。また、パルス発生部４はＮＯＲゲート７で構成されている。
【００２９】
なお、遅延部３は、一つのインバータ５及びキャパシタ６をもって図示されているが、奇数個のインバータ及びキャパシタで構成しても良い。このような基準パルス発生回路では、遅延部３の遅延時間を調整することによって、この基準パルス発生回路からの基準パルス信号ＲＰＬＳの幅を前記で説明したように、基準出力ホールディング時間ｔＣＬｒｅｆＯＨ又は基準出力セットアップ時間ｔＣＬｒｅｆＯＳと同一に調整できるようになる。換言すれば、この基準パルス発生回路を用いることによって基準出力ホールディング時間ｔＣＬｒｅｆＯＨと基準出力セットアップ時間ｔＣＬｒｅｆＯＳにそれぞれ対応する幅の基準パルス信号ｒｅｆＯＨ，ｒｅｆＯＳを発生できることになる。
【００３０】
図２はローレベル時間ｔＣＬを分別するための外部クロック信号ＣＬＫのクロックレートを検出するクロックレート検出回路の構成を示す回路図である。このクロックレート検出回路は位相検出回路で構成されている。この位相検出回路は外部クロック信号ＣＬＫのクロックレートを検出するためのものである。この位相検出回路は、ＮＡＮＤゲートＮＤ１〜ＮＤ６を有したポジティブエッジトリガＤ型フリップフロップ（Ｆ／Ｆ）回路をで構成されている。
【００３１】
この位相検出回路は、入力端子１１へ供給される外部クロック信号ＣＬＫのポジティブエッジで入力端子１２を通じて入力される基準パルス信号ＲＰＬＳをサンプリングし、そのサンプリングの値が論理値「１」の場合に出力端子１３を通じて論理値「１」の出力信号ＯＵＴを送出し、反転出力端子１４を通じて論理値「０」の出力信号ＯＵＴを送出する。この逆に前記のサンプリング値が論理値「０」である場合、出力端子１３を通じて論理値「０」の出力信号ＯＵＴを送出し、反転出力端子１４を通じて論理値「１」の出力信号ＯＵＴを送出する。したがって、この回路を用いることによって外部クロック信号ＣＬＫのローレベル時間ｔＣＬを判別できるようになる。
【００３２】
図３は入力される外部クロック信号ＣＬＫ、基準パルス信号ＲＰＬＳのローレベル保持時間差に比例するレベルの電圧信号Ｖｃｏｎを発生する電圧信号発生回路の構成を示す回路図である。図３において、この電圧信号発生回路は、入力される外部クロック信号ＣＬＫ、基準パルス信号ＲＰＬＳにおけるローレベル保持時間の差に対応する幅のパルス列信号ＰＴＳを発生する入力差検出部１５と、この入力差検出部１５から供給されるパルス列信号ＰＴＳを平均した入力差電圧信号を遅延回路の制御のための電圧信号Ｖｃｏｎとして出力する入力差電圧信号発生部１６で構成されている。
【００３３】
なお、二つの外部クロック信号ＣＬＫ及び基準パルス信号ＲＰＬＳのローレベル時間ｔＣＬの保持時間の差が変化すれば、このパルス列信号ＰＴＳのパルス幅が変化する。入力差検出部１５はＮＯＲゲート１７で構成できる。また、入力差電圧信号発生部１６は低域通過フィルタ（ＬＰＦ）による構成が可能である。この電圧信号発生回路は基準出力セットアップ時間ｔＣＬｒｅｆＯＳが基準出力ホールディング時間ｔＣＬｒｅｆＯＨより大きい場合において、「ｔＣＬ−ｔＣＬｒｅｆＯＨ」の絶対値に比例する大きさの入力差平均の電圧信号Ｖｃｏｎを発生する。
【００３４】
図４は外部クロック信号ＣＬＫのネガティブエッジ時点から所定時間が経過した後に内部クロック信号ＣＬＫＤＱを発生する内部クロック発生回路２１の構成を示すブロック図である。
【００３５】
図４において、内部クロック発生回路２１には、電圧制御遅延回路２２を備え、かつ、前述の位相検出器３１とスイッチング回路３２及び制御電圧発生回路３３が設けられている。制御電圧発生回路３３は、すでに説明したように「ｔＣＬ−ｔＣＬｒｅｆＯＨ」の絶対値に比例する大きさの入力差電圧信号Ｖｍｅａｎを電圧制御遅延回路２２に供給することによって、この電圧制御遅延回路２２が外部クロック信号ＣＬＫの遅延を処理する。スイッチング回路３２は「ｔＣＬｒｅｆＯＳ＞ｔＣＬ≧ｔＣＬｒｅｆＯＨ」である場合にのみオン（ＯＮ）し、位相検出器３１の出力信号が制御電圧発生回路３３に供給される。
【００３６】
図５Ａ及び図５Ｂは図４における位相検出器３１及び制御電圧発生回路３３内の入力差検出部１５の出力波形を示す波形図である。図５Ａにおいて、基準パルス信号ＲＰＬＳより速い外部クロック信号ＣＬＫが入力された場合には、位相検出器３１の反転出力信号／ＯＵＴがローレベルを保持する。図５Ｂにおいて、基準パルス信号ＲＰＬＳより遅い外部クロック信号ＣＬＫが入力された場合は、位相検出器３１の反転出力信号／ＯＵＴがハイレベルに保持され、制御電圧発生回路３３内の入力差検出部１５は、外部クロック信号ＣＬＫと基準パルス信号ＲＰＬＳのローレベル保持時間の差に対応する幅をそれぞれに有するパルスのパルス列信号ＰＴＳを発生する。
【００３７】
以上の説明の各構成を変形し、かつ、組み合わせれば本発明のデータ出力バッファ用クロック信号発生回路が得られる。以下、詳細な実施例について説明する。
【００３８】
【第１実施例】
図６は基準出力ホールディング時間ｔＣＬｒｅｆＯＨが基準出力セットアップ時間ｔＣＬｒｅｆＯＳよりも大きい場合の好適なデータ出力バッファ用クロック信号発生回路の構成を示す回路図である。図６において、このデータ出力バッファ用クロック信号発生回路は基準パルス発生部４０と、クロックレート検出部５０と、第１内部クロック発生部６０と、第２内部クロック発生部７０と、信号反転部８０と、第１スイッチング部９０及び第２スイッチング部１００とで構成されている。以下、この各部について詳細に説明する。
【００３９】
まず、基準パルス発生部４０は、入力端子３８を通じて外部クロック信号ＣＬＫが入力され、基準出力ホールディング時間ｔＣＬｒｅｆＯＨに対応した幅の基準パルス信号を発生する。基準パルス発生部４０は、入力端子３８に接続されるインバータ４１と、このインバータ４１の出力端子と接地Ｖｓｓとに接続されるキャパシタ４２及び入力端子３８とインバータ４１の出力端子に接続されるＮＯＲゲート４３で構成されている。基準パルス発生部４０のインバータ４１は奇数個のインバータとキャパシタで構成しても良い。
【００４０】
クロックレート検出部５０は、基準パルス信号ｒｅｆ−ｏｈと外部クロック信号ＣＬＫがそれぞれ入力され、外部クロック信号ＣＬＫのクロックレートが基準パルス信号ｒｅｆ−ｏｈのクロックレートよりも高いかを示す所定の出力信号ＳＳを出力する。クロックレート検出部５０は、ＮＯＲゲート４３の出力端子に、そ入力端子が接続されるポジティブエッジトリガＤ型Ｆ／Ｆ回路で構成されている。
【００４１】
第１内部クロック発生部６０は、外部クロック信号ＣＬＫのポジティブエッジを基準として第１内部クロック信号ＣＬＫ１を発生する。また、第１内部クロック発生部６０は外部クロック信号を反転させるインバータ６１と、このインバータ６１が接続され、かつ、他端子がインバータ６１の出力端子に接続されるＮＡＮＤゲート６２と、このＮＡＮＤゲート６２の出力端子に接続されるインバータ６３とで構成されている。
【００４２】
第２内部クロック発生部７０は外部クロック信号ＣＬＫのネガティブエッジを基準として第２内部クロック信号ＣＬＫ２を発生する。また、第２内部クロック発生部７０は、インバータ７１と、このインバータ７１の入力端子に、その入力端子が接続され、かつ、インバータ７１の出力端子に他の入力端子が接続されるＮＯＲゲート７２と、このＮＯＲゲート７２の出力端子に、その入力端子が接続されるインバータ７３と、このインバータ７３の出力端子に一方の入力端子が接続され、かつ、ＮＯＲゲート７２の出力端子と、他方の入力端子が接続されるＮＯＲゲート７３とで構成されている。なお、ここでもインバータ７１，７３を奇数個のインバータで構成することも出来る。
【００４３】
信号反転部８０は、インバータ８１で構成され、クロックレート検出部５０の出力信号ＳＳを反転させる。
【００４４】
第１スイッチング部９０は、クロックレート検出部５０の出力信号ＳＳと信号反転部８０からの出力信号／ＳＳが入力され、クロックレート検出部５０がハイレベルである場合に応答して入力端子３８を通じて入力される外部クロック信号ＣＬＫを第１内部クロック発生部６０に供給する。また、クロックレート検出部５０の出力信号ＳＳがローレベルの場合に応答して入力端子３８を通じて入力される外部クロック信号ＣＬＫを第２内部クロック発生部７０に供給する。
【００４５】
また、この第１スイッチング部９０は、入力端子３８にソースが接続され、かつ、第１内部クロック発生部６０の入力端子にドレインが接続されるとともに、信号反転部８０の出力端子にゲートが接続されるＰＭＯＳトランジスタ９１を有している。さらに、入力端子３８にドレインが接続され、かつ、第１内部クロック発生部６０の入力端子にソースが接続されるとともに、クロックレート検出部５０の出力端子にゲートが接続されるＮＭＯＳトランジスタ９２を有している。
【００４６】
また、第１スイッチング部９０は、入力端子３８にソースが接続され、かつ、第２内部クロック発生部７０の入力端子にドレインが接続されるとともに、クロックレート検出部５０の出力端子にゲートが接続されるＰＭＯＳトランジスタ９３を有している。さらに、入力端子３８にドレインが接続され、かつ、第２内部クロック発生部７０の入力端子にソースが接続されるとともに、信号反転部８０の出力端子にゲートが接続されるＮＭＯＳトランジスタ９４を有している。
【００４７】
第２スイッチング部１００は、クロックレート検出部５０の出力信号ＳＳと信号反転部８０からの出力信号／ＳＳが入力され、クロックレート検出部５０がハイレベルである場合に応答して第１内部クロック発生部６０からの第１内部クロック信号ＣＬＫ１を、入力端子３８を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力する。また、クロックレート検出部５０の出力信号ＳＳがローレベルの場合に応答して第２内部クロック発生部７０からの第２内部クロック信号ＣＬＫ２を入力端子３８を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力する。
【００４８】
また、第２スイッチング部１００は、第１内部クロック発生部６０の出力端子にソースが接続され、かつ、内部クロック出力端子３９にドレインが接続されるとともに、信号反転部８０の出力端子にゲートが接続されるＰＭＯＳトランジスタ１０１を有している。また、第１内部クロック発生部６０の出力端子にドレインが接続され、かつ、内部クロック出力端子３９にソースが接続されるとともに、クロックレート検出部５０の出力端子にゲートが接続されるＮＭＯＳトランジスタ１０２を有している。
【００４９】
第２スイッチング部１００は、第２内部クロック発生部７０の出力端子にソースが接続され、かつ、内部クロック出力端子３９にドレインが接続されるとともに、クロックレート検出部５０の出力端子にゲートが接続されるＰＭＯＳトランジスタ１０３を有している。また、第２内部クロック発生部７０の出力端子にドレインが接続され、かつ、内部クロック出力端子３９にソースが接続されるととに、信号反転部８０の出力端子にゲートが接続されるＮＭＯＳトランジスタ１０４を有している。
【００５０】
図７Ａ及び図７Ｂは基準出力ホールディング時間ｔＣＬｒｅｆＯＨが基準出力セットアップ時間ｔＣＬｒｅｆＯＳよりも大きい場合の外部クロック信号ＣＬＫのクロックレートによるクロックレート検出部５０の出力のタイミング図である。以下、図６及び図７Ａ並びに図７Ｂを参照してこの第１実施例の動作について説明する。
【００５１】
まず、基準パルス発生部４０へ供給された外部クロック信号ＣＬＫは遅延手段（インバータ４１、キャパシタ４２）によって、所定時間で遅延した信号が得られる。その際、外部クロック信号ＣＬＫの遅延時間は、基準出力ホールディング時間ｔＣＬｒｅｆＯＨを考慮した時間に設定される。この遅延手段の出力信号と遅延しない外部クロック信号ＣＬＫが入力されるＮＯＲゲート４３は基準出力ホールディング時間ｔＣＬｒｅｆＯＨと同一幅の基準パルス信号ｒｅｆ−ｏｈを発生する。
【００５２】
基準パルス発生部４０からの基準パルス信号ｒｅｆ−ｏｈは、位相検出機能を有したＤ型Ｆ／Ｆ回路５１〜５６で構成されるクロックレート検出部５０の入力端子に供給される。その際、Ｄ型Ｆ／Ｆ回路５１〜５６は、図７Ａに図示したように、外部クロック信号ＣＬＫのポジティブエッジで基準パルス発生部４０からの基準パルス信号ｒｅｆ−ｏｈがハイレベルである場合に、ローレベルの出力信号ＳＳを反転出力端子／ＯＵＴを通じて出力する。
【００５３】
換言すれば、速い外部クロック信号ＣＬＫが入力される場合には、クロックレート検出部５０がローレベルの出力信号ＳＳを出力する。これで第１スイッチング部９０のＰＭＯＳトランジスタ９３，ＮＭＯＳトランジスタ９４、及び、第２スイッチング部１００中のＰＭＯＳトランジスタ１０３，ＮＭＯＳトランジスタ１０４がそれぞれターンオフする。
【００５４】
この結果、外部クロック信号ＣＬＫのポジティブエッジで発生した第２内部クロック発生部７０からの内部クロック信号ＣＬＫ１が内部クロック出力端子３９を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力される。
【００５５】
基準パルス発生部４０からの基準パルス信号ｒｅｆ−ｏｈを、図７Ｂに図示したように、ローレベルの際に、すなわち、遅い外部クロック信号ＣＬＫが入力された場合には、クロックレート検出部５０がハイレベルの出力信号ＳＳを出力する。この結果、第１スイッチング部９０中のＰＭＯＳトランジスタ９１，ＮＭＯＳトランジスタ９２、及び、第２スイッチング部１００中のＰＭＯＳトランジスタ１０１，ＮＭＯＳトランジスタ１０２がそれぞれターンオフする。この結果、外部クロック信号ＣＬＫのポジティブエッジで発生する第１内部クロック発生部６０からの内部クロック信号ＣＬＫ２が内部クロック出力端子３９を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力される。
【００５６】
【第２実施例】
図８は基準出力ホールディング時間ｔＣＬｒｅｆＯＨが基準出力セットアップ時間ｔＣＬｒｅｆＯＳよりも小さい場合の好適なデータ出力バッファ用クロック信号発生回路の構成を示す回路図である。図８において、この内部クロック発生回路は、第１及び第２基準パルス発生部４０ａ，４０ｂと、第１及び第２クロックレート検出部５０ａ，５０ｂと、クロックレート判定部５８ａと、入力差検出部５８ｂと、第１及び第２内部クロック発生部６０ａ，６０ｂと、入力差電圧信号発生部７７と、第１及び第２信号反転部８０ａ，８０ｂと、第１、第２及び第３スイッチング部９０ａ，１００ａ，１１０で構成されている。
【００５７】
以下、これらの動作について説明する。
まず、第１基準パルス発生部４０ａは、外部クロック信号ＣＬＫが入力され、基準出力セットアップ時間ｔＣＬｒｅｆＯＳに対応した幅の第１基準パルス信号ｒｅｆ−ｏｓを発生する。この第１基準パルス発生部４０ａは、入力端子３８に接続されるインバータ４１ａと、このインバータ４１ａの出力端子と接地Ｖｓｓとに接続されるキャパシタ４２ａ、及び、入力端子３８とインバータ４１ａとに接続されるＮＯＲゲート４３ａで構成されている。この第１基準パルス発生部４０ａのインバータ４１ａ及びキャパシタ４２ａはそれぞれ奇数個のインバータ、キャパシタで構成することが出来る。
【００５８】
第２基準パルス発生部４０ｂは、外部クロック信号ＣＬＫが入力され、基準出力ホールディング時間ｔＣＬｒｅｆＯＨに対応する幅の第２基準パルス信号ｒｅｆ−ｏｈ発生する。この第２基準パルス発生部４０ｂも第１基準パルス発生部４０ａと同様に入力端子３８に接続されるインバータ４１ｂと、このインバータ４１ｂの出力端子と接地Ｖｓｓとに接続されるキャパシタ４２ｂ、及び、入力端子３８とインバータ４１ｂとに接続されるＮＯＲゲート４３ｂとで構成されている。第２基準パルス発生部４０ｂのインバータ４１ｂとキャパシタ４２ｂもそれぞ奇数個のインバータ、キャパシタで構成することも出来る。
【００５９】
第１クロックレート検出部５０ａは、第１基準パルス信号ｒｅｆ−ｏｓと外部クロック信号ＣＬＫがそれぞれ入力され、外部クロック信号ＣＬＫのクロックレートが第１基準パルス信号ｒｅｆ−ｏｓのクロックレートより高いか否かを示すコンプリメンタリの二つの出力信号を送出する。すなわち、第１基準パルス信号ｒｅｆ−ｏｓより速い外部クロック信号が入力された際には、出力端子ＯＵＴ１を通じてハイレベルの信号を出力し、反転出力端子／ＯＵＴ１を通じてローレベルの信号を出力す。第１クロックレート検出部５０ａは、第１基準パルス発生部４０ａのＮＯＲゲート４３ａの出力端子に接続される入力端子を有するポジティブエッジトリガＤ型Ｆ／Ｆ回路で構成されている。
【００６０】
第２クロックレート検出部５０ｂは、第２基準パルス信号ｒｅｆ−ｏｈと外部クロック信号ＣＬＫがそれぞれ入力され、外部クロック信号ＣＬＫのクロックレートが第２基準パルス信号ｒｅｆ−ｏｈのクロックレートより低いか否かを示す出力信号を送出する。この第２クロックレート検出部５０ｂは第２基準パルス発生部４０ｂのＮＯＲゲート４３ｂの出力端子に入力端子が接続されるポジティブエッジトリガＤ型Ｆ／Ｆ回路で構成されている。第２基準パルス信号ｒｅｆ−ｏｈより速い外部クロック信号が入力された際には、反転出力端子／ＯＵＴを通じてローレベル信号を出力する。
【００６１】
クロックレート判定部５８ａは、第１及び第２クロックレート検出部５０ａ，５０ｂの出力信号が入力され、外部クロック信号ＣＬＫのローレベル時間ｔＣＬが基準出力セットアップ時間ｔＣＬｒｅｆＯＳよりも、大きいか否かを示す第１クロックレート信号ＳＳと外部クロック信号ＣＬＫのローレベル時間ｔＣＬが基準出力ホールディング時間ｔＣＬｒｅｆＯＨよりも大きく、基準出力セットアップ時間ｔＣＬｒｅｆＯＳよりも小さいか否かを示す第２クロックレート表示信号ＭＳを発生する。
【００６２】
このクロックレート判定部５８ａは、第１クロックレート検出部５０ａの出力端子／ＯＵＴ１と第２クロックレート検出部５０ｂにおける反転出力端子／ＯＵＴ２とに接続されるＮＯＲゲート５９ａと、クロックレート判定部５８ａの出力端子ＯＵＴ１と第２クロックレート検出部５０ｂの出力端子／ＯＵＴ２に接続されるＮＯＲゲート５９ｂで構成されている。
【００６３】
入力差検出部５８ｂは、一つのＮＯＲゲート５９ｃで構成され、外部クロック信号ＣＬＫと第２基準パルス発生部４０ｂの出力のローレベル保持時間の差に対応する幅のパルス列信号ＰＴＳを発生する。
【００６４】
第１内部クロック発生部６０ａは外部クロック信号ＣＬＫのポジティブエッジを基準として、第１内部クロック信号ＣＬＫ１を発生する。この構成は第１実施例における内部クロック発生部と同一である。
【００６５】
第２内部クロック発生部７０ａは電圧制御遅延部７１ａを備えており、外部クロック信号ＣＬＫのネガティブエッジを基準として、第２内部クロック信号ＣＬＫ２を発生する。第２内部クロック発生部７０ａは第１スイッチング部から供給される外部クロック信号を判定するインバータ７１ａと、このインバータ７１ａの出力端子にドレイン（又はソース）が接続され、低域通過フィルタにゲートが接続されるＭＯＳトランジスタ７５及び、このＭＯＳトランジスタ７５のソース（又はドレイン）と接地とにキャパシタ７６が接続される構成の遅延手段を除いては第１実施例と同一の構成である。
【００６６】
この遅延手段内のＭＯＳトランジスタ７５はゲート電圧に対応した正の電荷がキャパシタ７６に充電される。第１及び第２信号反転部８０ａ，８０ｂは、クロックレート判定部５８ａからの第１及び第２クロックレート信号ＳＳ，ＭＳをそれぞれ反転させる。第１信号反転部８０ａは、クロックレートレート判定部５８ａのＮＯＲゲート５９ａの出力端子に入力端子に接続されるインバータ８２ａで構成されている。第２信号反転部８０ｂは、クロックレートレート判定部５８ａのＮＯＲゲート５９ｂの出力端子にインバータ８０ｂを接続して構成されている。
【００６７】
以下、前述の第１実施例と同一の構成要素の重複した説明は省略する。
第１スイッチング部９０ａは、前記クロックレート判定部５８ａからの第１クロックレート信号ＳＳと、前記第１信号反転部８０ａの出力信号／ＳＳが入力され、第１クロックレート信号ＳＳがハイレベルの場合に対応して入力端子３８を通じて入力される外部クロック信号ＣＬＫを第１内部クロック発生部６０ａに供給する。また、第１クロックレート信号ＳＳがローレベルの場合に対応して、入力端子３８を通じて入力される外部クロック信号ＣＬＫを第２内部クロック発生部７０ａに供給する。
【００６８】
第２スイッチング部１００ａは、クロックレート判定部５８ａからの第１クロックレート信号ＳＳと、第１信号反転部８０ａの出力信号／ＳＳが入力され、第１クロックレート信号ＳＳがハイレベルの場合に対応して、第１内部クロック発生部６０ａからの第１内部クロック信号ＣＬＫ１が内部クロック出力端子３９を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力される。また、第１クロックレート信号ＳＳがローレベルの場合に対応して、内部クロック発生部７０ａからの第２内部クロック信号ＣＬＫ２が内部クロック出力端子３９を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力される。
【００６９】
入力差電圧信号発生部７７は、入力差検出部５８ｂから供給されるパルス列信号ＰＴＳを平均した電圧信号Ｖｃｏｎを第２内部クロック発生部７０ａの電圧制御遅延部７１ａに供給して、その信号遅延時間を制御する。この入力差電圧信号発生部７７は低域通過フィルタ７７ｂ，７７ｃを有している。
【００７０】
第３スイッチング部１１０は、前述の第２クロックレート信号ＭＳと、前記第２信号反転部８０ｂの出力信号／ＭＳが入力される。第２クロックレート信号ＭＳのローレベルの場合に対応して、入力差検出部５８ｂからのパルス列信号ＰＴＳが入力差電圧信号発生部７７に供給され、かつ、第２クロックレート信号ＭＳのハイレベルの場合に対応して、入力差検出部５８ｂからのパルス列信号ＰＴＳを入力差電圧信号発生部７７に対して非供給にする。
【００７１】
また、第３スイッチング部１１０は、クロックレート判定部５８ａの出力端子と入力差電圧信号発生部７７の入力端子とに接続されるＣＭＯＳの伝達ゲートで構成されている。この伝達ゲートのＮＭＯＳトランジスタのゲートには第２クロックレート信号ＭＳが供給され、ＰＭＯＳトランジスタのゲートには、第２クロックレート信号ＭＳの反転信号／ＭＳが供給される。
【００７２】
図９Ａ及び図９Ｄには基準出力ホールディング時間ｔＣＬｒｅｆＯＨが基準出力セットアップ時間ｔＣＬｒｅｆＯＳよりも小さい場合の外部クロック信号ＣＬＫのクロックレートによる第１及び第２クロックレート検出部５０ａ，５０ｂの出力のタイミング図である。図９Ａにおいて、ここではローレベル時間ｔＣＬが基準出力ホールディング時間ｔＣＬｒｅｆＯＨより、小さい外部クロック信号ＣＬＫを速い外部クロック信号ＣＬＫとする。
【００７３】
また、ローレベル時間ｔＣＬが基準出力ホールディング時間ｔＣＬｒｅｆＯＨと基準出力セットアップ時間ｔＣＬｒｅｆＯＳの間である外部クロック信号を中間速度の外部クロック信号とし、かつ、ローレベル時間ｔＣＬが基準出力セットアップ時間ｔＣＬｒｅｆＯＳより大きい外部クロック信号ＣＬＫを遅い外部クロック信号ＣＬＫとする。
【００７４】
次に、図７Ａ，７Ｂ，７Ｃを参照した動作について説明する。
まず、第１クロックレート検出部５０ａは外部クロック信号ＣＬＫのポジティブエッジで第１基準パルス発生部４０ａからの第１基準パルス信号ｒｅｆ−ｏｓがハイレベルである際に、出力端子ＯＵＴ１を通じてハイレベルの出力信号と反転出力端子／ＯＵＴ１を通じてローレベルの反転信号を出力する。第２クロックレート検出部５０ｂは外部クロック信号ＣＬＫのポジティブエッジで第２基準パルス信号ｒｅｆ−ｏｈがハイレベルである際に、反転出力端子／ＯＵＴ２を通じてローレベルの出力信号を送出する。
【００７５】
図９Ｂにおいて、第１及び第２クロックレート検出部５０ａ，５０ｂの出力端子ＯＵＴ１，ＯＵＴ２を通じた出力信号がハイレベルの場合、クロックレート判定部５８ａは速い外部クロック信号が入力されるものと判定し、ローレベルの第１クロックレート信号ＳＳとローレベルの第２クロックレート表示信号ＭＳを出力する。
【００７６】
この結果、第１スイッチング部９０中のＰＭＯＳトランジスタ９３，ＮＭＯＳトランジスタ９４、及び、ＰＭＯＳトランジスタ１０３，ＮＭＯＳトランジスタ１０４がそれぞれにターンオンする。その結果、外部クロック信号ＣＬＫのネガティブエッジで発生した第２内部クロック発生部７０からの第２内部クロック信号ＣＬＫ２が内部クロック出力端子３９を通じてデータ出力バッファ用内部クロック信号ＣＬＫＤＱとして出力される。
【００７７】
次に、図９Ｃにおいて、第１クロックレート検出部５０ａの出力端子ＯＵＴ１を通じてハイレベルの信号が出力され、第２クロックレート検出部５０ｂの出力端子ＯＵＴ２を通じてローレベルの信号が出力された際にクロックレート判定部５８ａは、中間外部クロック信号が入力されるものと判定してローレベルの出力信号（クロックレート信号）ＳＳと、ハイレベルの第２クロックレート表示信号ＭＳを出力する。
【００７８】
この結果、第１スイッチング部９０のＰＭＯＳトランジスタ９３及びＮＭＯＳトランジスタ９４、及び、第２スイッチング部１００中のＰＭＯＳトランジスタ１０３，ＮＭＯＳトランジスタ１０４が、それぞれターンオフされて、第３スイッチング部１１０がオン状態になる。この結果、外部クロック信号ＣＬＫのネガティブエッジで発生した第２内部クロック発生部７０からの第２内部クロック信号ＣＬＫ２が内部クロック出力端子３９を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力される。
【００７９】
この際、第２内部クロック信号ＣＬＫ２の発生時点は、入力差電圧信号発生部７７の出力電圧Ｖｃｏｎによって決定される。すなわち、入力差電圧信号発生部７７の出力電圧Ｖｃｏｎが相対的に高ければ、第２内部クロック信号ＣＬＫ２の発生時点より遅くなり、その反対の場合は速くなる。
【００８０】
次に、図９Ｄにおいて、第１及び第２クロックレート検出部５０ａ，５０ｂの出力端子ＯＵＴ１，ＯＵＴ２を通じてそれぞれ送出される出力信号がローレベルの際には、クロックレート判定部５８ａは遅い外部クロック信号が入力されるものと判定して、ハイレベルのクロックレート信号ＳＳとローレベルのクロックレート信号ＭＳを出力する。
【００８１】
これによって、第１スイッチング部９０中のＰＭＯＳトランジスタ９１，ＮＭＯＳトランジスタ９２、及び、第１スイッチング部１００中のＰＭＯＳトランジスタ１０１，ＮＭＯＳトランジスタ１０２がそれぞれターンオフする。こ結果、外部クロック信号ＣＬＫのネガティブエッジで発生した第２内部クロック発生部７０からの第２内部クロック信号ＣＬＫ２が内部クロック出力端子３９を通じてデータ出力バッファ用の内部クロック信号ＣＬＫＤＱとして出力される。
【００８２】
【発明の効果】
以上の説明から明らかなように、本発明の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路によれば、外部クロック信号の発生時点が外部クロック信号の周波数に適応的に可変される。この結果、外部クロック信号の周波数に関係なくデータの出力セットアップ時間と出力ホールド時間が十分に保証できるようになる。
【図面の簡単な説明】
【図１】本発明の基本構成である基準パルス発生回路の一例を示す回路図。
【図２】実施形態にあってクロックレート検出回路の構成を示す回路図。
【図３】実施形態にあって電圧信号発生回路の構成を示す回路図。
【図４】実施形態にあって内部クロック発生回路の構成を示すブロック図。
【図５】実施形態にあって位相検出器及び制御電圧発生回路内の入力差検出部の出力波形図。
【図６】実施形態にあってデータ出力バッファ用クロック信号発生回路の構成を示す回路図。
【図７】実施形態にあってクロックレート検出部の出力のタイミング図。
【図８】実施形態にあってデータ出力バッファ用クロック信号発生回路の構成を示す回路図。
【図９】実施形態にあってクロックレート検出部の出力タイミング図。
【図１０】従来例にあってＳＤＲＡＭで外部クロック信号の周波数による内部クロック信号の発生時点を示すタイミング図。
【符号の説明】
４０ 基準パルス発生部
４０ａ 第１基準パルス発生部
４０ｂ 第２基準パルス発生部
５０ クロックレート検出部
５０ａ 第１クロックレート検出部
５０ｂ 第２クロックレート検出部
６０，６０ａ 第１内部クロック発生部
６０ｂ，７０ 第２内部クロック発生部
８０ 信号反転部
８０ａ 第１信号反転部
８０ｂ 第２信号反転部
９０，９０ａ 第１スイッチング部
１００，１００ａ 第２スイッチング部
１１０ 第３スイッチング部
Claims (16)
- 外部クロック信号（ＣＬＫ）に応答して所定の基準出力ホールディング時間（ｔＣＬｒｅｆＯＨ）に対応する幅の基準パルス信号（ｒｅｆ−ｏｈ）を発生する基準パルス発生手段と、
前記パルス信号と前記クロック信号とのクロックレートを比較するクロックレート検出手段と、
前記外部クロック信号のポジティブエッジ及びネガティブエッジに対応して第１及び第２クロック信号（ＣＬＫ１，ＣＬＫ２）を発生する第１及び第２内部クロック発生手段と、
前記クロックレート検出手段からの出力信号に応答して前記第１内部クロック発生手段又は前記第２内部クロック発生手段の一方に外部クロック信号を供給する第１スイッチング手段と、
前記クロックレート検出手段からの出力信号に応答して前記第１及び第２クロック信号中の一方を内部クロック信号として出力する第２スイッチング手段と、
を備えることを特徴とする同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。 - 前記基準パルス発生手段は、
前記外部クロック入力端子に接続されるインバータと、
前記インバータと接地とに接続されるキャパシタと、
前記外部クロック入力端子と前記インバータの出力端子とに接続されるＮＯＲゲートと、
を備えることを特徴とする請求項１に記載の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。 - 前記基準パルス発生手段は、
前記外部クロック入力端子に順次的に接続される奇数個のインバータと、
前記奇数個のインバータのそれぞれの入力端子と接地とに接続されるキャパシタと、
前記外部クロック入力端子と前記奇数個のインバータの最後段の出力端子に接続されるＮＯＲゲートと、
を備えることを特徴とする請求項１に記載の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。 - 前記クロックレート検出手段は、
前記ＮＯＲゲートの出力端子に入力端子が接続されるポジティブエッジトリガＤ型フリップフロップ回路を備えることを特徴とする請求項２に記載の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。 - 前記第１内部クロック発生手段は、
前記第１スイッチング手段から供給される外部クロック信号を反転する第１インバータ又は奇数個のインバータと、
前記第１インバータの入力端子と前記第１インバータの出力端子とに入力端子が接続される第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力端子に入力端子が接続される第２インバータと、
を備えることを特徴とする請求項１に記載の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。 - 前記第２内部クロック発生手段は、
前記第１スイッチング手段から供給される外部クロック信号を反転する第３インバータ又は奇数個のインバータと、
前記奇数個のインバータにおける３段目のインバータの入力端子と出力端子とに接続される第１ＮＯＲゲートと、
前記第１ＮＯＲゲートからの出力を反転する第４インバータ又は奇数個のインバータと、
前記第４インバータの出力端子と前記第１ＮＯＲゲートの出力端子とに接続される第２ＮＯＲゲートと、
を備えることを特徴とする請求項１に記載の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。 - 所定の基準出力セットアップ時間（ｔＣＬｒｅｆＯＳ）が所定の基準出力ホールディング時間（ｔＣＬｒｅｆＯＨ）よりも大きい場合に、
外部クロック信号（ＣＬＫ）に応答して前記所定の基準出力セットアップ時間に対応する第１基準パルス信号（ｒｅｆ−ｏｓ）を発生する第１基準パルス発生手段と、
外部クロック信号に応答して前記所定の基準出力ホールディング時間に対応する第２基準パルス信号（ｒｅｆ−ｏｈ）を発生する第２基準パルス発生手段と、
前記第１基準パルス信号と外部クロック信号とのクロックレートを比較する第１クロックレート検出手段と、
前記第２基準パルス信号と前記外部クロック信号とのクロックレートを比較する第２クロックレート検出手段と、
前記第１及び第２クロックレート検出手段からの出力信号が入力され、前記外部クロック信号のローレベル時間（ｔＣＬ）が前記基準出力セットアップ時間よりも大きい場合に第１クロックレート信号（ＳＳ）を発生するとともに、前記外部クロック信号のローレベル時間（ｔＣＬ）が前記基準出力ホールディング時間よりも大きく、かつ、前記基準出力セットアップ時間よりも小さい場合に第２クロックレート信号（ＭＳ）を発生するクロックレート判定手段と、
前記外部クロック信号のポジティブエッジ及びネガティブエッジにそれぞれ応答して第１及び第２内部クロック信号（ＣＬＫ１，ＣＬＫ２）をそれぞれ発生する第１及び第２内部クロック発生手段と、
前記クロックレート判定手段からの前記第１及び第２クロックレート信号をそれぞれ反転する第１及び第２信号反転手段と、
前記第１クロックレート信号と前記第１信号反転手段からの出力信号に応答して、前記第１内部クロック発生手段又は前記第２内部クロック発生手段中の一方に前記外部クロック信号を供給する第１スイッチング手段と、
前記第１クロックレート信号と前記第１信号反転手段からの出力信号に応答して、前記第１内部クロック信号（ＣＬＫ１）又は前記第２内部クロック信号（ＣＬＫ２）中のいずれか一方を内部クロック信号（ＣＬＫＤＱ）として出力する第２スイッチング手段と、
前記第２クロックレート信号（ＭＳ）及び前記第２信号反転手段からの出力信号に応答して、可変遅延手段へ遅延制御手段からの出力信号を供給する第３スイッチング手段と、
を備えることを特徴とする同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。 - 前記可変遅延手段は、
入力電圧値に比例する遅延時間で外部クロック信号を遅延する電圧制御遅延手段を備えることを特徴とする請求項７に記載の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。 - 前記遅延制御手段は、
前記外部クロック信号と前記第２基準パルス発生手段からの出力信号（ｒｅｆ−ｏｈ）とのローレベル保持時間差に対応する幅をそれぞれに有するパルス列信号（ＰＴＳ）を発生する入力差検出手段と、
前記入力差検出手段から前記第３スイッチング手段を通じて前記パルス列信号が供給される際に、前記パルス信号を平均した電圧信号（Ｖｃｏｎ）を前記電圧制御遅延手段へ供給して遅延時間を制御する入力差電圧信号発生手段と、
を備えることを特徴とする請求項８に記載の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。 - 前記入力差電圧信号発生手段に低域通過フィルターを備えることを特徴とする請求項９に記載の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。
- 前記可変遅延手段は、
前記第１スイッチング手段から供給される外部クロック信号を反転する第１インバータと、
前記第１インバータの出力端子にドレイン又はソースが接続され、かつ、前記入力差電圧信号発生手段の出力端子にゲートが接続されるＭＯＳトランジスタ及び前記ＭＯＳトランジスタのソース又はドレインと接地とに接続されるキャパシタと、
を備えることを特徴とする請求項９に記載の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。 - 前記第１及び第２基準パルス発生手段のそれぞれに、
前記外部クロック入力端子に接続されるインバータと、
前記インバータの出力端子と接地とに接続されるキャパシタと、
前記クロック入力端子と前記インバータの出力端子とに接続されるＮＯＲゲートと、
を備えることを特徴とする請求項７に記載の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。 - 前記第１及び第２基準パルス発生手段のそれぞれに、
前記外部クロック入力端子に順次的に接続される奇数個のインバータと、
前記奇数個のインバータの中の最終段のインバータの出力端子と接地とに接続されるキャパシタと、
前記クロック入力端子と前記奇数個のインバータの中の最終段のインバータの出力端子とに接続されるＮＯＲゲートと、
を備えることを特徴とする請求項７に記載の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。 - 前記第１及び第２クロックレート検出手段のそれぞれに、前記ＮＯＲゲートの出力端子に接続されるポジティブエッジトリガＤ型フリップフロップ回路を備えることを特徴とする請求項７に記載の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。
- 前記第１内部クロック発生手段に、
前記第１スイッチング手段から供給される外部クロック信号を反転する一つのインバータ又は奇数個インバータと、
前記インバータの入力端子と出力端子とに接続されるＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力端子に接続されるインバータと、
を備えることを特徴とする請求項７に記載の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。 - 前記第２内部クロック発生手段に、
前記第１スイッチング手段から供給される外部クロック信号を反転する一つのインバータ又は奇数個インバータと、
前記インバータの入力端子と出力端子とに接続されるＮＯＲゲートと、
前記第１ＮＯＲゲートからの出力信号を反転する他の一つのインバータ又は奇数個のインバータと、
前記他の一つのインバータの出力端子と前記第１ＮＯＲゲートとに接続される他の一つのＮＯＲゲートと、
を備えることを特徴とする請求項７に記載の同期型ＤＲＡＭ装置におけるデータ出力バッファ用クロック信号発生回路。
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