JP2002016482A

JP2002016482A - データ一時記憶装置

Info

Publication number: JP2002016482A
Application number: JP2000193632A
Authority: JP
Inventors: Genichiro Inoue; 源一郎井上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-06-28
Filing date: 2000-06-28
Publication date: 2002-01-18
Anticipated expiration: 2020-06-28
Also published as: US6477097B2; US20020002663A1; JP3573687B2

Abstract

(57)【要約】【課題】ＬＳＩの回路設計に用いた場合に、供給する
クロックの２倍の周波数の動作周波数で動作する回路の
データ一時記憶装置として機能することができるデータ
一時記憶装置を提供する。【解決手段】従来のデータ一時記憶装置の特徴である
セットアップタイムが理想的には０になることと、遅延
値の最悪値を小さく設計できるという特徴を維持し改善
しつつ、かつクロック信号の立ち上がりエッジと立下り
エッジの双方のタイミングでのデータ処理の実行を可能
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば半導体集積
回路で実現されるフリップフロップのようなクロック信
号に同期して入力データを一時的に記憶するデータ一時
記憶装置に関するものである。

【０００２】

【従来の技術】近年、例えばＬＳＩなどの半導体集積回
路における技術進歩は目覚しく、その動作周波数の向上
には目を見張るものがある。しかしながら、半導体集積
回路に対する高性能化への要求はとどまる所を知らず、
より低消費電力で、かつ、より高速動作を実現するよう
求められ続けている。すなわち、半導体集積回路の設計
には、さらなる高速動作化とさらなる低消費電力化の双
方が求められている。

【０００３】このような半導体集積回路を構成する基本
的要素の一つに、フリップフロップに代表されるよう
に、クロック信号に同期して動作するデータ一時記憶装
置があるが、このデータ一時記憶装置は、半導体集積回
路にとって非常に基本的な回路であるため、高速動作化
および低消費電力化をはかる様々な回路が提唱されてお
り、従来から知られている高速動作を実現するデータ一
時記憶装置の例として、米国特許ＵＳＰ５，９１７，３
５５のＥｄｇｅ−ｔｒｉｇｇｅｒｅｄｓｔａｔｉｃｉ
ｚｅｄｄｙｎａｍｉｃｆｌｉｐ−ｆｌｏｐｗｉｔ
ｈｃｏｎｄｉｔｉｏｎａｌｓｈｕｔ−ｏｆｆｍｅ
ｃｈａｎｉｓｍが挙げられる。

【０００４】上記のような従来のデータ一時記憶装置に
ついて、図面を参照にしながら以下に説明する。図７は
従来のデータ一時記憶装置の構成回路図である。図７に
おいて、１００１はＰチャンネルトランジスタであっ
て、クロック信号端子（ＣＫ）１０３１が０の期間オン
になり、第一のプリチャージノード１０４１をプリチャ
ージする。１０２１、１０２２はインバータであって、
クロック信号端子（ＣＫ）１０３１の信号を一定期間遅
延させて、ディレイドクロック信号（ＣＫＤ）１０４２
を生成する。１０２７は第一のプリチャージノード１０
４１とディレイドクロック信号（ＣＫＤ）１０４２とを
入力とし、ストップ信号（Ｓ）１０４３を出力とする２
入力論理積否定回路であって、第一のプリチャージノー
ド１０４１とディレイドクロック信号（ＣＫＤ）１０４
２の双方が共に１の期間のみ、ストップ信号（Ｓ）１０
４３は０となる。

【０００５】１０１１〜１０１３は直列接続しているＮ
チャンネルトランジスタであって、それらの全てがオン
の期間に、第一のプリチャージノード１０４１をディス
チャージする。具体的には、第一のプリチャージノード
１０４１が０、もしくはディレイドクロック信号（ＣＫ
Ｄ）１０４２が０の場合、Ｎチャンネルトランジスタ１
０１１がオンになり、入力データ端子（Ｄ）１０３３が
１の時にＮチャンネルトランジスタ１０１２がオンにな
り、クロック信号端子（ＣＫ）１０３１が１の時にＮチ
ャンネルトランジスタ１０１３がオンになる。

【０００６】１０２３と１０２４はインバータであっ
て、このインバータ１０２３と１０２４によって、第一
のプリチャージノード１０４１の値を弱く保持すること
ができる。ここで弱く保持するという意味は、Ｐチャン
ネルトランジスタ１００１がオンの時は、第一のプリチ
ャージノード１０４１がプリチャージされ、Ｎチャンネ
ルトランジスタ１０１１〜１０１３の全てがオンの時
は、第一のプリチャージノード１０４１がディスチャー
ジされるが、Ｐチャンネルトランジスタ１００１がオフ
で、かつＮチャンネルトランジスタ１０１１〜１０１３
の少なくともいずれか１つがオフの時の第一のプリチャ
ージノード１０４１の値を保持するという意味である。

【０００７】１００２はＰチャンネルトランジスタであ
って、第一のプリチャージノード１０４１が０の期間オ
ンになり、第二のプリチャージノード１０５１をプリチ
ャージする。１０１４と１０１５は直列接続しているＮ
チャンネルトランジスタであって、これらＮチャンネル
トランジスタ１０１４と１０１５の双方がオンの期間
に、第二のプリチャージノード１０５１をディスチャー
ジする。具体的には、クロック信号端子（ＣＫ）１０３
１が１の場合にＮチャンネルトランジスタ１０１５がオ
ンになり、第一のプリチャージノード１０４１が１の時
にＮチャンネルトランジスタ１０１４がオンになる。

【０００８】１０２５と１０２６はインバータであっ
て、これらインバータ１０２５と１０２６によって、第
二のプリチャージノード１０５１の値を弱く保持するこ
とができる。

【０００９】上記のように構成された従来のデータ一時
記憶装置は、クロック信号端子（ＣＫ）１０３１の立ち
上がりエッジのタイミングで、入力データ端子（Ｄ）１
０３３の値を書き込むフリップフロップとなっており、
以下その具体的な動作について説明する。

【００１０】まず、クロック信号端子（ＣＫ）１０３１
からのクロック信号が０の期間の動作について説明す
る。この時、Ｐチャンネルトランジスタ１００１はオ
ン、Ｎチャンネルトランジスタ１０１３はオフとなって
おり、第一のプリチャージノード１０４１においては、
プリチャージ経路が開いておりディスチャージ経路が閉
じているため、第一のプリチャージノード１０４１は１
となっている。

【００１１】この時、第二のプリチャージノード１０５
１の状態は、第一のプリチャージノード１０４１が１、
クロック信号端子（ＣＫ）１０３１が０であるため、プ
リチャージ経路、ディスチャージ経路共に閉じているた
め、インバータ１０２３と１０２４によって、以前の値
が弱く保持されている。

【００１２】次に、クロック信号が０から１に立ち上が
った時から、ディレイドクロック（ＣＫＤ）１０４２が
０から１に立ち上がる迄の間の動作について説明する。
この時、Ｐチャンネルトランジスタ１００１はオフ、Ｎ
チャンネルトランジスタ１０１３はオンとなっており、
第一のプリチャージノード１０４１においては、プリチ
ャージ経路が閉じており、入力データ端子（Ｄ）１０３
３が１の時にディスチャージ経路が開いており、入力デ
ータ端子（Ｄ）１０３３が０の時にディスチャージ経路
が閉じている。

【００１３】すなわち、入力データ端子（Ｄ）１０３３
が１の時には、第一のプリチャージノード１０４１はデ
ィスチャージされ、入力データ端子（Ｄ）１０３３が０
の時には、プリチャージ経路およびディスチャージ経路
共に閉じており、第一のプリチャージノード１０４１の
値は、インバータ１０２３と１０２４によって弱く保持
されている。

【００１４】言い替えれば、入力データが１であれば、
第一のプリチャージノード１０４１は０と書き込まれ、
入力データが０であれば、第一のプリチャージノード１
０４１は１と書き込まれる。

【００１５】また、第一のプリチャージノード１０４１
に０が書き込まれた時はＰチャンネルトランジスタ１０
０２がオンとなり、Ｎチャンネルトランジスタ１０１４
がオフになるため、第二のプリチャージノード１０５１
は１が書き込まれ、第一のプリチャージノード１０４１
に１が書き込まれた時はＰチャンネルトランジスタ１０
０２がオフとなり、Ｎチャンネルトランジスタ１０１５
がオンになり、Ｎチャンネルトランジスタ１０１４がオ
ンであるため、第二のプリチャージノード１０５１は０
が書き込まれる。

【００１６】最後に、クロック信号が１であり、かつ、
ディレイドクロック信号（ＣＫＤ）１０４２が１の期間
の動作について説明する。この時、第一のプリチャージ
ノード１０４１が１であれば、ストップ信号（Ｓ）１０
４３が０になるため、第一のプリチャージノード１０４
１は、プリチャージ経路およびディスチャージ経路共に
閉じているので、インバータ１０２３と１０２４によっ
て、１の値が弱く保持されており、第一のプリチャージ
ノード１０４１が０であれば、ディスチャージ経路が開
いていても閉じていてもプリチャージ経路が閉じている
ため、第一のプリチャージノード１０４１は０となって
いる。

【００１７】また、第一のプリチャージノード１０４１
が０の時はＰチャンネルトランジスタ１００２がオンと
なり、Ｎチャンネルトランジスタ１０１４がオフになる
ため、第二のプリチャージノード１０５１は１となり、
第一のプリチャージノード１０４１が１の時はＰチャン
ネルトランジスタ１００２がオフとなり、Ｎチャンネル
トランジスタ１０１５がオンになり、Ｎチャンネルトラ
ンジスタ１０１４がオンであるため、第二のプリチャー
ジノード１０５１は０となる。

【００１８】以上のように、上記のように構成された従
来のデータ一時記憶装置は、クロック信号端子（ＣＫ）
１０３１からのクロック信号の立ち上がりエッジに同期
して、入力データ端子（Ｄ）１０３３の値を書き込み、
それ以外の期間はデータ保持の動作をする。

【００１９】この時、出力データ端子（Ｑ）１０３４か
ら第二のプリチャージノード１０５１の値が出力データ
信号として出力される。この従来のデータ一時記憶装置
では、その構成上の特徴（入力データ端子（Ｄ）１０３
３が接続するＮチャンネルトランジスタ１０１２とクロ
ック信号端子（ＣＫ）１０３１が接続するＮチャンネル
トランジスタ１０１３とが直列接続している）から、セ
ットアップタイムが理想的には０になること、及び、入
力データ端子（Ｄ）１０３３が出力信号として第二のプ
リチャージノード１０５１に書き込まれるまでの遅延時
間の最悪値が、Ｎチャンネルトランジスタ１０１１〜１
０１３の３段の直列接続による第一のプリチャージノー
ド１０４１をディスチャージに要する時間と、Ｐチャン
ネルトランジスタ１００２による第二のプリチャージノ
ード１０５１をプリチャージに要する遅延時間の合計と
なる。

【００２０】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来のデータ一時記憶装置では、それをフリップフ
ロップとしてＬＳＩの回路設計に用いると、その回路の
動作周波数を高くしようとすれば、その回路の動作速度
と同じ高い周波数のクロック信号（タイミング制御信
号）を供給する必要があり、供給するクロック信号発生
回路が速い周波数を発生させなければないという問題点
や、高い周波数のクロックを精度よくＬＳＩ内に分配し
なければならないという問題点を有していた。

【００２１】また、上記のように高い周波数のクロック
信号の発生のために、そのクロック発生回路、および、
クロック分配回路による消費電力が増大してしまうとい
う問題点を有していた。

【００２２】本発明は、上記従来の問題点を解決するも
ので、本データ一時記憶装置を使用してＬＳＩの設計を
行なった場合に、そのＬＳＩに供給されるタイミング制
御信号の周波数を、従来に比べて１／２にすることがで
き、タイミング制御信号に基づくＬＳＩでの消費電力を
大幅に削減することができ、さらにタイミング制御信号
発生回路の回路的負担を大幅に軽減することができるデ
ータ一時記憶装置を提供する。

【００２３】

【課題を解決するための手段】上記の課題を解決するた
めに本発明のデータ一時記憶装置は、第一のフェーズを
示す期間と第二のフェーズを示す期間とを有するタイミ
ング制御信号と、第一の状態と第二の状態を取り得るデ
ータ信号とを入力とし、前記タイミング制御信号に同期
して前記データ信号を処理し、前記データ信号の状態を
一時的に記憶するデータ一時記憶装置であって、第一の
プリチャージノードと、第二のプリチャージノードと、
第一のプリチャージ回路と、第二のプリチャージ回路
と、第一のディスチャージ回路と、第二のディスチャー
ジ回路とを備え、前記第一のプリチャージ回路は、前記
タイミング制御信号の第一のフェーズ期間に、前記第一
のプリチャージノードの電位を第一の境界電位以上に
し、前記第一のディスチャージ回路は、前記タイミング
制御信号の第二のフェーズ期間で前記入力データ信号が
第二の状態である期間に、前記第一のプリチャージノー
ドの電位を前記第一の境界電位未満にし、前記第二のプ
リチャージ回路は、前記第一のプリチャージノードの電
位が前記第一の境界電位未満である期間に、前記第二の
プリチャージノードの電位を第二の境界電位以上にし、
前記第二のディスチャージ回路は、前記タイミング制御
信号の第二のフェーズ期間で前記第一のプリチャージノ
ードの電位が前記第一の境界電位以上である期間に、前
記第二のプリチャージノードの電位を前記第二の境界電
位未満にするよう構成し、前記第二のプリチャージノー
ドの電位を出力データ信号とすることを特徴とする。

【００２４】また、本発明のデータ一時記憶装置は、第
一のフェーズを示す期間と第二のフェーズを示す期間と
を有するタイミング制御信号と、第一の状態と第二の状
態を取り得るデータ信号とを入力とし、前記タイミング
制御信号に同期して前記データ信号を処理し、前記デー
タ信号の状態を一時的に記憶するデータ一時記憶装置で
あって、パルス信号発生回路と、第一のプリチャージノ
ードと、第二のプリチャージノードと、第一のプリチャ
ージ回路と、第二のプリチャージ回路と、第一のディス
チャージ回路と、第二のディスチャージ回路とを備え、
前記パルス信号発生回路は、前記タイミング制御信号の
第一のフェーズ期間から第二のフェーズ期間への変化時
点、および前記第二のフェーズ期間から前記第一のフェ
ーズ期間への変化時点の各時点から一定期間である第一
のパルス電位期間と、前記第一のパルス電位期間以外の
期間である第二のパルス電位期間とを有するパルス信号
を出力し、前記第一のプリチャージ回路は、前記パルス
信号の第二のパルス電位期間に、前記第一のプリチャー
ジノードの電位を第一の境界電位以上にし、前記第一の
ディスチャージ回路は、前記パルス信号の第一のパルス
電位期間で前記入力データ信号が第二の状態である期間
に、前記第一のプリチャージノードの電位を前記第一の
境界電位未満にし、前記第二のプリチャージ回路は、前
記第一のプリチャージノードの電位が前記第一の境界電
位未満である期間に、前記第二のプリチャージノードの
電位を第二の境界電位以上にし、前記第二のディスチャ
ージ回路は、前記パルス信号の第一のパルス電位期間で
前記第一のプリチャージノードの電位が前記第一の境界
電位以上である期間に、前記第二のプリチャージノード
の電位を前記第二の境界電位未満にするよう構成し、前
記第二のプリチャージノードの電位を出力データ信号と
することを特徴とする。

【００２５】以上の構成によると、セットアップタイム
が理想的には０になり、また入力データが出力信号とし
て第二のプリチャージノードに書き込まれるまでの遅延
時間の最悪値を小さくするとともに、タイミング制御信
号の第一のフェーズ期間から第二のフェーズ期間への変
化タイミングと、第二のフェーズ期間から第一のフェー
ズ期間への変化タイミングの双方のタイミングで、入力
データを書き込むことを可能とし、このデータ一時記憶
装置をＬＳＩに使用することにより、ＬＳＩに供給され
るタイミング制御信号の２倍の周波数による動作タイミ
ングをＬＳＩ内の各回路に供給することができる。

【００２６】

【発明の実施の形態】以下、本発明の一実施の形態を示
すデータ一時記憶装置について、図面を参照にしながら
具体的に説明する。（第一の実施の形態）本発明の第一の実施の形態のデー
タ一時記憶装置を説明する。

【００２７】図１は本第一の実施の形態のデータ一時記
憶装置の構成回路図である。図２は本第一の実施の形態
における動作を示すタイミングチャートである。図１に
おいて、１０１はＰチャンネルトランジスタであって、
パルス信号端子（ＣＫ１）１３１が０の期間にオンにな
り、第一のプリチャージノード１４１をプリチャージす
る。１１１はＮチャンネルトランジスタであって、入力
データ端子（Ｄ）１３３が１の期間にオンになる。１１
２はＮチャンネルトランジスタであって、パルス信号端
子（ＣＫ１）１３１が１の期間にオンになる。これらＮ
チャンネルトランジスタ１１１と１１２は、共にオンの
時、第一のプリチャージノード１４１をディスチャージ
する。なお、第一のプリチャージノード１４１は、Ｐチ
ャンネルトランジスタ１０１とＮチャンネルトランジス
タ１１２が同時にオンになることがないため、同時にプ
リチャージとディスチャージが行なわれることはない。

【００２８】１２１と１２２はインバータであって、こ
のインバータ１２１と１２２によって、第一のプリチャ
ージノード１４１の値を弱く保持することができるよ
う、トランジスタサイズを調整してある。ここで弱く保
持するという意味は、Ｐチャンネルトランジスタ１０１
がオンの時は、第一のプリチャージノード１４１がプリ
チャージされ、Ｎチャンネルトランジスタ１１１と１１
２が共にオンの時は、第一のプリチャージノード１４１
がディスチャージされるが、Ｐチャンネルトランジスタ
１０１がオフで、かつＮチャンネルトランジスタ１１１
と１１２の少なくとも一方がオフの時の第一のプリチャ
ージノード１４１の値を保持するという意味である。

【００２９】１０２はＰチャンネルトランジスタであっ
て、第一のプリチャージノード１４１が０の期間にオン
になり、第二のプリチャージノード１４２をプリチャー
ジする。１１３はＮチャンネルトランジスタであって、
第一のプリチャージノード１４１が１の期間にオンにな
る。１１４はＮチャンネルトランジスタであって、パル
ス信号端子（ＣＫ１）１３１が１の期間にオンになる。
これらＮチャンネルトランジスタ１１３と１１４は、共
にオンの時、第二のプリチャージノード１４２をディス
チャージする。

【００３０】第二のプリチャージノード１４２は、Ｐチ
ャンネルトランジスタ１０２とＮチャンネルトランジス
タ１１３が同時にオンになることがないため、同時にプ
リチャージとディスチャージが行なわれることはない。

【００３１】１２３と１２４はインバータであって、こ
れらのインバータ１２３と１２４によって、第二のプリ
チャージノード１４２の値を弱く保持することができる
よう、トランジスタサイズを調整してある。データ出力
端子（Ｑ）１３４は第二のプリチャージノード１４２の
値を外部に出力する出力端子である。

【００３２】以上のように構成された第一の実施の形態
のデータ一時記憶装置は、パルス信号端子（ＣＫ１）１
３１にパルス状の信号を与えた時、パルス信号端子（Ｃ
Ｋ１）１３１が１の期間にはデータ書き込みを行い、０
の期間にはデータ保持の動作を行なうデータ一時記憶装
置となっており、その具体的な動作について、図面を参
照にしながら以下に説明する。

【００３３】図２において、２０１はパルス信号端子
（ＣＫ１）１３１に、外部から与えるパルス信号のタイ
ミングチャートであって、２０２は入力データ端子
（Ｄ）１３３に、外部から与える入力データ信号のタイ
ミングチャートであって、ここでは、パルス信号として
２回のパルス状の信号を入力し、そのパルスとパルスの
間で、入力データが１から０に変化した場合の動作例を
示している。２０３は第一のプリチャージノード１４１
の動作を示すタイミングチャートであって、２０４は第
二のプリチャージノード１４２の動作を示すタイミング
チャートである。

【００３４】２１１はパルス信号端子（ＣＫ１）１３１
のパルス信号２０１が第一回目の０の期間を示す第一の
期間であって、２１２はパルス信号２０１が第一回目の
１の期間を示す第二の期間であって、２１３はパルス信
号２０１が第二回目の０の期間を示す第三の期間であっ
て、２１４はパルス信号２０１が第二回目の１の期間を
示す第四の期間であって、２１５はパルス信号２０１が
第三回目の０の期間を示す第五の期間である。

【００３５】以下、第一の期間２１１〜第五の期間２１
５までの動作について、順に説明する。まず第一の期間
２１１の動作について説明する。

【００３６】第一の期間２１１は、パルス信号端子（Ｃ
Ｋ１）１３１に０が与えられているため、入力データ端
子（Ｄ）１３３の値に関わらず、第一のプリチャージノ
ード１４１はＰチャンネルトランジスタ１０１を介して
プリチャージが行なわれて、１の状態になっている。

【００３７】第二のプリチャージノード１４２は、第一
のプリチャージノード１４１が１であり、パルス信号端
子（ＣＫ１）１３１に０が与えられているため、プリチ
ャージもディスチャージも行なわれず、第一の期間以前
の値がインバータ１２３と１２４によって保持される。

【００３８】ここでは、第一の期間以前の値を０と仮定
しており、０の値を保持し続けている。すなわち、第一
の期間は、第一の期間以前のデータを保持し続けるとい
う動作を行なう。

【００３９】次に第二の期間２１２の動作について説明
する。第二の期間２１２は、パルス信号端子（ＣＫ１）
１３１に１が与えられ、入力データ端子（Ｄ）１３３に
１が与えられているため、Ｎチャンネルトランジスタ１
１１と１１２を介して第一のプリチャージノード１４１
は１から０にディスチャージが行なわれる。

【００４０】第一のプリチャージノード１４１が１から
０に変化すると、Ｐチャンネルトランジスタ１０２を介
して第二のプリチャージノード１４２は０から１にプリ
チャージされる。

【００４１】従って、データ出力端子（Ｑ）１３４から
は１、すなわち入力データ端子（Ｄ）１３３に入力され
た値が出力される。すなわち、第二の期間は、入力デー
タ端子（Ｄ）１３３の値１を、データ一時記憶装置１０
０に書き込むという動作を行なう。

【００４２】次に第三の期間２１３の動作について説明
する。第三の期間２１３は、パルス信号端子（ＣＫ１）
１３１に０が与えられているため、入力データ端子
（Ｄ）１３３の値に関わらず、第一のプリチャージノー
ド１４１はＰチャンネルトランジスタ１０１を介して０
から１にプリチャージが行なわれる。

【００４３】また、第一のプリチャージノード１４１が
０から１になり、パルス信号端子（ＣＫ１）１３１に０
が与えられているため、第二のプリチャージノード１４
２は、一旦Ｐチャンネルトランジスタ１０２を介してプ
リチャージの経路が開いた（期間Ａ）後、プリチャージ
もディスチャージも行なわれなくなる（期間Ｂ）ため、
期間Ａでは第二の期間の終りの値と同じ１の値を保ち、
期間Ｂではインバータ１２３と１２４によって１の値が
保持される。すなわち、第三の期間は、第三の期間以前
のデータ１を保持し続けるという動作を行なう。

【００４４】次に第四の期間２１４の動作について説明
する。第四の期間２１４は、パルス信号端子（ＣＫ１）
１３１に１が与えられ、入力データ端子（Ｄ）１３３に
０が与えられているため、第一のプリチャージノード１
４１はプリチャージもディスチャージも行なわれないた
め、第三の期間の終りの値すなわち１がインバータ１２
１と１２２によって保持される。

【００４５】第一のプリチャージノード１４１が１であ
り、パルス信号端子（ＣＫ１）１３１に１が与えられて
いるため、第二のプリチャージノード１４２は、Ｎチャ
ンネルトランジスタ１１３、１１４を介して、１から０
にディスチャージが行なわれる。

【００４６】従って、出力端子（Ｑ）１３４からは０、
すなわち入力データ端子（Ｄ）１３３に入力された値が
出力される。すなわち、第四の期間２１４は、入力デー
タ端子（Ｄ）１３３の値０を、データ一時記憶装置１０
０に書き込むという動作を行なう。

【００４７】第二の期間２１２と第四の期間２１４の動
作からわかるように、パルス信号端子（ＣＫ１）１３１
が１の期間に、入力データ端子（Ｄ）１３３の値をデー
タ一時記憶装置１００に書き込むという動作をすること
がわかる。

【００４８】第五の期間２１５は、パルス信号端子（Ｃ
Ｋ１）１３１に０が与えられているため、入力データ端
子（Ｄ）１３３の値に関わらず、第一のプリチャージノ
ード１４１は、Ｐチャンネルトランジスタ１０１を介し
て１にプリチャージが行なわれる。

【００４９】また、第一のプリチャージノード１４１が
１であり、パルス信号端子（ＣＫ１）１３１に０が与え
られているため、第二のプリチャージノード１４２はプ
リチャージもディスチャージも行なわれないため、第二
の期間２１２の終りの値すなわち０がインバータ１２３
と１２４によって保持される。すなわち、第五の期間２
１５は、第五の期間以前のデータを保持し続けるという
動作を行なう。

【００５０】第三の期間２１３と第五の期間２１５の動
作からわかるように、パルス信号端子（ＣＫ１）１３１
が０の期間はデータを保持しつづけるという動作をする
ことがわかる。

【００５１】以上のように構成された本第一の実施の形
態におけるデータ一時記憶装置は、パルス信号端子（Ｃ
Ｋ１）１３１にパルス状の信号を与えると、パルス信号
端子（ＣＫ１）１３１が１の期間に入力データ端子
（Ｄ）１３３の値を書き込んでデータ出力端子（Ｑ）１
３４から出力し、パルス信号端子（ＣＫ１）１３１が０
の期間には、入力データ端子（Ｄ）１３３の値に関わら
ず、データ出力端子（Ｑ）１３４からは、前回書き込ん
だ値を出力し続けるという動作を行なうことができる。

【００５２】上記した本第一の実施の形態のデータ一時
記憶装置は、その構成上の特徴（入力データ端子（Ｄ）
１３３が接続するＮチャンネルトランジスタ１１１とパ
ルス信号端子（ＣＫ１）１３１が接続するＮチャンネル
トランジスタ１１２とが直列接続している）から、セッ
トアップタイムが理想的には０になること、及び、入力
データ端子（Ｄ）１３３が出力信号として第二のプリチ
ャージノード１４２に書き込まれるまでの遅延時間の最
悪値が、Ｎチャンネルトランジスタ１１１と１１２の２
段の直列接続による第一のプリチャージノード１４１を
ディスチャージに要する時間と、Ｐチャンネルトランジ
スタ１０２による第二のプリチャージノード１４２をプ
リチャージに要する遅延時間の合計となるため、遅延時
間の最悪値を小さく設計することができるという特徴が
ある。

【００５３】さらに、この遅延値の最悪値は従来例で示
したデータ一時記憶装置の遅延時間よりも小さく設計で
き、さらに回路規模も削減できるという特徴がある。な
お、第一の実施の形態において、第一のプリチャージノ
ード１４１を弱く保持するために、インバータ１２１と
１２２を用いているが、これ以外の形態で実現しても構
わない。

【００５４】なお、第一の実施の形態において、第一の
プリチャージノード１４１を弱く保持するために、イン
バータ１２１と１２２を用いているが、第一のプリチャ
ージノード１４１に付いている容量と、第一のプリチャ
ージノード１４１からのリーク電流によっては、第一の
プリチャージノード１４１を弱く保持するための回路を
特に配置しなくても、パルス信号端子（ＣＫ１）１３１
の値が０の期間に第一のプリチャージノード１４１の値
が保持できる場合もあるため、このような場合には、特
に第一のプリチャージノード１４１には弱く保持するた
めの回路を特に配置しなくても構わない。

【００５５】なお、第一の実施の形態において、第二の
プリチャージノード１４２を弱く保持するために、イン
バータ１２３と１２４を用いているが、これ以外の形態
で実現しても構わない。

【００５６】なお、第一の実施の形態において、第二の
プリチャージノード１４２を弱く保持するために、イン
バータ１２３と１２４を用いているが、第二のプリチャ
ージノード１４２に付いている容量と、第二のプリチャ
ージノード１４２からのリーク電流によっては、第二の
プリチャージノード１４２を弱く保持するための回路を
特に配置しなくても、パルス信号端子（ＣＫ１）１３１
の値が０の期間第二のプリチャージノード１４２の値が
保持できる場合もあるため、このような場合には、特に
第二のプリチャージノード１４２を弱く保持するための
回路を特に配置しなくても構わない。（第二の実施の形態）本発明の第二の実施の形態のデー
タ一時記憶装置を説明する。

【００５７】図３は本第二の実施の形態のデータ一時記
憶装置の構成回路図である。図４は図３のデータ一時記
憶装置におけるパルス信号発生回路３１０の構成回路図
である。図５は図３のデータ一時記憶装置におけるパル
ス信号発生回路３１０の動作を示すタイミングチャート
である。

【００５８】図３において、１００はデータ一時記憶装
置であって、第一の実施の形態で説明したデータ一時記
憶装置と同一のものであり、このデータ一時記憶装置１
００の回路構成及び動作については、既に第一の実施の
形態で説明しているので、ここでは説明を省略する。

【００５９】３１０はパルス信号発生回路であって、ク
ロック信号入力端子（ＣＫＩＮ）３１１とパルス信号出
力端子（ＰＵＬＳＥＯＵＴ）３１２を備えていて、クロ
ック信号入力端子（ＣＫＩＮ）３１１に、０および１が
交互に変化するクロック信号を入力すると、０から１に
変化する立ち上がりエッジのタイミングと、１から０に
変化する立ち下がりエッジの双方のタイミングで、パル
ス状の信号をパルス信号出力端子（ＰＵＬＳＥＯＵＴ）
３１２から出力する。

【００６０】パルス信号発生回路３１０のパルス信号出
力端子（ＰＵＬＳＥＯＵＴ）３１２と、データ一時記憶
装置１００のパルス信号端子（ＣＫ１）１３１とが接続
され、パルス信号発生回路３１０のクロック信号入力端
子（ＣＫＩＮ）３１１は、クロック信号入力端子（Ｃ
Ｋ）３０１と接続され、データ一時記憶装置１００の入
力データ端子（Ｄ）１３３は、入力データ端子（Ｄ）３
０２と接続され、データ一時記憶装置１００のデータ出
力端子（Ｑ）１３４はデータ出力端子（Ｑ）３０３と接
続されている。

【００６１】図４はパルス信号発生回路３１０の回路図
であって、４１１は２入力排他的論理和回路であって、
一方の入力端子はクロック信号入力端子（ＣＫＩＮ）３
１１に接続され、他方の入力端子はパルス幅設定回路４
２１の出力４０３に接続され、出力端子はパルス信号出
力端子（ＰＵＬＳＥＯＵＴ）３１２に接続されている。

【００６２】４１２と４１３はインバータであって、パ
ルス幅設定回路４２１の入力と出力の間に直列接続され
ており、パルス幅設定回路４２１の入力と出力間に遅延
を発生させるために用いている。

【００６３】以上のように構成された本第二の実施の形
態のデータ一時記憶装置は、クロック信号入力端子（Ｃ
Ｋ）３０１に入力されたクロック信号の立ち上がりエッ
ジと立ち下がりエッジの双方のタイミングで、入力デー
タ端子（Ｄ）３０２の値を書き込み、それ以外の期間は
データ保持の動作を行なっており、その具体的な動作に
ついて、図面を参照にしながら以下に説明する。

【００６４】まず、パルス信号発生回路３１０の動作を
説明する。図５において、５０１はクロック信号入力端
子（ＣＫＩＮ）３１１に、外部から与えるクロック信号
のタイミングチャート、５０２はパルス幅設定回路４２
１の出力４０３の動作を示すタイミングチャート、５０
３はパルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２の
動作を示すタイミングチャートである。

【００６５】５１１はクロック信号入力端子（ＣＫＩ
Ｎ）３１１が第一回目の０の期間を示す第一の期間、５
１２はクロック信号入力端子（ＣＫＩＮ）３１１が第一
回目に０から１に立ち上がってからパルス幅設定回路の
出力４０３が０から１に立ち上がるまでの第二の期間、
この第二の期間５１２の時間は、パルス幅設定回路４２
１へのパルス信号の入力時点から出力されるまでの遅延
時間に対応している。

【００６６】５１３は第二の期間５１２が終った時点か
らクロック信号入力端子（ＣＫＩＮ）３１１が第一回目
に１から０に立ち下がるまでの第三の期間、５１４は第
三の期間５１３が終った時点からパルス幅設定回路４２
１の出力４０３が１から０に立ち下がるまでの第四の期
間であって、この第四の期間５１４の時間は、パルス幅
設定回路４２１へのパルス信号の入力時点から出力され
るまでの遅延時間に対応している。

【００６７】５１５は第四の期間５１４が終った時点か
らクロック信号入力端子（ＣＫＩＮ）３１１が第二回目
に０から１に立ち上がるまでの第五の期間、５１６はク
ロック信号入力端子（ＣＫＩＮ）３１１が第二回目に０
から１に立ち上がってから、パルス幅設定回路４２１の
出力４０３が０から１に立ち上がるまでの第六の期間で
あって、この第六の期間５１６の時間は、パルス幅設定
回路４２１へのパルス信号の入力時点から出力されるま
での遅延時間に対応している。５１７は第六の期間５１
６が終った時点以降である第七の期間である。

【００６８】以下、上記の第一の期間５１１〜第七の期
間５１７の動作について、その動作順に説明する。ま
ず、第一の期間５１１の動作について説明する。

【００６９】第一の期間５１１は、クロック信号入力端
子（ＣＫＩＮ）３１１が常に０であるため、パルス幅設
定回路４２１の出力４０３も常に０になっている。従っ
て、２入力排他的論理和回路４１１の双方の入力が０で
あるため、２入力排他的論理和回路４１１の出力、すな
わちパルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２は
０を出力する。

【００７０】次に、第二の期間５１２は、クロック信号
入力端子（ＣＫＩＮ）３１１が１に変わっているが、パ
ルス幅設定回路４２１の出力４０３は、インバータ４１
２、４１３によって生じる遅延時間（＝第二の期間）だ
け遅れて０から１に変化するため、第二の期間５１２で
は、パルス幅設定回路４２１の出力４０３は０のまま変
化しない。

【００７１】従って、２入力排他的論理和回路４１１の
出力、すなわちパルス信号出力端子（ＰＵＬＳＥＯＵ
Ｔ）３１２は１を出力する。次に、第三の期間５１３
は、クロック信号入力端子（ＣＫＩＮ）３１１が１であ
って、パルス幅設定回路４２１の出力４０３も１に変わ
っているため、２入力排他的論理和回路４１１の出力、
すなわちパルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１
２は０を出力する。

【００７２】次に、第四の期間５１４は、クロック信号
入力端子（ＣＫＩＮ）３１１が０に変わっているが、パ
ルス幅設定回路４２１の出力４０３は、インバータ４１
２、４１３によって生じる遅延時間（＝第四の期間）だ
け遅れて１から０に変化するため、第四の期間５１４で
は、パルス幅設定回路４２１の出力４０３は１のまま変
化しない。

【００７３】従って、２入力排他的論理和回路４１１の
出力、すなわちパルス信号出力端子（ＰＵＬＳＥＯＵ
Ｔ）３１２は１を出力する。第五の期間５１５は第一の
期間５１１と同様の動作をし、第六の期間５１６は第二
の期間５１２と同様の動作をし、第七の期間５１７は第
三の期間５１３と同様の動作をする。

【００７４】このように、パルス信号発生回路３１０
は、クロック信号入力端子（ＣＫＩＮ）３１１の信号の
立ち上がりエッジと立ち下がりエッジの双方のタイミン
グで、パルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２
からパルス状の信号を出力する。

【００７５】以上のようなパルス信号発生回路３１０の
動作に従って、データ一時記憶装置２００の動作を以下
に説明する。本第二の実施の形態のデータ一時記憶装置
２００は、クロック信号入力端子（ＣＫ）３０１にクロ
ック信号を入力すると、そのクロック信号が前述したパ
ルス信号発生回路３１０のクロック信号入力端子（ＣＫ
ＩＮ）３１１に入力されてパルス信号出力端子（ＰＵＬ
ＳＥＯＵＴ）３１２から出てくるパルス状の信号が、本
第一の実施の形態で動作説明を行なったデータ一時記憶
装置１００のパルス信号端子（ＣＫ１）１３１に入力さ
れるため、クロック信号入力端子（ＣＫ）３０１に入力
されるクロック信号の立ち上がりエッジと立ち下がりエ
ッジの双方のタイミングで、入力データ端子（Ｄ）３０
２の値を書き込み、それ以外の期間はデータ保持の動作
を行なう。

【００７６】このようにして書き込んだデータ及び保持
しているデータは、データ出力端子（Ｑ）１３４を通じ
て、データ出力端子（Ｑ）３０３から出力される。以上
のようにして、本第二の実施の形態におけるデータ一時
記憶装置は、その構成上の特徴（入力データ端子（Ｄ）
３０２が接続するデータ一時記憶装置１００のＮチャン
ネルトランジスタ１１１と、パルス信号端子（ＣＫ１）
１３１が接続するデータ一時記憶装置１００のＮチャン
ネルトランジスタ１１２とが直列接続している）から、
セットアップタイムが理想的には０になること、及び、
入力データ端子（Ｄ）３０２が出力信号としてデータ一
時記憶装置１００の第二のプリチャージノード１４２に
書き込まれるまでの遅延時間の最悪値が、Ｎチャンネル
トランジスタ１１１と１１２の２段の直列接続による第
一のプリチャージノード１４１をディスチャージに要す
る時間と、Ｐチャンネルトランジスタ１０２による第二
のプリチャージノード１４２をプリチャージに要する遅
延時間の合計となるため、遅延時間の最悪値を小さく設
計できる。

【００７７】さらに、この遅延値の最悪値は、従来例で
示したデータ一時記憶装置の遅延時間よりも小さく設計
できる。また、クロック信号入力端子（ＣＫ）３０１に
入力されるクロック信号の立ち上がりエッジと立ち下が
りエッジの双方のタイミングでデータを書き込むことが
できるため、本第二の実施の形態のデータ一時記憶装置
をＬＳＩの回路設計に用いると、供給するクロックの２
倍の周波数の動作周波数で動作するデータ一時記憶装置
として機能することができる。

【００７８】なお、第二の実施の形態において、パルス
幅設定回路４２１として、インバータ４１２と４１３を
用いて構成しているが、これ以外の構成で実現しても構
わない。（第三の実施の形態）本発明の第三の実施の形態のデー
タ一時記憶装置を説明する。

【００７９】図６は本第三の実施の形態のデータ一時記
憶装置の構成回路図である。図６において、３１０は本
第二の実施の形態で説明したパルス信号発生回路３１０
と同一のものであり、このパルス信号発生回路３１０の
回路構成及び動作については、既に第二の実施の形態で
説明しているので、ここでは説明を省略する。

【００８０】８０１〜８３２は、本第一の実施の形態で
説明したデータ一時記憶装置１００と同一のものであ
り、これらデータ一時記憶装置８０１〜８３２の回路構
成及び動作については、既に第一の実施の形態で説明し
ているので、ここでは説明を省略する。

【００８１】パルス信号発生回路３１０のクロック信号
入力端子（ＣＫＩＮ）３１１は、クロック信号入力端子
（ＣＫ）６００に接続され、パルス信号出力端子（ＰＵ
ＬＳＥＯＵＴ）３１２は、データ一時記憶装置８０１〜
８３２のパルス信号端子（ＣＫ１）１３１に接続されて
いる。

【００８２】データ一時記憶装置８０１〜８３２の入力
データ端子（Ｄ）１３３は、それぞれ入力データ端子
（Ｄ１）６０１〜（Ｄ３２）６３２に接続され、データ
出力端子（Ｑ）１３４は、それぞれデータ出力端子（Ｑ
１）７０１〜（Ｑ３２）７３２に接続されている。

【００８３】以上のように構成された本第三の実施の形
態のデータ一時記憶装置３００について、その動作を以
下に説明する。本第三の実施の形態のデータ一時記憶装
置３００は、クロック信号入力端子（ＣＫ）６００にク
ロック信号を入力すると、そのクロック信号が本第二の
実施の形態で動作説明を行なったパルス信号発生回路３
１０のクロック信号入力端子（ＣＫＩＮ）３１１に入力
されてパルス信号出力端子（ＰＵＬＳＥＯＵＴ）３１２
から出てくるパルス状の信号が、本第一の実施の形態で
動作説明を行なったデータ一時記憶装置８０１〜８３２
のパルス信号端子（ＣＫ１）１３１に入力されるため、
クロック信号入力端子（ＣＫ）６００に入力されるクロ
ック信号の立ち上がりエッジと立ち下がりエッジの双方
のタイミングで、入力データ端子（Ｄ１）６０１〜（Ｄ
３２）６３２の値を書き込み、それ以外の期間はデータ
保持の動作を行なうことができる。

【００８４】以上のようにして、本第三の実施の形態の
データ一時記憶装置は、その構成上の特徴（各入力デー
タ端子（Ｄ１）６０１〜（Ｄ３２）６３２が接続するデ
ータ一時記憶装置８０１〜８３２のＮチャンネルトラン
ジスタ１１１と、パルス信号端子（ＣＫ１）１３１が接
続するデータ一時記憶装置５０１〜５３２のＮチャンネ
ルトランジスタ１１２とが直列接続している）から、セ
ットアップタイムが理想的には０になること、及び、各
入力データ端子（Ｄ１）６０１〜（Ｄ３２）６３２が出
力信号としてデータ一時記憶装置８０１〜８３２の第二
のプリチャージノード１４２に書き込まれるまでの遅延
時間の最悪値が、Ｎチャンネルトランジスタ１１１と１
１２の２段の直列接続による第一のプリチャージノード
１４１をディスチャージに要する時間と、Ｐチャンネル
トランジスタ１０２による第二のプリチャージノード１
４２をプリチャージに要する遅延時間との合計となるた
め、遅延時間の最悪値を小さく設計することができる。

【００８５】さらに、この遅延値の最悪値は従来例で示
したデータ一時記憶装置の遅延時間よりも小さく設計で
き、さらにビット数が大きくなれば、全ビットトータル
の回路規模も削減することができる。

【００８６】また、クロック信号の立ち上がりエッジと
立ち下がりエッジの双方のタイミングでデータを書き込
むことができるため、本第三の実施の形態におけるデー
タ一時記憶装置をＬＳＩの回路設計に用いると、供給す
るクロックの２倍の周波数の動作周波数で動作する回路
のデータ一時記憶装置として機能することができる。

【００８７】なお、第三の実施の形態において、第一の
実施の形態で回路構成および動作を説明したデータ一時
記憶装置１００を３２個使用して、３２ビットのデータ
書き込みをおこなう構成になっているが、これ以外の個
数であっても問題なく構成することができ、同様の効果
が得られる。

【００８８】

【発明の効果】以上のように本発明によれば、セットア
ップタイムが理想的には０になり、また入力データが出
力信号として第二のプリチャージノードに書き込まれる
までの遅延時間の最悪値を小さくすることができる。

【００８９】そのため、本データ一時記憶装置を使用し
てＬＳＩの設計を行なえば、上記の遅延時間を従来の場
合の遅延時間よりも小さくした回路設計を可能とし、そ
の回路構成を従来よりもさらに削減することができ、Ｌ
ＳＩの回路規模を縮小することができる。

【００９０】また、タイミング制御信号の第一のフェー
ズ期間から第二のフェーズ期間への変化タイミングと、
第二のフェーズ期間から第一のフェーズ期間への変化タ
イミングの双方のタイミングで、入力データを書き込む
ことを可能とし、このデータ一時記憶装置をＬＳＩに使
用することにより、ＬＳＩに供給されるタイミング制御
信号の２倍の周波数による動作タイミングをＬＳＩ内の
各回路に供給することができる。

【００９１】そのため、本データ一時記憶装置を使用し
てＬＳＩの設計を行なえば、そのＬＳＩに供給されるタ
イミング制御信号の周波数を、従来に比べて１／２にす
ることができ、タイミング制御信号に基づくＬＳＩでの
消費電力を大幅に削減することができ、さらにタイミン
グ制御信号発生回路の回路的負担を大幅に軽減すること
ができる。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態のデータ一時記憶装
置の構成回路図

【図２】同第一の実施の形態における動作を示すタイミ
ングチャート

【図３】本発明の第二の実施の形態のデータ一時記憶装
置の構成回路図

【図４】同第二の実施の形態におけるパルス信号発生回
路の構成回路図

【図５】同第二の実施の形態におけるパルス信号発生回
路の動作を示すタイミングチャート

【図６】本発明の第三の実施の形態のデータ一時記憶装
置の構成回路図

【図７】従来のデータ一時記憶装置の構成回路図

【符号の説明】

１００データ一時記憶装置１０１、１０２Ｐチャンネルトランジスタ１１１〜１１４Ｎチャンネルトランジスタ１２１〜１２４インバータ１３１パルス信号端子（ＣＫ１）１３３入力データ端子（Ｄ）１３４データ出力端子（Ｑ）１４１第一のプリチャージノード１４２第二のプリチャージノード２０１パルス信号端子（ＣＫ１）のタイミングチャ
ート２０２入力データ端子（Ｄ）のタイミングチャート２０３第一のプリチャージノードのタイミングチャ
ート２０４第二のプリチャージノードのタイミングチャ
ート２１１第一の期間２１２第二の期間２１３第三の期間２１４第四の期間２１５第五の期間２００データ一時記憶装置３０１クロック信号入力端子（ＣＫ）３０２入力データ端子（Ｄ）３０３データ出力端子（Ｑ）３１０パルス信号発生回路３１１クロック信号入力端子（ＣＫＩＮ）３１２パルス信号出力端子（ＰＵＬＳＥＯＵＴ）４０３パルス幅設定回路出力４１１２入力排他的論理和回路４１２、４１３インバータ４２１パルス幅設定回路５０１クロック信号入力端子（ＣＫＩＮ）のタイミ
ングチャート５０２パルス幅設定回路出力のタイミングチャート５０３パルス信号出力端子（ＰＵＬＳＥＯＵＴ）の
タイミングチャート５１１第一の期間５１２第二の期間５１３第三の期間５１４第四の期間５１５第五の期間５１６第六の期間５１７第七の期間６００クロック信号入力端子（ＣＫ）６０１〜６３２入力データ端子（Ｄ１）〜（Ｄ３
２）３００データ一時記憶装置７０１〜７３２データ出力端子（Ｑ１）〜（Ｑ３
２）８０１〜８３２データ一時記憶装置１００１〜１００２Ｐチャンネルトランジスタ１０１１〜１０１５Ｎチャンネルトランジスタ１０２１〜１０２６インバータ１０２７２入力論理積否定回路１０３１クロック信号端子（ＣＫ）１０３３入力データ端子（Ｄ）１０３４出力データ端子（Ｑ）１０４１第一のプリチャージノード１０４２ディレイドクロック信号（ＣＫＤ）１０４３ストップ信号（Ｓ）１０５１第二のプリチャージノード

Claims

【特許請求の範囲】

【請求項１】第一のフェーズを示す期間と第二のフェ
ーズを示す期間とを有するタイミング制御信号と、第一
の状態と第二の状態を取り得るデータ信号とを入力と
し、前記タイミング制御信号に同期して前記データ信号
を処理し、前記データ信号の状態を一時的に記憶するデ
ータ一時記憶装置であって、第一のプリチャージノード
と、第二のプリチャージノードと、第一のプリチャージ
回路と、第二のプリチャージ回路と、第一のディスチャ
ージ回路と、第二のディスチャージ回路とを備え、前記
第一のプリチャージ回路は、前記タイミング制御信号の
第一のフェーズ期間に、前記第一のプリチャージノード
の電位を第一の境界電位以上にし、前記第一のディスチ
ャージ回路は、前記タイミング制御信号の第二のフェー
ズ期間で前記入力データ信号が第二の状態である期間
に、前記第一のプリチャージノードの電位を前記第一の
境界電位未満にし、前記第二のプリチャージ回路は、前
記第一のプリチャージノードの電位が前記第一の境界電
位未満である期間に、前記第二のプリチャージノードの
電位を第二の境界電位以上にし、前記第二のディスチャ
ージ回路は、前記タイミング制御信号の第二のフェーズ
期間で前記第一のプリチャージノードの電位が前記第一
の境界電位以上である期間に、前記第二のプリチャージ
ノードの電位を前記第二の境界電位未満にするよう構成
し、前記第二のプリチャージノードの電位を出力データ
信号とすることを特徴とするデータ一時記憶装置。
【請求項２】少なくとも第一のプリチャージ回路と第
一のディスチャージ回路とが共に動作停止の期間は、第
一のプリチャージノードの電位を保持する第一のデータ
保持回路と、少なくとも第二のプリチャージ回路と第二
のディスチャージ回路とが共に動作停止の期間は、第二
のプリチャージノードの電位を保持する第二のデータ保
持回路とを備えたことを特徴とする請求項１に記載のデ
ータ一時記憶装置。
【請求項３】タイミング制御信号の第一のフェーズ期
間は論理レベルの０で、第二のフェーズ期間は論理レベ
ルの１とし、入力データ信号の第一の状態は論理レベル
の０で、第二の状態は論理レベルの１とし、第一の境界
電位以上の電位は論理レベルの１で、前記第一の境界電
位未満の電位は論理レベルの０とし、第二の境界電位以
上の電位は論理レベルの１で、前記第二の境界電位未満
の電位は論理レベルの０とすることを特徴とする請求項
１または請求項２に記載のデータ一時記憶装置。
【請求項４】第一のフェーズを示す期間と第二のフェ
ーズを示す期間とを有するタイミング制御信号と、第一
の状態と第二の状態を取り得るデータ信号とを入力と
し、前記タイミング制御信号に同期して前記データ信号
を処理し、前記データ信号の状態を一時的に記憶するデ
ータ一時記憶装置であって、パルス信号発生回路と、第
一のプリチャージノードと、第二のプリチャージノード
と、第一のプリチャージ回路と、第二のプリチャージ回
路と、第一のディスチャージ回路と、第二のディスチャ
ージ回路とを備え、前記パルス信号発生回路は、前記タ
イミング制御信号の第一のフェーズ期間から第二のフェ
ーズ期間への変化時点、および前記第二のフェーズ期間
から前記第一のフェーズ期間への変化時点の各時点から
一定期間である第一のパルス電位期間と、前記第一のパ
ルス電位期間以外の期間である第二のパルス電位期間と
を有するパルス信号を出力し、前記第一のプリチャージ
回路は、前記パルス信号の第二のパルス電位期間に、前
記第一のプリチャージノードの電位を第一の境界電位以
上にし、前記第一のディスチャージ回路は、前記パルス
信号の第一のパルス電位期間で前記入力データ信号が第
二の状態である期間に、前記第一のプリチャージノード
の電位を前記第一の境界電位未満にし、前記第二のプリ
チャージ回路は、前記第一のプリチャージノードの電位
が前記第一の境界電位未満である期間に、前記第二のプ
リチャージノードの電位を第二の境界電位以上にし、前
記第二のディスチャージ回路は、前記パルス信号の第一
のパルス電位期間で前記第一のプリチャージノードの電
位が前記第一の境界電位以上である期間に、前記第二の
プリチャージノードの電位を前記第二の境界電位未満に
するよう構成し、前記第二のプリチャージノードの電位
を出力データ信号とすることを特徴とするデータ一時記
憶装置。
【請求項５】パルス信号発生回路を、タイミング制御
信号を入力信号として入力する入力端子と、生成したパ
ルス信号を出力する出力端子と、２入力排他的論理和回
路と、前記入力信号を任意の一定時間遅延させて、その
パルス幅を任意に設定するパルス幅設定回路とを設け、
前記入力端子を前記２入力排他的論理和回路の一方の入
力と前記パルス幅設定回路の入力とに接続し、前記パル
ス幅設定回路の出力を前記２入力排他的論理和回路の他
方の入力に接続し、前記２入力排他的論理和回路の出力
を前記出力端子に接続して構成したことを特徴とする請
求項４に記載のデータ一時記憶装置。
【請求項６】少なくとも第一のプリチャージ回路と第
一のディスチャージ回路とが共に動作停止の期間は、第
一のプリチャージノードの電位を保持する第一のデータ
保持回路と、少なくとも第二のプリチャージ回路と第二
のディスチャージ回路とが共に動作停止の期間は、第二
のプリチャージノードの電位を保持する第二のデータ保
持回路とを備えたことを特徴とする請求項４または請求
項５に記載のデータ一時記憶装置。
【請求項７】タイミング制御信号の第一のフェーズ期
間は論理レベルの０で、第二のフェーズ期間は論理レベ
ルの１とし、入力データ信号の第一の状態は論理レベル
の０で、第二の状態は論理レベルの１とし、第一のパル
ス電位期間は論理レベルの１で、第二のパルス電位期間
は論理レベルの０とし、第一の境界電位以上の電位は論
理レベルの１で、前記第一の境界電位未満の電位は論理
レベルの０とし、第二の境界電位以上の電位は論理レベ
ルの１で、前記第二の境界電位未満の電位は論理レベル
の０とすることを特徴とする請求項４または請求項５ま
たは請求項６に記載のデータ一時記憶装置。