JP2001256785A - クロックバッファ回路およびこのクロックバッファ回路を有するインタフェースならびに同期型半導体記憶装置 - Google Patents

クロックバッファ回路およびこのクロックバッファ回路を有するインタフェースならびに同期型半導体記憶装置

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Takao Nakajima
陦 孝 雄 中
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Abstract

(57)【要約】 【課題】 大容量化や機能動作を多様化しても、チップ
サイズの増大を可及的に抑制するとともに、省電力化を
図ることを可能にする。 【解決手段】 クロック信号ＣＬＫを受ける第１の遅延
回路４と、クロック信号および第１の遅延回路の出力に
基づいて開閉動作し、この開閉動作に応じてクロック信
号を通過させて出力する第１のスイッチ回路８と、クロ
ック信号を反転したクロック信号を受ける第２の遅延回
路６と、反転したクロック信号および第２の遅延回路の
出力に基づいて開閉動作し、この開閉動作に応じて反転
したクロック信号を通過させて出力する第２のスイッチ
回路１０と、を備え、第２のスイッチ回路は第１のスイ
ッチ回路の開閉動作とは逆の開閉動作し、第１および第
２のスイッチ回路の出力端子は共通に接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は入力されたクロック
信号のアップエッジおよびダウンエッジ毎にパルスを発
生するクロックバッファ回路およびこのクロックバッフ
ァ回路を有するインタフェースならびに同期型半導体記
憶装置に関する。
【０００２】
【従来の技術】一般に同期型半導体記憶装置、例えば同
期型ＳＲＡＭ（Static Random AccessMemory）において
は、より高速化を実現するために、（１）動作周波数を
高くして駆動させる方式と、（２）動作周波数を変えな
いでデータ転送効率を高くする方式である。
【０００３】データ転送効率を高くする方式を用いた同
期型半導体記憶装置には、外部から入力されるクロック
信号に同期した信号と上記クロック信号を反転した信号
とを発生するクロックバッファ回路が用いられている。
そしてこのクロックバッファの出力に同期してデータが
転送される。
【０００４】この従来のクロックバッファ回路を有する
同期型半導体記憶装置の構成を図８に示す。この同期型
半導体記憶装置は、図示しないメモリセルアレイと、入
力バッファ２０1，２０2と、クロックバッファ回路７０
と、レジスタ回路８０とを備えている。
【０００５】クロックバッファ回路７０は直列接続され
た２個のインバータから構成されており、外部からクロ
ック信号ＣＬＫを受けて、このクロック信号ＣＬＫと同
相の同相信号および位相が１８０度ずれた反転信号を出
力する。
【０００６】レジスタ回路８０は、マスタラッチ回路８
１，８２と、ラッチ回路８３，８４と、スレーブラッチ
回路８５，８６とを備えており、入力バッファ２０1，
２０2を介して入力されたアドレス、データ、または制
御入力信号を、クロックバッファ７０の出力に基づいて
ラッチした後にメモリセルアレイに送出する。なお、レ
ジスタ回路８０はアドレス入力信号，データ入力信号、
および制御入力信号毎に設けられている。
【０００７】マスタラッチ回路８１，８２およびスレー
ブラッチ回路８５，８６は同一の構成であり、例えば回
路８１は図９（ａ）に示すように、２つのクロックＣＬ
Ｋ１，ＣＬＫ２を受けるクロックドインバータから構成
される。このクロックドインバータ８１は、図９（ｂ）
に示すように駆動電源と出力端子ＯＵＴの間に直列に接
続された２個のＰチャネルＭＯＳトランジスタ８１ａ，
８１ｂと、接地電源と上記出力端子ＯＵＴの間に直列に
接続された２個のＮチャネルＭＯＳトランジスタ８１
ｃ，８１ｄとから構成される。そしてソースが駆動電源
に接続されたＰチャネルＭＯＳトランジスタ８１ａのゲ
ートと、ソースが接地電源に接続されたＮチャネルＭＯ
Ｓトランジスタ８１ｄのゲートに入力信号ＩＮが印加さ
れる。またＰチャネルＭＯＳトランジスタ８１ｂのゲー
トにはクロックＣＬＫ１が印加され、ＮチャネルＭＯＳ
トランジスタ８１ｃのゲートにはクロックＣＬＫ１と位
相が逆のクロックＣＬＫ２が印加される。したがってマ
スタラッチ回路およびスレーブラッチ回路はクローズ状
態のときには出力はハイインピーダンスとなっている。
【０００８】ラッチ回路８３，８４は同一の構成であっ
て、図１０に示すように、例えばラッチ回路８３は直列
に接続された２個のインバータ８３ａ，８３ｂからな
り、インバータ８３ａの入力端子とインバータ８３ｂの
出力端子が共通に接続されて、電位を保持すべきノード
に接続されている。
【０００９】次に図８に示す従来の同期型半導体記憶装
置の動作を説明する。
【００１０】なお、マスタラッチ回路８１とスレーブラ
ッチ回路８６の開閉動作は、マスタラッチ回路８２とス
レーブラッチ回路８５の開閉動作と逆となるように構成
されている。
【００１１】今、外部からのクロック信号ＣＬＫが
「Ｌ」レベルとすると、マスタラッチ回路８１およびス
レーブラッチ回路８６がスルー状態となっているがマス
タラッチ回路８２およびスレーブラッチ回路８５はクロ
ーズ状態となっている。このため、この時点のアドレス
等の外部入力信号は、入力バッファ２およびマスタラッ
チ回路８１を介してスレーブラッチ回路８５に送られ
る。しかし、スレーブラッチ回路８５はクローズ状態、
すなわち出力はハイインピーダンス状態であるため、外
部出力信号はメモリセルには伝わらず、ラッチ回路８３
に保持される。なお、この時点ではスレーブラッチ回路
８６はスルー状態となっているのでラッチ回路８４に保
持されていたデータはスレーブラッチ回路８６を介して
メモリセルに送信される。
【００１２】その後、外部からのクロック信号ＣＬＫが
「Ｌ」レベルから「Ｈ」レベルに変化すると、クロック
バッファの出力が変化してスレーブラッチ回路８５はス
ルー状態でスレーブラッチ回路８６はクローズ状態とな
る。このため、ラッチ回路８３に保持されていた外部入
力信号はメモリセルに伝えられる。このとき、マスタラ
ッチ回路８１はクローズ状態となっており、入力バッフ
ァ２０2の出力が変化してもスレーブラッチ回路８５に
は伝えない。このとき、マスタラッチ回路８２はスルー
状態となっているため、上記入力バッファ２０2の出力
の変化はラッチ回路８４に送られて保持される。
【００１３】その後、外部からのクロック信号ＣＬＫが
「Ｈ」から「Ｌ」に変化すると、マスタラッチ回路８１
およびスレーブラッチ回路８６がスルー状態となるとと
もにマスタラッチ回路８２およびスレーブラッチ回路８
５がクローズ状態となる。これにより、ラッチ回路８４
に保持されていた信号値がスレーブラッチ回路８６を介
してメモリセルに送られる。
【００１４】以上の説明により、図８に示す装置は外部
からのクロック信号ＣＬＫのアップエッジ（「Ｌ」レベ
ルから「Ｈ」レベルへの変化）およびダウンエッジ
（「Ｈ」レベルから「Ｌ」レベルへの変化）の両方に同
期して動作する。
【００１５】
【発明が解決しようとする課題】しかし、上述の従来の
クロックバッファ回路７０を用いた場合には、１つの外
部入力信号に対してマスタラッチ回路およびスレーブラ
ッチ回路の組が２組必要となってしまう。このため、半
導体記憶装置の大容量化（すなわち、アドレス入力信号
の増加）や、多様化する機能動作に対応した制御入力信
号の増加に伴い、チップサイズも非常に大きくなるとと
もに、クロックバッファの負荷が増大して電力の消費が
大きいという問題がある。
【００１６】本発明は上記事情を考慮してなされたもの
であって、大容量化や機能動作を多様化しても、チップ
サイズの増大を可及的に抑制することができるとともに
省電力化を図ることのできるクロックバッファ回路およ
びこのクロックバッファ回路を有するインタフェースな
らびに同期型半導体記憶装置を提供することを目的とす
る。
【００１７】
【課題を解決するための手段】本発明によるクロックバ
ッファ回路は、クロック信号を受ける第１の遅延回路
と、前記クロック信号および前記第１の遅延回路の出力
に基づいて開閉動作し、この開閉動作に応じて前記クロ
ック信号を通過させて出力する第１のスイッチ回路と、
前記クロック信号を反転したクロック信号を受ける第２
の遅延回路と、前記反転したクロック信号および前記第
２の遅延回路の出力に基づいて開閉動作し、この開閉動
作に応じて前記反転したクロック信号を通過させて出力
する第２のスイッチ回路と、を備え、前記第２のスイッ
チ回路は前記第１のスイッチ回路の開閉動作とは逆の開
閉動作し、前記第１および第２のスイッチ回路の出力端
子は共通に接続されていることを特徴とする。
【００１８】なお、前記クロック信号を受け前記反転し
たクロック信号を出力する第１のインバータを更に備え
るように構成しても良い。
【００１９】なお、前記クロック信号は外部から入力さ
れたクロック信号であり、前記第１のインバータの出力
を受け、前記クロック信号と同相のクロック信号を前記
第１の遅延回路および第１のスイッチ回路に送出する第
２のインバータを更に備えるように構成しても良い。
【００２０】なお、前記第１および第２の遅延回路は各
々直列に接続された偶数段のインバータを有しているよ
うに構成しても良い。
【００２１】なお、前記第１および第２のスイッチ回路
は、各々トランスファゲートを備えているように構成し
ても良い。
【００２２】なお、前記第１および第２のスイッチ回路
は、各々クロックドインバータを備えているように構成
しても良い。
【００２３】また本発明によるインタフェースは、上述
のクロックバッファ回路と、このクロックバッファ回路
の出力および反転出力に基づいて入力信号を取り込むマ
スタラッチ回路と、このマスタラッチ回路の出力を保持
する第１のラッチ回路と、前記クロックバッファ回路の
出力および反転出力に基づいて前記第１のラッチ回路の
出力を取込むスレーブラッチ回路と、このスレーブラッ
チ回路の出力を保持する第２のラッチ回路と、を有する
レジスタと、を備えたことを特徴とする。
【００２４】また本発明による同期型半導体記憶装置
は、メモリセルアレイと、上述のインタフェースとを含
み、前記インタフェースを用いて前記メモリセルアレイ
にアクセスすることを特徴とする。
【００２５】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
【００２６】（第１の実施の形態）本発明の第１の実施
の形態の構成を図１に示す。この第１の実施の形態はク
ロックバッファ回路１であって、入力バッファ２と、遅
延回路４，６と、スイッチ回路８，１０とを備えてい
る。
【００２７】入力バッファ２は外部からのクロック信号
ＣＬＫを受ける。遅延回路４は外部からのクロック信号
ＩＮ１（＝ＣＬＫ）を受け、所定時間だけ遅延したクロ
ック信号Ｄｅ１を出力する。遅延回路６は入力バッファ
２の出力ＩＮ２、すなわちクロック信号ＣＬＫの反転信
号を受け、所定時間だけ遅延した信号Ｄｅ２を出力す
る。
【００２８】スイッチ回路８はトランスファゲート８ａ
とインバータ８ｂとを有している。インバータ８ｂは遅
延回路４の出力Ｄｅ１を受け、この信号Ｄｅ１の反転信
号を出力する。トランスファゲート８ａは、遅延回路４
の出力Ｄｅ１と、インバータ８ｂの出力とに基づいて開
閉動作し、この開閉動作に応じて信号ＩＮ１を出力信号
ＯＵＴとして出力する。
【００２９】スイッチ回路１０はトランスファゲート１
０ａと、インバータ１０ｂとを有している。インバータ
１０ｂは遅延回路６の出力Ｄｅ２を受け、この信号Ｄｅ
２の反転信号を出力する。トランスファゲート１０ａ
は、遅延回路６の出力Ｄｅ２と、インバータ１０ｂの出
力とに基づいて開閉動作し、この開閉動作に応じて信号
ＩＮ２を出力信号ＯＵＴとして出力する。
【００３０】なお上述の説明から分かるようにスイッチ
回路８がＯＮしているとき、すなわちトランスファゲー
ト８ａが開状態のときは、スイッチ回路１０がＯＦＦ、
すなわちトランスファゲート１０ａが閉状態であり、ス
イッチ回路８がＯＦＦしているときはスイッチ回路１０
はＯＮしている。
【００３１】次に、本実施の形態のクロックバッファ回
路１の動作を図２を参照して説明する。
【００３２】まず、図２の時刻ｔ1に示すように、クロ
ック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに変化
することで、信号ＩＮ１は「Ｌ」レベルから「Ｈ」レベ
ルに変化し、信号ＩＮ２は「Ｈ」レベルから「Ｌ」にへ
変化する。この時点では、スイッチ回路８はＯＮし、ス
イッチ回路１０はＯＦＦしているため、出力信号ＯＵＴ
は信号ＩＮ１の「Ｌ」レベルから「Ｈレベル」への変化
をそのまま伝える。すなわち、出力信号ＯＵＴも「Ｌ」
レベルから「Ｈ」レベルに変化する。
【００３３】次に図２の時刻ｔ2に示すように、信号Ｉ
Ｎ１が「Ｌ」レベルから「Ｈ」レベルへ変化するととも
に、信号ＩＮ２が「Ｈ」レベルから「Ｌ」レベルへ変化
した後、一定時間（遅延回路４，６およびインバータ８
ｂ、１０ｂによって決まる遅延時間）が経過すると、ス
イッチ回路８はＯＦＦし、スイッチ回路１０はＯＮ状態
となる。これにより、出力信号ＯＵＴは信号ＩＮ２の状
態を伝えることになる。このとき信号ＩＮ２は「Ｌ」レ
ベルとなっているため、出力信号ＯＵＴは「Ｈ」レベル
から「Ｌ」レベルに変化する。
【００３４】次に図２の時刻ｔ3に示すように、クロッ
ク信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに変化す
ると、信号ＩＮ１は「Ｈ」レベルから「Ｌ」レベルへ変
化するとともに信号ＩＮ２は「Ｌ」レベルから「Ｈ」レ
ベルに変化する。この時点では、スイッチ回路８はＯＦ
Ｆ、スイッチ回路１０はＯＮしているため、出力信号Ｏ
ＵＴは信号ＩＮ２の「Ｌ」レベルから「Ｈ」レベルの変
化をそのまま伝える。すなわち、出力信号ＯＵＴも
「Ｌ」レベルから「Ｈ」レベルに変化する。
【００３５】次に図２の時刻ｔ4に示すように、信号Ｉ
Ｎ１が「Ｈ」レベルから「Ｌ」レベルへ変化するととも
に信号ＩＮ２が「Ｌ」レベルから「Ｈ」レベルへ変化し
た後、一定時間が経過すると、スイッチ回路８はＯＮ
し、スイッチ回路１０はＯＦＦする。これにより出力信
号ＯＵＴは信号ＩＮ１の状態を伝えることになる。この
とき、信号ＩＮ１は「Ｌ」レベルとなっているため、出
力信号ＯＵＴは「Ｈ」レベルから「Ｌ」レベルに変化す
ることになる。
【００３６】以下、図２に示す時刻ｔ5，ｔ6，ｔ7，ｔ8
は、各々時刻ｔ1，ｔ2，ｔ3，ｔ4と同じことを繰返す。
【００３７】このように本実施の形態のクロックバッフ
ァ回路１においては、外部からのクロック信号ＣＬＫの
アップエッジおよびダウンエッジ毎にパルスが発生され
て出力信号ＯＵＴとして出力される。このため、後述す
るように、上記クロックバッファ回路の出力に同期して
アドレス、データ、または制御入力等の外部入力信号を
記憶するレジスタには、上記パルスで制御されるマスタ
ラッチ回路とスレーブラッチ回路からなる組が、上記外
部入力信号の１つに対して１組備えていれば、良いこと
になる。このため、大容量化や制御機能を多様化しても
チップサイズの増大を可及的に抑制できるとともに省電
力化を図ることができる。
【００３８】これを図３を参照して説明する。
【００３９】（第２の実施の形態）図３は本発明の第２
の実施の形態の構成を示すブロック図である。この第２
の実施の形態はインタフェース１５であって、クロック
バッファ回路１と、入力バッファ２０1，２０2と、レジ
スタ３０とを備えている。
【００４０】クロックバッファ回路１は図１に示す第１
の実施の形態のクロックバッファ回路１と同じ構成を有
している。
【００４１】レジスタ３０は、マスタラッチ回路３１
と、ラッチ回路３３と、インバータ３４と、スレーブラ
ッチ回路３５と、ラッチ回路３７と、を備えている。マ
スタラッチ回路３１およびスレーブラッチ回路３５は共
にクロックドインバータから構成される。
【００４２】マスタラッチ回路３１はクロックバッファ
回路１の出力信号および出力信号をインバータ３４によ
って反転した反転出力信号に同期して動作し、入力バッ
ファ２０1，２０2を介して入力された外部入力信号（例
えば、アドレス、データ、または制御入力）をスレーブ
ラッチ回路３５に送出する。ラッチ回路３３はマスタラ
ッチ回路３１の出力を保持する。
【００４３】スレーブラッチ回路３５は、クロックバッ
ファ回路１の出力信号およびこの出力信号をインバータ
３４によって反転した出力信号に同期して動作し、マス
タラッチ回路３１の出力、すなわち、ラッチ回路３３に
保持された値を出力する。ラッチ回路３７はスレーブラ
ッチ回路３５の出力を保持する。
【００４４】なお、マスタラッチ回路３１がスルー状態
のときにはスレーブラッチ回路３５はクローズ状態とな
り、マスタラッチ回路３１がクローズ状態のときには、
スレーブラッチ回路３５はスルー状態なるように構成さ
れている。
【００４５】次に第２の実施の形態の動作を説明する。
説明を簡単にするためマスタラッチ回路３１はクロック
バッファ回路１の出力が「Ｈ」レベルのときスルー状態
で、「Ｌ」レベルのときクローズ状態となると仮定す
る。
【００４６】今、クロックバッファ回路１の出力が
「Ｈ」とすると、マスタラッチ回路３１はスルー状態で
スレーブラッチ回路３５はクローズ状態となる。このと
き、入力バッファ２０1，２０2を介して入力された外部
入力信号はマスタラッチ回路３１を通ってスレーブラッ
チ回路３５に送られるが、スレーブラッチ回路３５がク
ローズ状態であるため、スレーブラッチ回路３５を通過
しない。このため、マスタラッチ回路３１を通過した外
部入力信号はラッチ回路３３に保持される。
【００４７】次にクロックバッファ回路１の出力が
「Ｈ」レベルから「Ｌ」レベルになると、マスタラッチ
回路３１はクローズ状態になるとともにスレーブラッチ
回路３５はスルー状態となる。このため、ラッチ回路３
３に保持された信号はスレーブラッチ回路３５を通って
外部に出力される。なお、このときのスレーブラッチ回
路３５の出力はラッチ回路３７に保持される。
【００４８】このようにしてクロックバッファ回路１の
出力に同期して外部入力信号を一時的に記憶保持し、外
部に送出することになる。
【００４９】以上説明したように、１つの外部入力信号
に対してマスタラッチ回路およびスレーブラッチ回路か
らなる組が１組あれば良い。このため大容量化や、機能
動作を多様化しても、チップサイズが増大するのを可及
的に抑制することができるとともに省電力を図ることが
できる。
【００５０】（第３の実施の形態）次に本発明の第３の
実施の形態を図４を参照して説明する。この第３の実施
の形態は同期型半導体記憶装置であって、その構成を図
４に示す。この実施の形態の同期型半導体記憶装置は、
インタフェース１５Ａと、メモリ本体５０とを備えてい
る。インタフェース１５Ａはクロックバッファ回路１
と、入力バッファ２０ａ1，２０ａ2，２０ｂ1，２０
ｂ2，２０ｃ1，２０ｃ2と、アドレスレジスタ３０ａ
と、データ入力レジスタ３０ｂと、データ出力レジスタ
３０ｃと、制御レジスタ３０ｄと、書込駆動回路４０
と、を備えている。またメモリ本体５０は、メモリセル
アレイ５２と、アドレスデコーダ５４と、センスアンプ
５６とを備えている。
【００５１】クロックバッファ回路１は図１に示す第１
の実施の形態のクロックバッファ回路１と全く同じ構成
となっている。すなわち外部からのクロック信号のアッ
プエッジおよびダウンエッジ毎にパルスを発生する。
【００５２】アドレスレジスタ３０ａは図３に示すレジ
スタ３０と全く同一の構成を有しており、入力バッファ
２０ａ1，２０ａ2を介して入力されるアドレスを、クロ
ックバッファ回路１の出力に同期して取込みアドレスデ
コーダ５４に送る。
【００５３】データ入力レジスタ３０ｂは、図３に示す
レジスタ３０と全く同一の構成を有しており、入出力端
子および入力バッファ２０ｂ1，２０ｂ2を介して入力さ
れたデータ入力を、クロックバッファ回路１の出力に同
期して取込み、書込駆動回路４０に送る。
【００５４】データ出力レジスタ３０ｃは、図３に示す
レジスタ３０と全く同一の構成を有しており、センスア
ンプ５６によって続出されたメモリセルアレイのデータ
を、クロックバッファ回路１の出力に同期して取込み、
上記入出力端子に送る。
【００５５】制御レジスタ３０ｄは、図３に示すレジス
タ３０と全く同一の構成を有しており、入力バッファ２
０ｃ1，２０ｃ2を介して入力される制御信号を、クロッ
クバッファ回路１の出力に同期して取込み、書込駆動回
路４０、アドレスデコーダ５４またはセンスアンプ５６
に送る。
【００５６】書込駆動回路４０は制御レジスタ３０ｄか
ら送られてくる制御信号に基づいて、データ入力レジス
タ３０ｂからのデータをメモリセルアレイ５２に書込
む。
【００５７】この第３の実施の形態の同期型半導体記憶
装置においては、外部からのクロック信号のアップエッ
ジおよびダウンエッジ毎にパルスを発生するクロックバ
ッファ回路１が用いられているとともに、レジスタ３０
ａ〜３０ｄは各々、マスタラッチ回路とスレーブラッチ
回路の組が１組しか有していない構成となっている。
【００５８】これにより、半導体記憶装置を大容量化し
たり、機能動作を多様化しても、チップサイズが増大す
るのを可及的に抑制することができるとともに省電力化
を図ることができる。
【００５９】（第４の実施の形態）次に本発明の第４の
実施の形態を図５を参照して説明する。この第４の実施
の形態はクロックバッファ回路であって、その構成を図
５に示す。この第４の実施の形態のクロックバッファ回
路１Ａは、図１に示す第１の実施の形態において、入力
バッファ３を新たに設けるとともに、遅延回路４，６を
各々偶数段のインバータから構成したものとなってい
る。
【００６０】入力バッファ３は入力バッファ２の出力を
受け出力信号ＩＮ１をスイッチ回路８に送出するように
構成されている。なお、本実施の形態においては遅延回
路４は外部からのクロック信号ＣＬＫを直接受けない
で、波形整形された、入力バッファ３の出力を受けるよ
うに構成されている。
【００６１】この第４の実施の形態のクロックバッファ
回路も第１の実施の形態のクロックバッファ回路と同様
の効果を奏することは云うまでもない。
【００６２】（第５の実施の形態）次に本発明の第５の
実施の形態を図６を参照して説明する。この第５の実施
の形態はクロックバッファ回路であって、その構成を図
６に示す。この第５の実施の形態のクロックバッファ回
路１Ｂは、図５に示す第４の実施の形態のクロックバッ
ファ回路１Ａにおいて、スイッチ回路８，１０をスイッ
チ回路８Ａ，１０Ａに各々置換えた構成となっている。
【００６３】スイッチ回路８Ａは、スイッチ回路８のト
ランスファゲート８ａをクロックドインバータ８ｃに置
換えた構成となっている。また、スイッチ回路１０Ａ
は、スイッチ回路１０のトランスファゲート１０ａをク
ロックドインバータ１０ｃに置換えた構成となってい
る。
【００６４】この第５の実施の形態のクロックバッファ
回路１Ｂの出力ＯＵＴは第４の実施の形態のクロックバ
ッファ回路１Ａの出力と電位が逆となる。
【００６５】この第５の実施の形態も第４の実施の形態
のクロックバッファ回路と同様の効果を奏することは云
うまでもない。
【００６６】（第６の実施の形態）次に本発明の第６の
実施の形態を図７を参照して説明する。この第６の実施
の形態はクロックバッファ回路であって、その構成を図
７に示す。この第６の実施の形態のクロックバッファ回
路１Ｃは、クロック信号ＣＬＫとこのクロック信号ＣＬ
Ｋを反転したクロック信号／ＣＬＫを外部から受ける。
このため図５に示す第４の実施の形態をクロックバッフ
ァ回路１Ａにおいて、入力バッファ２，３の代わりに、
入力バッファ２ａ，３ａ，２ｂ，３ｂを設けた構成とな
っている。そして、入力バッファ２ａ，３ａを介して入
力されたクロック信号ＣＬＫは遅延回路４とスイッチ回
路８に送られるように構成されている。また入力バッフ
ァ２ｂ，３ｂを介して入力されたクロック信号／ＣＬＫ
は遅延回路６およびスイッチ回路１０に送られるように
構成されている。
【００６７】この第６の実施の形態も第４の実施の形態
と同様の効果を奏することは云うまでもない。
【００６８】なお、第４乃至第６の実施の形態のクロッ
クバッファ回路を、第２の実施の形態のインタフェース
および第３の実施の形態の同期型半導体記憶装置に用い
ても良いことは云うまでもない。
【００６９】
【発明の効果】以上述べたように、本発明によれば、大
容量や機能動作を多様化しても、チップサイズの増大を
可及的に抑制することができるとともに省電力化を図る
ことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図。
【図２】第１の実施の形態の動作を説明する波形図。
【図３】本発明の第２の実施の形態の構成を示すブロッ
ク図。
【図４】本発明の第３の実施の形態の構成を示すブロッ
ク図。
【図５】本発明の第４の実施の形態の構成を示すブロッ
ク図。
【図６】本発明の第５の実施の形態の構成を示すブロッ
ク図。
【図７】本発明の第６の実施の形態の構成を示すブロッ
ク図。
【図８】従来の同期型半導体記憶装置の構成を示すブロ
ック図。
【図９】マスタラッチ回路の構成を示す図。
【図１０】ラッチ回路の構成を示す回路図。
【符号の説明】
１ クロックバッファ回路 ２ 入力バッファ ４ 遅延回路 ６ 遅延回路 ８ スイッチ回路 ８ａ トランスファゲート ８ｂ インバータ １０ スイッチ回路 １０ａ トランスファゲート １０ｂ インバータ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 JJ03 JJ37 KB32 KB35 KB42 KB43 KB84 KB91 NN03 QQ18 5B079 BA20 BB04 BC01 BC03 CC02 DD06 DD20 5J039 AB01 KK04 KK10 KK13 MM04 MM16 NN06

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】クロック信号を受ける第１の遅延回路と、 前記クロック信号および前記第１の遅延回路の出力に基
    づいて開閉動作し、この開閉動作に応じて前記クロック
    信号を通過させて出力する第１のスイッチ回路と、 前記クロック信号を反転したクロック信号を受ける第２
    の遅延回路と、 前記反転したクロック信号および前記第２の遅延回路の
    出力に基づいて開閉動作し、この開閉動作に応じて前記
    反転したクロック信号を通過させて出力する第２のスイ
    ッチ回路と、 を備え、前記第２のスイッチ回路は前記第１のスイッチ
    回路の開閉動作とは逆の開閉動作し、前記第１および第
    ２のスイッチ回路の出力端子は共通に接続されているこ
    とを特徴とするクロックバッファ回路。
  2. 【請求項２】前記クロック信号を受け前記反転したクロ
    ック信号を出力する第１のインバータを更に備えたこと
    を特徴とする請求項１記載のクロックバッファ回路。
  3. 【請求項３】前記クロック信号は外部から入力されたク
    ロック信号であり、前記第１のインバータの出力を受
    け、前記クロック信号と同相のクロック信号を前記第１
    の遅延回路および第１のスイッチ回路に送出する第２の
    インバータを更に備えたことを特徴とする請求項２記載
    のクロックバッファ回路。
  4. 【請求項４】前記第１および第２の遅延回路は各々直列
    に接続された偶数段のインバータを有していることを特
    徴とする請求項１乃至３のいずれかに記載のクロックバ
    ッファ回路。
  5. 【請求項５】前記第１および第２のスイッチ回路は、各
    々トランスファゲートを備えていることを特徴とする請
    求項１乃至４のいずれかに記載のクロックバッファ回
    路。
  6. 【請求項６】前記第１および第２のスイッチ回路は、各
    々クロックドインバータを備えていることを特徴とする
    請求項１乃至４のいずれかに記載のクロックバッファ回
    路。
  7. 【請求項７】請求項１乃至６のいずれかに記載のクロッ
    クバッファ回路と、 このクロックバッファ回路の出力および反転出力に基づ
    いて入力信号を取り込むマスタラッチ回路と、このマス
    タラッチ回路の出力を保持する第１のラッチ回路と、前
    記クロックバッファ回路の出力および反転出力に基づい
    て前記第１のラッチ回路の出力を取込むスレーブラッチ
    回路と、このスレーブラッチ回路の出力を保持する第２
    のラッチ回路と、を有するレジスタと、 を備えたことを特徴とするインタフェース。
  8. 【請求項８】メモリセルアレイと、請求項７記載のイン
    タフェースとを含み、前記インタフェースを用いて前記
    メモリセルアレイにアクセスすることを特徴とする同期
    型半導体記憶装置。
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