KR20010004219A - 디디알 에스디램의 파이프래치 출력단 프리차지 구조 - Google Patents

디디알 에스디램의 파이프래치 출력단 프리차지 구조 Download PDF

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Abstract

본 발명은 DDR SDRAM에서 다수의 파이프래치의 출력 드라이버를 NMOS트랜지스터로 구성하여 출력단의 로드 부하량을 줄여 동작속도를 향상시킨 것으로서, 이를 위한 본 발명은 DDR SDRAM에 있어서, 데이터 출력을 제어하는 파이프카운트신호에 응답하여 풀업/풀다운신호로 저장되어 있는 데이터를 풀업/풀다운라인에 각각 전달하고 최초의 데이터에 의한 상기 풀업/풀다운신호가 각각 교차하여 풀업/풀다운라인 초기화신호를 생성하는 파이프래치; 제어신호와 상기 파이프카운트신호 및 상기 풀업/풀다운라인 초기화신호에 응답하여 상기 풀업/풀다운라인을 각각 전원전압 레벨로 인가하는 풀업/풀다운라인 초기화부; 상기 제어신호와 풀업/풀다운프리차지신호에 응답하여 데이터 출력 동작 후에 상기 풀업/풀다운라인을 전원전압레벨로 프리차지하는 프리차지부; 및 상기 풀업/풀다운라인을 통해 전달된 데이터를 외부로 출력하고 상기 풀업/풀다운프리차지신호를 생성하는 출력버퍼를 포함하여 이루어진다.

Description

디디알 에스디램의 파이프래치 출력단 프리차지 구조{Pipelatch output node precharge scheme of DDR SDRAM}
본 발명은 차세대 메모리소자인 DDR(Double Data Rate) 싱크로너스 DRAM(Synchronous DRAM : 이하, "SDRAM")에 관한 것으로, 특히 DDR SDRAM의 파이프래치(pipelatch) 출력단의 프리차지에 관한 것이다.
잘 알려진 바와 같이, 반도체메모리소자중 DRAM은 동작 속도 향상을 위하여 외부의 시스템 클럭에 동기 되어 동작하는 싱크로너스 DRAM(이하, SDRAM)이 널리 사용되고 있다. 한편, 통상의 SDRAM은 클럭의 라이징(rising) 에지(edge)에 동기 시켜 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 소자인데 반하여, DDR SDRAM은 클럭 라이징 및 폴링(falling) 에지에 동기 되어 연속적으로 두 개의 데이터가 입출력될 수 있다. 따라서, 클럭의 주파수를 증가시키지 않더라도 종래의 SDRAM에 비해 최소한 두 배 이상의 동작속도를 구현할 수 있어 차세대 DRAM으로서 크게 각광받고 있다. 한편, 연속적으로 데이터를 출력하기 위해서 셀에서 읽어온 데이터를 복수의 파이프래치에 임시로 저장하였다가 출력하는 방법을 사용한다.
2비트 프리페치(prefetch)를 사용하는 SDRAM이나 DDR SDRAM의 경우 데이터를 임시 저장하는 파이프래치에서 출력 버퍼를 구동하는 드라이버의 출력노드가 파이프래치간에 서로 공유되어 있다. 특히 128M DDR SDRAM의 경우 8개의 파이프래치의 출력 드라이버의 출력단이 서로 공유되어 있어 이 중 한곳의 파이프래치에서 출력이 나올 경우에 나머지 7개의 파이프래치의 출력단이 로드(load)로 작용하게 되어 있어서, 데이터 억세스타임에 많은 영향을 미친다.
또한 파이프래치의 출력노드는 PMOS트랜지스터와 NMOS트랜지스터를 포함하는 인버터의 CMOS 드라이버로 구성되어 있어, CMOS 드라이버의 경우 PMOS트랜지스터의 구동력이 NMOS트랜지스터에 비해 반 정도이므로 PMOS트랜지스터의 사이즈가 NMOS트랜지스터의 약 두 배로 되어 구성된다. 따라서 PMOS트랜지스터의 로드(load) 부하량이 NMOS트랜지스터의 두 배에 상당한다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 파이프래치의 출력 드라이버를 NMOS트랜지스터로 구성하여 출력단의 로드 부하량을 줄여 동작속도를 향상시킨 DDR SDRAM을 제공하는 데 그 목적이 있다.
도1은 본 발명의 일실시예에 따른 DDR SDRAM의 데이터 출력단의 블럭 다이아그램.
도2는 본 발명의 일실시예에 따른 파이프래치의 간략화된 회로도.
도3은 본 발명의 일실시예에 따른 프리차지부의 회로도.
도4는 본 발명의 일실시예에 따른 풀업/풀다운라인 초기화부의 회로도.
도5는 본 발명의 일실시예에 따른 DDR SDRAM의 데이터 출력 타이밍 다이아그램.
* 도면의 주요 부분에 대한 부호의 설명
110 : 파이프래치 130 : 풀업/풀다운라인 초기화부
150 : 프리차지부
puz/pdz : 풀업/풀다운라인
frst_pu/frst_pd : 풀업/풀다운신호
frst_puz_com/frst_pdz_com : 풀업/풀다운라인 초기화신호
pcnt : 파이프카운트
상기 목적을 달성하기 위한 본 발명은 DDR SDRAM에 있어서, 데이터 출력을 제어하는 파이프카운트신호에 응답하여 풀업/풀다운신호로 저장되어 있는 데이터를 풀업/풀다운라인에 각각 전달하고 최초의 데이터에 의한 상기 풀업/풀다운신호가 각각 교차하여 풀업/풀다운라인 초기화신호를 생성하는 파이프래치; 제어신호와 상기 파이프카운트신호 및 상기 풀업/풀다운라인 초기화신호에 응답하여 상기 풀업/풀다운라인을 각각 전원전압 레벨로 인가하는 풀업/풀다운라인 초기화부; 상기 제어신호와 풀업/풀다운프리차지신호에 응답하여 데이터 출력 동작 후에 상기 풀업/풀다운라인을 전원전압레벨로 프리차지하는 프리차지부; 및 상기 풀업/풀다운라인을 통해 전달된 데이터를 외부로 출력하고 상기 풀업/풀다운프리차지신호를 생성하는 출력버퍼를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 본 발명의 일실시예에 따른 DDR SDRAM의 데이터 출력단의 블럭 다이아그램으로서, 데이터 출력을 제어하는 파이프카운트신호 pcnt에 응답하여 풀업/풀다운신호로 저장되어 있는 데이터를 풀업/풀다운라인 puz/pdz에 각각 전달하고 최초의 데이터에 의한 상기 풀업/풀다운신호 frst_pu/frst_pd가 각각 교차하여 풀업/풀다운라인 초기화신호 frst_puz_com/frst_pdz_com를 생성하는 파이프래치(pipe latch)(110)와, 제어신호 reset과 상기 파이프카운트신호 pcnt및 상기 풀업/풀다운라인 초기화신호 frst_puz_com/frst_pdz_com에 응답하여 상기 풀업/풀다운라인 puz/pdz을 각각 전원전압 레벨로 인가하는 풀업/풀다운라인 초기화부(130)와, 상기 제어신호 reset과 풀업/풀다운프리차지신호 puz_pcgz/pdz_pcgz에 응답하여 데이터 출력 동작 후에 상기 풀업/풀다운라인 puz/pdz을 전원전압레벨로 프리차지하는 프리차지부(150)와, 상기 풀업/풀다운라인 puz/pdz를 통해 전달된 데이터를 외부로 출력하고 상기 풀업/풀다운프리차지신호 puz_pcgz/pdz_pdgz를 생성하는 출력버퍼(170)로 이루어진다.
도2는 본 발명의 일실시예에 따른 파이프래치(110)의 간략화된 회로도로서, 파이프래치(110)로의 데이터 입력을 제어하는 파이프래치제어신호 pcd에 응답하여 셀 데이터를 인가 받아 데이터를 풀업/풀다운신호로서 임시로 저장하는 래치(210)와, 상기 파이프카운트신호 pcnt와 상기 풀업신호 frst_pu를 각각 게이트로 인가 받아 직렬로 연결된 소스-드레인 경로를 통해 상기 풀업라인 puz를 풀다운시키는 NMOS트랜지스터 NM25 및 NM26과, 상기 파이프카운트신호 pcnt와 상기 풀다운신호 frst_pd를 각각 게이트로 인가 받아 직렬로 연결된 소스-드레인 경로를 통해 상기 풀다운라인 pdz를 풀다운시키는 NMOS트랜지스터 NM27 및 NM28과, 상기 파이프카운트신호 pcnt와 상기 풀다운신호 pd를 각각 게이트로 인가 받아 직렬로 연결된 소스-드레인 경로를 통해 상기 풀업라인 초기화신호 frst_puz_com을 풀다운시키는 NMOS트랜지스터 NM23 및 NM24와, 상기 파이프카운트신호 pcnt와 상기 풀업신호 frst_pu를 각각 게이트로 인가 받아 직렬로 연결된 소스-드레인 경로를 통해 상기 풀다운라인 초기화신호 frst_pdz_com을 풀다운시키는 NMOS트랜지스터 NM21 및 NM22를 구비하여 이루어진다.
도3은 본 발명의 일실시예에 따른 프리차지부(170)의 회로도로서, 게이트로 반전된 상기 제어신호 reset과 상기 풀업라인프리차지신호 puz_pcgz를 입력받아 소스-드레인 경로를 통해 상기 풀업라인 puz를 전원전압으로 프리차지시키는 PMOS트랜지스터 PM21 및 PM22와, 게이트로 상기 반전된 제어신호 reset과 상기 풀다운라인프리차지신호 pdz_pcgz를 입력받아 소스-드레인 경로를 통해 상기 풀다운라인 pdz를 전원전압으로 프리차지시키는 PMOS트랜지스터 PM23 및 PM24로 이루어진다.
도4는 본 발명의 일실시예에 따른 풀업/풀다운라인 초기화부(150)의 회로도로서, 풀업라인 초기화부(410)는 게이트로 상기 제어신호 reset을 입력받아 소스-드레인 경로를 통해 제1저장노드 N41을 풀업시키는 PMOS트랜지스터 PM41과, 상기 제1저장노드 N41 신호를 보존하기 위하여 두 개의 인버터로 구성된 제1래치부(411)와, 게이트로 상기 파이프카운트신호 pcnt와 상기 풀업라인 초기화신호 frst_puz_com를 각각 입력받아 직렬로 연결된 소스-드레인 경로를 통해 상기 제1저장노드 N41을 풀다운시키는 NMOS트랜지스터 NM41 및 NM42와, 게이트로 상기 제1저장노드 N41 신호를 인가 받아 소스-드레인 경로를 통해 풀업신호를 공급하는 PMOS트랜지스터 PM42와, 게이트로 상기 제1저장노드 N41 신호를 반전하여 지연한 신호를 인가 받아 소스-드레인 경로를 통해 상기 PMOS트랜지스터 PM42를 통하여 공급받은 풀업신호를 상기 풀업라인 puz로 전달하는 PMOS트랜지스터 PM43과, 게이트로 상기 반전된 풀업라인신호 puz를 인가 받아 소스-드레인 경로를 통해 상기 제1저장노드 N41에 풀다운신호를 공급하는 NMOS트랜지스터 NM43으로 이루어진다.
풀다운라인 초기화부(450)는 상기 풀다운라인 초기화신호 frst_pdz_com와, 상기 풀다운라인신호 pdz가 인가되어 상기 풀다운라인신호 pdz가 인가되는 것을 제외하곤 상기 풀업라인 초기화부(410)와 동일하게 구성된다.
도5의 본 발명의 일실시예에 따른 DDR SDRAM의 데이터 출력 타이밍 다이아그램을 참조하여, 상기와 같은 구성을 갖는 본 발명의 동작에 대해 살펴본다.
풀업/풀다운라인 puz/pdz는 최초에 "로우"로 세팅되어 있는 상태에서, 파이프래치의 출력 드라이버를 NMOS트랜지스터로만 구동하기 위해서는 상기 풀업/풀다운라인 puz/pdz를 "하이"로 프리차지하여야 한다.
그런데 상기 풀업/풀다운라인 puz/pdz의 프리차지 동작은 데이터 출력버퍼(170)를 통해 데이터가 전달되고 난 후에 액티브되어 상기 풀업/풀다운라인을 최초에 "하이"로 인가해주기 위해서 사용되는 블럭이 풀업/풀다운라인 초기화부(130)이다.
상기 풀업/풀다운라인의 초기화는 상기 파이프래치에서 최초의 데이터에 의한 풀다운신호 frst_pd가 "하이"로 인가되는 경우, 상기 파이프카운트신호 pcnt가 "하이"로 액티브되는 경우 상기 풀업라인 초기화신호 frst_puz_com이 "로우" 신호로 풀업라인 초기화부(410)로 인가된다.
상기 풀업라인 초기화부(410)에서는 상기 제어신호 rest에 응답하여 상기 제1저장노드 N41을 "하이"로 풀업시키고 제1래치부(411)에 의해 저장되고 반전 및 지연을 거쳐 PMOS트랜지스터 PM43을 턴-온시켜 놓는다. 상기 파이프카운트신호 pcnt와 상기 풀업라인 초기화신호 frst_puz_com이 액티브되어 NMOS트랜지스터 NM41 및 NM42가 턴-온되어 상기 제1저장노드 N41을 풀다운시킨다. 이는 PMOS트랜지스터 PM42를 턴-온시켜 턴-온되어 있던 PMOS트랜지스터 PM43을 통해 상기 풀업라인 puz를 풀업시킨다.
따라서 상기 풀업라인 puz가 "하이"로, 상기 풀다운라인 pdz는 "로우"로 출력버퍼로 인가되어, 데이터를 출력하고 나면 상기 풀업/풀다운라인프리차지신호 puz_pcgz/pdz_pcgz가 액티브되어 프리차지부(150)로 인가되어 상기 풀업/풀다운라인 puz/pdz를 "하이"로 프리차지한다.
상술한 바와 같이 "하이"로 프리차지된 풀업/풀다운라인 puz/pdz는 상기 파이프래치(110)에 데이터가 전달되어 풀업신호가 "하이"로 되는 경우에는 풀업라인 puz를 "로우"로 떨어뜨리고, 반대로 풀다운신호가 "하이"로 인가되는 경우에는 풀다운라인 pdz를 "로우"로 떨어뜨린다. 여기서 상기 풀업/풀다운라인 puz/pdz가 "로우"일 때 출력으로는 "하이"가 나오는 것에 주의하여야 한다.
최초의 데이터에 의한 풀업신호 frst_pu가 "하이"로 인가되는 경우에는, 상기 풀다운라인 pdz가 먼저 "하이"로 되는 것을 제외하곤 동일하게 동작한다.
결국 파이프래치의 출력 드라이버를 NMOS트랜지스터로만 구성하여 복수의 파이프래치의 출력노드를 공유함으로서 큰 비중을 차지하는 출력단의 로드(load) 부하량으로 인한 신호 전달의 지연을 최소화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은 DDR SDRAM에서 다수의 파이프래치의 출력 드라이버를 NMOS트랜지스터로 구성하여 출력단의 로드 부하량을 줄여 동작속도를 향상시켰다.

Claims (5)

  1. DDR SDRAM에 있어서,
    데이터 출력을 제어하는 파이프카운트신호에 응답하여 풀업/풀다운신호로 저장되어 있는 데이터를 풀업/풀다운라인에 각각 전달하고 최초의 데이터에 의한 상기 풀업/풀다운신호가 각각 교차하여 풀업/풀다운라인 초기화신호를 생성하는 파이프래치;
    제어신호와 상기 파이프카운트신호 및 상기 풀업/풀다운라인 초기화신호에 응답하여 상기 풀업/풀다운라인을 각각 전원전압 레벨로 인가하는 풀업/풀다운라인 초기화부;
    상기 제어신호와 풀업/풀다운프리차지신호에 응답하여 데이터 출력 동작 후에 상기 풀업/풀다운라인을 전원전압레벨로 프리차지하는 프리차지부; 및
    상기 풀업/풀다운라인을 통해 전달된 데이터를 외부로 출력하고 상기 풀업/풀다운프리차지신호를 생성하는 출력버퍼
    를 포함하여 이루어지는 DDR SDRAM.
  2. 제1항에 있어서,
    상기 파이프래치는,
    파이프래치로의 데이터 입력을 제어하는 파이프래치제어신호에 응답하여 셀 데이터를 인가 받아 데이터를 풀업/풀다운신호로서 임시로 저장하는 래치;
    상기 파이프카운트신호와 상기 풀업신호를 각각 게이트로 인가 받아 직렬로 연결된 소스-드레인 경로를 통해 상기 풀업라인을 풀다운시키는 제1 및 제2NMOS트랜지스터;
    상기 파이프카운트신호와 상기 풀다운신호를 각각 게이트로 인가 받아 직렬로 연결된 소스-드레인 경로를 통해 상기 풀다운라인을 풀다운시키는 제3 및 제4NMOS트랜지스터;
    상기 파이프카운트신호와 상기 풀다운신호를 각각 게이트로 인가 받아 직렬로 연결된 소스-드레인 경로를 통해 상기 풀업라인 초기화신호를 풀다운시키는 제5 및 제6NMOS트랜지스터; 및
    상기 파이프카운트신호와 상기 풀업신호를 각각 게이트로 인가 받아 직렬로 연결된 소스-드레인 경로를 통해 상기 풀다운라인 초기화신호를 풀다운시키는 제7 및 제8NMOS트랜지스터
    를 구비하여 이루어지는 것을 특징으로 하는 DDR SDRAM.
  3. 제2항에 있어서,
    상기 풀업라인 초기화부는,
    게이트로 상기 제어신호를 입력받아 소스-드레인 경로를 통해 제1저장노드를 풀업시키는 제1PMOS트랜지스터;
    상기 제1저장노드 신호를 보존하기 위하여 두 개의 인버터로 구성된 제1래치부;
    게이트로 상기 파이프카운트신호와 상기 풀업라인 초기화신호를 각각 입력받아 직렬로 연결된 소스-드레인 경로를 통해 상기 제1저장노드를 풀다운시키는 제1 및 제2NMOS트랜지스터;
    게이트로 상기 제1저장노드신호를 인가 받아 소스-드레인 경로를 통해 풀업신호를 공급하는 제2PMOS트랜지스터;
    게이트로 상기 제1저장노드신호를 반전하여 지연한 신호를 인가 받아 소스-드레인 경로를 통해 상기 제2PMOS트랜지스터를 통하여 공급받은 풀업신호를 상기 풀업라인으로 전달하는 제3PMOS트랜지스터; 및
    게이트로 상기 반전된 풀업라인 신호를 인가 받아 소스-드레인 경로를 통해 상기 제1저장노드에 풀다운신호를 공급하는 제3NMOS트랜지스터
    를 구비하여 이루어지는 것을 특징으로 하는 DDR SDRAM.
  4. 제2항에 있어서,
    상기 풀다운라인 초기화부는,
    게이트로 상기 제어신호를 입력받아 소스-드레인 경로를 통해 제2저장노드를 풀업시키는 제1PMOS트랜지스터;
    상기 제2저장노드 신호를 보존하기 위하여 두 개의 인버터로 구성된 제2래치부;
    게이트로 상기 파이프카운트신호와 상기 풀다운라인 초기화신호를 각각 입력받아 직렬로 연결된 소스-드레인 경로를 통해 상기 제2저장노드를 풀다운시키는 제1 및 제2NMOS트랜지스터;
    게이트로 상기 제2저장노드신호를 인가 받아 소스-드레인 경로를 통해 풀업신호를 공급하는 제2PMOS트랜지스터;
    게이트로 상기 제2저장노드신호를 반전하여 지연한 신호를 인가 받아 소스-드레인 경로를 통해 상기 제2PMOS트랜지스터를 통하여 공급받은 풀업신호를 상기 풀다운라인으로 전달하는 제3PMOS트랜지스터; 및
    게이트로 상기 반전된 풀다운라인 신호를 인가 받아 소스-드레인 경로를 통해 상기 제1저장노드에 풀다운신호를 공급하는 제3NMOS트랜지스터
    를 구비하여 이루어지는 것을 특징으로 하는 DDR SDRAM.
  5. 제1항에 있어서,
    상기 프리차지부는,
    게이트로 반전된 상기 제어신호와 상기 풀업라인 프리차지신호를 입력받아 소스-드레인 경로를 통해 상기 풀업라인을 전원전압으로 프리차지시키는 제1 및 제2PMOS트랜지스터; 및
    게이트로 상기 반전된 제어신호와 상기 풀다운라인 프리차지신호를 입력받아 소스-드레인 경로를 통해 상기 풀다운라인을 전원전압으로 프리차지시키는 제3 및 제4PMOS트랜지스터
    를 구비하여 이루어지는 것을 특징으로 하는 DDR SDRAM.
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