JP4145984B2

JP4145984B2 - 半導体記憶装置

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Publication number: JP4145984B2
Application number: JP06731498A
Authority: JP
Inventors: 伸朗大塚; 修平林
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-17
Filing date: 1998-03-17
Publication date: 2008-09-03
Anticipated expiration: 2018-03-17
Also published as: US6154393A; JPH11265581A

Description

【０００１】
【発明の属する技術分野】
本発明は、ダブルデータレート（Double Data Rate）仕様の同期型の半導体記憶装置に関し、特にダブルデータレート仕様の半導体記憶装置に備えられた出力制御回路に関するものである。
【０００２】
【従来の技術】
従来、同期型の半導体記憶装置の場合、データの出力タイミングがクロック信号で制御されるために、半導体記憶装置の出力制御回路には出力レジスタが設けられている。
【０００３】
図６に従来の出力レジスタの構成を示し、図７にこの出力レジスタの動作を説明するためのタイミングチャートを示す。図６に示すように、一般的な出力レジスタＲ１は、マスタラッチＭ１０とスレーブラッチＳ１０を有している。マスタラッチＭ１０はクロックドインバータＣ１、Ｃ２とインバータＩ１からなり、これらクロックドインバータＣ１、Ｃ２にはクロック信号ＣＫＭとこの反転信号 /ＣＫＭが入力されている。スレーブラッチＳ１０はクロックドインバータＣ３、Ｃ４とインバータＩ２からなり、これらクロックドインバータＣ３、Ｃ４にはクロック信号ＣＫＳとこの反転信号 /ＣＫＳが入力されている。
【０００４】
前記マスタラッチＭ１０とスレーブラッチＳ１０は、入力データをそのまま出力に転送するスルー状態と、入力を切り離してデータを保持（ラッチ）するラッチ状態の２通りの状態をとる。マスタラッチＭ１０とスレーブラッチＳ１０の状態は、それぞれに入力されるクロック信号で制御されるが、お互い逆の状態（一方がラッチ状態のとき、他方はスルー状態）になるようにクロック信号ＣＫＭとＣＫＳは逆相で入力される。
【０００５】
より正確に言えば、図７（ｄ）、（ｅ）に示すように、クロック信号ＣＫＭが“Ｈ”でクロック信号ＣＫＳが“Ｌ”となり、マスタラッチＭ１０がラッチ状態でスレーブラッチＳ１０がスルー状態から、逆の状態に遷移するときは、クロック信号ＣＫＳが“Ｈ”となりスレーブラッチＳ１０がラッチ状態に遷移するタイミング（図７中のtB）よりも、クロック信号ＣＫＭが“Ｌ”となりマスタラッチＭ１０がスルー状態に遷移するタイミング（図７中のtC）をわずかに遅れるように、それぞれのクロック信号ＣＫＭ、ＣＫＳの変化のタイミングを制御する。
【０００６】
こうすることにより、クロック信号ＣＫＭのサイクルの始まりであるtAの時点で、マスタラッチＭ１０が取り込み保持していた出力レジスタへの入力データ（ア）を、tBからはスレーブラッチＳ１０で保持する。マスタラッチＭ１０は、tC以降に入力データをスルーとして、次のサイクルのtA′で再びデータ（イ）をラッチする準備に入る。これにより、出力レジスタの出力となるスレーブラッチＳ１０の出力は、各サイクルの始まりにおいて出力レジスタに入力されていたデータをそのサイクルの間保持することができる。
【０００７】
また、前記出力レジスタの出力は、通常、信号負荷の大きい外部出力用の出力回路へデータ転送される。このため、信号遅延を抑えるために、出力レジスタは出力パッドの近傍に配置される。よって、多ビット構成の半導体記憶装置の場合には、出力レジスタは出力パッドに併せて半導体記憶装置チップ内に分散配置される。
【０００８】
ここで、出力レジスタを制御するクロック信号はクロック信号生成回路から各出力レジスタへ出力されるため、出力レジスタがチップ内に分散配置されると、クロック信号配線の総長がのびることになる。これにより、配線自身の寄生抵抗が増加し、駆動すべき負荷容量に加えて配線自身の負荷容量も増加する。つまり、ＲＣ遅延によるクロック信号の遅延が増えることにより、性能悪化の問題が発生する。さらに、チップ内における出力レジスタの位置に依存してクロック信号のＲＣ遅延が異なるため、これによって生ずる出力データのばらつき、いわゆるクロックスキューも問題となる。
【０００９】
一般的に、ＲＣ遅延に対しては、グローバルなクロック信号をさらにローカルなクロックバッファで分散駆動するなどの対策がとられ、またクロックスキューの問題に対しては、出力レジスタごとのクロック信号のＲＣ遅延が等価になるようにクロックの配線経路を工夫するなどの対策がとられている。しかし、いずれの問題にしても、クロック信号が駆動すべき負荷容量を最小に抑えることが重要である。
【００１０】
次に、前述の出力レジスタを用いたＤＤＲ仕様の出力制御回路について説明する。図８は、出力レジスタを用いたＤＤＲ仕様の出力制御回路の構成例を示す図である。通常の同期型の半導体記憶装置においては、図９に示すように出力制御用のクロック信号のサイクルの始まりであるアップエッジ毎にデータが入出力される方式、シングルデータレート（ＳＤＲ；Single Data Rate）に対し、サイクルの始まりと中間の２回、つまりクロックのアップエッジとダウンエッジのそれぞれにおいてシリアルにデータが入出力される方式のことをダブルデータレート（ＤＤＲ；Double Data Rate）という。
【００１１】
半導体記憶装置に入力されるアドレスデータは、通常、１つであるため、入力アドレスに対するデータと、記憶装置内部にてバーストモードで生成されるアドレスに対するデータがやりとりされる。ＤＤＲ仕様は、通常のＳＤＲ仕様の倍のデータ転送を行おうとするものであるため、ＤＤＲ仕様における半導体記憶装置内部でのメモリセルの読み出しは、ほぼＳＤＲ仕様と同様の時間で行われている。つまり、入力アドレスに対するメモリセルと、半導体記憶装置内部でバーストモードで生成されるアドレスに対するメモリセルとが同時に選択されて、メモリセルに記憶されたデータが検出される。このデータが図８にあるように２本のデータ線ＤＬ１、ＤＬ２からパラレルに設けられた出力レジスタＲ１１、Ｒ１２にそれぞれ入力、保持されている。
【００１２】
ここで、前記出力レジスタＲ１１、Ｒ１２の後段に設けられたマルチプレクサ４０によって、サイクル前半は出力レジスタＲ１１側のスレーブラッチＳ１１のデータが外部出力回路４２に出力され、サイクル後半は出力レジスタＲ１２側のスレーブラッチＳ１２のデータが外部出力回路４２に出力される。そして、外部出力回路４２に入力されたデータが外部に出力されるようになっている。
【００１３】
このように、クロック信号のサイクル前後半で読み出される出力レジスタＲ１１側と出力レジスタＲ１２側のデータのアドレスの関係は、バーストモードがリニア（Linear）かインターリーブ（Interleaved ）かによって異なり、さらにインターリーブの場合はスタートアドレスに応じて切り替わる。したがって、内部のメモリセルから同時に読み出された２つのデータを、これらのアドレスの関係に応じて出力レジスタＲ１１と出力レジスタＲ１２に選択して格納するために、出力レジスタＲ１１、Ｒ１２の前段にバスの接続を制御するデータバス制御回路（bus exchanger ）４４が設けてある。このデータバス制御回路４４は、メモリセルから出力レジスタまでの間で複数のデータバスの接続関係を制御することにより、メモリセルと出力レジスタとの接続関係を設定された条件に従って選択することができる回路である。なお、データバス制御回路については、特願平９−２９５４３１号に記載されている。
【００１４】
【発明が解決しようとする課題】
図８に示すように、ＤＤＲ仕様の半導体記憶装置の場合、出力レジスタがパラレルに設けられるために、ＳＤＲ仕様の場合に比べて倍の数の出力レジスタが必要となる。すると、出力レジスタを制御するクロック信号（図８中のＣＫＭ、ＣＫＳ）が駆動しなければならないゲート容量負荷は倍になる。つまり、ＤＤＲ仕様では、ＳＤＲ仕様の場合に存在する前述したクロック信号のＲＣ遅延による性能悪化の問題や、クロックスキューの問題がそのまま増長されることになる。このため、ＳＤＲ仕様の倍の周波数でデータを読み出すことができなくなるという問題が発生する。
【００１５】
そこで本発明は、前記課題に鑑みてなされたものであり、出力レジスタを制御するクロック信号のゲート容量負荷を低減することにより、クロック信号のＲＣ遅延による性能悪化及びクロックスキューを低減し、シングルデータレート（ＳＤＲ）仕様の倍のデータ転送レートでデータを読み出すことができるダブルデータレート（ＤＤＲ）仕様の半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の一実施態様の半導体記憶装置は、データを記憶するメモリセルと、マスタラッチ回路のみを有する第１のデータ記憶手段と、マスタラッチ回路とスレーブラッチ回路を有する第２のデータ記憶手段と、前記メモリセルと前記第１のデータ記憶手段及び第２のデータ記憶手段との接続関係を設定された条件に従って選択することにより、前記メモリセルから同時に読み出した２つのデータのうち、先に出力することが必要とされるデータを前記第１のデータ記憶手段に出力し、この第１のデータ記憶手段からのデータ出力の後に出力することが必要とされるデータを第２のデータ記憶手段に出力するデータバス制御手段と、前記第１のデータ記憶手段及び第２のデータ記憶手段に記憶されたデータを順次出力するマルチプレクサ手段とを具備し、前記第２のデータ記憶手段が有する前記マスタラッチ回路と前記スレーブラッチ回路を形成するトランジスタのチャネル幅は、前記第１のデータ記憶手段が有する前記マスタラッチ回路を形成するトランジスタのチャネル幅に比べて小さく、前記第２のデータ記憶手段は、前記第１のデータ記憶手段の電流駆動力よりも小さい電流駆動力を有することを特徴とする。
【００１７】
本発明の他の実施態様の半導体記憶装置は、データを記憶するメモリセルと、動作タイミングを制御するクロック信号のサイクルの始まりに入力されたデータを前記サイクルの前半の期間中、記憶するマスタラッチ回路を有する第１のデータ記憶手段と、前記クロック信号のサイクルの始まりに入力された前記データを前記サイクルの全期間中、記憶するマスタラッチ回路及びスレーブラッチ回路を有する第２のデータ記憶手段と、前記メモリセルから同時に読み出した２つのデータのうち、先に出力することが必要とされるデータを前記第１のデータ記憶手段に出力し、この第１のデータ記憶手段からのデータ出力の後に出力することが必要とされるデータを第２のデータ記憶手段に出力するデータバス制御手段と、前記クロック信号の一サイクルのうち、前半の期間では前記第１のデータ記憶手段に記憶されたデータを選択して出力し、後半の期間では前記第２のデータ記憶手段に記憶されたデータを選択して出力するマルチプレクサ手段とを具備し、前記第２のデータ記憶手段が有する前記マスタラッチ回路と前記スレーブラッチ回路を形成するトランジスタのチャネル幅は、前記第１のデータ記憶手段が有する前記マスタラッチ回路を形成するトランジスタのチャネル幅に比べて小さく、前記第２のデータ記憶手段は、前記第１のデータ記憶手段の電流駆動力よりも小さい電流駆動力を有することを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
図１は、この発明の実施の形態の半導体記憶装置の構成を示すブロック図である。
【００２０】
図１に示すように、この半導体記憶装置は、入力されたアドレス信号を記憶するアドレスレジスタ２、アドレスを自己発生するために入力されたアドレス信号から定められた規則に従ってバーストアドレス信号を生成するバーストカウンタ４、これらアドレスレジスタ２及びバーストカウンタ４から出力されるアドレス信号及びバーストアドレス信号をデコードしてローアドレス及びカラムアドレスを生成するアドレスデコーダ６、このアドレスデコーダ６から出力されるローアドレスを受け取りワード線を選択するローデコーダ８、前記アドレスデコーダ６から出力されるカラムアドレスを受け取りビット線を選択するカラムセレクタ１０、これらローデコーダ８とカラムセレクタ１０によって選択可能なメモリセルがマトリクス状に配置されたメモリセルアレイ１２、選択されたメモリセルに記憶されたデータを読み出すセンスアンプ１４、このセンスアンプ１４により読み出された複数のデータを受け取り、後述する第１及び第２の出力レジスタのいずれに出力するかを選択するデータバス制御回路１６、このデータバス制御回路１６から出力されるデータを記憶する第１の出力レジスタ１８及び第２の出力レジスタ２０、第１の出力レジスタ１８の出力を増幅する第１のバッファ回路２２、第２の出力レジスタ２０の出力を増幅する第２のバッファ回路２４、これら第１のバッファ回路２２及び第２のバッファ回路２４の出力を受け取り、入力された複数データを１つの出力データにマルチプレクスするマルチプレクサ２６、このマルチプレクサ２６の出力を外部に出力するための外部出力回路２８から構成される。
【００２１】
以下に前述した半導体記憶装置において、センスアンプ１４から外部出力回路２８の間に形成された出力制御回路について詳細に説明する。
図２は、前記半導体記憶装置における出力制御回路の構成を示す図である。
【００２２】
データバス制御回路１６は、メモリセルアレイ１２を構成するメモリセルから第１、第２の出力レジスタ１８、２０までの間で複数のデータバスの接続関係を制御することにより、メモリセルと第１、第２の出力レジスタ１８、２０との接続関係を設定された条件に従って選択することができる回路である。前記データバス制御回路１６は、メモリセルアレイ１２中のメモリセルからセンスアンプ１４によって読み出された２つの第１、第２のデータを受け取り、これらのうち先に出力することが必要とされるデータ（ここでは第１のデータ）を前記第１のデータ記憶手段に出力し、この第１のデータ記憶手段からのデータ出力の後に出力することが必要とされるデータ（ここでは第２のデータ）を第２の出力レジスタ２０に出力する。
【００２３】
第１の出力レジスタ１８は、クロック信号ＣＫＭにて制御されるマスタラッチＭ１からなる。第２の出力レジスタ２０は、クロック信号ＣＫＭにて制御されるマスタラッチＭ２と、クロック信号ＣＫＳにて制御されるスレーブラッチＳ１からなる。
【００２４】
前記第２の出力レジスタ２０のマスタラッチＭ２は、第１の出力レジスタ１８のマスタラッチＭ１に比べて、小さいサイズのトランジスタで形成される。すなわち、マスタラッチＭ２を形成するトランジスタのチャネル幅は、マスタラッチＭ１を形成するトランジスタのチャネル幅より短くなっている。また、第２の出力レジスタ２０のスレーブラッチＳ１は、図８に示した従来のスレーブラッチ、第１の出力レジスタ１８のマスタラッチＭ１に比べて、小さいサイズのトランジスタで形成される。
【００２５】
なお、マスタラッチＭ２及びスレーブラッチＳ１を形成するトランジスタのサイズについては、これらがそれぞれのラッチ回路として機能する最小のサイズ以上であればよい。これは、第２の出力レジスタ２０の後段に第２のバッファ回路２４を設け、マルチプレクサ２６に入力される信号の駆動力を第１の出力レジスタ１８側と第２の出力レジスタ２０側とでそろえているためである。
【００２６】
前記マスタラッチＭ１とマスタラッチＭ２にはクロック信号ＣＫＭが入力され、これらマスタラッチＭ１、Ｍ２はクロック信号ＣＫＭのアップエッジ、すなわち“Ｌ”から“Ｈ”への立ち上がりでデータをラッチし、クロック信号ＣＫＭのダウンエッジ、すなわち“Ｈ”から“Ｌ”への立ち下がりでデータをスルーする。スレーブラッチＳ１にはクロック信号ＣＫＳが入力され、このスレーブラッチＳ１はクロック信号ＣＫＳのアップエッジでデータをラッチし、クロック信号ＣＫＳのダウンエッジでデータをスルーする。
【００２７】
また、第１のバッファ回路２２は、バッファＢ１からなり、マスタラッチＭ１の出力を増幅する。第２のバッファ回路２４には、マルチプレクサ２６に接続された最終段のバッファ回路の駆動力をＡ側とＢ側とでそろえるために、例えば図２に示すように３段のバッファＢ２、Ｂ３、Ｂ４を設けて、バッファＢ４の駆動力をバッファＢ１の駆動力と同じにする。マルチプレクサ２６は、これらバッファＢ１及びバッファＢ４の出力を１つの出力にマルチプレクスして、外部出力回路２８に出力する。
【００２８】
すなわち、図８に示した従来例との違いは、クロック信号ＣＫＭのサイクル前半、クロックアップエッジで読み出す第１の出力レジスタ１８をマスタラッチＭ１だけの構成とする。さらに、クロック信号ＣＫＭのサイクル後半、クロックダウンエッジで読み出す第２の出力レジスタ２０はマスタラッチＭ２とスレーブラッチＳ１からなる構成とする。そして、第２の出力レジスタ２０のマスタラッチＭ２とスレーブラッチＳ１を形成するトランジスタのチャネル幅を第１の出力レジスタ１８のマスタラッチＭ１のトランジスタのチャネル幅に比べて小さくする。
【００２９】
さらに、第１の出力レジスタ１８の後段に設けられた第１のバッファ回路２２のマルチプレクサ２６への出力信号の駆動力と、第２の出力レジスタ２０の後段に設けられた第２のバッファ回路２４のマルチプレクサ２６への出力信号の駆動力をそろえるために、ここでは第２の出力レジスタ２０側に３段のバッファＢ２〜Ｂ４を設けて最終段のバッファＢ４の駆動力をバッファＢ１の駆動力とそろえている。
【００３０】
以上のように構成された半導体記憶装置の動作を図１、図２及び図３を参照して説明する。
図１に示すように、外部からアドレス信号がアドレスレジスタ２とバーストカウンタ４に入力される。アドレスレジスタ２に入力されたアドレス信号はアドレスレジスタ２に一時的に記憶された後、アドレスデコーダ６に出力される。一方、バーストカウンタ４にアドレス信号が入力されると、バーストカウンタ４は定められた規則に従ってバーストアドレス信号を生成してアドレスデーコダ６に出力する。
【００３１】
前記アドレスデコーダ６は、アドレス信号をデコードしてローアドレス及びカラムアドレスを生成し、ローデコーダ８及びカラムセレクタ１０にそれぞれ出力する。同様に、アドレスデコーダ６は、バーストアドレス信号をデコードしてローアドレス及びカラムアドレスを生成し、ローデコーダ８及びカラムセレクタ１０にそれぞれ出力する。
【００３２】
前記ローデコーダ８は、入力されたローアドレスに従ってワード線の選択を行う。カラムセレクタ１０は、入力されたカラムアドレスに従ってビット線の選択を行う。なお、ここでは前記アドレス信号によって１つのメモリセルが選択され、また前記バーストアドレス信号によって他の１つのメモリセルが選択されるものとする。
【００３３】
次に、図２と、図３に示す第１、第２の出力レジスタ１８、２０の動作を示したタイミングチャートを参照して説明する。
前記アドレス信号に基づいて選択されたワード線とビット線によってメモリセルが選択され、このメモリセルに記憶されているデータがセンスアンプ１４によって読み出される。ここで、読み出される前記データをデータ（ア）とする。このデータ（ア）は、データ線ＤＬ１によりデータバス制御回路１６に出力される。また、バーストアドレス信号に基づいて選択されたワード線とビット線によってメモリセルが選択され、このメモリセルに記憶されているデータがセンスアンプ１４によって読み出される。ここで、読み出される前記データをデータ（イ）とする。データ（イ）は、データ線ＤＬ２によりデータバス制御回路１６に出力される。
【００３４】
続いて、前記データバス制御回路１６では、データ（ア）とデータ（イ）のうち先に外部に出力することが必要とされるデータ（ここではデータ（ア））が第１の出力レジスタ１８に出力され、他のデータ（ここではデータ（イ））が第２の出力レジスタ２０に出力される。すなわち、データ（ア）とデータ（イ）のうち、クロック信号のサイクル前半に出力するデータ（ア）が第１の出力レジスタ１８に出力され、クロック信号のサイクル後半に出力するデータ（イ）が第２の出力レジスタ２０に出力される。
【００３５】
次に、図３に示すように、クロック信号ＣＫＭによりクロック信号のサイクル前半がマスタラッチＭ１、Ｍ２に入力されると、すなわちここではクロック信号ＣＫＭが“Ｌ”から“Ｈ”へ立ち上がると（図３中のtA）、マスタラッチＭ１にはデータ（ア）がラッチされ、マスタラッチＭ２にはデータ（イ）がラッチされる。マスタラッチＭ１にラッチされたデータ（ア）はバッファＢ１に出力され、このバッファＢ１により増幅されてマルチプレクサ２６の第１端子に出力される。
【００３６】
このとき、前記クロック信号ＣＫＭが“Ｌ”から“Ｈ”へ立ち上がるのに同期して、図３に示すようにクロック信号ＣＫＳが“Ｈ”から“Ｌ”へ立ち下がると（図３中のtA）、スレーブラッチＳ１はスルー状態となりマスタラッチＭ２にラッチされているデータ（イ）をそのままバッファＢ２に出力する。出力されたデータ（イ）は、バッファＢ２〜Ｂ４により増幅されてマルチプレクサ２６の第２端子に出力される。
【００３７】
続いて、スレーブラッチＳ１に入力されているクロック信号ＣＫＳが“Ｌ”から“Ｈ”へ立ち上がると（図３中のtB）、スレーブラッチＳ１はスルー状態からラッチ状態へ遷移してマスタラッチＭ２にラッチされていたデータ（イ）をラッチする。スレーブラッチＳ１にラッチされたデータ（イ）はバッファＢ２に出力され、バッファＢ２〜Ｂ４により増幅されてマルチプレクサ２６の第２端子に出力される。
【００３８】
さらに、クロック信号ＣＫＭによりクロック信号のサイクル後半が入力されると、すなわちクロック信号ＣＫＭが“Ｈ”から“Ｌ”に立ち下がると（図３中のtC）、マスタラッチＭ１及びマスタラッチＭ２はラッチ状態からスルー状態へ遷移する。
【００３９】
次に、図３に示すように、第１の出力レジスタ１８と第２の出力レジスタ２０にそれぞれ入力されるデータを、データ（ウ）、データ（エ）とする。再び、クロック信号ＣＫＭによりクロック信号のサイクル前半がマスタラッチＭ１、Ｍ２に入力されると（図３中のtA′）、マスタラッチＭ１にはデータ（ウ）がラッチされ、マスタラッチＭ２にはデータ（エ）がラッチされる。マスタラッチＭ１にラッチされたデータ（ウ）はバッファＢ１に出力され、このバッファＢ１により増幅されてマルチプレクサ２６の第１端子に出力される。
【００４０】
このとき、前記クロック信号ＣＫＭが“Ｌ”から“Ｈ”へ立ち上がるのに同期して、図３に示すようにクロック信号ＣＫＳが“Ｈ”から“Ｌ”へ立ち下がると（図３中のtA′）、スレーブラッチＳ１はスルー状態となりマスタラッチＭ２にラッチされているデータ（エ）をそのままバッファＢ２に出力する。出力されたデータ（エ）は、バッファＢ２〜Ｂ４により増幅されマルチプレクサ２６の第２端子に出力される。
【００４１】
続いて、スレーブラッチＳ１に入力されているクロック信号ＣＫＳが“Ｌ”から“Ｈ”へ立ち上がると（図３中のtB′）、スレーブラッチＳ１はスルー状態からラッチ状態へ遷移してマスタラッチＭ２にラッチされていたデータ（エ）をラッチする。スレーブラッチＳ１にラッチされたデータ（エ）はバッファＢ２に出力され、バッファＢ２〜Ｂ４により増幅されてマルチプレクサ２６の第２端子に出力される。
【００４２】
さらに、クロック信号ＣＫＭによりクロック信号のサイクル後半が入力されると（図３中のtC′）、マスタラッチＭ１及びマスタラッチＭ２はラッチ状態からスルー状態へ遷移する。
【００４３】
次に、前記マルチプレクサ２６は、クロック信号ＣＫＭのクロック信号のサイクル前半で第１端子に入力されているデータ（ア）を取り込み、そのサイクル後半で第２端子に入力されているデータ（イ）を取り込む。さらに、次のクロック信号ＣＫＭのクロック信号のサイクル前半で第１端子に入力されているデータ（ウ）を取り込み、そのサイクル後半で第２端子に入力されているデータ（エ）を取り込む。これにより、マルチプレクサ２６に取り込まれたデータは、図４に示すようにクロック信号ＣＫＭの半サイクル毎にデータが出力される信号となって外部出力回路２８に出力され、この外部出力回路２８から外部に出力される。
【００４４】
前述したように、クロック信号ＣＫＭのサイクル前半では第１、第２の出力レジスタ１８、２０内のデータはマスタラッチＭ１、Ｍ２で保持されており、スレーブラッチＳ１がデータを保持するのはクロック信号ＣＫＭのサイクル後半である。ところで、ＤＤＲ仕様においては第１の出力レジスタ１８からデータを読み出すのはサイクル前半のみであり、サイクル後半は第２の出力レジスタ２０からデータが読み出される。
【００４５】
したがって、クロック信号ＣＫＭのサイクル後半に第１の出力レジスタ１８でデータを保持しておく必要はなく、この第１の出力レジスタ１８にスレーブラッチが設けられてなくても動作上に支障はない。この実施の形態では、第１の出力レジスタ１８のスレーブラッチを削除することにより、このスレーブラッチの動作タイミングを制御していたクロック信号が不要となる。これにより、ＳＤＲ仕様からＤＤＲ仕様になり出力レジスタの個数が２倍となったにもかかわらず、スレーブラッチを制御するクロック信号ＣＫＳについてはゲート容量負荷が増加することはない。
【００４６】
また、前記第１、第２の出力レジスタ１８、２０を構成するトランジスタの駆動力は、入力から出力までのデータバスについて各ゲート回路間のファンアウトを考慮して、データ転送がなるべく高速となるように決定される。外部出力回路２８は、半導体記憶装置以外の外部負荷を駆動する必要から大きなファンアウトとなるため、第１、第２の出力レジスタ１８、２０を構成するトランジスタもそれに合わせた駆動力を持たせる必要があり、さらには図２に示すように、第１、第２の出力レジスタ１８、２０の後ろにバッファを設けるなどして駆動力を確保している。これは、クロック信号のサイクル前半でマスタラッチがラッチ状態に、スレーブラッチがスルー状態になった瞬間に、出力レジスタに取り込まれたデータを出力段に高速に転送して出力駆動する必要があるためである。
【００４７】
しかし、ＤＤＲ仕様の第２の出力レジスタ２０においては、事情が違い以下のようになる。第２の出力レジスタ２０へのデータ取り込みは、第１の出力レジスタ１８と同様にクロック信号ＣＫＭのサイクル前半に行われ、マルチプレクサ２６の入力端子まではデータが転送される。ただし、そのデータが実際にマルチプレクサ２６に取り込まれるのは、クロック信号ＣＫＭのサイクル後半になりマルチプレクサ２６が第２の出力レジスタ２０側に切り替わる、クロック信号ＣＫＭのダウンエッジにおいてである。
【００４８】
よって、第１の出力レジスタ１８側と異なり、第２の出力レジスタ２０に入力されたデータがマルチプレクサ２６に取り込まれるまでに、約半サイクルの時間的余裕があることになる。したがって、図２に示すように、第２の出力レジスタ２０からマルチプレクサ２６までの間にバッファの段数を増やしても、それによる遅れが半サイクルを越えない限りは動作タイミング上は問題はない。
【００４９】
また、出力が第２の出力レジスタ２０側に切り替わった際の、すなわちマルチプレクサ２６のデータの取り込みが出力レジスタ２０側に切り替わった際のマルチプレクサ２６以降のデータ転送スピードを第１の出力レジスタ１８側とそろえるためには、最終段のバッファＢ４の駆動力を、第１の出力レジスタ１８側のバッファＢ１とそれえておけばよい。これにより、第２の出力レジスタ２０においては外部出力回路２８へのファンアウトを考えて特に駆動力を考慮する必要がなくなり、第２の出力レジスタ２０を構成するトランジスタのサイズを第１の出力レジスタ１８に比べて小さく絞って設定することができる。
【００５０】
したがって、ＳＤＲ仕様からＤＤＲ仕様になり、出力レジスタが倍の数必要となった場合でも、マスタラッチ側を制御するクロック信号についてのゲート容量負荷の増加を大幅に抑制することができる。また、スレーブラッチ側に関しては、第１の出力レジスタ側のスレーブラッチが削除でき、かつ第２の出力レジスタ側のトランジスタのサイズを小さくできることから、ＳＤＲ仕様の場合よりもクロック信号のゲート容量負荷を低減することができる。
【００５１】
また、この実施の形態の半導体記憶回路では、クロックスキューを低減するために、前記第１、第２の出力レジスタ１８、２０、及びクロック信号発生回路３４のチップ内におけるレイアウトを次のように工夫している。
【００５２】
図５は、チップ内における第１、第２の出力レジスタ１８、２０、及びクロック信号発生回路３４のレイアウトを示す図である。
この図５に示すように、チップ３０内の周辺部には出力パッド３２が配設されている。出力パッド３２の近傍には、前記第１の出力レジスタ１８と第２の出力レジスタ２０が配置される。また、チップ３０の中央付近には、これら第１、第２の出力レジスタ１８、２０を制御するためのクロック信号ＣＫＭ、ＣＫＳを発生するクロック信号発生回路３４が配置される。
【００５３】
このように、クロック信号発生回路３４をチップ３０の中央付近に配置し、第１、第２の出力レジスタ１８、２０をチップ３０の周辺部に配置することにより、クロック信号発生回路３４から第１、第２の出力レジスタ１８、２０までの配線長に大きな違いが生じないように、すなわちクロック信号の配線経路がほぼ均一になるようにする。これにより、出力レジスタごとのクロック信号のＲＣ遅延がほぼ均一になるようにして、出力レジスタに対するクロックスキューを低減している。
【００５４】
以上説明したようにこの発明の実施の形態によれば、出力レジスタを制御するクロック信号の負荷容量が低減されるために、ＳＤＲ仕様からＤＤＲ仕様になり出力レジスタの数が実質的に倍必要となっても、それによるクロック信号のＲＣ遅延の増加、クロックスキューの増大などの問題を回避することが可能となる。これにより、ＳＤＲ仕様の場合に比べて、倍の周波数でデータを読み出すことができる、言い換えると実質倍のデータ転送レートが確保できる高速なＤＤＲ仕様の半導体記憶装置が実現できる。
【００５５】
【発明の効果】
以上述べたように本発明によれば、出力レジスタを制御するクロック信号のゲート容量負荷を低減することにより、クロック信号のＲＣ遅延による性能悪化及びクロックスキューを低減し、シングルデータレート（ＳＤＲ）仕様の倍のデータ転送レートでデータを読み出すことができるダブルデータレート（ＤＤＲ）仕様の半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の実施の形態の半導体記憶装置の構成を示すブロック図である。
【図２】この発明の実施の形態の半導体記憶装置における出力制御回路の構成を示す図である。
【図３】第１、第２の出力レジスタ１８、２０の動作を示すタイミングチャートである。
【図４】出力制御クロックと前記半導体記憶装置の外部出力回路から出力されるデータを示すタイミングチャートである。
【図５】前記半導体記憶装置のチップ内における第１、第２の出力レジスタ１８、２０及びクロック信号発生回路３４のレイアウトを示す図である。
【図６】従来の出力レジスタの構成を示す図である。
【図７】従来の出力レジスタの動作を説明するためのタイミングチャートである。
【図８】前記出力レジスタを用いたＤＤＲ仕様の出力制御回路の構成例を示す図である。
【図９】ＳＤＲ仕様及びＤＤＲ仕様の半導体記憶装置の出力を示すタイミングチャートである。
【符号の説明】
２…アドレスレジスタ
４…バーストカウンタ
６…アドレスデコーダ
８…ローデコーダ
１０…カラムセレクタ
１２…メモリセルアレイ
１４…センスアンプ
１６…データバス制御回路
１８…第１の出力レジスタ
２０…第２の出力レジスタ
２２…第１のバッファ回路
２４…第２のバッファ回路
２６…マルチプレクサ
２８…外部出力回路
２８から構成される。
Ｍ１、Ｍ２…マスタラッチ
Ｓ１…スレーブラッチ
Ｂ１、Ｂ２、Ｂ３、Ｂ４…バッファ
３０…チップ
３２…出力パッド
３４…クロック信号発生回路

Claims

データを記憶するメモリセルと、
マスタラッチ回路のみを有する第１のデータ記憶手段と、
マスタラッチ回路とスレーブラッチ回路を有する第２のデータ記憶手段と、
前記メモリセルと前記第１のデータ記憶手段及び第２のデータ記憶手段との接続関係を設定された条件に従って選択することにより、前記メモリセルから同時に読み出した２つのデータのうち、先に出力することが必要とされるデータを前記第１のデータ記憶手段に出力し、この第１のデータ記憶手段からのデータ出力の後に出力することが必要とされるデータを第２のデータ記憶手段に出力するデータバス制御手段と、
前記第１のデータ記憶手段及び第２のデータ記憶手段に記憶されたデータを順次出力するマルチプレクサ手段とを具備し、
前記第２のデータ記憶手段が有する前記マスタラッチ回路と前記スレーブラッチ回路を形成するトランジスタのチャネル幅は、前記第１のデータ記憶手段が有する前記マスタラッチ回路を形成するトランジスタのチャネル幅に比べて小さく、
前記第２のデータ記憶手段は、前記第１のデータ記憶手段の電流駆動力よりも小さい電流駆動力を有することを特徴とする半導体記憶装置。
データを記憶するメモリセルと、
動作タイミングを制御するクロック信号のサイクルの始まりに入力されたデータを前記サイクルの前半の期間中、記憶するマスタラッチ回路を有する第１のデータ記憶手段と、
前記クロック信号のサイクルの始まりに入力された前記データを前記サイクルの全期間中、記憶するマスタラッチ回路及びスレーブラッチ回路を有する第２のデータ記憶手段と、
前記メモリセルから同時に読み出した２つのデータのうち、先に出力することが必要とされるデータを前記第１のデータ記憶手段に出力し、この第１のデータ記憶手段からのデータ出力の後に出力することが必要とされるデータを第２のデータ記憶手段に出力するデータバス制御手段と、
前記クロック信号の一サイクルのうち、前半の期間では前記第１のデータ記憶手段に記憶されたデータを選択して出力し、後半の期間では前記第２のデータ記憶手段に記憶されたデータを選択して出力するマルチプレクサ手段とを具備し、
前記第２のデータ記憶手段が有する前記マスタラッチ回路と前記スレーブラッチ回路を形成するトランジスタのチャネル幅は、前記第１のデータ記憶手段が有する前記マスタラッチ回路を形成するトランジスタのチャネル幅に比べて小さく、
前記第２のデータ記憶手段は、前記第１のデータ記憶手段の電流駆動力よりも小さい電流駆動力を有することを特徴とする半導体記憶装置。
前記第１のデータ記憶手段と前記マルチプレクサ手段との間に設けられた第１のバッファ手段と、
前記第２のデータ記憶手段と前記マルチプレクサ手段との間に設けられた第２のバッファ手段をさらに具備し、
前記第１のバッファ手段の最終段の回路サイズと前記第２のバッファ手段の最終段の回路サイズとが等しく設定されることを特徴とする請求項１または２に記載の半導体記憶装置。
前記第２のバッファ手段は、直列接続された多段のバッファを有していることを特徴とする請求項３に記載の半導体記憶装置。
前記マルチプレクサ手段は、読み出しの動作タイミングを制御するクロック信号の一サイクルのうち、前半の期間では前記第１のデータ記憶手段に記憶されたデータを選択して出力し、後半の期間では前記第２のデータ記憶手段に記憶されたデータを選択して出力することを特徴とする請求項１または２に記載の半導体記憶装置。
外部よりメモリセルを選択するための第１のアドレス信号を受け取り、前記第１のアドレス信号を一時的に記憶するアドレスレジスタと、
外部より前記第１のアドレス信号を受け取り、定められた規則に従って前記第１のアドレス信号に基づいてメモリセルを選択するための第２のアドレス信号を自己生成するバーストカウンタと、
前記アドレスレジスタから出力される前記第１のアドレス信号と前記バーストカウンタにより生成される前記第２のアドレス信号の各々の信号に基づいて選択された２つのメモリセルのデータを読み出し、前記データバス制御手段に出力するセンスアンプをさらに具備することを特徴とする請求項１乃至５のいずれか１つに記載の半導体記憶装置。
前記半導体記憶装置の周辺部に分散して配置され、前記マルチプレクサ手段からの出力信号を外部に出力する外部出力端子と、
前記半導体記憶装置の中央部に配置され、前記第１のデータ記憶手段及び第２のデータ記憶手段の動作タイミングを制御するクロック信号を発生するクロック信号発生回路をさらに具備し、
前記第１のデータ記憶手段及び第２のデータ記憶手段は前記外部出力端子の近傍に配置されていることを特徴とする請求項１乃至６のいずれか１つに記載の半導体記憶装置。