JPH11265581A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11265581A JPH11265581A JP10067314A JP6731498A JPH11265581A JP H11265581 A JPH11265581 A JP H11265581A JP 10067314 A JP10067314 A JP 10067314A JP 6731498 A JP6731498 A JP 6731498A JP H11265581 A JPH11265581 A JP H11265581A
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Abstract
(57)【要約】
【課題】クロック信号のＲＣ遅延による性能悪化及びク
ロックスキューを低減し、ＳＤＲ仕様の倍のデータ転送
レートでデータを読み出すことができるＤＤＲ仕様の半
導体記憶装置を提供する。 【解決手段】データバス制御回路１６によりメモリセル
と第１、第２の出力レジスタ１８、２０との接続関係が
設定条件に従って選択され、メモリセルのデータが出力
レジスタ１８、２０に出力される。出力レジスタ１８は
１つのマスタラッチＭ１からなり、出力レジスタ２０は
２つのラッチ回路、マスタラッチＭ２とスレーブラッチ
Ｓ１からなっており、それぞれ出力されたデータを記憶
する。出力レジスタ１８、２０に記憶されたデータはマ
ルチプレクサ２６により出力信号として出力される。出
力レジスタ１８は１つのマスタラッチＭ１からなるた
め、この出力レジスタを制御するクロック信号のゲート
容量負荷が低減される。
ロックスキューを低減し、ＳＤＲ仕様の倍のデータ転送
レートでデータを読み出すことができるＤＤＲ仕様の半
導体記憶装置を提供する。 【解決手段】データバス制御回路１６によりメモリセル
と第１、第２の出力レジスタ１８、２０との接続関係が
設定条件に従って選択され、メモリセルのデータが出力
レジスタ１８、２０に出力される。出力レジスタ１８は
１つのマスタラッチＭ１からなり、出力レジスタ２０は
２つのラッチ回路、マスタラッチＭ２とスレーブラッチ
Ｓ１からなっており、それぞれ出力されたデータを記憶
する。出力レジスタ１８、２０に記憶されたデータはマ
ルチプレクサ２６により出力信号として出力される。出
力レジスタ１８は１つのマスタラッチＭ１からなるた
め、この出力レジスタを制御するクロック信号のゲート
容量負荷が低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、ダブルデータレー
ト（Double Data Rate）仕様の同期型の半導体記憶装置
に関し、特にダブルデータレート仕様の半導体記憶装置
に備えられた出力制御回路に関するものである。
ト（Double Data Rate）仕様の同期型の半導体記憶装置
に関し、特にダブルデータレート仕様の半導体記憶装置
に備えられた出力制御回路に関するものである。
【０００２】
【従来の技術】従来、同期型の半導体記憶装置の場合、
データの出力タイミングがクロック信号で制御されるた
めに、半導体記憶装置の出力制御回路には出力レジスタ
が設けられている。
データの出力タイミングがクロック信号で制御されるた
めに、半導体記憶装置の出力制御回路には出力レジスタ
が設けられている。
【０００３】図６に従来の出力レジスタの構成を示し、
図７にこの出力レジスタの動作を説明するためのタイミ
ングチャートを示す。図６に示すように、一般的な出力
レジスタＲ１は、マスタラッチＭ１０とスレーブラッチ
Ｓ１０を有している。マスタラッチＭ１０はクロックド
インバータＣ１、Ｃ２とインバータＩ１からなり、これ
らクロックドインバータＣ１、Ｃ２にはクロック信号Ｃ
ＫＭとこの反転信号 /ＣＫＭが入力されている。スレー
ブラッチＳ１０はクロックドインバータＣ３、Ｃ４とイ
ンバータＩ２からなり、これらクロックドインバータＣ
３、Ｃ４にはクロック信号ＣＫＳとこの反転信号 /ＣＫ
Ｓが入力されている。
図７にこの出力レジスタの動作を説明するためのタイミ
ングチャートを示す。図６に示すように、一般的な出力
レジスタＲ１は、マスタラッチＭ１０とスレーブラッチ
Ｓ１０を有している。マスタラッチＭ１０はクロックド
インバータＣ１、Ｃ２とインバータＩ１からなり、これ
らクロックドインバータＣ１、Ｃ２にはクロック信号Ｃ
ＫＭとこの反転信号 /ＣＫＭが入力されている。スレー
ブラッチＳ１０はクロックドインバータＣ３、Ｃ４とイ
ンバータＩ２からなり、これらクロックドインバータＣ
３、Ｃ４にはクロック信号ＣＫＳとこの反転信号 /ＣＫ
Ｓが入力されている。
【０００４】前記マスタラッチＭ１０とスレーブラッチ
Ｓ１０は、入力データをそのまま出力に転送するスルー
状態と、入力を切り離してデータを保持（ラッチ）する
ラッチ状態の２通りの状態をとる。マスタラッチＭ１０
とスレーブラッチＳ１０の状態は、それぞれに入力され
るクロック信号で制御されるが、お互い逆の状態（一方
がラッチ状態のとき、他方はスルー状態）になるように
クロック信号ＣＫＭとＣＫＳは逆相で入力される。
Ｓ１０は、入力データをそのまま出力に転送するスルー
状態と、入力を切り離してデータを保持（ラッチ）する
ラッチ状態の２通りの状態をとる。マスタラッチＭ１０
とスレーブラッチＳ１０の状態は、それぞれに入力され
るクロック信号で制御されるが、お互い逆の状態（一方
がラッチ状態のとき、他方はスルー状態）になるように
クロック信号ＣＫＭとＣＫＳは逆相で入力される。
【０００５】より正確に言えば、図７（ｄ）、（ｅ）に
示すように、クロック信号ＣＫＭが“Ｈ”でクロック信
号ＣＫＳが“Ｌ”となり、マスタラッチＭ１０がラッチ
状態でスレーブラッチＳ１０がスルー状態から、逆の状
態に遷移するときは、クロック信号ＣＫＳが“Ｈ”とな
りスレーブラッチＳ１０がラッチ状態に遷移するタイミ
ング（図７中のtB）よりも、クロック信号ＣＫＭが
“Ｌ”となりマスタラッチＭ１０がスルー状態に遷移す
るタイミング（図７中のtC）をわずかに遅れるように、
それぞれのクロック信号ＣＫＭ、ＣＫＳの変化のタイミ
ングを制御する。
示すように、クロック信号ＣＫＭが“Ｈ”でクロック信
号ＣＫＳが“Ｌ”となり、マスタラッチＭ１０がラッチ
状態でスレーブラッチＳ１０がスルー状態から、逆の状
態に遷移するときは、クロック信号ＣＫＳが“Ｈ”とな
りスレーブラッチＳ１０がラッチ状態に遷移するタイミ
ング（図７中のtB）よりも、クロック信号ＣＫＭが
“Ｌ”となりマスタラッチＭ１０がスルー状態に遷移す
るタイミング（図７中のtC）をわずかに遅れるように、
それぞれのクロック信号ＣＫＭ、ＣＫＳの変化のタイミ
ングを制御する。
【０００６】こうすることにより、クロック信号ＣＫＭ
のサイクルの始まりであるtAの時点で、マスタラッチＭ
１０が取り込み保持していた出力レジスタへの入力デー
タ（ア）を、tBからはスレーブラッチＳ１０で保持す
る。マスタラッチＭ１０は、tC以降に入力データをスル
ーとして、次のサイクルのtA′で再びデータ（イ）をラ
ッチする準備に入る。これにより、出力レジスタの出力
となるスレーブラッチＳ１０の出力は、各サイクルの始
まりにおいて出力レジスタに入力されていたデータをそ
のサイクルの間保持することができる。
のサイクルの始まりであるtAの時点で、マスタラッチＭ
１０が取り込み保持していた出力レジスタへの入力デー
タ（ア）を、tBからはスレーブラッチＳ１０で保持す
る。マスタラッチＭ１０は、tC以降に入力データをスル
ーとして、次のサイクルのtA′で再びデータ（イ）をラ
ッチする準備に入る。これにより、出力レジスタの出力
となるスレーブラッチＳ１０の出力は、各サイクルの始
まりにおいて出力レジスタに入力されていたデータをそ
のサイクルの間保持することができる。
【０００７】また、前記出力レジスタの出力は、通常、
信号負荷の大きい外部出力用の出力回路へデータ転送さ
れる。このため、信号遅延を抑えるために、出力レジス
タは出力パッドの近傍に配置される。よって、多ビット
構成の半導体記憶装置の場合には、出力レジスタは出力
パッドに併せて半導体記憶装置チップ内に分散配置され
る。
信号負荷の大きい外部出力用の出力回路へデータ転送さ
れる。このため、信号遅延を抑えるために、出力レジス
タは出力パッドの近傍に配置される。よって、多ビット
構成の半導体記憶装置の場合には、出力レジスタは出力
パッドに併せて半導体記憶装置チップ内に分散配置され
る。
【０００８】ここで、出力レジスタを制御するクロック
信号はクロック信号生成回路から各出力レジスタへ出力
されるため、出力レジスタがチップ内に分散配置される
と、クロック信号配線の総長がのびることになる。これ
により、配線自身の寄生抵抗が増加し、駆動すべき負荷
容量に加えて配線自身の負荷容量も増加する。つまり、
ＲＣ遅延によるクロック信号の遅延が増えることによ
り、性能悪化の問題が発生する。さらに、チップ内にお
ける出力レジスタの位置に依存してクロック信号のＲＣ
遅延が異なるため、これによって生ずる出力データのば
らつき、いわゆるクロックスキューも問題となる。
信号はクロック信号生成回路から各出力レジスタへ出力
されるため、出力レジスタがチップ内に分散配置される
と、クロック信号配線の総長がのびることになる。これ
により、配線自身の寄生抵抗が増加し、駆動すべき負荷
容量に加えて配線自身の負荷容量も増加する。つまり、
ＲＣ遅延によるクロック信号の遅延が増えることによ
り、性能悪化の問題が発生する。さらに、チップ内にお
ける出力レジスタの位置に依存してクロック信号のＲＣ
遅延が異なるため、これによって生ずる出力データのば
らつき、いわゆるクロックスキューも問題となる。
【０００９】一般的に、ＲＣ遅延に対しては、グローバ
ルなクロック信号をさらにローカルなクロックバッファ
で分散駆動するなどの対策がとられ、またクロックスキ
ューの問題に対しては、出力レジスタごとのクロック信
号のＲＣ遅延が等価になるようにクロックの配線経路を
工夫するなどの対策がとられている。しかし、いずれの
問題にしても、クロック信号が駆動すべき負荷容量を最
小に抑えることが重要である。
ルなクロック信号をさらにローカルなクロックバッファ
で分散駆動するなどの対策がとられ、またクロックスキ
ューの問題に対しては、出力レジスタごとのクロック信
号のＲＣ遅延が等価になるようにクロックの配線経路を
工夫するなどの対策がとられている。しかし、いずれの
問題にしても、クロック信号が駆動すべき負荷容量を最
小に抑えることが重要である。
【００１０】次に、前述の出力レジスタを用いたＤＤＲ
仕様の出力制御回路について説明する。図８は、出力レ
ジスタを用いたＤＤＲ仕様の出力制御回路の構成例を示
す図である。通常の同期型の半導体記憶装置において
は、図９に示すように出力制御用のクロック信号のサイ
クルの始まりであるアップエッジ毎にデータが入出力さ
れる方式、シングルデータレート（ＳＤＲ；Single Dat
a Rate）に対し、サイクルの始まりと中間の２回、つま
りクロックのアップエッジとダウンエッジのそれぞれに
おいてシリアルにデータが入出力される方式のことをダ
ブルデータレート（ＤＤＲ；Double Data Rate）とい
う。
仕様の出力制御回路について説明する。図８は、出力レ
ジスタを用いたＤＤＲ仕様の出力制御回路の構成例を示
す図である。通常の同期型の半導体記憶装置において
は、図９に示すように出力制御用のクロック信号のサイ
クルの始まりであるアップエッジ毎にデータが入出力さ
れる方式、シングルデータレート（ＳＤＲ；Single Dat
a Rate）に対し、サイクルの始まりと中間の２回、つま
りクロックのアップエッジとダウンエッジのそれぞれに
おいてシリアルにデータが入出力される方式のことをダ
ブルデータレート（ＤＤＲ；Double Data Rate）とい
う。
【００１１】半導体記憶装置に入力されるアドレスデー
タは、通常、１つであるため、入力アドレスに対するデ
ータと、記憶装置内部にてバーストモードで生成される
アドレスに対するデータがやりとりされる。ＤＤＲ仕様
は、通常のＳＤＲ仕様の倍のデータ転送を行おうとする
ものであるため、ＤＤＲ仕様における半導体記憶装置内
部でのメモリセルの読み出しは、ほぼＳＤＲ仕様と同様
の時間で行われている。つまり、入力アドレスに対する
メモリセルと、半導体記憶装置内部でバーストモードで
生成されるアドレスに対するメモリセルとが同時に選択
されて、メモリセルに記憶されたデータが検出される。
このデータが図８にあるように２本のデータ線ＤＬ１、
ＤＬ２からパラレルに設けられた出力レジスタＲ１１、
Ｒ１２にそれぞれ入力、保持されている。
タは、通常、１つであるため、入力アドレスに対するデ
ータと、記憶装置内部にてバーストモードで生成される
アドレスに対するデータがやりとりされる。ＤＤＲ仕様
は、通常のＳＤＲ仕様の倍のデータ転送を行おうとする
ものであるため、ＤＤＲ仕様における半導体記憶装置内
部でのメモリセルの読み出しは、ほぼＳＤＲ仕様と同様
の時間で行われている。つまり、入力アドレスに対する
メモリセルと、半導体記憶装置内部でバーストモードで
生成されるアドレスに対するメモリセルとが同時に選択
されて、メモリセルに記憶されたデータが検出される。
このデータが図８にあるように２本のデータ線ＤＬ１、
ＤＬ２からパラレルに設けられた出力レジスタＲ１１、
Ｒ１２にそれぞれ入力、保持されている。
【００１２】ここで、前記出力レジスタＲ１１、Ｒ１２
の後段に設けられたマルチプレクサ４０によって、サイ
クル前半は出力レジスタＲ１１側のスレーブラッチＳ１
１のデータが外部出力回路４２に出力され、サイクル後
半は出力レジスタＲ１２側のスレーブラッチＳ１２のデ
ータが外部出力回路４２に出力される。そして、外部出
力回路４２に入力されたデータが外部に出力されるよう
になっている。
の後段に設けられたマルチプレクサ４０によって、サイ
クル前半は出力レジスタＲ１１側のスレーブラッチＳ１
１のデータが外部出力回路４２に出力され、サイクル後
半は出力レジスタＲ１２側のスレーブラッチＳ１２のデ
ータが外部出力回路４２に出力される。そして、外部出
力回路４２に入力されたデータが外部に出力されるよう
になっている。
【００１３】このように、クロック信号のサイクル前後
半で読み出される出力レジスタＲ１１側と出力レジスタ
Ｒ１２側のデータのアドレスの関係は、バーストモード
がリニア（Linear）かインターリーブ（Interleaved ）
かによって異なり、さらにインターリーブの場合はスタ
ートアドレスに応じて切り替わる。したがって、内部の
メモリセルから同時に読み出された２つのデータを、こ
れらのアドレスの関係に応じて出力レジスタＲ１１と出
力レジスタＲ１２に選択して格納するために、出力レジ
スタＲ１１、Ｒ１２の前段にバスの接続を制御するデー
タバス制御回路（bus exchanger ）４４が設けてある。
このデータバス制御回路４４は、メモリセルから出力レ
ジスタまでの間で複数のデータバスの接続関係を制御す
ることにより、メモリセルと出力レジスタとの接続関係
を設定された条件に従って選択することができる回路で
ある。なお、データバス制御回路については、特願平９
−２９５４３１号に記載されている。
半で読み出される出力レジスタＲ１１側と出力レジスタ
Ｒ１２側のデータのアドレスの関係は、バーストモード
がリニア（Linear）かインターリーブ（Interleaved ）
かによって異なり、さらにインターリーブの場合はスタ
ートアドレスに応じて切り替わる。したがって、内部の
メモリセルから同時に読み出された２つのデータを、こ
れらのアドレスの関係に応じて出力レジスタＲ１１と出
力レジスタＲ１２に選択して格納するために、出力レジ
スタＲ１１、Ｒ１２の前段にバスの接続を制御するデー
タバス制御回路（bus exchanger ）４４が設けてある。
このデータバス制御回路４４は、メモリセルから出力レ
ジスタまでの間で複数のデータバスの接続関係を制御す
ることにより、メモリセルと出力レジスタとの接続関係
を設定された条件に従って選択することができる回路で
ある。なお、データバス制御回路については、特願平９
−２９５４３１号に記載されている。
【００１４】
【発明が解決しようとする課題】図８に示すように、Ｄ
ＤＲ仕様の半導体記憶装置の場合、出力レジスタがパラ
レルに設けられるために、ＳＤＲ仕様の場合に比べて倍
の数の出力レジスタが必要となる。すると、出力レジス
タを制御するクロック信号（図８中のＣＫＭ、ＣＫＳ）
が駆動しなければならないゲート容量負荷は倍になる。
つまり、ＤＤＲ仕様では、ＳＤＲ仕様の場合に存在する
前述したクロック信号のＲＣ遅延による性能悪化の問題
や、クロックスキューの問題がそのまま増長されること
になる。このため、ＳＤＲ仕様の倍の周波数でデータを
読み出すことができなくなるという問題が発生する。
ＤＲ仕様の半導体記憶装置の場合、出力レジスタがパラ
レルに設けられるために、ＳＤＲ仕様の場合に比べて倍
の数の出力レジスタが必要となる。すると、出力レジス
タを制御するクロック信号（図８中のＣＫＭ、ＣＫＳ）
が駆動しなければならないゲート容量負荷は倍になる。
つまり、ＤＤＲ仕様では、ＳＤＲ仕様の場合に存在する
前述したクロック信号のＲＣ遅延による性能悪化の問題
や、クロックスキューの問題がそのまま増長されること
になる。このため、ＳＤＲ仕様の倍の周波数でデータを
読み出すことができなくなるという問題が発生する。
【００１５】そこで本発明は、前記課題に鑑みてなされ
たものであり、出力レジスタを制御するクロック信号の
ゲート容量負荷を低減することにより、クロック信号の
ＲＣ遅延による性能悪化及びクロックスキューを低減
し、シングルデータレート（ＳＤＲ）仕様の倍のデータ
転送レートでデータを読み出すことができるダブルデー
タレート（ＤＤＲ）仕様の半導体記憶装置を提供するこ
とを目的とする。
たものであり、出力レジスタを制御するクロック信号の
ゲート容量負荷を低減することにより、クロック信号の
ＲＣ遅延による性能悪化及びクロックスキューを低減
し、シングルデータレート（ＳＤＲ）仕様の倍のデータ
転送レートでデータを読み出すことができるダブルデー
タレート（ＤＤＲ）仕様の半導体記憶装置を提供するこ
とを目的とする。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体記憶装置は、データを記憶する
メモリセルと、ラッチ回路を有する第１のデータ記憶手
段と、レジスタ回路を有する第２のデータ記憶手段と、
前記メモリセルと前記第１のデータ記憶手段及び第２の
データ記憶手段との接続関係を設定された条件に従って
選択することにより、先に出力することが必要とされる
データを前記第１のデータ記憶手段に出力し、この第１
のデータ記憶手段からのデータ出力の後に出力すること
が必要とされるデータを第２のデータ記憶手段に出力す
るデータバス制御手段と、前記第１のデータ記憶手段及
び第２のデータ記憶手段に記憶されたデータを出力信号
として出力するマルチプレクサ手段とを具備することを
特徴とする。
に、本発明に係る半導体記憶装置は、データを記憶する
メモリセルと、ラッチ回路を有する第１のデータ記憶手
段と、レジスタ回路を有する第２のデータ記憶手段と、
前記メモリセルと前記第１のデータ記憶手段及び第２の
データ記憶手段との接続関係を設定された条件に従って
選択することにより、先に出力することが必要とされる
データを前記第１のデータ記憶手段に出力し、この第１
のデータ記憶手段からのデータ出力の後に出力すること
が必要とされるデータを第２のデータ記憶手段に出力す
るデータバス制御手段と、前記第１のデータ記憶手段及
び第２のデータ記憶手段に記憶されたデータを出力信号
として出力するマルチプレクサ手段とを具備することを
特徴とする。
【００１７】また、本発明に係る半導体記憶装置は、デ
ータを記憶するメモリセルと、第１のレジスタ回路を有
する第１のデータ記憶手段と、前記第１のレジスタ回路
の電流駆動力よりも小さい電流駆動力を有する第２のレ
ジスタ回路を有する第２のデータ記憶手段と、前記メモ
リセルと前記第１のデータ記憶手段及び第２のデータ記
憶手段との接続関係を設定された条件に従って選択する
ことにより、先に出力することが必要とされるデータを
前記第１のデータ記憶手段に出力し、この第１のデータ
記憶手段からのデータ出力の後に出力することが必要と
されるデータを第２のデータ記憶手段に出力するデータ
バス制御手段と、前記第１のデータ記憶手段及び第２の
データ記憶手段に記憶されたデータを出力信号として出
力するマルチプレクサ手段とを具備することを特徴とす
る。
ータを記憶するメモリセルと、第１のレジスタ回路を有
する第１のデータ記憶手段と、前記第１のレジスタ回路
の電流駆動力よりも小さい電流駆動力を有する第２のレ
ジスタ回路を有する第２のデータ記憶手段と、前記メモ
リセルと前記第１のデータ記憶手段及び第２のデータ記
憶手段との接続関係を設定された条件に従って選択する
ことにより、先に出力することが必要とされるデータを
前記第１のデータ記憶手段に出力し、この第１のデータ
記憶手段からのデータ出力の後に出力することが必要と
されるデータを第２のデータ記憶手段に出力するデータ
バス制御手段と、前記第１のデータ記憶手段及び第２の
データ記憶手段に記憶されたデータを出力信号として出
力するマルチプレクサ手段とを具備することを特徴とす
る。
【００１８】また、本発明に係る半導体記憶装置は、デ
ータを記憶するメモリセルと、制御クロックのサイクル
の始まりに入力されたデータを前記サイクルの前半の期
間中、記憶するラッチ回路を有する第１のデータ記憶手
段と、前記制御クロックの同一のサイクルの始まりに入
力されたデータを前記サイクルの全期間中、記憶するレ
ジスタ回路を有する第２のデータ記憶手段と、複数のデ
ータを取り込み、先に出力することが必要とされるデー
タを前記第１のデータ記憶手段に出力し、この第１のデ
ータ記憶手段からのデータ出力の後に出力することが必
要とされるデータを第２のデータ記憶手段に出力するデ
ータバス制御手段と、前記制御クロックのサイクル内を
２つに時分割し、最初の期間は前記第１のデータ記憶手
段に記憶されたデータを、残りの期間は前記第２のデー
タ記憶手段に記憶されたデータをそれぞれ選択的に出力
するマルチプレクサ手段とを具備することを特徴とす
る。
ータを記憶するメモリセルと、制御クロックのサイクル
の始まりに入力されたデータを前記サイクルの前半の期
間中、記憶するラッチ回路を有する第１のデータ記憶手
段と、前記制御クロックの同一のサイクルの始まりに入
力されたデータを前記サイクルの全期間中、記憶するレ
ジスタ回路を有する第２のデータ記憶手段と、複数のデ
ータを取り込み、先に出力することが必要とされるデー
タを前記第１のデータ記憶手段に出力し、この第１のデ
ータ記憶手段からのデータ出力の後に出力することが必
要とされるデータを第２のデータ記憶手段に出力するデ
ータバス制御手段と、前記制御クロックのサイクル内を
２つに時分割し、最初の期間は前記第１のデータ記憶手
段に記憶されたデータを、残りの期間は前記第２のデー
タ記憶手段に記憶されたデータをそれぞれ選択的に出力
するマルチプレクサ手段とを具備することを特徴とす
る。
【００１９】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。図１は、この発明の実施
の形態の半導体記憶装置の構成を示すブロック図であ
る。
実施の形態について説明する。図１は、この発明の実施
の形態の半導体記憶装置の構成を示すブロック図であ
る。
【００２０】図１に示すように、この半導体記憶装置
は、入力されたアドレス信号を記憶するアドレスレジス
タ２、アドレスを自己発生するために入力されたアドレ
ス信号から定められた規則に従ってバーストアドレス信
号を生成するバーストカウンタ４、これらアドレスレジ
スタ２及びバーストカウンタ４から出力されるアドレス
信号及びバーストアドレス信号をデコードしてローアド
レス及びカラムアドレスを生成するアドレスデコーダ
６、このアドレスデコーダ６から出力されるローアドレ
スを受け取りワード線を選択するローデコーダ８、前記
アドレスデコーダ６から出力されるカラムアドレスを受
け取りビット線を選択するカラムセレクタ１０、これら
ローデコーダ８とカラムセレクタ１０によって選択可能
なメモリセルがマトリクス状に配置されたメモリセルア
レイ１２、選択されたメモリセルに記憶されたデータを
読み出すセンスアンプ１４、このセンスアンプ１４によ
り読み出された複数のデータを受け取り、後述する第１
及び第２の出力レジスタのいずれに出力するかを選択す
るデータバス制御回路１６、このデータバス制御回路１
６から出力されるデータを記憶する第１の出力レジスタ
１８及び第２の出力レジスタ２０、第１の出力レジスタ
１８の出力を増幅する第１のバッファ回路２２、第２の
出力レジスタ２０の出力を増幅する第２のバッファ回路
２４、これら第１のバッファ回路２２及び第２のバッフ
ァ回路２４の出力を受け取り、入力された複数データを
１つの出力データにマルチプレクスするマルチプレクサ
２６、このマルチプレクサ２６の出力を外部に出力する
ための外部出力回路２８から構成される。
は、入力されたアドレス信号を記憶するアドレスレジス
タ２、アドレスを自己発生するために入力されたアドレ
ス信号から定められた規則に従ってバーストアドレス信
号を生成するバーストカウンタ４、これらアドレスレジ
スタ２及びバーストカウンタ４から出力されるアドレス
信号及びバーストアドレス信号をデコードしてローアド
レス及びカラムアドレスを生成するアドレスデコーダ
６、このアドレスデコーダ６から出力されるローアドレ
スを受け取りワード線を選択するローデコーダ８、前記
アドレスデコーダ６から出力されるカラムアドレスを受
け取りビット線を選択するカラムセレクタ１０、これら
ローデコーダ８とカラムセレクタ１０によって選択可能
なメモリセルがマトリクス状に配置されたメモリセルア
レイ１２、選択されたメモリセルに記憶されたデータを
読み出すセンスアンプ１４、このセンスアンプ１４によ
り読み出された複数のデータを受け取り、後述する第１
及び第２の出力レジスタのいずれに出力するかを選択す
るデータバス制御回路１６、このデータバス制御回路１
６から出力されるデータを記憶する第１の出力レジスタ
１８及び第２の出力レジスタ２０、第１の出力レジスタ
１８の出力を増幅する第１のバッファ回路２２、第２の
出力レジスタ２０の出力を増幅する第２のバッファ回路
２４、これら第１のバッファ回路２２及び第２のバッフ
ァ回路２４の出力を受け取り、入力された複数データを
１つの出力データにマルチプレクスするマルチプレクサ
２６、このマルチプレクサ２６の出力を外部に出力する
ための外部出力回路２８から構成される。
【００２１】以下に前述した半導体記憶装置において、
センスアンプ１４から外部出力回路２８の間に形成され
た出力制御回路について詳細に説明する。図２は、前記
半導体記憶装置における出力制御回路の構成を示す図で
ある。
センスアンプ１４から外部出力回路２８の間に形成され
た出力制御回路について詳細に説明する。図２は、前記
半導体記憶装置における出力制御回路の構成を示す図で
ある。
【００２２】データバス制御回路１６は、メモリセルア
レイ１２を構成するメモリセルから第１、第２の出力レ
ジスタ１８、２０までの間で複数のデータバスの接続関
係を制御することにより、メモリセルと第１、第２の出
力レジスタ１８、２０との接続関係を設定された条件に
従って選択することができる回路である。前記データバ
ス制御回路１６は、メモリセルアレイ１２中のメモリセ
ルからセンスアンプ１４によって読み出された２つの第
１、第２のデータを受け取り、これらのうち先に出力す
ることが必要とされるデータ（ここでは第１のデータ）
を前記第１のデータ記憶手段に出力し、この第１のデー
タ記憶手段からのデータ出力の後に出力することが必要
とされるデータ（ここでは第２のデータ）を第２の出力
レジスタ２０に出力する。
レイ１２を構成するメモリセルから第１、第２の出力レ
ジスタ１８、２０までの間で複数のデータバスの接続関
係を制御することにより、メモリセルと第１、第２の出
力レジスタ１８、２０との接続関係を設定された条件に
従って選択することができる回路である。前記データバ
ス制御回路１６は、メモリセルアレイ１２中のメモリセ
ルからセンスアンプ１４によって読み出された２つの第
１、第２のデータを受け取り、これらのうち先に出力す
ることが必要とされるデータ（ここでは第１のデータ）
を前記第１のデータ記憶手段に出力し、この第１のデー
タ記憶手段からのデータ出力の後に出力することが必要
とされるデータ（ここでは第２のデータ）を第２の出力
レジスタ２０に出力する。
【００２３】第１の出力レジスタ１８は、クロック信号
ＣＫＭにて制御されるマスタラッチＭ１からなる。第２
の出力レジスタ２０は、クロック信号ＣＫＭにて制御さ
れるマスタラッチＭ２と、クロック信号ＣＫＳにて制御
されるスレーブラッチＳ１からなる。
ＣＫＭにて制御されるマスタラッチＭ１からなる。第２
の出力レジスタ２０は、クロック信号ＣＫＭにて制御さ
れるマスタラッチＭ２と、クロック信号ＣＫＳにて制御
されるスレーブラッチＳ１からなる。
【００２４】前記第２の出力レジスタ２０のマスタラッ
チＭ２は、第１の出力レジスタ１８のマスタラッチＭ１
に比べて、小さいサイズのトランジスタで形成される。
すなわち、マスタラッチＭ２を形成するトランジスタの
チャネル幅は、マスタラッチＭ１を形成するトランジス
タのチャネル幅より短くなっている。また、第２の出力
レジスタ２０のスレーブラッチＳ１は、図８に示した従
来のスレーブラッチ、第１の出力レジスタ１８のマスタ
ラッチＭ１に比べて、小さいサイズのトランジスタで形
成される。
チＭ２は、第１の出力レジスタ１８のマスタラッチＭ１
に比べて、小さいサイズのトランジスタで形成される。
すなわち、マスタラッチＭ２を形成するトランジスタの
チャネル幅は、マスタラッチＭ１を形成するトランジス
タのチャネル幅より短くなっている。また、第２の出力
レジスタ２０のスレーブラッチＳ１は、図８に示した従
来のスレーブラッチ、第１の出力レジスタ１８のマスタ
ラッチＭ１に比べて、小さいサイズのトランジスタで形
成される。
【００２５】なお、マスタラッチＭ２及びスレーブラッ
チＳ１を形成するトランジスタのサイズについては、こ
れらがそれぞれのラッチ回路として機能する最小のサイ
ズ以上であればよい。これは、第２の出力レジスタ２０
の後段に第２のバッファ回路２４を設け、マルチプレク
サ２６に入力される信号の駆動力を第１の出力レジスタ
１８側と第２の出力レジスタ２０側とでそろえているた
めである。
チＳ１を形成するトランジスタのサイズについては、こ
れらがそれぞれのラッチ回路として機能する最小のサイ
ズ以上であればよい。これは、第２の出力レジスタ２０
の後段に第２のバッファ回路２４を設け、マルチプレク
サ２６に入力される信号の駆動力を第１の出力レジスタ
１８側と第２の出力レジスタ２０側とでそろえているた
めである。
【００２６】前記マスタラッチＭ１とマスタラッチＭ２
にはクロック信号ＣＫＭが入力され、これらマスタラッ
チＭ１、Ｍ２はクロック信号ＣＫＭのアップエッジ、す
なわち“Ｌ”から“Ｈ”への立ち上がりでデータをラッ
チし、クロック信号ＣＫＭのダウンエッジ、すなわち
“Ｈ”から“Ｌ”への立ち下がりでデータをスルーす
る。スレーブラッチＳ１にはクロック信号ＣＫＳが入力
され、このスレーブラッチＳ１はクロック信号ＣＫＳの
アップエッジでデータをラッチし、クロック信号ＣＫＳ
のダウンエッジでデータをスルーする。
にはクロック信号ＣＫＭが入力され、これらマスタラッ
チＭ１、Ｍ２はクロック信号ＣＫＭのアップエッジ、す
なわち“Ｌ”から“Ｈ”への立ち上がりでデータをラッ
チし、クロック信号ＣＫＭのダウンエッジ、すなわち
“Ｈ”から“Ｌ”への立ち下がりでデータをスルーす
る。スレーブラッチＳ１にはクロック信号ＣＫＳが入力
され、このスレーブラッチＳ１はクロック信号ＣＫＳの
アップエッジでデータをラッチし、クロック信号ＣＫＳ
のダウンエッジでデータをスルーする。
【００２７】また、第１のバッファ回路２２は、バッフ
ァＢ１からなり、マスタラッチＭ１の出力を増幅する。
第２のバッファ回路２４には、マルチプレクサ２６に接
続された最終段のバッファ回路の駆動力をＡ側とＢ側と
でそろえるために、例えば図２に示すように３段のバッ
ファＢ２、Ｂ３、Ｂ４を設けて、バッファＢ４の駆動力
をバッファＢ１の駆動力と同じにする。マルチプレクサ
２６は、これらバッファＢ１及びバッファＢ４の出力を
１つの出力にマルチプレクスして、外部出力回路２８に
出力する。
ァＢ１からなり、マスタラッチＭ１の出力を増幅する。
第２のバッファ回路２４には、マルチプレクサ２６に接
続された最終段のバッファ回路の駆動力をＡ側とＢ側と
でそろえるために、例えば図２に示すように３段のバッ
ファＢ２、Ｂ３、Ｂ４を設けて、バッファＢ４の駆動力
をバッファＢ１の駆動力と同じにする。マルチプレクサ
２６は、これらバッファＢ１及びバッファＢ４の出力を
１つの出力にマルチプレクスして、外部出力回路２８に
出力する。
【００２８】すなわち、図８に示した従来例との違い
は、クロック信号ＣＫＭのサイクル前半、クロックアッ
プエッジで読み出す第１の出力レジスタ１８をマスタラ
ッチＭ１だけの構成とする。さらに、クロック信号ＣＫ
Ｍのサイクル後半、クロックダウンエッジで読み出す第
２の出力レジスタ２０はマスタラッチＭ２とスレーブラ
ッチＳ１からなる構成とする。そして、第２の出力レジ
スタ２０のマスタラッチＭ２とスレーブラッチＳ１を形
成するトランジスタのチャネル幅を第１の出力レジスタ
１８のマスタラッチＭ１のトランジスタのチャネル幅に
比べて小さくする。
は、クロック信号ＣＫＭのサイクル前半、クロックアッ
プエッジで読み出す第１の出力レジスタ１８をマスタラ
ッチＭ１だけの構成とする。さらに、クロック信号ＣＫ
Ｍのサイクル後半、クロックダウンエッジで読み出す第
２の出力レジスタ２０はマスタラッチＭ２とスレーブラ
ッチＳ１からなる構成とする。そして、第２の出力レジ
スタ２０のマスタラッチＭ２とスレーブラッチＳ１を形
成するトランジスタのチャネル幅を第１の出力レジスタ
１８のマスタラッチＭ１のトランジスタのチャネル幅に
比べて小さくする。
【００２９】さらに、第１の出力レジスタ１８の後段に
設けられた第１のバッファ回路２２のマルチプレクサ２
６への出力信号の駆動力と、第２の出力レジスタ２０の
後段に設けられた第２のバッファ回路２４のマルチプレ
クサ２６への出力信号の駆動力をそろえるために、ここ
では第２の出力レジスタ２０側に３段のバッファＢ２〜
Ｂ４を設けて最終段のバッファＢ４の駆動力をバッファ
Ｂ１の駆動力とそろえている。
設けられた第１のバッファ回路２２のマルチプレクサ２
６への出力信号の駆動力と、第２の出力レジスタ２０の
後段に設けられた第２のバッファ回路２４のマルチプレ
クサ２６への出力信号の駆動力をそろえるために、ここ
では第２の出力レジスタ２０側に３段のバッファＢ２〜
Ｂ４を設けて最終段のバッファＢ４の駆動力をバッファ
Ｂ１の駆動力とそろえている。
【００３０】以上のように構成された半導体記憶装置の
動作を図１、図２及び図３を参照して説明する。図１に
示すように、外部からアドレス信号がアドレスレジスタ
２とバーストカウンタ４に入力される。アドレスレジス
タ２に入力されたアドレス信号はアドレスレジスタ２に
一時的に記憶された後、アドレスデコーダ６に出力され
る。一方、バーストカウンタ４にアドレス信号が入力さ
れると、バーストカウンタ４は定められた規則に従って
バーストアドレス信号を生成してアドレスデーコダ６に
出力する。
動作を図１、図２及び図３を参照して説明する。図１に
示すように、外部からアドレス信号がアドレスレジスタ
２とバーストカウンタ４に入力される。アドレスレジス
タ２に入力されたアドレス信号はアドレスレジスタ２に
一時的に記憶された後、アドレスデコーダ６に出力され
る。一方、バーストカウンタ４にアドレス信号が入力さ
れると、バーストカウンタ４は定められた規則に従って
バーストアドレス信号を生成してアドレスデーコダ６に
出力する。
【００３１】前記アドレスデコーダ６は、アドレス信号
をデコードしてローアドレス及びカラムアドレスを生成
し、ローデコーダ８及びカラムセレクタ１０にそれぞれ
出力する。同様に、アドレスデコーダ６は、バーストア
ドレス信号をデコードしてローアドレス及びカラムアド
レスを生成し、ローデコーダ８及びカラムセレクタ１０
にそれぞれ出力する。
をデコードしてローアドレス及びカラムアドレスを生成
し、ローデコーダ８及びカラムセレクタ１０にそれぞれ
出力する。同様に、アドレスデコーダ６は、バーストア
ドレス信号をデコードしてローアドレス及びカラムアド
レスを生成し、ローデコーダ８及びカラムセレクタ１０
にそれぞれ出力する。
【００３２】前記ローデコーダ８は、入力されたローア
ドレスに従ってワード線の選択を行う。カラムセレクタ
１０は、入力されたカラムアドレスに従ってビット線の
選択を行う。なお、ここでは前記アドレス信号によって
１つのメモリセルが選択され、また前記バーストアドレ
ス信号によって他の１つのメモリセルが選択されるもの
とする。
ドレスに従ってワード線の選択を行う。カラムセレクタ
１０は、入力されたカラムアドレスに従ってビット線の
選択を行う。なお、ここでは前記アドレス信号によって
１つのメモリセルが選択され、また前記バーストアドレ
ス信号によって他の１つのメモリセルが選択されるもの
とする。
【００３３】次に、図２と、図３に示す第１、第２の出
力レジスタ１８、２０の動作を示したタイミングチャー
トを参照して説明する。前記アドレス信号に基づいて選
択されたワード線とビット線によってメモリセルが選択
され、このメモリセルに記憶されているデータがセンス
アンプ１４によって読み出される。ここで、読み出され
る前記データをデータ（ア）とする。このデータ（ア）
は、データ線ＤＬ１によりデータバス制御回路１６に出
力される。また、バーストアドレス信号に基づいて選択
されたワード線とビット線によってメモリセルが選択さ
れ、このメモリセルに記憶されているデータがセンスア
ンプ１４によって読み出される。ここで、読み出される
前記データをデータ（イ）とする。データ（イ）は、デ
ータ線ＤＬ２によりデータバス制御回路１６に出力され
る。
力レジスタ１８、２０の動作を示したタイミングチャー
トを参照して説明する。前記アドレス信号に基づいて選
択されたワード線とビット線によってメモリセルが選択
され、このメモリセルに記憶されているデータがセンス
アンプ１４によって読み出される。ここで、読み出され
る前記データをデータ（ア）とする。このデータ（ア）
は、データ線ＤＬ１によりデータバス制御回路１６に出
力される。また、バーストアドレス信号に基づいて選択
されたワード線とビット線によってメモリセルが選択さ
れ、このメモリセルに記憶されているデータがセンスア
ンプ１４によって読み出される。ここで、読み出される
前記データをデータ（イ）とする。データ（イ）は、デ
ータ線ＤＬ２によりデータバス制御回路１６に出力され
る。
【００３４】続いて、前記データバス制御回路１６で
は、データ（ア）とデータ（イ）のうち先に外部に出力
することが必要とされるデータ（ここではデータ
（ア））が第１の出力レジスタ１８に出力され、他のデ
ータ（ここではデータ（イ））が第２の出力レジスタ２
０に出力される。すなわち、データ（ア）とデータ
（イ）のうち、クロック信号のサイクル前半に出力する
データ（ア）が第１の出力レジスタ１８に出力され、ク
ロック信号のサイクル後半に出力するデータ（イ）が第
２の出力レジスタ２０に出力される。
は、データ（ア）とデータ（イ）のうち先に外部に出力
することが必要とされるデータ（ここではデータ
（ア））が第１の出力レジスタ１８に出力され、他のデ
ータ（ここではデータ（イ））が第２の出力レジスタ２
０に出力される。すなわち、データ（ア）とデータ
（イ）のうち、クロック信号のサイクル前半に出力する
データ（ア）が第１の出力レジスタ１８に出力され、ク
ロック信号のサイクル後半に出力するデータ（イ）が第
２の出力レジスタ２０に出力される。
【００３５】次に、図３に示すように、クロック信号Ｃ
ＫＭによりクロック信号のサイクル前半がマスタラッチ
Ｍ１、Ｍ２に入力されると、すなわちここではクロック
信号ＣＫＭが“Ｌ”から“Ｈ”へ立ち上がると（図３中
のtA）、マスタラッチＭ１にはデータ（ア）がラッチさ
れ、マスタラッチＭ２にはデータ（イ）がラッチされ
る。マスタラッチＭ１にラッチされたデータ（ア）はバ
ッファＢ１に出力され、このバッファＢ１により増幅さ
れてマルチプレクサ２６の第１端子に出力される。
ＫＭによりクロック信号のサイクル前半がマスタラッチ
Ｍ１、Ｍ２に入力されると、すなわちここではクロック
信号ＣＫＭが“Ｌ”から“Ｈ”へ立ち上がると（図３中
のtA）、マスタラッチＭ１にはデータ（ア）がラッチさ
れ、マスタラッチＭ２にはデータ（イ）がラッチされ
る。マスタラッチＭ１にラッチされたデータ（ア）はバ
ッファＢ１に出力され、このバッファＢ１により増幅さ
れてマルチプレクサ２６の第１端子に出力される。
【００３６】このとき、前記クロック信号ＣＫＭが
“Ｌ”から“Ｈ”へ立ち上がるのに同期して、図３に示
すようにクロック信号ＣＫＳが“Ｈ”から“Ｌ”へ立ち
下がると（図３中のtA）、スレーブラッチＳ１はスルー
状態となりマスタラッチＭ２にラッチされているデータ
（イ）をそのままバッファＢ２に出力する。出力された
データ（イ）は、バッファＢ２〜Ｂ４により増幅されて
マルチプレクサ２６の第２端子に出力される。
“Ｌ”から“Ｈ”へ立ち上がるのに同期して、図３に示
すようにクロック信号ＣＫＳが“Ｈ”から“Ｌ”へ立ち
下がると（図３中のtA）、スレーブラッチＳ１はスルー
状態となりマスタラッチＭ２にラッチされているデータ
（イ）をそのままバッファＢ２に出力する。出力された
データ（イ）は、バッファＢ２〜Ｂ４により増幅されて
マルチプレクサ２６の第２端子に出力される。
【００３７】続いて、スレーブラッチＳ１に入力されて
いるクロック信号ＣＫＳが“Ｌ”から“Ｈ”へ立ち上が
ると（図３中のtB）、スレーブラッチＳ１はスルー状態
からラッチ状態へ遷移してマスタラッチＭ２にラッチさ
れていたデータ（イ）をラッチする。スレーブラッチＳ
１にラッチされたデータ（イ）はバッファＢ２に出力さ
れ、バッファＢ２〜Ｂ４により増幅されてマルチプレク
サ２６の第２端子に出力される。
いるクロック信号ＣＫＳが“Ｌ”から“Ｈ”へ立ち上が
ると（図３中のtB）、スレーブラッチＳ１はスルー状態
からラッチ状態へ遷移してマスタラッチＭ２にラッチさ
れていたデータ（イ）をラッチする。スレーブラッチＳ
１にラッチされたデータ（イ）はバッファＢ２に出力さ
れ、バッファＢ２〜Ｂ４により増幅されてマルチプレク
サ２６の第２端子に出力される。
【００３８】さらに、クロック信号ＣＫＭによりクロッ
ク信号のサイクル後半が入力されると、すなわちクロッ
ク信号ＣＫＭが“Ｈ”から“Ｌ”に立ち下がると（図３
中のtC）、マスタラッチＭ１及びマスタラッチＭ２はラ
ッチ状態からスルー状態へ遷移する。
ク信号のサイクル後半が入力されると、すなわちクロッ
ク信号ＣＫＭが“Ｈ”から“Ｌ”に立ち下がると（図３
中のtC）、マスタラッチＭ１及びマスタラッチＭ２はラ
ッチ状態からスルー状態へ遷移する。
【００３９】次に、図３に示すように、第１の出力レジ
スタ１８と第２の出力レジスタ２０にそれぞれ入力され
るデータを、データ（ウ）、データ（エ）とする。再
び、クロック信号ＣＫＭによりクロック信号のサイクル
前半がマスタラッチＭ１、Ｍ２に入力されると（図３中
のtA′）、マスタラッチＭ１にはデータ（ウ）がラッチ
され、マスタラッチＭ２にはデータ（エ）がラッチされ
る。マスタラッチＭ１にラッチされたデータ（ウ）はバ
ッファＢ１に出力され、このバッファＢ１により増幅さ
れてマルチプレクサ２６の第１端子に出力される。
スタ１８と第２の出力レジスタ２０にそれぞれ入力され
るデータを、データ（ウ）、データ（エ）とする。再
び、クロック信号ＣＫＭによりクロック信号のサイクル
前半がマスタラッチＭ１、Ｍ２に入力されると（図３中
のtA′）、マスタラッチＭ１にはデータ（ウ）がラッチ
され、マスタラッチＭ２にはデータ（エ）がラッチされ
る。マスタラッチＭ１にラッチされたデータ（ウ）はバ
ッファＢ１に出力され、このバッファＢ１により増幅さ
れてマルチプレクサ２６の第１端子に出力される。
【００４０】このとき、前記クロック信号ＣＫＭが
“Ｌ”から“Ｈ”へ立ち上がるのに同期して、図３に示
すようにクロック信号ＣＫＳが“Ｈ”から“Ｌ”へ立ち
下がると（図３中のtA′）、スレーブラッチＳ１はスル
ー状態となりマスタラッチＭ２にラッチされているデー
タ（エ）をそのままバッファＢ２に出力する。出力され
たデータ（エ）は、バッファＢ２〜Ｂ４により増幅され
マルチプレクサ２６の第２端子に出力される。
“Ｌ”から“Ｈ”へ立ち上がるのに同期して、図３に示
すようにクロック信号ＣＫＳが“Ｈ”から“Ｌ”へ立ち
下がると（図３中のtA′）、スレーブラッチＳ１はスル
ー状態となりマスタラッチＭ２にラッチされているデー
タ（エ）をそのままバッファＢ２に出力する。出力され
たデータ（エ）は、バッファＢ２〜Ｂ４により増幅され
マルチプレクサ２６の第２端子に出力される。
【００４１】続いて、スレーブラッチＳ１に入力されて
いるクロック信号ＣＫＳが“Ｌ”から“Ｈ”へ立ち上が
ると（図３中のtB′）、スレーブラッチＳ１はスルー状
態からラッチ状態へ遷移してマスタラッチＭ２にラッチ
されていたデータ（エ）をラッチする。スレーブラッチ
Ｓ１にラッチされたデータ（エ）はバッファＢ２に出力
され、バッファＢ２〜Ｂ４により増幅されてマルチプレ
クサ２６の第２端子に出力される。
いるクロック信号ＣＫＳが“Ｌ”から“Ｈ”へ立ち上が
ると（図３中のtB′）、スレーブラッチＳ１はスルー状
態からラッチ状態へ遷移してマスタラッチＭ２にラッチ
されていたデータ（エ）をラッチする。スレーブラッチ
Ｓ１にラッチされたデータ（エ）はバッファＢ２に出力
され、バッファＢ２〜Ｂ４により増幅されてマルチプレ
クサ２６の第２端子に出力される。
【００４２】さらに、クロック信号ＣＫＭによりクロッ
ク信号のサイクル後半が入力されると（図３中のt
C′）、マスタラッチＭ１及びマスタラッチＭ２はラッ
チ状態からスルー状態へ遷移する。
ク信号のサイクル後半が入力されると（図３中のt
C′）、マスタラッチＭ１及びマスタラッチＭ２はラッ
チ状態からスルー状態へ遷移する。
【００４３】次に、前記マルチプレクサ２６は、クロッ
ク信号ＣＫＭのクロック信号のサイクル前半で第１端子
に入力されているデータ（ア）を取り込み、そのサイク
ル後半で第２端子に入力されているデータ（イ）を取り
込む。さらに、次のクロック信号ＣＫＭのクロック信号
のサイクル前半で第１端子に入力されているデータ
（ウ）を取り込み、そのサイクル後半で第２端子に入力
されているデータ（エ）を取り込む。これにより、マル
チプレクサ２６に取り込まれたデータは、図４に示すよ
うにクロック信号ＣＫＭの半サイクル毎にデータが出力
される信号となって外部出力回路２８に出力され、この
外部出力回路２８から外部に出力される。
ク信号ＣＫＭのクロック信号のサイクル前半で第１端子
に入力されているデータ（ア）を取り込み、そのサイク
ル後半で第２端子に入力されているデータ（イ）を取り
込む。さらに、次のクロック信号ＣＫＭのクロック信号
のサイクル前半で第１端子に入力されているデータ
（ウ）を取り込み、そのサイクル後半で第２端子に入力
されているデータ（エ）を取り込む。これにより、マル
チプレクサ２６に取り込まれたデータは、図４に示すよ
うにクロック信号ＣＫＭの半サイクル毎にデータが出力
される信号となって外部出力回路２８に出力され、この
外部出力回路２８から外部に出力される。
【００４４】前述したように、クロック信号ＣＫＭのサ
イクル前半では第１、第２の出力レジスタ１８、２０内
のデータはマスタラッチＭ１、Ｍ２で保持されており、
スレーブラッチＳ１がデータを保持するのはクロック信
号ＣＫＭのサイクル後半である。ところで、ＤＤＲ仕様
においては第１の出力レジスタ１８からデータを読み出
すのはサイクル前半のみであり、サイクル後半は第２の
出力レジスタ２０からデータが読み出される。
イクル前半では第１、第２の出力レジスタ１８、２０内
のデータはマスタラッチＭ１、Ｍ２で保持されており、
スレーブラッチＳ１がデータを保持するのはクロック信
号ＣＫＭのサイクル後半である。ところで、ＤＤＲ仕様
においては第１の出力レジスタ１８からデータを読み出
すのはサイクル前半のみであり、サイクル後半は第２の
出力レジスタ２０からデータが読み出される。
【００４５】したがって、クロック信号ＣＫＭのサイク
ル後半に第１の出力レジスタ１８でデータを保持してお
く必要はなく、この第１の出力レジスタ１８にスレーブ
ラッチが設けられてなくても動作上に支障はない。この
実施の形態では、第１の出力レジスタ１８のスレーブラ
ッチを削除することにより、このスレーブラッチの動作
タイミングを制御していたクロック信号が不要となる。
これにより、ＳＤＲ仕様からＤＤＲ仕様になり出力レジ
スタの個数が２倍となったにもかかわらず、スレーブラ
ッチを制御するクロック信号ＣＫＳについてはゲート容
量負荷が増加することはない。
ル後半に第１の出力レジスタ１８でデータを保持してお
く必要はなく、この第１の出力レジスタ１８にスレーブ
ラッチが設けられてなくても動作上に支障はない。この
実施の形態では、第１の出力レジスタ１８のスレーブラ
ッチを削除することにより、このスレーブラッチの動作
タイミングを制御していたクロック信号が不要となる。
これにより、ＳＤＲ仕様からＤＤＲ仕様になり出力レジ
スタの個数が２倍となったにもかかわらず、スレーブラ
ッチを制御するクロック信号ＣＫＳについてはゲート容
量負荷が増加することはない。
【００４６】また、前記第１、第２の出力レジスタ１
８、２０を構成するトランジスタの駆動力は、入力から
出力までのデータバスについて各ゲート回路間のファン
アウトを考慮して、データ転送がなるべく高速となるよ
うに決定される。外部出力回路２８は、半導体記憶装置
以外の外部負荷を駆動する必要から大きなファンアウト
となるため、第１、第２の出力レジスタ１８、２０を構
成するトランジスタもそれに合わせた駆動力を持たせる
必要があり、さらには図２に示すように、第１、第２の
出力レジスタ１８、２０の後ろにバッファを設けるなど
して駆動力を確保している。これは、クロック信号のサ
イクル前半でマスタラッチがラッチ状態に、スレーブラ
ッチがスルー状態になった瞬間に、出力レジスタに取り
込まれたデータを出力段に高速に転送して出力駆動する
必要があるためである。
８、２０を構成するトランジスタの駆動力は、入力から
出力までのデータバスについて各ゲート回路間のファン
アウトを考慮して、データ転送がなるべく高速となるよ
うに決定される。外部出力回路２８は、半導体記憶装置
以外の外部負荷を駆動する必要から大きなファンアウト
となるため、第１、第２の出力レジスタ１８、２０を構
成するトランジスタもそれに合わせた駆動力を持たせる
必要があり、さらには図２に示すように、第１、第２の
出力レジスタ１８、２０の後ろにバッファを設けるなど
して駆動力を確保している。これは、クロック信号のサ
イクル前半でマスタラッチがラッチ状態に、スレーブラ
ッチがスルー状態になった瞬間に、出力レジスタに取り
込まれたデータを出力段に高速に転送して出力駆動する
必要があるためである。
【００４７】しかし、ＤＤＲ仕様の第２の出力レジスタ
２０においては、事情が違い以下のようになる。第２の
出力レジスタ２０へのデータ取り込みは、第１の出力レ
ジスタ１８と同様にクロック信号ＣＫＭのサイクル前半
に行われ、マルチプレクサ２６の入力端子まではデータ
が転送される。ただし、そのデータが実際にマルチプレ
クサ２６に取り込まれるのは、クロック信号ＣＫＭのサ
イクル後半になりマルチプレクサ２６が第２の出力レジ
スタ２０側に切り替わる、クロック信号ＣＫＭのダウン
エッジにおいてである。
２０においては、事情が違い以下のようになる。第２の
出力レジスタ２０へのデータ取り込みは、第１の出力レ
ジスタ１８と同様にクロック信号ＣＫＭのサイクル前半
に行われ、マルチプレクサ２６の入力端子まではデータ
が転送される。ただし、そのデータが実際にマルチプレ
クサ２６に取り込まれるのは、クロック信号ＣＫＭのサ
イクル後半になりマルチプレクサ２６が第２の出力レジ
スタ２０側に切り替わる、クロック信号ＣＫＭのダウン
エッジにおいてである。
【００４８】よって、第１の出力レジスタ１８側と異な
り、第２の出力レジスタ２０に入力されたデータがマル
チプレクサ２６に取り込まれるまでに、約半サイクルの
時間的余裕があることになる。したがって、図２に示す
ように、第２の出力レジスタ２０からマルチプレクサ２
６までの間にバッファの段数を増やしても、それによる
遅れが半サイクルを越えない限りは動作タイミング上は
問題はない。
り、第２の出力レジスタ２０に入力されたデータがマル
チプレクサ２６に取り込まれるまでに、約半サイクルの
時間的余裕があることになる。したがって、図２に示す
ように、第２の出力レジスタ２０からマルチプレクサ２
６までの間にバッファの段数を増やしても、それによる
遅れが半サイクルを越えない限りは動作タイミング上は
問題はない。
【００４９】また、出力が第２の出力レジスタ２０側に
切り替わった際の、すなわちマルチプレクサ２６のデー
タの取り込みが出力レジスタ２０側に切り替わった際の
マルチプレクサ２６以降のデータ転送スピードを第１の
出力レジスタ１８側とそろえるためには、最終段のバッ
ファＢ４の駆動力を、第１の出力レジスタ１８側のバッ
ファＢ１とそれえておけばよい。これにより、第２の出
力レジスタ２０においては外部出力回路２８へのファン
アウトを考えて特に駆動力を考慮する必要がなくなり、
第２の出力レジスタ２０を構成するトランジスタのサイ
ズを第１の出力レジスタ１８に比べて小さく絞って設定
することができる。
切り替わった際の、すなわちマルチプレクサ２６のデー
タの取り込みが出力レジスタ２０側に切り替わった際の
マルチプレクサ２６以降のデータ転送スピードを第１の
出力レジスタ１８側とそろえるためには、最終段のバッ
ファＢ４の駆動力を、第１の出力レジスタ１８側のバッ
ファＢ１とそれえておけばよい。これにより、第２の出
力レジスタ２０においては外部出力回路２８へのファン
アウトを考えて特に駆動力を考慮する必要がなくなり、
第２の出力レジスタ２０を構成するトランジスタのサイ
ズを第１の出力レジスタ１８に比べて小さく絞って設定
することができる。
【００５０】したがって、ＳＤＲ仕様からＤＤＲ仕様に
なり、出力レジスタが倍の数必要となった場合でも、マ
スタラッチ側を制御するクロック信号についてのゲート
容量負荷の増加を大幅に抑制することができる。また、
スレーブラッチ側に関しては、第１の出力レジスタ側の
スレーブラッチが削除でき、かつ第２の出力レジスタ側
のトランジスタのサイズを小さくできることから、ＳＤ
Ｒ仕様の場合よりもクロック信号のゲート容量負荷を低
減することができる。
なり、出力レジスタが倍の数必要となった場合でも、マ
スタラッチ側を制御するクロック信号についてのゲート
容量負荷の増加を大幅に抑制することができる。また、
スレーブラッチ側に関しては、第１の出力レジスタ側の
スレーブラッチが削除でき、かつ第２の出力レジスタ側
のトランジスタのサイズを小さくできることから、ＳＤ
Ｒ仕様の場合よりもクロック信号のゲート容量負荷を低
減することができる。
【００５１】また、この実施の形態の半導体記憶回路で
は、クロックスキューを低減するために、前記第１、第
２の出力レジスタ１８、２０、及びクロック信号発生回
路３４のチップ内におけるレイアウトを次のように工夫
している。
は、クロックスキューを低減するために、前記第１、第
２の出力レジスタ１８、２０、及びクロック信号発生回
路３４のチップ内におけるレイアウトを次のように工夫
している。
【００５２】図５は、チップ内における第１、第２の出
力レジスタ１８、２０、及びクロック信号発生回路３４
のレイアウトを示す図である。この図５に示すように、
チップ３０内の周辺部には出力パッド３２が配設されて
いる。出力パッド３２の近傍には、前記第１の出力レジ
スタ１８と第２の出力レジスタ２０が配置される。ま
た、チップ３０の中央付近には、これら第１、第２の出
力レジスタ１８、２０を制御するためのクロック信号Ｃ
ＫＭ、ＣＫＳを発生するクロック信号発生回路３４が配
置される。
力レジスタ１８、２０、及びクロック信号発生回路３４
のレイアウトを示す図である。この図５に示すように、
チップ３０内の周辺部には出力パッド３２が配設されて
いる。出力パッド３２の近傍には、前記第１の出力レジ
スタ１８と第２の出力レジスタ２０が配置される。ま
た、チップ３０の中央付近には、これら第１、第２の出
力レジスタ１８、２０を制御するためのクロック信号Ｃ
ＫＭ、ＣＫＳを発生するクロック信号発生回路３４が配
置される。
【００５３】このように、クロック信号発生回路３４を
チップ３０の中央付近に配置し、第１、第２の出力レジ
スタ１８、２０をチップ３０の周辺部に配置することに
より、クロック信号発生回路３４から第１、第２の出力
レジスタ１８、２０までの配線長に大きな違いが生じな
いように、すなわちクロック信号の配線経路がほぼ均一
になるようにする。これにより、出力レジスタごとのク
ロック信号のＲＣ遅延がほぼ均一になるようにして、出
力レジスタに対するクロックスキューを低減している。
チップ３０の中央付近に配置し、第１、第２の出力レジ
スタ１８、２０をチップ３０の周辺部に配置することに
より、クロック信号発生回路３４から第１、第２の出力
レジスタ１８、２０までの配線長に大きな違いが生じな
いように、すなわちクロック信号の配線経路がほぼ均一
になるようにする。これにより、出力レジスタごとのク
ロック信号のＲＣ遅延がほぼ均一になるようにして、出
力レジスタに対するクロックスキューを低減している。
【００５４】以上説明したようにこの発明の実施の形態
によれば、出力レジスタを制御するクロック信号の負荷
容量が低減されるために、ＳＤＲ仕様からＤＤＲ仕様に
なり出力レジスタの数が実質的に倍必要となっても、そ
れによるクロック信号のＲＣ遅延の増加、クロックスキ
ューの増大などの問題を回避することが可能となる。こ
れにより、ＳＤＲ仕様の場合に比べて、倍の周波数でデ
ータを読み出すことができる、言い換えると実質倍のデ
ータ転送レートが確保できる高速なＤＤＲ仕様の半導体
記憶装置が実現できる。
によれば、出力レジスタを制御するクロック信号の負荷
容量が低減されるために、ＳＤＲ仕様からＤＤＲ仕様に
なり出力レジスタの数が実質的に倍必要となっても、そ
れによるクロック信号のＲＣ遅延の増加、クロックスキ
ューの増大などの問題を回避することが可能となる。こ
れにより、ＳＤＲ仕様の場合に比べて、倍の周波数でデ
ータを読み出すことができる、言い換えると実質倍のデ
ータ転送レートが確保できる高速なＤＤＲ仕様の半導体
記憶装置が実現できる。
【００５５】
【発明の効果】以上述べたように本発明によれば、出力
レジスタを制御するクロック信号のゲート容量負荷を低
減することにより、クロック信号のＲＣ遅延による性能
悪化及びクロックスキューを低減し、シングルデータレ
ート（ＳＤＲ）仕様の倍のデータ転送レートでデータを
読み出すことができるダブルデータレート（ＤＤＲ）仕
様の半導体記憶装置を提供することが可能である。
レジスタを制御するクロック信号のゲート容量負荷を低
減することにより、クロック信号のＲＣ遅延による性能
悪化及びクロックスキューを低減し、シングルデータレ
ート（ＳＤＲ）仕様の倍のデータ転送レートでデータを
読み出すことができるダブルデータレート（ＤＤＲ）仕
様の半導体記憶装置を提供することが可能である。
【図１】この発明の実施の形態の半導体記憶装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】この発明の実施の形態の半導体記憶装置におけ
る出力制御回路の構成を示す図である。
る出力制御回路の構成を示す図である。
【図３】第１、第２の出力レジスタ１８、２０の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図４】出力制御クロックと前記半導体記憶装置の外部
出力回路から出力されるデータを示すタイミングチャー
トである。
出力回路から出力されるデータを示すタイミングチャー
トである。
【図５】前記半導体記憶装置のチップ内における第１、
第２の出力レジスタ１８、２０及びクロック信号発生回
路３４のレイアウトを示す図である。
第２の出力レジスタ１８、２０及びクロック信号発生回
路３４のレイアウトを示す図である。
【図６】従来の出力レジスタの構成を示す図である。
【図７】従来の出力レジスタの動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図８】前記出力レジスタを用いたＤＤＲ仕様の出力制
御回路の構成例を示す図である。
御回路の構成例を示す図である。
【図９】ＳＤＲ仕様及びＤＤＲ仕様の半導体記憶装置の
出力を示すタイミングチャートである。
出力を示すタイミングチャートである。
２…アドレスレジスタ ４…バーストカウンタ ６…アドレスデコーダ ８…ローデコーダ １０…カラムセレクタ １２…メモリセルアレイ １４…センスアンプ １６…データバス制御回路 １８…第１の出力レジスタ ２０…第２の出力レジスタ ２２…第１のバッファ回路 ２４…第２のバッファ回路 ２６…マルチプレクサ ２８…外部出力回路 ２８から構成される。 Ｍ１、Ｍ２…マスタラッチ Ｓ１…スレーブラッチ Ｂ１、Ｂ２、Ｂ３、Ｂ４…バッファ ３０…チップ ３２…出力パッド ３４…クロック信号発生回路
Claims (7)
- 【請求項１】 データを記憶するメモリセルと、 ラッチ回路を有する第１のデータ記憶手段と、 レジスタ回路を有する第２のデータ記憶手段と、 前記メモリセルと前記第１のデータ記憶手段及び第２の
データ記憶手段との接続関係を設定された条件に従って
選択することにより、先に出力することが必要とされる
データを前記第１のデータ記憶手段に出力し、この第１
のデータ記憶手段からのデータ出力の後に出力すること
が必要とされるデータを第２のデータ記憶手段に出力す
るデータバス制御手段と、 前記第１のデータ記憶手段及び第２のデータ記憶手段に
記憶されたデータを出力信号として出力するマルチプレ
クサ手段と、 を具備することを特徴とする半導体記憶装置。 - 【請求項２】 データを記憶するメモリセルと、 第１のレジスタ回路を有する第１のデータ記憶手段と、 前記第１のレジスタ回路の電流駆動力よりも小さい電流
駆動力を有する第２のレジスタ回路を有する第２のデー
タ記憶手段と、 前記メモリセルと前記第１のデータ記憶手段及び第２の
データ記憶手段との接続関係を設定された条件に従って
選択することにより、先に出力することが必要とされる
データを前記第１のデータ記憶手段に出力し、この第１
のデータ記憶手段からのデータ出力の後に出力すること
が必要とされるデータを第２のデータ記憶手段に出力す
るデータバス制御手段と、 前記第１のデータ記憶手段及び第２のデータ記憶手段に
記憶されたデータを出力信号として出力するマルチプレ
クサ手段と、 を具備することを特徴とする半導体記憶装置。 - 【請求項３】 データを記憶するメモリセルと、 制御クロックのサイクルの始まりに入力されたデータを
前記サイクルの前半の期間中、記憶するラッチ回路を有
する第１のデータ記憶手段と、 前記制御クロックの同一のサイクルの始まりに入力され
たデータを前記サイクルの全期間中、記憶するレジスタ
回路を有する第２のデータ記憶手段と、 複数のデータを取り込み、先に出力することが必要とさ
れるデータを前記第１のデータ記憶手段に出力し、この
第１のデータ記憶手段からのデータ出力の後に出力する
ことが必要とされるデータを第２のデータ記憶手段に出
力するデータバス制御手段と、 前記制御クロックのサイクル内を２つに時分割し、最初
の期間は前記第１のデータ記憶手段に記憶されたデータ
を、残りの期間は前記第２のデータ記憶手段に記憶され
たデータをそれぞれ選択的に出力するマルチプレクサ手
段と、 を具備することを特徴とする半導体記憶装置。 - 【請求項４】 前記マルチプレクサ手段は、制御クロッ
クの同一の読み出しサイクル内を２つに時分割し、最初
の期間は前記第１のデータ記憶手段に記憶されたデータ
を、残りの期間は前記第２のデータ記憶手段に記憶され
たデータをそれぞれ選択的に出力することを特徴とする
請求項１又は２記載の半導体記憶装置。 - 【請求項５】 前記第１のデータ記憶手段と前記マルチ
プレクサ手段との間に設けられた第１のバッファ手段
と、 前記第２のデータ記憶手段と前記マルチプレクサ手段と
の間に設けられた第２のバッファ手段とを具備し、 前記第１のバッファ手段の最終段の回路サイズと前記第
２のバッファ手段の最終段の回路サイズとが等しく設定
されることを特徴とする請求項１乃至４のいずれかに記
載の半導体記憶装置。 - 【請求項６】 アドレス信号が入力されるアドレスレジ
スタと、 前記アドレス信号から定められた規則に従ってメモリセ
ルを選択するための信号を自己生成するバーストカウン
タと、 前記アドレスレジスタと前記バーストカウンタから出力
される信号に基づいて選択された複数のメモリセルのデ
ータを読み出し、前記データバス制御手段に出力するセ
ンスアンプと、 を具備することを特徴とする請求項１乃至５のいずれか
に記載の半導体記憶装置。 - 【請求項７】 請求項１乃至６のいずれかに記載の半導
体記憶装置が形成されたチップにおいて、前記第１のデ
ータ記憶手段及び第２のデータ記憶手段は、前記チップ
の周辺部に分散して配置された外部出力端子の近傍に設
けられ、前記チップの中央部に配置されたクロック信号
発生回路からクロック信号が供給されることを特徴とす
る半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06731498A JP4145984B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体記憶装置 |
| US09/268,688 US6154393A (en) | 1998-03-17 | 1999-03-16 | Semiconductor memory device of double-data rate mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06731498A JP4145984B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265581A true JPH11265581A (ja) | 1999-09-28 |
| JP4145984B2 JP4145984B2 (ja) | 2008-09-03 |
Family
ID=13341449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06731498A Expired - Fee Related JP4145984B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6154393A (ja) |
| JP (1) | JP4145984B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243302B1 (en) | 1999-06-28 | 2001-06-05 | Hyundai Electronics Industries Co., Ltd. | Apparatus for outputting data using common pull-up/pull-down lines with reduced load |
| US6288947B1 (en) | 1999-06-28 | 2001-09-11 | Hyundai Electronics Industries Co., Ltd. | Data output apparatus guaranteeing complete data transfer using delayed time in memory device having pipelatch circuits |
| US6741521B2 (en) | 2002-03-20 | 2004-05-25 | Renesas Technology Corp. | Semiconductor memory device with increased data reading speed |
| KR100660639B1 (ko) | 2005-12-02 | 2006-12-21 | 삼성전자주식회사 | 더블 데이터 레이트 반도체 장치의 데이터 출력 회로 및이를 구비하는 반도체 장치 |
| US7423927B2 (en) | 2005-08-17 | 2008-09-09 | Samsung Electronics Co., Ltd. | Wave pipelined output circuit of synchronous memory device |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4023953B2 (ja) | 1999-06-22 | 2007-12-19 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP2001167580A (ja) * | 1999-12-07 | 2001-06-22 | Toshiba Corp | 半導体記憶装置 |
| US6504767B1 (en) * | 2000-08-30 | 2003-01-07 | Micron Technology, Inc. | Double data rate memory device having output data path with different number of latches |
| KR100543906B1 (ko) * | 2001-12-29 | 2006-01-23 | 주식회사 하이닉스반도체 | 어드레스 핀의 수를 줄인 동기식 반도체 메모리 소자 |
| JP4305871B2 (ja) * | 2003-09-08 | 2009-07-29 | 富士通株式会社 | レジスタファイル及びその記憶素子 |
| US6914849B2 (en) * | 2003-10-16 | 2005-07-05 | International Business Machines Corporation | Method and apparatus for reducing power consumption in a memory array with dynamic word line driver/decoders |
| KR100772842B1 (ko) * | 2006-08-22 | 2007-11-02 | 삼성전자주식회사 | 데이터 패쓰 조절기능을 갖는 반도체 메모리 장치 |
| US7707378B2 (en) * | 2006-11-30 | 2010-04-27 | Intel Corporation | DDR flash implementation with hybrid row buffers and direct access interface to legacy flash functions |
| US7751275B2 (en) * | 2008-01-25 | 2010-07-06 | Broadcom Corporation | Double data rate-single data rate input block and method for using same |
| US10658029B2 (en) * | 2018-09-21 | 2020-05-19 | Qualcomm Incorporated | High bandwidth double-pumped memory |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5530955A (en) * | 1991-04-01 | 1996-06-25 | Matsushita Electric Industrial Co., Ltd. | Page memory device capable of short cycle access of different pages by a plurality of data processors |
| JP3176228B2 (ja) * | 1994-08-23 | 2001-06-11 | シャープ株式会社 | 半導体記憶装置 |
| JP2888201B2 (ja) * | 1996-07-30 | 1999-05-10 | 日本電気株式会社 | 半導体メモリ集積回路 |
| JP3191720B2 (ja) * | 1997-04-11 | 2001-07-23 | 日本電気株式会社 | マルチプレクサ |
-
1998
- 1998-03-17 JP JP06731498A patent/JP4145984B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-16 US US09/268,688 patent/US6154393A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243302B1 (en) | 1999-06-28 | 2001-06-05 | Hyundai Electronics Industries Co., Ltd. | Apparatus for outputting data using common pull-up/pull-down lines with reduced load |
| US6288947B1 (en) | 1999-06-28 | 2001-09-11 | Hyundai Electronics Industries Co., Ltd. | Data output apparatus guaranteeing complete data transfer using delayed time in memory device having pipelatch circuits |
| US6741521B2 (en) | 2002-03-20 | 2004-05-25 | Renesas Technology Corp. | Semiconductor memory device with increased data reading speed |
| US7423927B2 (en) | 2005-08-17 | 2008-09-09 | Samsung Electronics Co., Ltd. | Wave pipelined output circuit of synchronous memory device |
| KR100660639B1 (ko) | 2005-12-02 | 2006-12-21 | 삼성전자주식회사 | 더블 데이터 레이트 반도체 장치의 데이터 출력 회로 및이를 구비하는 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4145984B2 (ja) | 2008-09-03 |
| US6154393A (en) | 2000-11-28 |
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