JPH1011970A

JPH1011970A - 同期式半導体記憶回路

Info

Publication number: JPH1011970A
Application number: JP8161505A
Authority: JP
Inventors: Hiroyuki Takahashi; 弘行高橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-06-21
Filing date: 1996-06-21
Publication date: 1998-01-16
Anticipated expiration: 2016-06-21
Also published as: US5896341A; JP2910677B2; KR980005013A; KR100253443B1; TW470958B

Abstract

(57)【要約】【課題】同期式半導体記憶回路のデータ取り込みおよ
び内部データ伝達速度の高速かを図る。【解決手段】入力レジスタ５Ａのマスター側ラッチ回
路１１の出力をレジスタの出力信号Ａ１とし、スレーブ
側ラッチ回路１２の出力ＲＡを入力にフィードバックす
る。これと入力側信号Ａとの切換を行うマルチプレクサ
４Ａが入力レジスタ５Ａの前段に設置され、外部入力信
号の取り込み有無に応じて切換信号（バースト動作）を
制御する。同時に、クロックエッジにより内部パルスＣ
Ｐ２を発生させ、これをデコーダ回路７Ａに入力し、パ
ルス化信号として使用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期式半導体記憶
回路に関し、特に各クロック制御信号の電圧エッジにて
入力データを取り込む入力レジスタを有する同期式半導
体記憶回路に関する。

【０００２】

【従来の技術】同期式メモリは、入力信号を取り込んだ
り、保持したりする制御信号であるクロック入力ＣＬＫ
を持っており、この信号で各入力に設置されたレジスタ
（またはラッチ）回路を制御することでバラツキを持っ
た各入力信号を揃えて内部に取り込むことが可能とな
る。また、一旦取り込めば、内部にて入力データを保持
できるので入力信号は変化してもかまわないことにな
る。つまり、外部からの入力情報のタイミング幅がずれ
たり、短くなってもメモリ動作は影響を受けないため動
作周波数の高速化に向いている。もともとこの考え方は
コンピュータシステムの設計では必要になるもので、非
同期メモリの入力信号を発生する部分にこのようなクロ
ック制御のレジスタＩＣなどが設置されていた。この部
分をメモリ内部に内蔵することで、より高速に、またシ
ステムボード上のＩＣ削減を図る傾向が最近は強くなっ
てきている。

【０００３】同期式メモリ回路の従来例として、入力レ
ジスタを持つバーストＳＲＡＭを図６を用いて説明す
る。バーストとは、外部から入力されるアドレスデータ
はそのまま保持し、内部で一部のアドレスデータを発生
する機能であり、キャッシュメモリとして用いられるＳ
ＲＡＭに必要とされるものである。クロック制御パスに
このバースト切換論理が追加されることになる。入力ア
ドレスＡｄｄは入力バッファ１を通り内部信号Ａとして
レジスタ回路５Ａのデータ入力になる。制御信号ＣＬＫ
もバッファ３を経て内部クロック信号Ｃとなり、同様
に、バースト切換信号Ｂｕｒｓｔもバッファ２をへて内
部信号Ｂとなる。これら信号Ｂ、Ｃはマルチプレクサ４
Ｂにて論理がとられ、バッファ１０を経てレジスタ制御
クロックＣＢになり、複数個存在するレジスタ５Ａに入
力される。マルチプレクサ４Ｂの回路例としては、図７
のように、制御信号Ｂにより二つの入力信号Ｃ１、Ｃ２
の一方を選択し、そちら側のトランスファスイッチ２
１、２３であるｐチャンネル型ＭＯＳトランジスタ（ｐ
ＭＯＳ）とｎチャンネル型ＭＯＳトランジスタ（ｎＭＯ
Ｓ）のみをオンさせることで、一方の入力信号を出力Ｃ
Ｂとして取り出すようにした回路である。入力レジスタ
５Ａは、バッファ１の出力Ａを入力データとし、レジス
タ制御クロックＣＢをラッチクロックとしたラッチ回路
１１（マスターラッチ回路）と、この出力を入力データ
としインバータ１３によるレジスタ制御クロックＣＢの
反転信号をラッチクロックとしたもう一つのラッチ回路
１２（スレーブラッチ回路）によって構成される。ラッ
チ回路１１、１２の回路例は、図８に示すように、入力
ＩＮにトランスファスイッチ３１としてｐＭＯＳとｎＭ
ＯＳが接続され、この出力はインバータ３３を通って出
力ＯＵＴとなる。同時に、出力ＯＵＴの反転信号をイン
バータ３４で作り、トランスファスイッチ３２のｐＭＯ
ＳとｎＭＯＳを通ってインバータ３３の入力側にフィー
ドバックする。出力ＣＢがロウではトランスファスイッ
チ３１はオン、トランスファスイッチ３２はオフでスル
ー状態となり、出力ＣＢがハイではトランスファスイッ
チ３１はオフ、トランスファスイッチ３２はオンとな
り、二つのインバータ３３、３４によるフリップフロッ
プでのラッチ状態となる。入力レジスタ５Ａの出力Ａ１
はデコーダ回路７Ａの入力信号となり、この回路例では
３段のＡＮＤゲート１４、１５、１６を通ってワード線
ＷＬを選択する回路構成となっている。この最終のＡＮ
Ｄゲート１６に入力される信号にＷＬをパルス化する信
号ＣＤを入力する必要がある。これは、同期式の場合、
制御信号ＣＬＫにより内部回路が動くタイミングは制御
できるので必要な時間だけメモリセルを選択する、いわ
ゆるパルスワードと言う回路方式が使われる。これは回
路の活性化している時間を制限できるので、パワー削減
や、デジット線のプリチャージ時間などを長くとれ、高
速化に効果があるためである。このパルス信号ＣＤは、
内部クロックＣを基にしたパルス発生回路６にてワンシ
ョットパルスとして生成され、タイミング調整用の遅延
回路８Ｂを介して作られる。パルス発生回路６の回路例
は図９に示すように、入力Ｃおよび遅延回路を兼ねた反
転論理回路４１の出力を入力としたＡＮＤゲート４２に
より構成される。

【０００４】この従来回路の動作をタイミングチャート
である図１０を用いて説明する。制御信号ＣＬＫの内部
信号Ｃはマルチプレクサ５Ａにて内部信号Ｂにより論理
を取ることになり、内部信号Ｂがロウの時は外部からの
データ取り込み状態となり内部クロックＣを出力ＣＢに
伝え、チップ内の各レジスタ回路５Ａにこの信号を分配
する。内部信号Ｂがハイの時はバースト状態となり、出
力ＣＢはロウ固定となり外部からのデータ取り込みは無
くなる。入力レジスタ５Ａに入る出力ＣＢとアドレス入
力Ａとのタイミング関係は、図のセットアップｔｓとホ
ールドｔ_Hにて表されるようになり、このｔｓとｔ_Hが等
しくタイミングマージンが保たれることが理想である。
出力ＣＢは全入力レジスタ５Ａを動かすので遅れが大き
いのに対し、内部信号Ａは入力バッファ１つを動かすの
みなので遅延は小さい。したがって、信号ＣＢは最速に
設計しそれに合わせて内部信号Ａを遅延させて調整する
ことになる。入力レジスタ５Ａは出力ＣＢの立上りエッ
ジにて初段のマスターラッチ回路１１がスルーからラッ
チ状態に移りデータを保持し、同時に次段のスレーブラ
ッチ回路１２が前サイクル保持データのラッチをはず
し、初段マスターラッチ回路１１の新たなデータを内部
にスルー状態で伝える。この動作が入力アドレスＡｄｄ
を制御信号ＣＬＫのエッジで取り込むことであり、信号
ＣＢから信号Ａｌまでの出力時間が入力レジスタ５Ａの
遅延時間となる。内部信号ＡｌからＡ３はデコーダ回路
７Ａの遅延時間であるが、パルス信号ＣＤは信号Ａ３よ
り遅くしなければならない。つまりこのタイミングマー
ジンｔｍが無ければ、前データのパルスを発生した後に
本来の選択パルスが出るようになり、マルチ選択やパル
ス幅の変動などが生じてしまう。このタイムマージンｔ
ｍを確保するように、パルス発生回路６でパルス化した
信号ＣＰに遅延回路８Ｂでの遅延が必要になる。この状
態ならば、ＷＬパルスは常にＣＤパスで決まるタイミン
グにて開始、終了するのでサイクル時間によらず安定し
たパルス動作が期待できる。

【０００５】

【発明が解決しようとする課題】以上説明した従来の同
期式メモリ回路の入力レジスタ５Ａからパルスワード選
択のデコーダ回路７Ａの部分においては、制御信号ＣＬ
Ｋの入力からＷＬ選択までのクリティカルパスの遅延時
間は以下のような内訳の合計として表される。

【０００６】１．制御信号ＣＬＫの入力から内部クロックＣ発生：ＣＬＫ→Ｃ２．マルチプレクサ４Ｂと全入力レジスタ５Ａへの分配：Ｃ→ＣＢ３．レジスタ５Ａの出力遅延時間：ＣＢ→Ａ１４．デコーダ遅延時間：Ａ１→Ａ３５．パルス信号Ａ３とのタイミングマージン：ｔｍ６．最終段ワードドライバー遅延時間：ＣＤ→ＷＬこれら合計の遅延時間が最小になるように回路を最適化
することが高速化のためには必要となるが、それだけで
は大きな速度改善は望めない。より高速な動作周波数に
て動作する同期メモリを実現するためには、このクリテ
ィカルパスの高速化が避けがたい問題となってきてい
る。

【０００７】本発明の目的は、データ取り込み、および
内部データの伝達速度の高速化を図った同期式半導体記
憶回路を提供することにある。

【０００８】

【課題を解決するための手段】本発明の同期式半導体記
憶回路は、入力信号をクロック制御信号の電圧遷移エッ
ジにて取り込むマスターラッチ回路と、該マスターラッ
チ回路にラッチされた入力信号を前記クロック制御信号
の反転信号の電圧遷移エッジにて取り込むスレーブラッ
チ回路を有する複数の入力レジスタと、外部入力信号ま
たは前記入力レジスタのスレーブラッチ回路の出力信号
を選択して、対応する前記入力レジスタに出力する複数
のマルチプレクサと、前記クロック制御信号に同期した
パルス信号を発生するパルス発生回路と、前記複数の入
力レジスタのマスターラッチ回路の出力信号と前記パル
ス信号を入力するデコード回路を有する。

【０００９】入力レジスタ構成する初段のマスターラッ
チ回路からの出力をレジスタの出力として使う。これに
より、入力アドレスＡｄｄのセットアップ時間には入力
レジスタがスルー状態になり、入力レジスタの制御信号
の立上りエッジが入力レジスタに伝わってくる以前に入
力アドレスＡｄｄの外部入力からのデータが非同期状態
でデコーダ回路に入り込む。こうすることで、デコーダ
選択を高速化することが可能となる。また、パルス信号
とのマージンが拡大すれば、遅延回路による遅延時間を
減少させることができ、パルス発生回路の出力とデコー
ダ信号Ａ３が逆転すれば遅延回路自体が不要になる。

【００１０】バースト状態時は、入力アドレスＡｄｄは
受け付けずに入力レジスタのデータを保持しなければな
らない。しかし、上記の入力アドレスＡｄｄセットアッ
プ時には入力レジスタはスルー状態となってしまうので
データ保持できない。そこで、バースト時には入力レジ
スタの出力（スレーブラッチ回路出力）を入力にフィー
ルドバックするパスを設け、入力レジスタへの入力信号
Ａとの論理をバースト切換信号Ｂｕｒｓｔに基づいて切
り換えられるようにする。つまり、バースト切換信号Ｂ
ｕｒｓｔ信号による論理機能を制御クロックＣＬＫ側パ
スからアドレス信号Ａｄｄ側パスに移す。

【００１１】本発明の他の同期式半導体記憶回路は、入
力信号をクロック制御信号の電圧遷移エッジにて取り込
む複数の入力レジスタと、前記クロック制御信号に同期
したパルス信号を発生するパルス発生回路と、前記複数
の入力レジスタの出力信号と前記パルス信号を入力する
デコード回路を有する。

【００１２】本発明の実施態様によれば、前記クロック
制御信号は、外部入力クロックのエッジを基準にして内
部で発生させた信号である。

【００１３】本発明の他の実施態様によれば、前記入力
信号はアドレス信号であり、前記マルチプレクサの制御
信号はアドレス信号を内部で自動発生するバースト動作
の切換信号であり、前記デコード回路はアドレスデコー
ド回路である。

【００１４】本発明の他の実施態様によれば、前記デコ
ード回路の、前記パルス信号との論理をとる以前の回路
の一部が前記マルチプレクサの前段に配置されている。

【００１５】本発明の他の実施態様によれば前記マルチ
プレクサの制御信号の入力経路にタイミング調整用の遅
延回路が挿入されている。

【００１６】本発明の他の実施態様によれば、前記パル
ス信号を前記入力レジスタのクロック制御信号として用
いる。

【００１７】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１８】図１は本発明の第１の実施形態の半導体記
憶回路の回路図である。

【００１９】本実施形態は、同期式半導体記憶回路とし
てバーストＳＲＡＭのアドレスＡｄｄ、クロックＣＬ
Ｋ、バースト切換信号Ｂｕｒｓｔの各信号入力から入力
レジスタ５Ａ、デコード回路７Ａを経てワード線ＷＬを
選択する回路領域を示している。入力アドレスＡｄｄは
入力バッファ１を通り内部信号Ａに、クロック信号ＣＬ
Ｋもバッファ２を経て内部クロック信号Ｃとなり、同様
に、バースト切替信号Ｂｕｒｓｔもバッファ２を経て内
部信号Ｂとなる。内部信号Ａと入力レジスタ５Ａの出力
ＲＡがマルチプレクサ４Ａに入り、内部信号Ｂにて切替
論理が取られ、その出力ＡＩＮがレジスタ回路５Ａの入
力データとして入力される。レジスタ回路５Ａは内部ク
ロック信号Ｃにて直接制御され、チップ内にある複数個
存在する入力レジスタ５Ａを同時に駆動している。入力
レジスタ５Ａの出力ＲＡは入力レジスタ５Ａの前段にあ
るマルチプレクサ４Ａにフィードバック入力され、初段
マスターラッチ回路１１から次段スレーブラッチ回路１
２へ伝わる信号が中間出力Ａ１としてデコーダ回路７Ａ
への入力信号となる。この回路例では３段のＡＮＤゲー
ト１４、１５、１６を通ってワード線ＷＬを選択する回
路構成となっている。この最終ＡＮＤゲート１６に入力
される信号にワード線ＷＬをパルス化する信号を入力す
る必要がある。これは、内部信号Ｃを受けてパルス発生
回路６にて生成されたワンショットパルスＣＰでワード
線Ｗをパルスワード選択動作させるためである。

【００２０】次に、本実施形態の回路動作をタイミング
チャートである図２を用いて説明する。入力アドレスＡ
ｄｄの内部信号Ａはマルチプレクサ５Ａにて内部信号Ｂ
により論理をとることになり、内部信号Ｂがロウの時は
外部からのデータ取り込み状態となり、内部信号Ａから
のデータを入力ＡＩＮとして入力レジスタ５Ａに伝え
る。クロックＣＬＫの内部信号Ｃがチップ内の各入力レ
ジスタ５Ａに直接配分されているので、クロックＣＬＫ
の立上りエッジに対応してデータは入力レジスタ５Ａ内
に確保される。内部信号Ｂがハイの時はバースト状態と
なり、マルチプレクサ４Ａに入るもう一方の信号である
ＲＡからのデータを出力ＡＩＮとして入力レジスタ５Ａ
に入力するが、入力レジスタ５ＡからＲＡとして出力さ
れているデータは前サイクルで取り込んだものなので、
これを再び入力レジスタ５Ａに入力することは内部アド
レスデータが変化しないバースト状態の動作となる。入
力レジスタ５Ａに入る内部信号Ｃと入力データＡＩＮと
のタイミング関係は、図のセットアップｔ_Sとホールド
ｔ_Hにて表されるようになり、このｔｓとｔ_Hが等しくな
るようタイミングマージンを（ＡＩＮ側のパスを遅らせ
て）調整する。内部信号Ｃは全入力レジスタ５Ａを動か
すのに対し、内部信号Ａは入力レジスタ５Ａ１つを動か
すのみで遅延は小さいので、ここにマルケプレクサ４Ａ
を挿入するのは容易であり、内部信号Ｃの分配パスから
ＭＵＸ論理が削除できたため従来回路より内部クロック
パスが高速化される。入力レジスタ５Ａは内部信号Ｃの
立上がりエッジにて初段のマスターラッチ回路１１がス
ルーからラッチ状態に移りデータを保持し、同時に次段
のスレーブラッチ回路１２が前サイクルでの保持データ
のラッチをはずし、初段のマスターラッチ回路の新たな
データをレジスタ出力ＲＡに出力する。しかし、次段の
デコーダ回路７Ａに伝達されるには、入力レジスタ５Ａ
の中間データであるマスターラッチ回路１１の出力Ａ１
なので、内部信号Ｃでマスターラッチ回路１１にラッチ
がかかる以前にデータはＡ１に出力されている。内部信
号Ｃがハイになる前のロウの時に入力アドレスＡｄｄお
よびバースト切替信号Ｂｕｒｓｔにより入力ＡＩＮが決
定し、このデータがスルー状態の入力レジスタ５Ａを通
って事前にＡ１に出力されることになる。内部クロック
Ｃにより速度は決まらず、入力アドレスＡｄｄ、バース
ト切替信号Ｂｕｒｓｔからの入力パスにより速度は決定
される。Ａ１を速くするには入力信号にとってのセット
アップ時間規格が大きい程よいが、レジスタのホールド
時間ｔ_Hは確保する必要があるので、内部信号Ｃを高速
にすることは有効である。Ａ１からＡ３はデコーダ回路
７Ａの遅延時間であるが、パルス信号ＣＰはＡ３より遅
くしなければならない。つまりこのタイミングマージン
ｔｍは、マルチ選択（前データのパルスを発生した後に
本来の選択パルスが出る）やパルス幅の変動などを防ぐ
ために必要である。しかしｔｍを確保するために従来例
ではパルス発生回路６でパルス化した信号ＣＰを遅延回
路８Ｂにて遅らせていたが、本実施形態ではＡ３が高速
化したために信号ＣＰからのパスを遅らせる必要がなく
なる（もちろんデコーダパスの遅延が非常に大きい回路
例では遅延回路は必要になる）。入力レジスタ５Ａにて
内部信号Ｃがロウからハイになると、取り込んだデータ
はラッチされるのでクロック信号ＣＬＫがハイの間はデ
ータ保存される。しかし、内部信号Ｃが再びロウになる
と外部からの不確定データが入力レジスタ５Ａを通して
デコーダ回路７Ａに入り込んでくる。しかしながら、こ
の時間より前に内部パルスＣＰによるワード選択が完了
していればワード線ＷＬの誤選択は生じない。

【００２１】本実施形態の回路においてワード線ＷＬが
選択されるまでのクリティカルパスは、クロック信号Ｃ
ＬＫからパルス発生回路６を経てワード線ＷＬが選択さ
れる経路に移っていることがタイミングチャートからも
わかる。そして、そのパスの遅延時間は以下のような内
訳の合計として表される。

【００２２】１．クロック信号ＣＬＫ入力から内部クロック発生：ＣＬＫ→Ｃ２．パルス発生回路６の遅延時間：Ｃ→ＣＰ３．デコーダ遅延時間（後半のみ）：ＣＰ→ＷＬこれら合計は従来例の回路とは大きく異なり、たとえば
１ＭビットクラスのＳＲＡＭ回路においてはＣＬＫ〜Ｗ
Ｌまでの遅延時間が、従来の５．５ｎｓから４．５ｎｓ
まで高速化され、その改善率は約２０％にも達する。

【００２３】図３は本発明の第２の実施形態の半導体記
憶回路の回路図である。本実施形態は第１の実施形態に
おける入力レジスタ１以降のデコーダ回路７Ａの一部を
マルチプレクサ４Ａの前段に移動したものである。ま
た、バースト制御切替信号Ｂｕｒｓｔ入力からマルチプ
レクサ４Ａまでのパスにもタイミング調整用に遅延回路
８Ａが挿入され、マルチプレクサ４Ａの切替信号はこの
出力ＢＤとなっている。

【００２４】入力レジスタ５Ａのタイミング関係におい
て内部信号Ｃの速度が遅く、アドレス信号Ａｄｄ入力の
セットアップ規格が大きいなどの理由で内部信号ＡＩＮ
の速度が速い場合、ＡＩＮ〜Ｃのタイミングマージンｔ
ｓが大きくとれる。つまり、内部信号ＡＩＮまでのパス
に時間的な余裕があるのでデコーダ回路７Ａの一部７Ｃ
を入力レジスタ５Ａおよびマルチプレクサ４Ａの前段に
移動することが可能となる。こうすることで入力レジス
タ５Ａ以降のデコーダ回路の段数が削減可能となるの
で、メモリ記憶容量が大きくデコーダ遅延が大きい回路
においてもパルス発生側のパスＣＰによりＷＬは決定さ
れるようにでき、本発明の高速化の効果がより発揮され
る。

【００２５】図４は本発明の第３の実施形態の半導体記
憶回路の回路図である。この例では第１の実施形態にお
ける入力レジスタ５Ａのスレーブ側ラッチ回路１２を削
除したレジスタ（実質的にはラッチ回路である）を入力
レジスタ５Ｂとし、この入力レジスタ５Ｂの前段のマル
ケプレクサ４Ａおよびその切替信号であるＢやその入力
信号Ｂｕｒｓｔも削除している。

【００２６】この回路構成はバースト論理が無い場合の
同期式ＳＲＡＭを示している。クロック信号ＣＬＫの立
上りエッジでデータを取り込む同期式回路の場合、入力
には従来例の入力レジスタ５Ａに示すようなレジスタ回
路を持つことが一般的であるが、本発明では内部のパル
スワード論理と同期させることで回路動作上は問題なく
なる。この回路においてもアドレス信号Ａｄｄからのセ
ットアップ時間だけ速くデコーダ回路７Ａが動き始める
効果があるためＷＬ選択までの高速化が実現できる。さ
らに、この実施形態では入力レジスタ５Ｂの回路規模が
削減されるため、内部クロック信号Ｃの駆動負荷が減少
しより高速化できるばかりでなく、チップ上でのレイア
ウト面積の削減が可能となりコスト削減にも大きな効果
がある。

【００２７】図５は本発明の第４の実施形態の半導体記
憶回路の回路図である。この例では第１の実施形態にお
ける内部クロック信号Ｃを入力としたパルス発生回路６
の出力ＣＰ１を各入力レジスタ５Ａの制御信号として使
っている。同時に、出力ＣＰ１はバッファ９を介してＣ
Ｐ２としてデコーダ回路７Ａに入るパルス化信号にもな
っている。

【００２８】この回路例は、クロック信号ＣＬＫのデー
タ取り込み用立上りエッジから立下りエッジまでのパル
ス幅（ハイ電圧が与えられている時間）が短く、図２の
タイミングチャートにおける内部信号Ａ３の不確定デー
タが来る時間が速くなった場合を想定している。つま
り、パルス化信号ＣＰの終了時間よりも内部信号Ａ３の
不確定時間が早くなってしまうと内部のワードパルスの
終了近くで誤選択パルスが発生してしまう。これを防ぐ
ために、本実施形態ではクロック信号ＣＬＫのハイ電位
パルス幅によらない一定の内部パルスをパルス発生回路
６で発生し、そのパルス終了信号で入力レジスタ５Ａを
スルー状態にしデコーダ回路７Ａを通って内部信号Ａ３
を不確定にしている。そして、同じパルス終了信号にて
バッファ９を経て内部信号ＣＰ２でパルス化信号の終了
を決めている。この内部信号ＣＰ１〜Ａ３までのパスと
内部信号ＣＰ１〜ＣＰ２までのパスを比較すると、その
回路段数から内部信号Ａ３へのパスの方が明らかに速度
は遅くなるのでその時間差だけタイミングマージンが確
保できることになる。これによって、クロック信号ＣＬ
Ｋのハイ電位パルス幅の規格が短くなってもこのワード
パルス終了時のタイミングにて誤選択が起こることはな
くなる。

【００２９】

【発明の効果】以上説明したように、本発明は、データ
取り込みのクロックエッジ入力以前のアドレス信号のセ
ットアップ時間には入力レジスタのマスター側ラッチ回
路の出力をレジスタの出力信号として使用し、また、バ
ースト選択時は、アドレス入力は受け付けずに内部レジ
スタのデータを保持しなければならないので、レジスタ
のスレーブ側ラッチの出力を入力にフィードバックする
パスを設け、これとアドレス側信号との切換スイッチ回
路をレジスタの前段に設置し、更にクロックエッジによ
り内部パルスを発生させこのレジスタ次段以降に入力し
パルス化信号として使用するようにしたことにより、ク
ロック信号のエッジがレジスタに伝わってくる以前にア
ドレス外部入力からのデータが非同期状態でデコーダに
入り込むようになり、デコーダ選択を高速化することが
可能となる。また、バースト切換用の論理回路が内部ク
ロック分配パスから排除されるため、このパスも高速化
される。これらの効果として、クロック入力からワード
線選択までの遅延時間は約２０％改善され、動作周波数
の高速化に大きな効果を発揮できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の同期式半導体記憶回
路の回路図である。

【図２】図１の実施形態の内部動作波形を示す図であ
る。

【図３】本発明の第２の実施形態の同期式半導体記憶回
路の回路図である。

【図４】本発明の第３の実施形態の同期式半導体記憶回
路の回路図である。

【図５】本発明の第４の実施形態の同期式半導体記憶回
路の回路図である。

【図６】半導体記憶回路の従来例の回路図である。

【図７】マルチプレクサ４Ａの一例を示す回路図であ
る。

【図８】ラッチ回路１１、１２の一例を示す回路図であ
る。

【図９】パルス発生回路６の一例を示す回路図である。

【図１０】図６の従来例の内部動作波形を示す図であ
る。

【符号の説明】

１、２、３バッファ４Ａ、４マルケプレクサ５Ａ、５Ｂ入力レジスタ６パルス発生回路７Ａ、７Ｂ、７Ｃデコーダ回路８Ａ遅延回路１１マスタラッチ回路１２スレーブラッチ回路１３インバータ１４、１５、１６ＡＮＤゲートＡｄｄアドレス入力信号Ｂｕｒｓｔバースト切換信号ＣＬＫクロック入力信号Ａ、ＡＩＮ、ＲＡ、Ａ１〜３、Ｂ、ＢＤ、Ｃ、ＣＢ、Ｃ
Ｐ、ＣＰ１〜２、ＣＤ、ＷＬ内部信号

Claims

【特許請求の範囲】

【請求項１】入力信号をクロック制御信号の電圧遷移
エッジにて取り込むマスターラッチ回路と、該マスター
ラッチ回路にラッチされた入力信号を前記クロック制御
信号の反転信号の電圧遷移エッジにて取り込むスレーブ
ラッチ回路を有する複数の入力レジスタと、外部入力信号または前記入力レジスタのスレーブラッチ
回路の出力信号を選択して、対応する前記入力レジスタ
に出力する複数のマルチプレクサと、前記クロック制御信号に同期したパルス信号を発生する
パルス発生回路と、前記複数の入力レジスタのマスターラッチ回路の出力信
号と前記パルス信号を入力するデコード回路を有する同
期式半導体記憶回路。
【請求項２】入力信号をクロック制御信号の電圧遷移
エッジにて取り込む複数の入力レジスタと、前記クロック制御信号に同期したパルス信号を発生する
パルス発生回路と、前記複数の入力レジスタの出力信号と前記パルス信号を
入力するデコード回路を有する同期式半導体記憶回路。
【請求項３】前記クロック制御信号は、外部入力クロ
ックのエッジを基準にして内部で発生させた信号であ
る、請求項１または２記載の半導体記憶回路。
【請求項４】前記入力信号はアドレス信号であり、前
記マルチプレクサの制御信号はアドレス信号を内部で自
動発生するバースト動作の切換信号であり、前記デコー
ド回路はアドレスコード回路である、請求項１記載の半
導体記憶回路。
【請求項５】前記デコード回路の、前記パルス信号と
の論理をとる以前の回路の一部が前記マルチプレクサの
前段に配置されている、請求項１記載の半導体記憶回
路。
【請求項６】前記マルチプレクサの制御信号の入力経
路にタイミング調整用の回路が挿入されている、請
求項５記載の半導体記憶回路。
【請求項７】前記パルス信号を前記入力レジスタのク
ロック制御信号として用いる、請求項１記載の半導体記
憶回路。