KR100659159B1 - 메모리 모듈 - Google Patents

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KR100659159B1
KR100659159B1 KR1020050118603A KR20050118603A KR100659159B1 KR 100659159 B1 KR100659159 B1 KR 100659159B1 KR 1020050118603 A KR1020050118603 A KR 1020050118603A KR 20050118603 A KR20050118603 A KR 20050118603A KR 100659159 B1 KR100659159 B1 KR 100659159B1
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clock
command
address signal
latch circuit
memory
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윤칠남
안영만
박영준
박성주
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삼성전자주식회사
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Abstract

레지스터를 포함하는 메모리 모듈을 제공한다.
메모리 모듈은 메모리 모듈은 복수의 메모리 디바이스들로 구성된 제1 메모리 그룹과, 상기 제1 메모리 그룹보다 적은 수의 메모리 디바이스들로 구성된 제2 메모리 그룹과, 상기 제1 메모리 그룹에 제공될 명령/어드레스 신호와 상기 제2 메모리 그룹에 제공될 지연된 명령/어드레스 신호를 제공하는 레지스터와, 상기 명령/어드레스 신호를 상기 제1 메모리 그룹에 전달하는 제1 신호 라인, 및 상기 지연된 명령/어드레스 신호를 상기 제2 메모리 그룹에 전달하는 제2 신호 라인을 포함한다.
메모리 모듈, 레지스터, 지연 회로, 딜레이

Description

메모리 모듈{MEMORY MODULE}
도 1은 종래의 레지스터를 포함한 메모리 모듈을 보여주는 도면이다.
도 2는 종래의 1:2 레지스터를 보여주는 도면이다.
도 3은 본 발명의 일 실시예에 따른 메모리 모듈을 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 따른 1:2 레지스터를 보여주는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 메모리 모듈을 보여주는 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 메모리 모듈을 보여주는 도면이다.
도 7은 본 발명의 일 실시예에 따른 1:4 레지스터를 보여주는 도면이다.
도 8은 본 발명의 일 실시예에 복수의 메모리 모듈들을 포함하는 컴퓨팅 시스템을 보여주는 도면이다.
도 9는 본 발명의 다른 실시예에 따른 1:2 레지스터를 보여주는 도면이다.
도 10은 본 발명의 또 다른 실시예에 따른 1:2 레지스터를 보여주는 도면이다.
본 발명은 메모리 모듈에 관한 것으로, 보다 상세하게는 레지스터를 구비하 는 메모리 모듈에 관한 것이다.
일반적으로 메모리 모듈은 복수의 메모리 디바이스들을 구비하고, 컴퓨터는 메인 메모리로 복수의 메모리 모듈을 사용하는 경우가 많다. CPU 또는 메모리 컨트롤러가 모든 메모리 디바이스들에 명령/어드레스 신호를 직접 제공하려면, CPU 또는 메모리 컨트롤러는 매우 큰 명령/어드레스 신호 구동력이 있어야 한다. 명령/어드레스 신호를 제공해야할 메모리 디바이스들 수가 많아지면 신호 무결성(signal integrity)이 나빠질 수 있다. 따라서 CPU 또는 메모리 컨트롤러가 명령/어드레스 신호를 제공하는 디바이스의 개수를 줄일 필요가 있고, 이를 위하여 레지스터를 구비한 메모리 모듈이 사용된다.
레지스터를 구비하는 메모리 모듈은 복수의 메모리 디바이스들과 메모리 디바이스들에 명령/어드레스 신호를 제공하는 레지스터를 구비한다. CPU 또는 메모리 컨트롤러는 메모리 모듈에 탑재된 모든 메모리 디바이스들에게 직접적으로 명령/어드레스 신호를 제공하는 대신에 메모리 모듈 상에 탑재된 레지스터에 명령/어드레스 신호를 제공한다. 복수의 메모리 모듈들을 포함하는 컴퓨터의 경우에 CPU 또는 메모리 컨트롤러는 메모리 모듈들에 포함된 모든 메모리 디바이스들에게 직접 명령/어드레스 신호를 제공하는 대신에 각 메모리 모듈의 레지스터들에게만 명령/어드레스 신호를 제공한다.
레지스터를 구비하는 메모리 모듈은 홀수개의 메모리 디바이스들 또는 홀수개의 메모리 디바이스 쌍들을 사용하는 경우가 많다. 일반적으로 레지스터를 구비하는 메모리 모듈에서 명령/어드레스 신호의 지연을 최소화하기 위하여 레지스터는 메모리 모듈의 중심부에 배치된다. 즉, 메모리 디바이스들은 2개의 그룹으로 나뉘고, 레지스터는 각 그룹에 명령/어드레스 신호를 제공하는 1:2 구조를 갖는다. 그렇지만 메모리 디바이스의 수가 홀 수 일 경우에 2개의 메모리 그룹에 포함된 메모리 디바이스들의 개수가 다르게 된다. 예를 들어 9개의 메모리 디바이스들이 포함된 메모리 모듈의 경우에 제1 메모리 그룹은 5개의 메모리 디바이스들로 구성되고, 제2 메모리 그룹은 4개의 메모리 디바이스들로 구성될 수 있다. 따라서 제1 메모리 그룹에 제공되는 명령/어드레스 신호와 제2 메모리 그룹에 제공되는 명령/어드레스 신호의 동기가 맞지 않을 수 있다. 저속으로 동작하는 메모리 모듈에서 이러한 미스매치는 크게 문제가 되지 않지만, 고속으로 동작하는 메모리 모듈에서 이러한 미스매치는 문제를 발생시킬 수 있다.
도 1은 이러한 미스매치를 해결하는 종래의 메모리 모듈의 구조를 보여준다.
메모리 모듈(100)은 9개의 메모리 디바이스들(121 내지 129)과 레지스터(110)를 포함한다.
레지스터(100)는 메모리 모듈(100)의 외부로부터 명령/어드레스 입력 라인(101)을 통해 명령/어드레스 신호를 입력받는다. 레지스터(100)는 제1 신호라인(131)을 통해 제1 메모리 그룹에 명령/어드레스 신호를 제공하고, 제2 신호라인(132)을 통해 제2 메모리 그룹에 명령/어드레스 신호를 제공한다. 제1 메모리 그룹은 5개의 메모리 디바이스들(121 내지 125)로 구성되고, 제2 메모리 그룹은 4개의 메모리 디바이스들(126 내지 129)로 구성된다.
제1 신호 라인(131)에 연결된 메모리 디바이스들의 수가 제2 신호 라인(132) 에 연결된 메모리 디바이스들의 수보다 크기 때문에, 제1 신호 라인(131)의 신호 지연이 제2 신호 라인(132)의 신호 지연보다 크게 된다.
이러한 미스매치를 줄이기 위하여 제1 신호 라인(131)의 길이(L1)를 제2 신호 라인(132)의 길이(L2) 보다 짧게 되도록 한다. 즉, 제1 신호 라인(131)은 레지스터(110)에서 제1 메모리 그룹의 노드(a)까지 최단 라우팅 경로를 갖게 메모리 모듈에 배치하고, 제2 신호 라인(132)은 제2 신호 라인(132)은 제1 신호 라인(131)보다 긴 라우팅 경로를 갖도록 메모리 모듈에 배치한다.
도 2는 도 1의 메모리 모듈을 위한 1:2 구조의 레지스터를 보여준다.
레지스터(200)는 외부 클럭을 입력받고 클럭 버퍼(210)와 외부로부터 명령/어드레스 신호를 입력받는 입력 버퍼(220)와 클럭 버퍼(210)가 출력한 클럭에 동기되어 명령/어드레스 신호를 출력하는 D 플립플롭(230)과 D 플립플롭(230)이 출력한 명령/어드레스 신호를 버퍼링하는 제1 및 제2 출력 버퍼(240, 241)를 포함한다.
제1 출력 버퍼(140)는 명령/어드레스 신호를 제1 메모리 그룹에 제공하고, 제2 출력 버퍼(141)는 명령/어드레스 신호를 제2 메모리 그룹에 제공한다.
이와 같은 종전의 메모리 모듈은 레지스터를 구비하므로 신호의 무결성을 향상시키고, 제1 메모리 그룹과 제2 메모리 그룹이 서로 다른 개수의 메모리 디바이스들을 포함하여 발생하는 미스매치를 제2 신호 라인의 라우팅 경로를 길게 하여 제거한다.
그렇지만 제2 신호 라인의 긴 라우팅 경로는 메모리 모듈의 면적을 증가시키는 요인이 된다. 예를 들어 명령/어드레스 신호가 20 비트 신호일 때, 20 비트 신 호를 병렬로 전달하는 신호 라인의 라우팅 경로가 길어진다면 라우팅 경로의 길이에 비례하여 메모리 모듈의 면적이 증가된다. 뿐만 아니라 신호 라인의 라우팅 경로가 길어진다면 신호들간의 간섭이 심해지게 된다.
따라서 신호 라인의 라우팅 경로를 최소화할 수 있는 메모리 모듈이 필요하다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 짧은 라우팅 경로의 명령/어드레스 신호 라인을 갖는 메모리 모듈을 제공하는 것을 그 목적으로 한다.
또한 본 발명은 짧은 라우팅 경로의 명령/어드레스 신호 라인을 갖는 메모리 모듈을 위한 레지스터를 제공하는 것을 다른 목적으로 한다.
더불어 본 발명은 짧은 라우팅 경로의 명령/어드레스 신호 라인을 갖는 메모리 모듈을 이용한 메모리 시스템을 제공하는 것을 또 다른 목적으로 한다.
그렇지만 이상의 목적은 예시적인 것으로서 본 발명은 목적은 이에 한정되지는 않는다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 모듈을 위한 레지스터는 명령/어드레스 신호를 일시적으로 저장하는 제1 래치 회로와, 상기 명령/어드레스 신호를 일시적으로 저장하는 제2 래치 회로와, 상기 제1 래치 회로가 제1 클럭에 동기되어 상기 명령/어드레스 신호를 출력하도록 하는 상 기 제1 클럭과, 상기 제2 래치 회로가 상기 제1 클럭보다 지연된 제2 클럭에 동기되어 상기 명령/어드레스 신호를 지연되게 출력되도록 하는 상기 제2 클럭을 제공하는 클럭 공급 회로를 포함한다.
상기 제1 래치 회로와 상기 제2 래치 회로는 각각 복수의 D 플립플롭들을 포함할 수 있다.
레지스터는 상기 제1 래치 회로가 출력한 상기 명령/어드레스 신호를 버퍼링하는 제1 출력 버퍼, 및 상기 제2 래치 회로가 지연되게 출력한 상기 명령/어드레스 신호를 버퍼링하는 제2 출력 버퍼를 더 포함할 수 있다.
상기 클럭 공급 회로는 외부 클럭을 입력받고 상기 제1 래치 회로에 상기 제1 클럭을 제공하는 제1 경로와, 상기 외부 클럭을 입력받고 상기 제2 래치 회로에 상기 제2 클럭을 제공하는 제2 경로를 포함한다. 상기 제1 경로는 상기 외부 클럭을 입력받고 상기 제1 클럭을 출력하는 제1 클럭 버퍼를 포함하고, 상기 제2 경로는 상기 외부 클럭을 입력받고 상기 제2 클럭을 출력하는 제2 클럭 버퍼와, 상기 출력된 제2 클럭을 지연시키는 지연 회로를 포함할 수 있다. 상기 외부 클럭은 차동 신호일 수 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 모듈은 복수의 메모리 디바이스들로 구성된 제1 메모리 그룹과, 상기 제1 메모리 그룹보다 적은 수의 메모리 디바이스들로 구성된 제2 메모리 그룹과, 상기 제1 메모리 그룹에 제공될 명령/어드레스 신호와 상기 제2 메모리 그룹에 제공될 지연된 명령/어드레스 신호를 제공하는 레지스터와, 상기 명령/어드레스 신호를 상기 제1 메모리 그룹에 전달하는 제1 신호 라인, 및 상기 지연된 명령/어드레스 신호를 상기 제2 메모리 그룹에 전달하는 제2 신호 라인을 포함한다.
상기 제2 신호 라인은 상기 제1 신호 라인보다 짧을 수 있다.
상기 레지스터는 명령/어드레스 신호를 일시적으로 저장하는 제1 래치 회로와, 상기 명령/어드레스 신호를 일시적으로 저장하는 제2 래치 회로와, 상기 제1 래치 회로가 제1 클럭에 동기되어 상기 명령/어드레스 신호를 출력하도록 하는 상기 제1 클럭과, 상기 제2 래치 회로가 상기 제1 클럭보다 지연된 제2 클럭에 동기되어 상기 명령/어드레스 신호를 지연되게 출력되도록 하는 상기 제2 클럭을 제공하는 클럭 공급 회로를 포함한다.
상기 제1 래치 회로와 상기 제2 래치 회로는 각각 복수의 D 플립플롭들을 포함할 수 있다.
상기 레지스터는 상기 제1 래치 회로가 출력한 상기 명령/어드레스 신호를 버퍼링하는 제1 출력 버퍼, 및 상기 제2 래치 회로가 지연되게 출력한 상기 명령/어드레스 신호를 버퍼링하는 제2 출력 버퍼를 더 포함할 수 있다.
상기 클럭 공급 회로는 외부 클럭을 입력받고 상기 제1 래치 회로에 상기 제1 클럭을 제공하는 제1 경로와, 상기 외부 클럭을 입력받고 상기 제2 래치 회로에 상기 제2 클럭을 제공하는 제2 경로를 포함한다. 상기 제1 경로는 상기 외부 클럭을 입력받고 상기 제1 클럭을 출력하는 제1 클럭 버퍼를 포함하고, 상기 제2 경로는 상기 외부 클럭을 입력받고 상기 제2 클럭을 출력하는 제2 클럭 버퍼와, 상기 출력된 제2 클럭을 지연시키는 제1 지연 회로를 포함할 수 있다. 상기 제1 경로는 상기 출력된 제1 클럭을 지연시키는 제2 지연 회로를 더 포함할 수 있다. 상기 외부 클럭은 차동 신호일 수 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 시스템은 복수의 메모리 디바이스들로 구성된 제1 메모리 그룹과, 상기 제1 메모리 그룹보다 적은 수의 메모리 디바이스들로 구성된 제2 메모리 그룹과, 외부 명령/어드레스 신호를 입력받고 상기 제1 메모리 그룹에 제공될 명령/어드레스 신호와 상기 제2 메모리 그룹에 제공될 지연된 명령/어드레스 신호를 제공하는 레지스터와, 상기 명령/어드레스 신호를 상기 제1 메모리 그룹에 전달하는 제1 신호 라인, 및 상기 지연된 명령/어드레스 신호를 상기 제2 메모리 그룹에 전달하는 제2 신호 라인을 포함하는 메모리 모듈, 및 상기 레지스터에 상기 외부 명령/어드레스 신호를 제공하는 메모리 컨트롤러를 포함한다. 상기 제2 신호 라인은 상기 제1 신호 라인보다 짧을 수 있다.
상기 레지스터는 명령/어드레스 신호를 일시적으로 저장하는 제1 래치 회로와, 상기 명령/어드레스 신호를 일시적으로 저장하는 제2 래치 회로와, 상기 제1 래치 회로가 제1 클럭에 동기되어 상기 명령/어드레스 신호를 출력하도록 하는 상기 제1 클럭과, 상기 제2 래치 회로가 상기 제1 클럭보다 지연된 제2 클럭에 동기되어 상기 명령/어드레스 신호를 지연되게 출력되도록 하는 상기 제2 클럭을 제공하는 클럭 공급 회로를 포함한다.
상기 제1 래치 회로와 상기 제2 래치 회로는 각각 복수의 D 플립플롭들을 포함할 수 있다.
상기 레지스터는 상기 제1 래치 회로가 출력한 상기 명령/어드레스 신호를 버퍼링하는 제1 출력 버퍼, 및 상기 제2 래치 회로가 지연되게 출력한 상기 명령/어드레스 신호를 버퍼링하는 제2 출력 버퍼를 더 포함할 수 있다.
상기 클럭 공급 회로는 외부 클럭을 입력받고 상기 제1 래치 회로에 상기 제1 클럭을 제공하는 제1 경로와, 상기 외부 클럭을 입력받고 상기 제2 래치 회로에 상기 제2 클럭을 제공하는 제2 경로를 포함한다. 상기 제1 경로는 상기 외부 클럭을 입력받고 상기 제1 클럭을 출력하는 제1 클럭 버퍼를 포함하고, 상기 제2 경로는 상기 외부 클럭을 입력받고 상기 제2 클럭을 출력하는 제2 클럭 버퍼와, 상기 출력된 제2 클럭을 지연시키는 제1 지연 회로를 포함할 수 있다. 상기 제1 경로는 상기 출력된 제1 클럭을 지연시키는 제2 지연 회로를 더 포함할 수 있다. 상기 외부 클럭은 차동 신호일 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다. 이하의 실시예들은 본 발명의 이해를 돕기 위한 예시적인 것으로서, 한정적인 것이 아니다.
도 3은 본 발명의 일 실시예에 따른 메모리 모듈을 보여주는 도면이다.
메모리 모듈(300)은 9개의 메모리 디바이스들(321 내지 329)과 레지스터(310)를 포함한다.
레지스터(310)는 메모리 모듈(300)의 외부로부터 명령/어드레스 입력 라인(301)을 통해 명령/어드레스 신호를 입력받는다. 레지스터(310)는 명령/어드레스 신호와 지연된 명령/어드레스 신호를 출력한다.
레지스터(310)는 제1 신호라인(331)을 통해 제1 메모리 그룹에 명령/어드레스 신호를 제공하고, 제2 신호라인(332)을 통해 제2 메모리 그룹에 지연된 명령/어드레스 신호를 제공한다.
제1 메모리 그룹은 5개의 메모리 디바이스들(321 내지 325)로 구성되고, 제2 메모리 그룹은 4개의 메모리 디바이스들(326 내지 329)로 구성된다. 제1 신호 라인(331)에 연결된 메모리 디바이스들의 수가 제2 신호 라인(332)에 연결된 메모리 디바이스들의 수보다 크기 때문에, 제1 신호 라인(331)의 신호 지연이 제2 신호 라인(332)의 신호 지연보다 크게 된다. 따라서 레지스터(310)는 지연된 명령/어드레스 신호를 제2 신호 라인에 제공한다. 제2 신호 라인에 지연된 명령/어드레스 신호가 제공되기 때문에 제2 신호 라인(332)은 불필요하게 라우팅 경로의 길이를 길게 구현될 필요가 없다. 따라서, 지연된 명령/어드레스 신호를 이용할 경우에 제1 및 제2 신호 라인(331, 332)의 길이가 최소가 되도록 메모리 모듈(300)을 구현할 수 있다.
레지스터(310)는 지연된 명령/어드레스 신호를 출력하기 위하여 지연 회로를 포함한다. 일 실시예에 있어서, 레지스터(310)는 도 3에 도시된 바와 같이 레지스터(310)의 외부에 지연 회로(313)를 포함한다. 지연 회로(313)를 포함하는 레지스터(310)의 보다 상세한 구조는 도 4를 참조하여 설명한다.
도 4는 본 발명의 일 실시예에 따른 1:2 레지스터를 보여주는 도면이다.
레지스터(400)는 명령/어드레스 신호를 일시적으로 저장하는 제1 및 제2 래치 회로(430, 431)와 제1 및 제2 래치 회로(430, 431)에 클럭을 제공하기 위한 클 럭 공급 회로를 포함한다.
일 실시예에 있어서, 제1 및 제2 래치 회로(430, 431)는 D 플립플롭들을 포함한다. 예를 들어, 명령/어드레스가 n 비트 신호인 경우에 제1 및 제2 래치 회로(430, 431)는 각각 n개의 플립플롭들을 포함한다.
명령/어드레스 입력 버퍼(420)는 외부 명령/어드레스 신호를 입력받고, 제1 및 제2 래치 회로(430, 431)에 명령/어드레스 신호를 제공한다.
클럭 공급 회로는 제1 클럭 버퍼(410)와 제2 클럭 버퍼(411)와 지연 회로(450)를 포함한다.
제1 클럭 버퍼(410)는 외부 클럭을 입력받고, 제1 래치 회로(430)가 일시적으로 저장한 명령/어드레스 신호를 출력하도록 제1 클럭을 제공한다. 예를 들어, 제1 래치 회로(430)가 n개의 D 플립플롭들을 포함하는 경우에 제1 클럭은 n개의 D 플립플롭들에게 제공된다.
제2 클럭 버퍼(411)는 외부 클럭을 입력받고, 제2 래치 회로(431)가 일시적으로 저장한 명령/어드레스 신호를 출력하도록 제2 클럭을 제공한다. 예를 들어, 제2 래치 회로(431)가 n개의 D 플립플롭들을 포함하는 경우에 제2 클럭은 n개의 D 플립플롭들에게 제공된다.
지연 회로(450)는 제2 클럭을 지연시킨다. 일 실시예에 있어서, 지연 회로(450)는 제2 클럭이 제2 래치 회로(431)에 도달하는 경로의 길이를 늘려주는 전송 라인(451)으로 메모리 모듈의 PCB 상에 구현된다. 지연 회로(450)는 제2 클럭을 지연시키기 위한 커패시터(452)를 더 포함할 수 있다. 지연 회로(450)는 커패시터 또는 저항으로 구현될 수도 있고, 커패시터 및 저항으로 구현될 수도 있다.
일 실시예에 있어서, 제1 클럭 버퍼(410)와 제2 클럭 버퍼(411)에 입력되는 외부 클럭은 차동 신호이다. 이 경우에 제1 및 제2 클럭 버퍼(410, 411)는 외부 클럭을 차동 신호로 입력받고 각각 단일 출력(single-ended) 신호인 제1 클럭과 제2 클럭을 출력한다.
도 4에서 클럭 공급 회로는 제1 래치 회로(430)에 제1 클럭을 공급하는 제1 경로를 위한 제1 클럭 버퍼(410)와 제2 래치 회로(431)에 제2 클럭을 공급하는 제2 경로를 위한 제2 클럭 버퍼(411)를 별도로 구비하고 있다. 그렇지만 이는 예시적인 것으로서 하나의 클럭 버퍼만을 포함하는 클럭 공급 회로도 가능하다. 예를 들어, 도 4에서 제2 클럭 버퍼(411)가 없이 지연 회로(450)에는 제1 클럭 버퍼(410)의 출력 신호(클럭)가 제공될 수도 있다.
도 4의 레지스터(400)는 지연 회로(450)를 레지스터(400)의 외부에 구현하고, 레지스터(400)는 지연 회로(450)를 연결하기 위한 단자(460)를 포함하는 이유는 레지스터(400)를 포함하는 메모리 모듈의 종류에 따라 지연 회로(450)의 클럭 지연 정도를 달리할 수 있게 하기 위함이다. 그렇지만 이는 예시적인 것으로, 메모리 디바이스들과 레지스터 및 이들을 연결하는 배선이 결정된 어떤 메모리 모듈에 사용하기 위한 레지스터의 경우에 지연 회로는 레지스터 내부에 구현할 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 메모리 모듈을 보여주는 도면이다.
메모리 모듈(500)은 전면에 9개의 메모리 디바이스들(521a 내지 529a)과 레 지스터(510a)를 포함하고, 후면에도 9개의 메모리 디바이스들과 레지스터를 포함한다. 두 개의 레지스터는 모두 1:2 레지스터이다.
메모리 모듈(500)의 전면에 대해 살펴보면 레지스터(500a)는 메모리 모듈(500)의 외부로부터 명령/어드레스 입력 라인(501a)을 통해 명령/어드레스 신호를 입력받는다. 레지스터(510a)는 명령/어드레스 신호를 제1 신호라인(531a)을 통해 메모리 디바이스들(521a 내지 525a)로 구성된 제1 메모리 그룹에 제공하고, 지연된 명령/어드레스 신호를 제2 신호라인(532a)을 통해 메모리 디바이스들(526a 내지 529a)로 구성된 제2 메모리 그룹에 제공한다. 지연 회로(513a)는 메모리 모듈(500)의 전면의 명령/어드레스 신호를 지연하는데 사용된다.
마찬가지로 메모리 모듈(500)의 후면의 레지스터는 메모리 모듈(500)의 외부로부터 명령/어드레스 입력 라인(501b)을 통해 명령/어드레스 신호를 입력받는다. 레지스터는 명령/어드레스 신호와 지연된 명령 어드레스 신호를 각각 제3 신호라인(531b)과 제4 신호라인(532b)을 통해 후면의 메모리 디바이스들에 전달한다. 지연 회로(513b)는 메모리 모듈(500)의 후면의 명령/어드레스 신호를 지연하는데 사용된다.
이와 같이 메모리 모듈의 전면과 후면을 위한 1:2 레지스터 2개를 사용하여 메모리 모듈을 구현할 수도 있지만, 도 6과 같이 1:4 레지스터 1개를 사용하여 메모리 모듈을 구현하는 것도 가능하다.
도 6을 참조하면, 메모리 모듈(600)은 도 5의 메모리 모듈(500)과 마찬가지로 전면에 9개의 메모리 디바이스들(621a 내지 629a)과 후면에도 9개의 메모리 디 바이스들을 포함한다. 그렇지만 메모리 모듈(600)은 전면에 하나의 레지스터(610)를 포함하고, 후면에는 레지스터를 포함하지 않는다. 레지스터(610)는 1:4 레지스터이다. 본 발명의 실시예에 따른 1:4 레지스터에 대한 설명은 도 7을 참조하여 후술한다.
레지스터(610)는 지연 정도가 다른 4개의 명령/어드레스 신호들을 제1 내지 제4 신호라인들(631a, 632b, 631c, 632d)을 통해 출력한다. 4개의 명령/어드레스 신호들간의 지연 정도를 조절하기 위하여 메모리 모듈(600)은 3개의 지연 회로들(613a, 613b, 613c)을 포함한다.
도 7을 참조하면, 레지스터(700)는 명령/어드레스 신호를 일시적으로 저장하는 제1 내지 제4 래치 회로(730, 731, 732, 733)와 제1 내지 제4 래치 회로(730, 731, 732, 733)에 클럭을 제공하기 위한 클럭 공급 회로를 포함한다.
도 4의 1:2 레지스터(400)와 마찬가지로 도 7의 레지스터(700)의 제1 내지 제4 래치 회로(730, 731, 732, 733)는 D 플립플롭들로 구현될 수 있다. 예를 들어, 명령/어드레스가 n 비트 신호인 경우에 제1 내지 제4 래치 회로(730, 731, 732, 733)는 각각 n개의 플립플롭들을 포함한다.
명령/어드레스 입력 버퍼(720)는 외부 명령/어드레스 신호를 입력받고, 제1 내지 제4 래치 회로(730, 731, 732, 733)에 명령/어드레스 신호를 제공한다.
클럭 공급 회로는 제1 내지 제4 클럭 버퍼(710, 711, 712, 713)와 제1 내지 제3 지연 회로(750, 753, 756)를 포함한다.
제1 클럭 버퍼(710)는 외부 클럭을 입력받고, 제1 래치 회로(730)가 일시적 으로 저장한 명령/어드레스 신호를 출력하도록 제1 클럭을 제공한다. 예를 들어, 제1 래치 회로(730)가 n개의 D 플립플롭들을 포함하는 경우에 제1 클럭은 n개의 D 플립플롭들에게 제공된다.
제2 클럭 버퍼(711)는 외부 클럭을 입력받고, 제2 래치 회로(731)가 일시적으로 저장한 명령/어드레스 신호를 출력하도록 제2 클럭을 제공한다. 예를 들어, 제2 래치 회로(731)가 n개의 D 플립플롭들을 포함하는 경우에 제2 클럭은 n개의 D 플립플롭들에게 제공된다.
제3 클럭 버퍼(712)는 외부 클럭을 입력받고, 제3 래치 회로(732)가 일시적으로 저장한 명령/어드레스 신호를 출력하도록 제3 클럭을 제공한다. 예를 들어, 제3 래치 회로(732)가 n개의 D 플립플롭들을 포함하는 경우에 제3 클럭은 n개의 D 플립플롭들에게 제공된다.
제4 클럭 버퍼(713)는 외부 클럭을 입력받고, 제4 래치 회로(733)가 일시적으로 저장한 명령/어드레스 신호를 출력하도록 제4 클럭을 제공한다. 예를 들어, 제2 래치 회로(731)가 n개의 D 플립플롭들을 포함하는 경우에 제4 클럭은 n개의 D 플립플롭들에게 제공된다.
제1 내지 제3 지연 회로(750, 753, 756)는 각각 제2 내지 제4 클럭을 지연시킨다. 일 실시예에 있어서, 제1 내지 제3 지연 회로(750, 753, 756)는 각각 제1 내지 제3 전송 라인(751, 754, 757)으로 메모리 모듈의 PCB 상에 구현된다. 제1 내지 제3 지연 회로(750, 753, 756)는 각각 제1 내지 제3 커패시터(752, 755, 758)를 더 포함할 수 있다. 제1 내지 제3 지연 회로(750, 753, 756)는 각각 커패시터 또는 저항으로 구현될 수도 있고, 커패시터 및 저항으로 구현될 수도 있다.
일 실시예에 있어서, 제1 내지 제4 클럭 버퍼(710, 711, 712, 713)에 입력되는 외부 클럭은 차동 신호이다. 도 7의 레지스터(700)는 제1 내지 제4 클럭 버퍼(710, 711, 712, 713)를 별도로 구비하고 있지만, 제1 내지 제4 클럭 버퍼(710, 711, 712, 713) 중 일부를 생략하게 레지스터를 구현할 수도 있다.
예를 들면, 제2 클럭 버퍼(711)를 생략하고 제1 지연 회로(750)에는 제1 클럭 버퍼(710)의 출력 신호(클럭)가 제공되고, 제4 클럭 버퍼(713)를 생략하고 제3 지연 회로(756)에는 제3 클럭 버퍼(712)의 출력 신호(클럭)가 제공되도록 레지스터를 구현할 수 있다. 또한 제2 내지 제4 클럭 버퍼(711, 712, 713)를 생략하고 제1 내지 제3 지연 회로(750, 753, 756)에 제1 클럭 버퍼(710)의 출력 신호(클럭)가 제공되도록 레지스터를 구현할 수도 있다.
도 7의 레지스터(700)는 제1 내지 제3 지연 회로(750, 753, 756)를 레지스터(700)의 외부에 구현하고, 레지스터(700)는 제1 내지 제3 지연 회로(750, 753, 756)를 연결하기 위한 단자들(760, 761, 762)을 포함하는 이유는 레지스터(700)를 포함하는 메모리 모듈의 종류에 따라 제1 내지 제3 지연 회로(750, 753, 756)의 클럭 지연 정도를 달리할 수 있게 하기 위함이다. 그렇지만 이는 예시적인 것으로, 메모리 디바이스들과 레지스터 및 이들을 연결하는 배선이 결정된 어떤 메모리 모듈에 사용하기 위한 레지스터의 경우에 지연 회로는 레지스터 내부에 구현할 수도 있다.
도 8은 본 발명의 일 실시예에 복수의 메모리 모듈들을 포함하는 컴퓨팅 시 스템을 보여주는 도면이다.
메모리 시스템은 메모리 컨트롤러와 적어도 하나 이상의 메모리 모듈들을 포함한다.
도 8은 4개의 메모리 모듈들(830, 831, 832, 833)을 포함하는 메모리 시스템을 예시적으로 보여주고 있다. 메모리 컨트롤러(810)는 각각 제1 내지 제4 라인(820, 821, 822, 823)을 통해 제1 내지 제4 메모리 모듈(830, 831, 832, 833)에 명령/어드레스 신호를 제공한다.
제1 내지 제4 라인(820, 821, 822, 823)의 길이가 서로 같도록 메모리 시스템을 구현하는 것이 바람직하다. 그렇지만, 제1 내지 제4 라인(820, 821, 822, 823)의 길이가 서로 같도록 메모리 시스템을 구현하기 위해서 제1 내지 제4 라인(820, 821, 822, 823)의 라우팅 경로의 길이가 길어지게 된다. 따라서, 메모리 시스템과 메모리 모듈들간의 라우팅 경로를 최소화하면서도 명령/어드레스 신호의 동기를 맞출 수 있는 테크닉이 하다.
도 9는 메모리 시스템과 메모리 모듈들간의 라우팅 경로를 최소화하는데 사용될 수 있는 1:2 레지스터의 구조를 보여준다.
레지스터(900)는 명령/어드레스 신호를 일시적으로 저장하는 제1 및 제2 래치 회로(930, 931)와 제1 및 제2 래치 회로(930)에 클럭을 제공하기 위한 클럭 공급 회로를 포함한다.
명령/어드레스 입력 버퍼(920)는 외부 명령/어드레스 신호를 입력받고, 제1 및 제2 래치 회로(930, 931)에 명령/어드레스 신호를 제공한다.
클럭 공급 회로는 제1 클럭 버퍼(910)와 제2 클럭 버퍼(911)와 지연 회로(950)를 포함한다.
제1 클럭 버퍼(910)는 외부 클럭을 입력받고, 제1 래치 회로(930)가 일시적으로 저장한 명령/어드레스 신호를 출력하도록 제1 클럭을 제공한다. 예를 들어, 제1 래치 회로(930)가 n개의 D 플립플롭들을 포함하는 경우에 제1 래치 회로(930)는 n개의 D 플립플롭들에게 제1 클럭을 제공한다.
제2 클럭 버퍼(911)는 외부 클럭을 입력받고, 제2 래치 회로(931)가 일시적으로 저장한 명령/어드레스 신호를 출력하도록 제2 클럭을 제공한다. 예를 들어, 제2 래치 회로(931)가 n개의 D 플립플롭들을 포함하는 경우에 제2 래치 회로(931)는 n개의 D 플립플롭들에게 제2 클럭을 제공한다.
제1 지연 회로(950)는 메모리 모듈에서 메모리 그룹간의 미스매치를 줄이기 위하여 제2 클럭을 지연시킨다. 일 실시예에 있어서, 제1 지연 회로(950)는 제2 클럭이 제2 래치 회로(931)에 도달하는 경로의 길이를 늘려주는 전송 라인(951)으로 메모리 모듈의 PCB 상에 구현된다. 제1 지연 회로(950)는 제2 클럭을 지연시키기 위한 커패시터(952)를 더 포함할 수 있다. 제1 지연 회로(950)는 커패시터 또는 저항으로 구현될 수도 있고, 커패시터 및 저항으로 구현될 수도 있다.
제2 지연 회로(970)는 메모리 시스템에서 메모리 모듈간의 미스매치를 줄이기 위하여 제1 클럭을 지연시킨다. 일 실시예에 있어서, 제2 지연 회로(970)는 제1 클럭이 제1 래치 회로(930)에 도달하는 경로의 길이를 늘려주는 전송 라인(971)으로 메모리 모듈의 PCB 상에 구현된다. 제2 지연 회로(950)는 제1 클럭을 지연시 키기 위한 커패시터(972)를 더 포함할 수 있다. 제2 지연 회로(970)는 커패시터 또는 저항으로 구현될 수도 있고, 커패시터 및 저항으로 구현될 수도 있다.
일 실시예에 있어서, 제1 클럭 버퍼(910)와 제2 클럭 버퍼(911)에 입력되는 외부 클럭은 차동 신호이다. 이 경우에 제1 및 제2 클럭 버퍼(910, 911)는 외부 클럭을 차동 신호로 입력받고 각각 단일 출력(single-ended) 신호인 제1 클럭과 제2 클럭을 출력한다.
레지스터(900)는 제1 지연 회로(950)를 이용하여 메모리 모듈 내의 메모리 그룹간의 미스매치를 줄일 수 있도록 하면서도, 제2 지연 회로(970)를 이용하여 메모리 시스템 내의 메모리 모듈간의 미스매치를 줄일 수 있도록 한다.
도 10은 본 발명의 또 다른 실시예에 따른 1:2 레지스터를 보여주는 도면이다.
레지스터(1000)는 명령/어드레스 신호를 일시적으로 저장하는 제1 및 제2 래치 회로(1030, 1031)와 제1 및 제2 래치 회로(1030, 1031)에 클럭을 제공하기 위한 클럭 공급 회로를 포함한다.
일 실시예에 있어서, 제1 및 제2 래치 회로(1030, 1031)는 D 플립플롭들을 포함한다. 예를 들어, 명령/어드레스가 n 비트 신호인 경우에 제1 및 제2 래치 회로(1030, 1031)는 각각 n개의 플립플롭들을 포함한다.
명령/어드레스 입력 버퍼(1020)는 외부 명령/어드레스 신호를 입력받고, 제1 및 제2 래치 회로(1030, 1031)에 명령/어드레스 신호를 제공한다.
클럭 공급 회로는 제1 클럭 버퍼(1010)와 제2 클럭 버퍼(1011)와 지연 회로 (1050)를 포함한다.
제1 클럭 버퍼(1010)는 외부 클럭을 입력받고, 제1 래치 회로(1030)가 일시적으로 저장한 명령/어드레스 신호를 출력하도록 제1 클럭을 제공한다. 예를 들어, 제1 래치 회로(1030)가 n개의 D 플립플롭들을 포함하는 경우에 제1 클럭은 n개의 D 플립플롭들에게 제공된다.
제2 클럭 버퍼(1011)는 외부 클럭을 입력받고, 제2 래치 회로(1031)가 일시적으로 저장한 명령/어드레스 신호를 출력하도록 제2 클럭을 제공한다. 예를 들어, 제2 래치 회로(1031)가 n개의 D 플립플롭들을 포함하는 경우에 제2 클럭은 n개의 D 플립플롭들에게 제공된다.
도 10의 지연 회로(1050)를 연결하기 위한 단자(1060)는 도 4의 단자(460)와 달리 하나의 핀만으로 구현된다. 이를 위하여 제2 클럭을 지연시키는 지연 회로(1050)는 커패시터(1052)로 구현된다.
일 실시예에 있어서, 제1 클럭 버퍼(1010)와 제2 클럭 버퍼(1011)에 입력되는 외부 클럭은 차동 신호이다. 이 경우에 제1 및 제2 클럭 버퍼(1010, 411)는 외부 클럭을 차동 신호로 입력받고 각각 단일 출력(single-ended) 신호인 제1 클럭과 제2 클럭을 출력한다.
도 10에서 클럭 공급 회로는 제1 래치 회로(1030)에 제1 클럭을 공급하는 제1 경로를 위한 제1 클럭 버퍼(1010)와 제2 래치 회로(1031)에 제2 클럭을 공급하는 제2 경로를 위한 제2 클럭 버퍼(1011)를 별도로 구비하고 있다. 그렇지만 이는 예시적인 것으로서 하나의 클럭 버퍼만을 포함하는 클럭 공급 회로도 가능하다. 예 를 들어, 도 10에서 제2 클럭 버퍼(1011)가 없이 지연 회로(1050)에는 제1 클럭 버퍼(1010)의 출력 신호(클럭)가 제공될 수도 있다.
상세한 설명에서 어떤 구성 요소는 보다 세부적인 기능을 갖는 복수의 구성요소들로 구현될 수도 있고, 각각 어떤 기능을 갖는 복수의 구성 요소들이 하나의 구성 요소로 구현될 수도 있다. 예를 들어 상세한 설명에서 래치 회로는 각각 한 비트를 임시로 저장하는 복수의 D 플립플롭들로 구현되고 있으나 명령/어드레스 신호 전체를 병렬로 입력받아 임시로 저장하는 하나의 회로로 구현할 수도 있다.
그러므로 이상에서의 실시예들은 모두 예시적인 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시예에 따른 메모리 모듈은 짧은 라우팅 경로의 명령/어드레스 신호 라인을 갖도록 구현할 수 있다. 따라서 작은 면적을 갖는 메모리 모듈을 구현할 수 있다. 또한 명령/어드레스 신호 라인이 짧은 라우팅 경로를 갖기 때문에 신호 간섭이 줄게되는 효과도 있다.
본 발명의 실시예에 따른 레지스터는 명령/어드레스 신호와 지연된 명령/어드레스 신호를 제공한다. 따라서 본 발명의 실시예에 따른 레지스터를 이용할 경우에 명령/어드레스 신호 라인의 라우팅 경로가 최소화되도록 메모리 모듈을 구현할 수 있다.

Claims (25)

  1. 명령/어드레스 신호를 일시적으로 저장하는 제1 래치 회로;
    상기 명령/어드레스 신호를 일시적으로 저장하는 제2 래치 회로;
    상기 제1 래치 회로가 제1 클럭에 동기되어 상기 명령/어드레스 신호를 출력하도록 하는 상기 제1 클럭과, 상기 제2 래치 회로가 상기 제1 클럭보다 지연된 제2 클럭에 동기되어 상기 명령/어드레스 신호를 지연되게 출력되도록 하는 상기 제2 클럭을 제공하는 클럭 공급 회로를 포함하는 메모리 모듈을 위한 레지스터.
  2. 제1항에 있어서,
    상기 제1 래치 회로와 상기 제2 래치 회로는 각각 복수의 D 플립플롭들을 포함하는 것을 특징으로 하는 메모리 모듈을 위한 레지스터.
  3. 제1항에 있어서,
    상기 제1 래치 회로가 출력한 상기 명령/어드레스 신호를 버퍼링하는 제1 출력 버퍼; 및
    상기 제2 래치 회로가 지연되게 출력한 상기 명령/어드레스 신호를 버퍼링하는 제2 출력 버퍼를 더 포함하는 것을 특징으로 하는 메모리 모듈을 위한 레지스터.
  4. 제1항에 있어서,
    상기 클럭 공급 회로는 외부 클럭을 입력받고 상기 제1 래치 회로에 상기 제1 클럭을 제공하는 제1 경로;
    상기 외부 클럭을 입력받고 상기 제2 래치 회로에 상기 제2 클럭을 제공하는 제2 경로를 포함하는 것을 특징으로 하는 메모리 모듈을 위한 레지스터.
  5. 제4항에 있어서,
    상기 제1 경로는 상기 외부 클럭을 입력받고 상기 제1 클럭을 출력하는 제1 클럭 버퍼를 포함하고,
    상기 제2 경로는 상기 외부 클럭을 입력받고 상기 제2 클럭을 출력하는 제2 클럭 버퍼와, 상기 출력된 제2 클럭을 지연시키는 지연 회로를 포함하는 것을 특징으로 하는 메모리 모듈을 위한 레지스터.
  6. 제4항에 있어서,
    상기 외부 클럭은 차동 신호인 것을 특징으로 하는 메모리 모듈을 위한 레지스터.
  7. 제1항에 있어서,
    하나의 명령/어드레스 신호를 입력받고 두 개의 명령/어드레스 신호들을 출력하는 1:2 레지스터 구조를 갖는 것을 특징으로 하는 메모리 모듈을 위한 레지스 터.
  8. 복수의 메모리 디바이스들로 구성된 제1 메모리 그룹;
    상기 제1 메모리 그룹보다 적은 수의 메모리 디바이스들로 구성된 제2 메모리 그룹;
    상기 제1 메모리 그룹에 제공될 명령/어드레스 신호와 상기 제2 메모리 그룹에 제공될 지연된 명령/어드레스 신호를 제공하는 레지스터;
    상기 명령/어드레스 신호를 상기 제1 메모리 그룹에 전달하는 제1 신호 라인; 및
    상기 지연된 명령/어드레스 신호를 상기 제2 메모리 그룹에 전달하는 제2 신호 라인을 포함하는 메모리 모듈.
  9. 제8항에 있어서,
    상기 제2 신호 라인은 상기 제1 신호 라인보다 짧은 것을 특징으로 하는 메모리 모듈.
  10. 제8항에 있어서,
    상기 레지스터는 명령/어드레스 신호를 일시적으로 저장하는 제1 래치 회로;
    상기 명령/어드레스 신호를 일시적으로 저장하는 제2 래치 회로;
    상기 제1 래치 회로가 제1 클럭에 동기되어 상기 명령/어드레스 신호를 출력 하도록 하는 상기 제1 클럭과, 상기 제2 래치 회로가 상기 제1 클럭보다 지연된 제2 클럭에 동기되어 상기 명령/어드레스 신호를 지연되게 출력되도록 하는 상기 제2 클럭을 제공하는 클럭 공급 회로를 포함하는 것을 특징으로 하는 메모리 모듈.
  11. 제10항에 있어서,
    상기 제1 래치 회로와 상기 제2 래치 회로는 각각 복수의 D 플립플롭들을 포함하는 것을 특징으로 하는 메모리 모듈.
  12. 제10항에 있어서,
    상기 레지스터는 상기 제1 래치 회로가 출력한 상기 명령/어드레스 신호를 버퍼링하는 제1 출력 버퍼; 및
    상기 제2 래치 회로가 지연되게 출력한 상기 명령/어드레스 신호를 버퍼링하는 제2 출력 버퍼를 더 포함하는 것을 특징으로 하는 메모리 모듈.
  13. 제10항에 있어서,
    상기 클럭 공급 회로는 외부 클럭을 입력받고 상기 제1 래치 회로에 상기 제1 클럭을 제공하는 제1 경로;
    상기 외부 클럭을 입력받고 상기 제2 래치 회로에 상기 제2 클럭을 제공하는 제2 경로를 포함하는 것을 특징으로 하는 메모리 모듈.
  14. 제13항에 있어서,
    상기 제1 경로는 상기 외부 클럭을 입력받고 상기 제1 클럭을 출력하는 제1 클럭 버퍼를 포함하고,
    상기 제2 경로는 상기 외부 클럭을 입력받고 상기 제2 클럭을 출력하는 제2 클럭 버퍼와, 상기 출력된 제2 클럭을 지연시키는 제1 지연 회로를 포함하는 것을 특징으로 하는 메모리 모듈.
  15. 제14항에 있어서,
    상기 제1 경로는 상기 출력된 제1 클럭을 지연시키는 제2 지연 회로를 더 포함하는 것을 특징으로 하는 메모리 모듈.
  16. 제14항에 있어서,
    상기 외부 클럭은 차동 신호인 것을 특징으로 하는 메모리 모듈.
  17. 복수의 메모리 디바이스들로 구성된 제1 메모리 그룹과, 상기 제1 메모리 그룹보다 적은 수의 메모리 디바이스들로 구성된 제2 메모리 그룹과, 외부 명령/어드레스 신호를 입력받고 상기 제1 메모리 그룹에 제공될 명령/어드레스 신호와 상기 제2 메모리 그룹에 제공될 지연된 명령/어드레스 신호를 제공하는 레지스터와, 상기 명령/어드레스 신호를 상기 제1 메모리 그룹에 전달하는 제1 신호 라인, 및 상기 지연된 명령/어드레스 신호를 상기 제2 메모리 그룹에 전달하는 제2 신호 라인 을 포함하는 메모리 모듈; 및
    상기 레지스터에 상기 외부 명령/어드레스 신호를 제공하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  18. 제17항에 있어서,
    상기 제2 신호 라인은 상기 제1 신호 라인보다 짧은 것을 특징으로 하는 메모리 시스템.
  19. 제17항에 있어서,
    상기 레지스터는 명령/어드레스 신호를 일시적으로 저장하는 제1 래치 회로;
    상기 명령/어드레스 신호를 일시적으로 저장하는 제2 래치 회로;
    상기 제1 래치 회로가 제1 클럭에 동기되어 상기 명령/어드레스 신호를 출력하도록 하는 상기 제1 클럭과, 상기 제2 래치 회로가 상기 제1 클럭보다 지연된 제2 클럭에 동기되어 상기 명령/어드레스 신호를 지연되게 출력되도록 하는 상기 제2 클럭을 제공하는 클럭 공급 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  20. 제19항에 있어서,
    상기 제1 래치 회로와 상기 제2 래치 회로는 각각 복수의 D 플립플롭들을 포함하는 것을 특징으로 하는 메모리 시스템.
  21. 제19항에 있어서,
    상기 제1 래치 회로가 출력한 상기 명령/어드레스 신호를 버퍼링하는 제1 출력 버퍼; 및
    상기 제2 래치 회로가 지연되게 출력한 상기 명령/어드레스 신호를 버퍼링하는 제2 출력 버퍼를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  22. 제19항에 있어서,
    상기 클럭 공급 회로는 외부 클럭을 입력받고 상기 제1 래치 회로에 상기 제1 클럭을 제공하는 제1 경로;
    상기 외부 클럭을 입력받고 상기 제2 래치 회로에 상기 제2 클럭을 제공하는 제2 경로를 포함하는 것을 특징으로 하는 메모리 시스템.
  23. 제12항에 있어서,
    상기 제1 경로는 상기 외부 클럭을 입력받고 상기 제1 클럭을 출력하는 제1 클럭 버퍼를 포함하고,
    상기 제2 경로는 상기 외부 클럭을 입력받고 상기 제2 클럭을 출력하는 제2 클럭 버퍼와, 상기 출력된 제2 클럭을 지연시키는 제1 지연 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  24. 제23항에 있어서,
    상기 제1 경로는 상기 출력된 제1 클럭을 지연시키는 제2 지연 회로를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  25. 제23항에 있어서,
    상기 외부 클럭은 차동 신호인 것을 특징으로 하는 메모리 시스템.
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