JP6121690B2

JP6121690B2 - クロック並走型シリアライザ回路

Info

Publication number: JP6121690B2
Application number: JP2012242301A
Authority: JP
Inventors: 稔大和田
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2012-11-02
Filing date: 2012-11-02
Publication date: 2017-04-26
Anticipated expiration: 2032-11-02
Also published as: JP2014093619A

Description

本発明は、クロック並走型シリアライザ回路に関し、特に、シリアルデータ及びクロックのいずれかを選択的に出力可能な回路に関する。

近年、システム性能の向上により、デバイス間やボード間でデータを転送する際に求められる転送レートが上昇しており、そのためには、データ転送に必要な帯域を広げる必要がある。帯域を広げるためには、データを転送する際に用いる信号線を増加させる方法が考えられるが、信号線を増加させることは、ＬＳＩ（Large Scale Integration）のピン数を増加させることを意味し、ＬＳＩのピン数が増加することにより、ＬＳＩの面積の増大や基盤上の配線数の増加、さらに、それに伴う製造コストの上昇が考えられる。

また、信号が変化する際には、ノイズが発生する虞があり、信号線を増加させた場合には、ノイズの発生要因が増加するため、従来より信号線を増加させた複数の信号が同時に変化した場合には、ノイズ対策面で不利となるという問題がある。

そこで、最近では、このような問題を解決するため、複数の信号からなるパラレルデータを、一本の信号に束ねたシリアルデータに変換して伝送する方式が一般的に用いられる。これにより、パラレルデータをそのまま伝送する場合と比較して、ノイズの発生を抑制することができる。

パラレルデータをシリアルデータに変換して伝送する方式では、送信側から受信側に対して伝送されるシリアルデータを、受信側で元のパラレルデータに戻すために、タイミング信号であるクロック信号が必要となる。

このようなクロック信号の伝送方式としては、通常、クロック信号をシリアルデータを伝送する信号線とは別の信号線を用いて伝送する方式と、クロック信号をシリアルデータに重畳させて伝送する方式とが用いられる。前者の方式を用いてシリアルデータ及びクロック信号を伝送する回路は、一般的に、クロック並走型シリアライザ回路と呼ばれる。

特開２００２−３２１４０７号公報

ところで、従来のクロック並走型シリアライザ回路は、データ信号を伝送するためのデータチャネルと、クロック信号を伝送するためのクロックチャネルとで構成される。これらのチャネルは、通常、回路基盤を設計する際に位置が固定され、各データ信号及びクロック信号間の遅延差を最小とするために、等長配線となるように設計するため、クロック信号を伝送するためのクロック線がデータ信号を伝送するためのデータ線を跨ぐような配線が発生することがあり、基盤設計が複雑化するという問題があった。

また、クロックチャネルの位置を変更するためには、１つのチャネルでデータ信号及びクロック信号の両方を出力可能にする必要がある。このように、データ信号及びクロック信号の両方を出力可能にする方法としては、例えば、データチャネルに設けられるシリアライザ部の後段に、シリアライザ部から出力されるシリアルデータと、ＰＬＬ等により生成されるクロック信号のうち、いずれかを選択して出力するためのセレクタ回路を設ける方法が用いられる。

しかし、この場合には、セレクタ回路にデータ信号及びクロック信号の異なる位相の信号が入力されるため、データチャネルとして動作させた場合にデータ信号に対してクロック信号を起因とするノイズ成分が混入する虞があり、特に、高速でデータ信号を伝送する場合には、少しのノイズが大きな影響を与える虞があるという問題があった。

そこで、本発明は、上記従来の技術における問題点に鑑みてなされたものであって、各チャネルから出力されるデータ信号及びクロック信号の信号種別を容易に変更することができ、データ信号に対するクロック信号を起因とするノイズ成分の混入を抑制することが可能なクロック並走型シリアライザ回路を提供することを目的とする。

上記目的を達成するため、本発明は、外部から入力される複数ビットのパラレルデータを１ビットのシリアルデータに変換すると共に、送信先となる受信回路側を同期させるためのクロック信号を生成し、前記シリアルデータ及び前記クロック信号を出力するクロック並走型シリアライザ回路であって、外部から入力される参照クロック信号に基づき、前記クロック信号として、該参照クロック信号の１逓倍となる第１のクロック信号、及び前記参照クロック信号の所定逓倍となる第２のクロック信号を生成するＰＬＬ部と、外部から入力される選択信号に基づき、前記シリアルデータ及び前記クロック信号のいずれかを生成する複数のチャネル部と、前記第２のクロック信号に基づき、前記複数のチャネル部から出力される信号の出力タイミングを決定するロードパルス信号を生成するロードパルス生成部とを備え、前記チャネル部は、前記クロック信号を生成するための複数ビットのクロック生成用信号を出力するクロック生成用信号出力部と、前記選択信号に基づき、前記パラレルデータ及び前記クロック生成用信号のいずれかを選択するセレクタ部と、前記第１のクロック信号に基づき、前記セレクタ部からの出力信号の位相を前記第１のクロック信号の位相に同期させる位相同期回路部と、前記第２のクロック信号及び前記ロードパルス信号に基づき、前記位相同期回路部からの出力信号を前記シリアルデータ及び前記クロック信号のいずれかに変換するシリアライザ部とを有することを特徴とする。

そして、本発明によれば、各々のチャネル部において、選択信号に基づき、外部から入力されるパラレルデータをシリアルデータに変換すると共に、第１及び第２のクロック信号に基づきクロック信号を生成するため、各々のチャネル部がパラレルデータ及びクロック信号の両方を選択的に出力することができ、各々のチャネル部から出力される信号の信号種別を容易に変更することが可能になる。また、従来の回路からの変更を容易に行うこともできる。

上記クロック並走型シリアライザ回路において、前記クロック生成用信号を固定値とすると共に、ビット数を前記パラレルデータのビット数と同数とすることができる。このように、セレクタ部に入力されるパラレルデータ以外の信号が固定値であるため、パラレルデータに対して混入するノイズ成分を抑制することができる。

上記クロック並走型シリアライザ回路において、前記第２のクロック信号の逓倍数を、前記パラレルデータのビット数と同数とすることができる。

以上のように、本発明によれば、各チャネルから出力されるデータ信号及びクロック信号の信号種別を容易に変更することができ、データ信号に対するクロック信号を起因とするノイズ成分の混入を抑制することが可能になる。

本発明に係るクロック並走型シリアライザ回路の一実施の形態を示すブロック図である。データ／クロック共用チャネル部の構成の一例を示すブロック図である。データ／クロック共用チャネル部がデータチャネルとして動作する場合について説明するためのタイムチャートである。データ／クロック共用チャネル部がクロックチャネルとして動作する場合について説明するためのタイムチャートである。

次に、本発明を実施するための形態について、図面を参照しながら詳細に説明する。

図１は、本発明に係るクロック並走型シリアライザ回路の一実施の形態を示し、このクロック並走型シリアライザ回路１は、複数のデータ／クロック共用チャネル部１０、１０、・・・、ＰＬＬ（Phase Locked Loop）部２０、ロードパルス生成部３０及び複数の差動出力バッファ部４０、４０、・・・を備える。この例では、データ／クロック共用チャネル部１０として４つのデータ／クロック共用チャネル部１０Ａ〜１０Ｄを用いると共に、差動出力バッファ部４０として４つの差動出力バッファ部４０Ａ〜４０Ｄを用いた場合を示す。

データ／クロック共用チャネル部１０Ａは、データ信号を出力するデータチャネル、及びクロック信号を出力するクロックチャネルのうちいずれかのチャネルとして動作する回路であり、入力される各種の信号に基づき、信号１０７Ａを生成して出力する。データ／クロック共用チャネル部１０Ａには、パラレルデータ１０１Ａと、データ／クロック選択信号１０２Ａと、第１のクロック信号１０４と、第２のクロック信号１０５と、ロードパルス信号１０６とが入力される。

パラレルデータ１０１Ａは、外部から供給される複数ビット（例えば、ｎビット（ｎは整数））のデータ信号である。データ／クロック選択信号１０２Ａは、外部から供給される２値の信号であり、信号の状態（信号の値）によってデータ／クロック共用チャネル部１０Ａの動作を決定する。

第１のクロック信号１０４は、後述するＰＬＬ部２０から供給され、所定の周波数を有するクロック信号である。第２のクロック信号１０５は、ＰＬＬ部２０から供給され、第１のクロック信号１０４に対してｎ逓倍となるクロック信号である。

ロードパルス信号１０６は、後述するロードパルス生成部３０から供給され、データ／クロック共用チャネル部１０Ａから出力される信号１０７Ａの出力タイミングを決定するための信号である。

データ／クロック共用チャネル部１０Ａは、データ／クロック選択信号１０２Ａが所定の状態（例えば、値が「０」）である場合、データチャネルとして動作し、入力されたパラレルデータ１０１Ａをシリアルデータ１０７Ａ₁に変換し、信号１０７Ａとして出力する。

一方、データ／クロック選択信号１０２Ａが他の状態（例えば、値が「１」）である場合、データ／クロック共用チャネル部１０Ａは、クロックチャネルとして動作し、送信先である受信回路側を送信側と同期させるためのクロック信号１０７Ａ₂を信号１０７Ａとして出力する。

データ／クロック共用チャネル部１０Ｂ〜１０Ｄは、データ／クロック共用チャネル部１０Ａと同様に、データチャネル及びクロックチャネルのうちいずれかのチャネルとして動作する回路であり、各種の入力信号に基づき、信号１０７Ｂ〜１０７Ｄを生成して出力する。データ／クロック共用チャネル部１０Ｂ〜１０Ｄには、パラレルデータ１０１Ｂ〜１０１Ｄと、データ／クロック選択信号１０２Ｂ〜１０２Ｄと、第１のクロック信号１０４と、第２のクロック信号１０５と、ロードパルス信号１０６とが各々の回路に入力される。

データ／クロック共用チャネル部１０Ｂ〜１０Ｄは、データ／クロック共用チャネル部１０Ａと同様に、各々の回路に入力されるデータ／クロック選択信号１０２Ｂ〜１０２Ｄが所定の状態（例えば、値が「０」）である場合にデータチャネルとして動作し、入力されたパラレルデータ１０１Ｂ〜１０１Ｄをシリアルデータ１０７Ｂ₁〜１０７Ｄ₁に変換し、信号１０７Ｂ〜１０７Ｄとして出力する。

一方、データ／クロック選択信号１０２Ｂ〜１０２Ｄが他の状態（例えば、値が「１」）である場合、データ／クロック共用チャネル部１０Ｂ〜１０Ｄは、クロックチャネルとして動作し、クロック信号１０７Ｂ₂〜１０７Ｄ₂を信号１０７Ｂ〜１０７Ｄとして出力する。

尚、データ／クロック共用チャネル部１０Ａ〜１０Ｄは同一の構成であるため、以下の説明において、各々を特に区別する必要がない場合には、「データ／クロック共用チャネル部１０」として説明する。

ＰＬＬ部２０は、外部から入力されるリファレンスクロック１０３に基づき、リファレンスクロック１０３に対して１逓倍の第１のクロック信号１０４と、ｎ逓倍の第２のクロック信号１０５とを生成する。生成された第１のクロック信号１０４は、各データ／クロック共用チャネル部１０に供給され、第２のクロック信号１０５は、各データ／クロック共用チャネル部１０及びロードパルス生成部３０に供給される。

ここで、第２のクロック信号１０５の逓倍数ｎは、パラレルデータ１０１のビット数ｎで決定され、例えば、パラレルデータ１０１が７ビットの場合、第２のクロック信号１０５は、リファレンスクロック１０３の７逓倍のクロック信号となる。

ロードパルス生成部３０は、ＰＬＬ部２０から供給される第２のクロック信号１０５に同期するロードパルス信号１０６を生成する。生成されたロードパルス信号１０６は、各データ／クロック共用チャネル部１０に供給され、データ／クロック共用チャネル部１０に入力されるパラレルデータ１０１をシリアルデータ１０７Ａ₁〜１０７Ｄ₁に変換して出力する際のタイミングや、クロック信号１０７Ａ₂〜１０７Ｄ₂を生成して出力するタイミングを決定する。

差動出力バッファ部４０Ａは、ＬＶＤＳ（Low Voltage Differential Signaling）等の差動伝送技術を用いて、データ／クロック共用チャネル部１０Ａから供給される信号１０７Ａを、１対の信号線に対して各々が逆位相となる差動信号１０８Ａ及び１０９Ａとして出力する。

差動出力バッファ部４０Ｂ〜４０Ｄは、差動出力バッファ部４０Ａと同様に、データ／クロック共用チャネル部１０Ｂ〜１０Ｄから供給される信号１０７Ｂ〜１０７Ｄを、差動信号１０８Ｂ及び１０９Ｂ〜差動信号１０８Ｄ及び１０９Ｄとして出力する。

次に、データ／クロック共用チャネル部１０の構成について、図２を参照して説明する。データ／クロック共用チャネル部１０は、図２に示すように、セレクタ部１１、クロック生成用信号出力部１２、位相同期回路部１３及びシリアライザ部１４を有する。

セレクタ部１１は、パラレルデータ１０１及び後述するクロック生成用信号出力部１２から供給されるクロック生成用信号２０１が入力され、データ／クロック選択信号１０２の状態（値）に基づき、いずれかの入力信号を選択し、信号２０２として出力する。例えば、セレクタ部１１は、データ／クロック選択信号１０２が所定の状態（例えば、値が「０」）である場合にパラレルデータ１０１を選択し、信号２０２として出力し、データ／クロック選択信号１０２が他の状態（例えば、値が「１」）である場合にクロック生成用信号２０１を選択し、信号２０２として出力する。

クロック生成用信号出力部１２は、データ／クロック共用チャネル部１０がクロックチャネルとして動作する際に出力されるクロック信号を生成するためのクロック生成用信号２０１を出力する。クロック生成用信号２０１は、複数ビットの信号であり、パラレルデータ１０１のビット数と同数とする。また、クロック生成用信号２０１の各ビットは、固定値を出力する。この固定値は、予め設定され、クロック生成用信号出力部１２からどのような値のクロック生成用信号２０１を出力するかについては、任意に変更することができる。

位相同期回路部１３は、セレクタ部１１で選択された信号２０２と、ＰＬＬ部２０から出力された第１のクロック信号１０４が入力され、信号２０２の位相を第１のクロック信号１０４の位相に同期させ、信号２０２を信号２０３として出力する。

シリアライザ部１４は、位相同期回路部１３から出力された信号２０３、ＰＬＬ部２０から出力された第２のクロック信号１０５及びロードパルス生成部３０から出力されたロードパルス信号１０６が入力され、第２のクロック信号１０５及びロードパルス信号１０６に基づき、信号２０３を第２のクロック信号１０５に位相同期させた１ビットのシリアル信号に変換し、信号１０７として出力する。

次に、上記構成を有するクロック並走型シリアライザ回路１におけるデータ／クロック共用チャネル部１０の動作について説明する。上述したように、データ／クロック共用チャネル部１０は、データチャネル及びクロックチャネルのうちいずれかのチャネルとして動作するため、以下の説明では、データチャネルとして動作する場合と、クロックチャネルとして動作する場合について、順に説明する。

また、以下の例では、パラレルデータ１０１のビット数を７ビットとし、データ／クロック共用チャネル部１０は、データ／クロック選択信号１０２の値が「０」の場合にデータチャネルとして動作し、値が「１」の場合にクロックチャネルとして動作するものとして説明する。

まず、データ／クロック共用チャネル部１０がデータチャネルとして動作する場合について、図３に示すタイムチャートを参照しながら説明する。

データ／クロック共用チャネル部１０に対して値が「０」であるデータ／クロック選択信号１０２が入力された場合、データ／クロック共用チャネル部１０は、データチャネルとして動作するので、データ／クロック共用チャネル部１０のセレクタ部１１は、供給されたデータ／クロック選択信号１０２の状態（値）に基づき、入力されるパラレルデータ１０１及びクロック生成用信号出力部１２から供給されるクロック生成用信号２０１のうち、パラレルデータ１０１を選択し、信号２０２として出力する。出力された信号２０２は、位相同期回路部１３に供給される。

一方、ＰＬＬ部２０は、入力されたリファレンスクロック１０３に基づき、第１のクロック信号１０４及び第２のクロック信号１０５を生成する。また、ロードパルス生成部３０は、ＰＬＬ部２０から供給される第２のクロック信号１０５に基づき、ロードパルス信号１０６を生成する。

次に、位相同期回路部１３は、セレクタ部１１から出力された信号２０２と、ＰＬＬ部２０で生成された第１のクロック信号１０４とが入力され、信号２０２を第１のクロック信号１０４に位相同期させ、信号２０３として出力する。出力された信号２０３は、シリアライザ部１４に供給される。

シリアライザ部１４は、位相同期回路部１３から出力された信号２０３、ＰＬＬ部２０で生成された第２のクロック信号１０５、及びロードパルス生成部３０で生成されたロードパルス信号１０６が入力され、第２のクロック信号１０５及びロードパルス信号１０６に基づき、信号２０３を第２のクロック信号１０５に位相同期させ、１ビットのシリアルデータである信号１０７として出力する。

ここで、データ／クロック共用チャネル部１０に入力されたパラレルデータ１０１を１ビットのシリアルデータに変換するタイミングは、第２のクロック信号１０５及びロードパルス信号１０６の状態によって決定される。具体的には、例えば、シリアライザ部１４は、ロードパルス信号１０６の値が「１」であり、かつ第２のクロック信号１０５が立ち上がるタイミングで、信号２０３を１ビットのシリアルデータに変換する。

次に、データ／クロック共用チャネル部１０がクロックチャネルとして動作する場合について、図４に示すタイムチャートを参照しながら説明する。尚、以下の説明において、データ／クロック共用チャネル部１０のクロック生成用信号出力部１２からは、図４に示す固定値の７ビットのクロック生成用信号２０１が出力されるものとする。

データ／クロック共用チャネル部１０に対して値が「１」であるデータ／クロック選択信号１０２が入力された場合、データ／クロック共用チャネル部１０は、クロックチャネルとして動作するので、セレクタ部１１は、供給されたデータ／クロック選択信号１０２の状態（値）に基づき、入力されるパラレルデータ１０１及びクロック生成用信号出力部１２から供給されるクロック生成用信号２０１のうち、クロック生成用信号２０１を選択し、信号２０２として出力する。出力された信号２０２は、位相同期回路部１３に供給される。

次に、位相同期回路部１３は、セレクタ部１１から出力された信号２０２と、ＰＬＬ部２０で生成された第１のクロック信号１０４とが入力され、信号２０２を第１のクロック信号１０４に位相同期させ、信号２０３として出力する。出力された信号２０３は、シリアライザ部１４に供給される。尚、信号２０３は、クロック生成用信号出力部１２から出力されるクロック生成用信号２０１の状態（値）が変化しないため、クロック生成用信号２０１と同様の信号となる。

ここで、データ／クロック共用チャネル部１０に入力されたパラレルデータ１０１を１ビットのシリアルデータに変換するタイミングは、データ／クロック共用チャネル部１０がデータチャネルとして動作する場合と同様に、第２のクロック信号１０５及びロードパルス信号１０６の状態によって決定され、例えば、シリアライザ部１４は、ロードパルス信号１０６の値が「１」であり、かつ第２のクロック信号１０５が立ち上がるタイミングで、信号２０３を１ビットのシリアルデータに変換する。

従って、データ／クロック共用チャネル部１０がクロックチャネルとして動作する場合、データ／クロック共用チャネル部１０は、リファレンスクロック１０３と同一周波数のクロック信号を出力する。

このように、データ／クロック共用チャネル部１０がデータチャネルとして動作する場合、データ／クロック共用チャネル部１０は、入力されたパラレルデータ１０１を適切にシリアルデータに変換することができる。また、データ／クロック共用チャネル部１０がクロックチャネルとして動作する場合、データ／クロック共用チャネル部１０は、クロック生成用信号出力部１２で生成したクロック生成用信号２０１に基づき、リファレンスクロック１０３と同一周波数のクロック信号を出力することができる。

そのため、複数のデータ／クロック共用チャネル部１０のうち、いずれか１つのチャネル部をクロックチャネルとして動作させ、その他のチャネルをデータチャネルとして動作させることができる。

以上のように、本実施の形態によれば、データ／クロック共用チャネル部の動作を、データ／クロック選択信号の状態に応じて変更できるため、基盤設計にあわせて各チャネルから出力される信号種別を容易に変更することができる。

また、データ／クロック共用チャネル部に設けられたセレクタ部に対して、クロック信号そのものではなく、クロック信号を生成するための生成用信号を入力するため、データ／クロック共用チャネル部をデータチャネルとして動作させた際に、クロック信号に起因するノイズ成分が入力データに対して混入することがなく、ノイズの発生を抑制することができる。

以上、本発明の実施の形態について説明したが、本発明は、上述した本発明の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。例えば、複数のデータ／クロック共用チャネル部のうち、いずれか１つのチャネル部をクロックチャネルとして動作させる場合に限られず、２つ以上のチャネル部をクロックチャネルとして動作させ、所謂デュアルリンクの技術に適用することも可能である。

デュアルリンクは、主に画像処理の分野で使用される技術であり、例えば、すべてのチャネルを２つのリンク（１リンクは、１つのクロックと複数のデータの組み合わせ）に分け、各リンクにおいてデータを交互に送信することにより、伝送帯域を広くすることができる。

また、例えば、複数のチャネル部をクロックチャネルとして動作させる場合には、各々のチャネル部がクロック生成用信号送信部を有するため、各クロックチャネルで位相や周波数の異なるクロック信号を送信することができる。

１クロック並走型シリアライザ回路
１０（１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ）データ／クロック共用チャネル部
１１セレクタ部
１２クロック生成用信号出力部
１３位相同期回路部
１４シリアライザ部
２０ＰＬＬ部
３０ロードパルス生成部
４０（４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）差動出力バッファ部
１０１（１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄ）パラレルデータ
１０２（１０２Ａ、１０２Ｂ、１０２Ｃ、１０２Ｄ）データ／クロック選択信号
１０３リファレンスクロック
１０４第１のクロック信号
１０５第２のクロック信号
１０６ロードパルス信号
１０７（１０７Ａ、１０７Ｂ、１０７Ｃ、１０７Ｄ）信号
１０７Ａ₁、１０７Ｂ₁、１０７Ｃ₁、１０７Ｄ₁ シリアルデータ
１０７Ａ₂、１０７Ｂ₂、１０７Ｃ₂、１０７Ｄ₂ クロック信号
１０８（１０８Ａ、１０８Ｂ、１０８Ｃ、１０８Ｄ）差動信号
１０９（１０９Ａ、１０９Ｂ、１０９Ｃ、１０９Ｄ）差動信号
２０１クロック生成用信号
２０２信号
２０３信号

Claims

外部から入力される複数ビットのパラレルデータを１ビットのシリアルデータに変換すると共に、送信先となる受信回路側を同期させるためのクロック信号を生成し、前記シリアルデータ及び前記クロック信号を出力するクロック並走型シリアライザ回路であって、
外部から入力される参照クロック信号に基づき、前記クロック信号として、該参照クロック信号の１逓倍となる第１のクロック信号、及び前記参照クロック信号の所定逓倍となる第２のクロック信号を生成するＰＬＬ部と、
外部から入力される選択信号に基づき、前記シリアルデータ及び前記クロック信号のいずれかを生成する複数のチャネル部と、
前記第２のクロック信号に基づき、前記複数のチャネル部から出力される信号の出力タイミングを決定するロードパルス信号を生成するロードパルス生成部とを備え、
前記チャネル部は、
前記クロック信号を生成するための複数ビットのクロック生成用信号を出力するクロック生成用信号出力部と、
前記選択信号に基づき、前記パラレルデータ及び前記クロック生成用信号のいずれかを選択するセレクタ部と、
前記第１のクロック信号に基づき、前記セレクタ部からの出力信号の位相を前記第１のクロック信号の位相に同期させる位相同期回路部と、
前記第２のクロック信号及び前記ロードパルス信号に基づき、前記位相同期回路部からの出力信号を前記シリアルデータ及び前記クロック信号のいずれかに変換するシリアライザ部とを有することを特徴とするクロック並走型シリアライザ回路。
前記クロック生成用信号は固定値であり、ビット数が前記パラレルデータのビット数と同数であることを特徴とする請求項１に記載のクロック並走型シリアライザ回路。
前記第２のクロック信号の逓倍数は、前記パラレルデータのビット数と同数であることを特徴とする請求項１又は２に記載のクロック並走型シリアライザ回路。