JP2010028579A - データ受信装置 - Google Patents

Abstract

【課題】送信側から出力される複数本のチャネルデータ信号をクロック信号に位相補整する。
【解決手段】データ受信装置５０には、ＰＬＬ回路１、第１の位相補整回路２、第２の位相補整回路３、Ｓ／Ｐ変換回路４、レシーバＲＣ、レシーバＲＣ１、レシーバＲＣ２、及びレシーバＲＣｎが設けられる。ＰＬＬ回路１は、レシーバＲＣから出力されるクロック信号ＣＬＫが入力され、その信号を周波数逓倍した高速クロック信号ＳＣＬＫを生成する。第１の位相補整回路２は、高速クロック信号ＳＣＬＫを位相補整した補整高速クロック信号ＨＳＣＬＫを生成する。第２の位相補整回路３は、ｎ本のチャネルデータ信号ＤＣＨ１、ＤＣＨ２、・・・、ＤＣＨｎ、及び補整高速クロック信号ＨＳＣＬＫが入力され、ｎ本のチャネルデータ信号ＤＣＨ１、ＤＣＨ２、・・・、及びＤＣＨｎを補整高速クロック信号ＨＳＣＬＫに位相補整する。
【選択図】図１

Description

本発明は、データ受信装置に関する。

液晶表示装置（ＬＣＤ）やプラズマディスプレイパネル（ＰＤＰ）などのフラットパネルディスプレイ（ＦＰＤ）、液晶プロジェクタ、マルチディスプレイ等では、情報処理装置からデジタル画像を伝送する伝送装置がある。このような伝送装置の伝送方式では、表示装置へのデジタル画像情報の伝送手段として、１対或いは複数対の伝送線を用いたＬＶＤＳ（Low Voltage Differential Signal）が使用され、ＬＶＤＳケーブルを用いて一方の情報処理装置側から他方の情報処理装置側へデータ転送が行われる。なお、ＬＶＤＳの代わりにＬＶＰＥＣＬ、３．３ＶＰＣＭＬ、或いは差動標準Ｉ／Ｏ規格（Hyper Transport）などが使用される場合がある（例えば、特許文献１参照。）。

特許文献１などの記載されるデータ伝送装置に使用されるＬＶＤＳでは、統一規格が設定されておらず、セット毎に規格が設定される。このため、転送されるクロック信号及びデータ信号の伝搬時間が異なる場合、両信号間に信号の位相ばらつきとしてのスキュー（Ｓｋｅｗ）が発生してデータ信号のセットアップ時間やホールド時間を満たすことができなくなるという問題点がある。また、データ信号が複数本ある場合に、データ信号間にスキュー（Ｓｋｅｗ）が発生すると誤ったデータを転送する信号線が発生するという問題点がある。
特開２００７−９６７３９号公報（頁２２、図１５及び図１６）

本発明は、送信側から出力される複数本のチャネルデータ信号をクロック信号に位相補整することができるデータ受信装置を提供する。

本発明の一態様のデータ受信装置は、差動クロック信号が入力され、前記差動クロック信号を周波数逓倍した高速クロック信号を生成するＰＬＬ回路と、前記高速クロック信号が入力され、前記高速クロック信号の位相を補整した補整高速クロック信号を生成する第１の位相補整回路と、前記補整高速クロック信号と差動でシリアル伝送される複数本のチャネルデータ信号が入力され、前記複数本のチャネルデータ信号を前記補整高速クロック信号に位相補整して複数本の補整チャネルデータ信号を生成する第２の位相補整回路と、前記補整高速クロック信号と前記複数本の補整チャネルデータ信号が入力され、前記補整高速クロック信号に基づいて、前記複数本の補整チャネルデータ信号をそれぞれシリアル・パラレル変換してパラレル出力データ信号を出力するシリアル・パラレル変換回路とを具備することを特徴とする。

更に、本発明の他態様のデータ受信装置は、差動クロック信号が入力され、前記差動クロック信号を周波数逓倍した高速クロック信号を生成するＰＬＬ回路と、前記高速クロック信号と差動でシリアル伝送される複数本のチャネルデータ信号が入力され、前記複数本のチャネルデータ信号を前記高速クロック信号に位相補整して複数本の補整チャネルデータ信号を生成する位相補整回路と、前記高速クロック信号と前記複数本の補整チャネルデータ信号が入力され、前記高速クロック信号に基づいて、前記複数本の補整チャネルデータ信号をそれぞれシリアル・パラレル変換してパラレル出力データ信号を出力するシリアル・パラレル変換回路とを具備し、システム制御に使用されるシステムクロック信号が前記高速クロック信号に位相補整されることを特徴とする。

本発明によれば、送信側から出力される複数本のチャネルデータ信号をクロック信号に位相補整することができるデータ受信装置を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係るデータ受信装置について、図面を参照して説明する。図１はデータ受信装置の概略構成を示すブロック図、図２は第１の位相補整回路を示すブロック図、図３は第２の位相補整回路である。本実施例では、転送クロック信号を高速化した高速クロック信号の位相を補整する第１の位相補整回路を設け、転送されるチャネルデータ信号の位相を補整する第２の位相補整回路を設けている。

図１に示すように、データ受信装置５０には、ＰＬＬ（Phase Locked Loop）回路１、第１の位相補整回路２、第２の位相補整回路３、Ｓ／Ｐ変換回路４、レシーバＲＣ、レシーバＲＣ１、レシーバＲＣ２、及びレシーバＲＣｎが設けられる。データ受信装置５０では、例えば、デジタル画像情報が伝送線路（ＬＶＤＳ線路）を介して伝送される。データ受信装置５０は、送信側（Ｔｘ）から出力される差動のｎ本のＬＶＤＳシリアル信号であるチャネルデータ信号（ＤＣＨ１、ＤＣＨ２、・・・、ＤＣＨｎ）と差動のクロック信号ＣＬＫとが入力され、シリアル・パラレル変換されたデータ信号を出力する。

レシーバＲＣ１は、伝送線路（ＬＶＤＳ線路）を介して送信側（Ｔｘ）から出力される差動のチャネルデータ信号ＤＣＨ１が入力され、その信号を第２の位相補整回路３に伝送する。レシーバＲＣ２は、伝送線路（ＬＶＤＳ線路）を介して送信側（Ｔｘ）から出力される差動のチャネルデータ信号ＤＣＨ２が入力され、その信号を第２の位相補整回路３に伝送する。レシーバＲＣｎは、伝送線路（ＬＶＤＳ線路）を介して送信側（Ｔｘ）から出力される差動のチャネルデータ信号ＤＣＨｎが入力され、その信号を第２の位相補整回路３に伝送する。レシーバＲＣは、伝送線路（ＬＶＤＳ線路）を介して送信側（Ｔｘ）から出力される差動のクロック信号ＣＬＫが入力され、その信号をＰＬＬ回路１に伝送する。

ＰＬＬ回路１は、レシーバＲＣと第１の位相補整回路２の間に設けられ、レシーバＲＣから出力されるクロック信号ＣＬＫが入力され、その信号を周波数逓倍した高速クロック信号ＳＣＬＫを生成する。ここでは、高速クロック信号ＳＣＬＫはクロック信号ＣＬＫを７逓倍した信号であるが、必ずしもこれに限定されるものではない。

第１の位相補整回路２は、ＰＬＬ回路１と第２の位相補整回路３及びＳ／Ｐ変換回路４の間に設けられ、高速クロック信号ＳＣＬＫとシステムクロック信号ＭＣＬＫが入力され、高速クロック信号ＳＣＬＫの位相をシステムクロック信号ＭＣＬＫの位相に位相補整された補整高速クロック信号ＨＳＣＬＫを生成し、その信号を第２の位相補整回路３及びＳ／Ｐ変換回路４に出力する。

図２に示すように、第１の位相補整回路２には、ＤＬＬ（Delay Locked Loop）回路１１ａ、ＤＬＬ回路１１ｂ、位相比較器１２ａ、レジスタ１３ａ、及び遅延回路１４ａが設けられる。

ＤＬＬ回路１１ａは、タイミングロック手段として機能し、データ受信装置５０や図示しないデータ送信装置などのシステム制御に使用されるシステムクロック信号ＭＣＬＫが入力され、その信号をタイミングロックする。ここでは、システムクロック信号ＭＣＬＫをデータ受信装置５０の内部で生成しているが、データ受信装置５０の外部から供給してもよい。

ＤＬＬ回路１１ｂは、タイミングロック手段として機能し、ＰＬＬ回路１から出力される高速クロック信号ＳＣＬＫが入力され、その信号をタイミングロックする。

位相比較器１２ａは、ＤＬＬ回路１１ａ及び１１ｂとレジスタ１３ａの間に設けられ、タイミングロックされたシステムクロック信号ＭＣＬＫとタイミングロックされた高速クロック信号ＳＣＬＫが入力され、両者の位相比較を行い、タイミングロックされたシステムクロック信号ＭＣＬＫに対するタイミングロックされた高速クロック信号ＳＣＬＫの位相差（位相が進んでいるのか或いは遅れているのか）を算出し、そのデータをレジスタ１３ａに出力する。

レジスタ１３ａは、位相比較器１２ａと遅延回路１４ａの間に設けられ、位相比較器１２ａから出力される位相差データが入力され、高速クロック信号ＳＣＬＫを遅延させる遅延情報を遅延回路１４ａに出力する。

遅延回路１４ａは、高速クロック信号ＳＣＬＫ遅延手段として機能し、レジスタ１３ａから出力される遅延情報と高速クロック信号ＳＣＬＫが入力され、遅延情報に基づいて高速クロック信号ＳＣＬＫを所定時間遅延させ、システムクロック信号ＭＣＬＫの位相に位相補整された補整高速クロック信号ＨＳＣＬＫを生成する。

第２の位相補整回路３は、レシーバＲＣ１、レシーバＲＣ２、・・・、及びレシーバＲＣｎとＳ／Ｐ変換回路４の間に設けられ、チャネルデータ信号ＤＣＨ１、チャネルデータ信号ＤＣＨ２、・・・、チャネルデータ信号ＤＣＨｎ、及び補整高速クロック信号ＨＳＣＬＫが入力され、チャネルデータ信号ＤＣＨ１、チャネルデータ信号ＤＣＨ２、・・・、及びチャネルデータ信号ＤＣＨｎの位相を補整高速クロック信号ＨＳＣＬＫの位相に位相補整する。第２の位相補整回路３は、位相補整された補整チャネルデータ信号ＤＨＣＨ１、補整チャネルデータ信号ＤＨＣＨ２、・・・、及び補整チャネルデータ信号ＤＨＣＨｎをＳ／Ｐ変換回路４に出力する。

図３に示すように、第２の位相補整回路３には、ＤＬＬ回路２１１、ＤＬＬ回路２２１、ＤＬＬ回路２２ｎ、位相比較器２３１、位相比較器２３ｎ、レジスタ２４１、レジスタ２４ｎ、遅延回路２５１、及び２５ｎが設けられる。ここで、２番目のチャネルデータ信号ＤＣＨ２乃至（ｎ−１）番目のチャネルデータ信号ＤＣＨ（ｎ−１）の位相補整を行う回路については図示及び説明を省略する。

ＤＬＬ回路２１１は、タイミングロック手段として機能し、補整高速クロック信号ＨＳＣＬＫが入力され、その信号をタイミングロックする。

ＤＬＬ回路２２１は、タイミングロック手段として機能し、１番目のチャネルデータ信号ＤＣＨ１が入力され、その信号をタイミングロックする。

位相比較器２３１は、ＤＬＬ回路２１１及び２２１とレジスタ２４１の間に設けられ、タイミングロックされた補整高速クロック信号ＨＳＣＬＫとタイミングロックされたチャネルデータ信号ＤＣＨ１が入力され、両者の位相比較を行い、タイミングロックされた補整高速クロック信号ＨＳＣＬＫに対するタイミングロックされたチャネルデータ信号ＤＣＨ１の位相差（位相が進んでいるのか或いは遅れているのか）を算出し、そのデータをレジスタ２４１に出力する。

レジスタ２４１は、位相比較器２３１と遅延回路２５１の間に設けられ、位相比較器２３１から出力される位相差データが入力され、チャネルデータ信号ＤＣＨ１を遅延させる遅延情報を遅延回路２５１に出力する。

遅延回路２５１は、チャネルデータ信号ＤＣＨ１遅延手段として機能し、レジスタ２４１から出力される遅延情報とチャネルデータ信号ＤＣＨ１が入力され、遅延情報に基づいてチャネルデータ信号ＤＣＨ１を所定時間遅延させ、補整高速クロック信号ＨＳＣＬＫの位相に位相補整された補整チャネルデータ信号ＤＨＣＨ１を生成する。

ＤＬＬ回路２２ｎは、タイミングロック手段として機能し、ｎ番目のチャネルデータ信号ＤＣＨｎが入力され、その信号をタイミングロックする。

位相比較器２４ｎは、ＤＬＬ回路２１１及び２２ｎとレジスタ２４ｎの間に設けられ、タイミングロックされた補整高速クロック信号ＨＳＣＬＫとタイミングロックされたチャネルデータ信号ＤＣＨｎが入力され、両者の位相比較を行い、タイミングロックされた補整高速クロック信号ＨＳＣＬＫに対するタイミングロックされたチャネルデータ信号ＤＣＨｎの位相差（位相が進んでいるのか或いは遅れているのか）を算出し、そのデータをレジスタ２４ｎに出力する。

レジスタ２４ｎは、位相比較器２３ｎと遅延回路２５ｎの間に設けられ、位相比較器２３ｎから出力される位相差データが入力され、チャネルデータ信号ＤＣＨｎを遅延させる遅延情報を遅延回路２５ｎに出力する。

遅延回路２５ｎは、チャネルデータ信号ＤＣＨｎ遅延手段として機能し、レジスタ２４ｎから出力される遅延情報とチャネルデータ信号ＤＣＨｎが入力され、遅延情報に基づいてチャネルデータ信号ＤＣＨｎを所定時間遅延させ、補整高速クロック信号ＨＳＣＬＫの位相に位相補整された補整チャネルデータ信号ＤＨＣＨｎを生成する。

シリアル・パラレル変換器（Deserializer）であるＳ／Ｐ変換回路４は、補整チャネルデータ信号ＤＨＣＨ１、補整チャネルデータ信号ＤＨＣＨ２、・・・、補整チャネルデータ信号ＤＨＣＨｎ、及び補整高速クロック信号ＨＳＣＬＫが入力され、補整高速クロック信号ＨＳＣＬＫに基づいて補整チャネルデータ信号ＤＨＣＨ１、補整チャネルデータ信号ＤＨＣＨ２、・・・、及び補整チャネルデータ信号ＤＨＣＨｎをシリアル・パラレル変換して、パラレル出力データ信号Ｓｐｄ１、パラレル出力データ信号Ｓｐｄ２、・・・、及びパラレル出力データ信号Ｓｐｄｎを出力する。

パラレル出力データ信号Ｓｐｄ１、パラレル出力データ信号Ｓｐｄ２、・・・、及びパラレル出力データ信号Ｓｐｄｎは、０（ゼロ）乃至ｋ（ｋ＋１種類）のデータ信号として出力される。ｋの値は、例えば６に設定される。

次に、位相補整回路の動作について図４及び図５を参照して説明する。図４は第１の位相補整回路によるクロック信号の位相補整を示すタイミングチャート、図５は第２の位相補整回路によるデータ信号の位相補整を示すタイミングチャートである。

図４に示すように、第１の位相補整回路２では、高速クロック信号ＳＣＬＫがシステムクロック信号ＭＣＬＫよりも位相が進んでいる場合、位相比較器１２ａで位相差データ（Ｔｄ１）が算出され、このデータに基づいて遅延回路１４ａで高速クロック信号ＳＣＬＫがＴｄ１分遅延され、システムクロック信号ＭＣＬＫの位相に位相補整される。位相補整された補整高速クロック信号ＨＳＣＬＫが遅延回路１４ａから出力される。ここで、システムクロック信号ＭＣＬＫのサイクルタイム（Ｔｃ）を高速クロック信号ＳＣＬＫのサイクルタイムの２倍に設定しているが、必ずしもこれに限定されるものではない。

第１の位相補整回路２では、高速クロック信号ＳＣＬＫがシステムクロック信号ＭＣＬＫよりも位相が遅れている場合、位相比較器１２ａで位相差データ（Ｔｄ２）が算出され、レジスタ１３ａでシステムクロック信号ＭＣＬＫのサイクルタイム（Ｔｃ）から位相差データ（Ｔｄ２）を引き算したデータ（Ｔｃ−Ｔｄ２）が算出される。このデータに基づいて遅延回路１４ａで高速クロック信号ＳＣＬＫが（Ｔｃ−Ｔｄ２）分遅延され、システムクロック信号ＭＣＬＫの位相に位相補整される。位相補整された補整高速クロック信号ＨＳＣＬＫが遅延回路１４ａから出力される。

図５に示すように、第２の位相補整回路３では、例えば、１番目のチャネルデータ信号ＤＣＨ１が補整高速クロック信号ＨＳＣＬＫよりも位相が進み、ｎ番目のチャネルデータ信号ＤＣＨｎが補整高速クロック信号ＨＳＣＬＫよりも位相が遅れている場合、
チャネルデータ信号ＤＣＨ１のＥｙｅ開口が最大のポイントと補整高速クロック信号ＨＳＣＬＫの位相差が、位相比較器２３１で算出され（チャネルデータ信号ＤＣＨ１が位相差（Ｔｄ１１）分進んでいる）、このデータに基づいて遅延回路２５１でチャネルデータ信号ＤＣＨ１がＴｄ１１分遅延され、補整高速クロック信号ＨＳＣＬＫの位相に位相補整される。位相補整された補整チャネルデータ信号ＤＨＣＨ１が遅延回路２５１から出力される。

ここで、補整高速クロック信号ＨＳＣＬＫのサイクルタイム（Ｔｃ１）はチャネルデータ信号ＤＣＨ１、チャネルデータＤＣＨ２、・・・、及びチャネルデータＤＣＨｎのデータ期間Ｔｄｄと同一な値に設定される。

チャネルデータ信号ＤＣＨｎのＥｙｅ開口が最大のポイントと補整高速クロック信号ＨＳＣＬＫの位相差が、位相比較器２３ｎで算出され（チャネルデータ信号ＤＣＨｎが位相差（Ｔｄ１２）分遅れている）、レジスタ２４ｎでチャネルデータ信号ＤＣＨｎのデータ期間（Ｔｄｄ）から位相差データ（Ｔｄ１２）を引き算したデータ（Ｔｄｄ−Ｔｄ１２）が算出される。このデータに基づいて遅延回路２５ｎでチャネルデータ信号ＤＣＨｎが（Ｔｄｄ−Ｔｄ１２）分遅延され、補整高速クロック信号ＨＳＣＬＫの位相に位相補整される。位相補整された補整チャネルデータ信号ＤＨＣＨｎが遅延回路２５ｎから出力される。

ここでは、（Ｔｄｄ−Ｔｄ２）のデータを用いているが、代わりに（Ｔｃ１−Ｔｄ１２）のデータを用いてもよい。

上述したように、本実施例のデータ受信装置では、ＰＬＬ回路１、第１の位相補整回路２、第２の位相補整回路３、Ｓ／Ｐ変換回路４、レシーバＲＣ、レシーバＲＣ１、レシーバＲＣ２、及びレシーバＲＣｎが設けられる。ＰＬＬ回路１は、レシーバＲＣから出力されるクロック信号ＣＬＫが入力され、その信号を周波数逓倍した高速クロック信号ＳＣＬＫを生成する。第１の位相補整回路２は、システムクロック信号ＭＣＬＫと高速クロック信号ＳＣＬＫが入力され、高速クロック信号ＳＣＬＫをシステムクロック信号ＭＣＬＫに位相補整した補整高速クロック信号ＨＳＣＬＫを生成する。第２の位相補整回路３は、ｎ本のチャネルデータ信号ＤＣＨ１、ＤＣＨ２、・・・、ＤＣＨｎ、及び補整高速クロック信号ＨＳＣＬＫが入力され、ｎ本のチャネルデータ信号ＤＣＨ１、ＤＣＨ２、・・・、及びＤＣＨｎを補整高速クロック信号ＨＳＣＬＫに位相補整する。

このため、転送される差動クロック信号ＣＬＫと差動でシリアルチャネルデータ信号の伝搬時間が異なる場合でも、データ受信装置５０では位相補整されるのでスキュー（Ｓｋｅｗ）の発生を抑制することができ、チャネルデータ信号のセットアップ時間やホールド時間を十分確保することができる。また、複数本のシリアルチャネルデータ信号間にスキュー（Ｓｋｅｗ）が発生した場合でも、データ受信装置５０ではすべて同位相に補整されるので、誤ったデータが転送されるトラブルを大幅に抑制することができる。

なお、本実施例では、ＤＬＬ回路を用いてタイミングロックしているが、代わりにＳＭＤ（Synchronous Mirror Delay）などを用いてタイミングロックしてもよい。

次に、本発明の実施例２に係るデータ受信装置について、図面を参照して説明する。図６はデータ受信装置の概略構成を示すブロック図、図７は第１の位相補整回路を示すブロック図、図８は第２の位相補整回路を示すブロック図である。本実施例では、チャネルデータ信号の位相補整に必要となる遅延情報を格納するメモリを設けている。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図６に示すように、データ受信装置５１には、ＰＬＬ回路１、第１の位相補整回路２ａ、第２の位相補整回路３ａ、Ｓ／Ｐ変換回路４、メモリ５、レシーバＲＣ、レシーバＲＣ１、レシーバＲＣ２、及びレシーバＲＣｎが設けられる。データ受信装置５１は、送信側（Ｔｘ）から出力される差動のｎ本のＬＶＤＳシリアル信号であるチャネルデータ信号（ＤＣＨ１、ＤＣＨ２、・・・、ＤＣＨｎ）と差動のクロック信号ＣＬＫとが入力され、シリアル・パラレル変換されたデータ信号を出力する。

第１の位相補整回路２ａは、ＰＬＬ回路１と第２の位相補整回路３ａ及びＳ／Ｐ変換回路４の間に設けられ、高速クロック信号ＳＣＬＫ、システムクロック信号ＭＣＬＫ、及びメモリ５から出力される信号が入力され、高速クロック信号ＳＣＬＫを位相補整した補整高速クロック信号ＨＳＣＬＫを生成し、その信号を第２の位相補整回路３ａ及びＳ／Ｐ変換回路４に出力する。

図７に示すように、第１の位相補整回路２ａには、ＤＬＬ回路１１ａ、ＤＬＬ回路１１ｂ、位相比較器１２ａ、レジスタ１３ａａ、及び遅延回路１４ａが設けられる。

レジスタ１３ａａは、位相比較器１２ａと遅延回路１４ａの間に設けられ、位相比較器１２ａから出力される位相差データとメモリ５から出力される遅延設定情報が入力され、高速クロック信号ＳＣＬＫを遅延させる遅延情報を遅延回路１４ａに出力し、位相比較器１２ａで取得された位相差データ情報をメモリ５に出力する。

レジスタ１３ａａでは、位相差データ或いは遅延設定情報のいずれかが選択出力され、選択された情報に基づいてシステムクロック信号ＭＣＬＫの位相に位相補整された補整高速クロック信号ＨＳＣＬＫが生成される。

第２の位相補整回路３ａは、レシーバＲＣ１、レシーバＲＣ２、・・・、及びレシーバＲＣｎとＳ／Ｐ変換回路４の間に設けられ、チャネルデータ信号ＤＣＨ１、チャネルデータ信号ＤＣＨ２、・・・、チャネルデータ信号ＤＣＨｎ、及び補整高速クロック信号ＨＳＣＬＫが入力され、チャネルデータ信号ＤＣＨ１、チャネルデータ信号ＤＣＨ２、・・・、及びチャネルデータ信号ＤＣＨｎの位相を補整高速クロック信号ＨＳＣＬＫの位相に位相補整する。第２の位相補整回路３ａは、位相補整された補整チャネルデータ信号ＤＨＣＨ１、補整チャネルデータ信号ＤＨＣＨ２、・・・、及び補整チャネルデータ信号ＤＨＣＨｎをＳ／Ｐ変換回路４に出力する。

図８に示すように、第２の位相補整回路３ａには、ＤＬＬ回路２１１、ＤＬＬ回路２２１、ＤＬＬ回路２２ｎ、位相比較器２３１、位相比較器２３ｎ、レジスタ２４１ａ、レジスタ２４ｎａ、遅延回路２５１、及び２５ｎが設けられる。ここで、２番目のチャネルデータ信号ＤＣＨ２乃至（ｎ−１）番目のチャネルデータ信号ＤＣＨ（ｎ−１）の位相補整を行う回路については図示及び説明を省略する。

レジスタ２４１ａは、位相比較器２３１と遅延回路２５１の間に設けられ、位相比較器２３１から出力される位相差データとメモリ５から出力される遅延設定情報が入力され、チャネルデータ信号ＤＣＨ１を遅延させる遅延情報を遅延回路２５１に出力し、位相比較器２３１で取得された位相差データ情報をメモリ５に出力する。

レジスタ２４１ａでは、位相差データ或いは遅延設定情報のいずれかが選択出力され、選択された情報に基づいて補整高速クロック信号ＨＳＣＬＫの位相に位相補整された補整チャネルデータ信号ＤＨＣＨ１が生成される。

レジスタ２４ｎａは、位相比較器２３ｎと遅延回路２５ｎの間に設けられ、位相比較器２３ｎから出力される位相差データとメモリ５から出力される遅延設定情報が入力され、チャネルデータ信号ＤＣＨｎを遅延させる遅延情報を遅延回路２５ｎに出力し、位相比較器２３ｎで取得された位相差データ情報をメモリ５に出力する。

レジスタ２４ｎａでは、位相差データ或いは遅延設定情報のいずれかが選択出力され、選択された情報に基づいて補整高速クロック信号ＨＳＣＬＫの位相に位相補整された補整チャネルデータ信号ＤＨＣＨｎが生成される。

上述したように、本実施例のデータ受信装置では、ＰＬＬ回路１、第１の位相補整回路２ａ、第２の位相補整回路３ａ、Ｓ／Ｐ変換回路４、メモリ５、レシーバＲＣ、レシーバＲＣ１、レシーバＲＣ２、及びレシーバＲＣｎが設けられる。第１の位相補整回路２ａのレジスタ１３ａａと第２の位相補整回路３ａのレジスタ２４１ａ乃至２４ｎａには、メモリに格納される遅延設定情報が入力される。レジスタ１３ａａは位相差データ或いはメモリに格納される遅延設定情報のいずれかを選択し、高速クロック信号を位相補整するための遅延情報を遅延回路１４ａに出力する。レジスタ２４１ａ乃至２４ｎａは、位相差データ或いはメモリに格納される遅延設定情報のいずれかを選択し、チャネルデータ信号を位相補整するための遅延情報を遅延回路２５１乃至２５ｎにそれぞれ出力する。

このため、転送される差動クロック信号ＣＬＫと差動でシリアルチャネルデータ信号の伝搬時間が異なる場合でも、データ受信装置５１では内部で位相補整、或いはメモリ５に格納される情報で位相補整されるのでスキュー（Ｓｋｅｗ）の発生を抑制することができ、チャネルデータ信号のセットアップ時間やホールド時間を十分確保することができる。また、複数本のシリアルチャネルデータ信号間にスキュー（Ｓｋｅｗ）が発生した場合でも、データ受信装置５１では内部ですべて同位相に補整、或いはメモリ５に格納される情報ですべて同位相に補整されるので、誤ったデータが転送されるトラブルを大幅に抑制することができる。

次に、本発明の実施例３に係るデータ受信装置について、図面を参照して説明する。図９はデータ受信装置の概略構成を示すブロック図である。本実施例では、補整高速クロック信号の代わりに、ＰＬＬ回路で周波数逓倍された高速クロック信号を用いてチャネルデータ信号の位相を補整している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図９に示すように、データ受信装置５２には、ＰＬＬ回路１、位相補整回路３ｂ、Ｓ／Ｐ変換回路４、レシーバＲＣ、レシーバＲＣ１、レシーバＲＣ２、及びレシーバＲＣｎが設けられる。データ受信装置５２は、送信側（Ｔｘ）から出力される差動のｎ本のＬＶＤＳシリアル信号であるチャネルデータ信号（ＤＣＨ１、ＤＣＨ２、・・・、ＤＣＨｎ）と差動のクロック信号ＣＬＫとが入力され、シリアル・パラレル変換されたデータ信号を出力する。

ＰＬＬ回路１は、レシーバＲＣと位相補整回路３ｂ及びＳ／Ｐ変換回路４の間に設けられ、レシーバＲＣから出力されるクロック信号ＣＬＫが入力され、その信号を周波数逓倍した高速クロック信号ＳＣＬＫを生成する。

位相補整回路３ｂは、実施例１の第２の位相補整回路３と同じ回路構成を有し、レシーバＲＣ１、レシーバＲＣ２、及びレシーバＲＣｎとＳ／Ｐ変換回路４の間に設けられ、チャネルデータ信号ＤＣＨ１、チャネルデータ信号ＤＣＨ２、・・・、チャネルデータ信号ＤＣＨｎ、及び高速クロック信号ＳＣＬＫが入力され、チャネルデータ信号ＤＣＨ１、チャネルデータ信号ＤＣＨ２、・・・、及びチャネルデータ信号ＤＣＨｎの位相を高速クロック信号ＨＳＣＬＫの位相に位相補整する。位相補整回路３ｂは、位相補整された補整チャネルデータ信号ＤＨＣＨ１、補整チャネルデータ信号ＤＨＣＨ２、・・・、及び補整チャネルデータ信号ＤＨＣＨｎをＳ／Ｐ変換回路４に出力する。

シリアル・パラレル変換器（Deserializer）であるＳ／Ｐ変換回路４は、補整チャネルデータ信号ＤＨＣＨ１、補整チャネルデータ信号ＤＨＣＨ２、・・・、補整チャネルデータ信号ＤＨＣＨｎ、及び高速クロック信号ＳＣＬＫが入力され、高速クロック信号ＳＣＬＫに基づいて補整チャネルデータ信号ＤＨＣＨ１、補整チャネルデータ信号ＤＨＣＨ２、・・・、及び補整チャネルデータ信号ＤＨＣＨｎをシリアル・パラレル変換して、パラレル出力データ信号Ｓｐｄ１、パラレル出力データ信号Ｓｐｄ２、・・・、及びパラレル出力データ信号Ｓｐｄｎを出力する。

ここで、ＰＬＬ回路１から出力される高速クロック信号ＳＣＬＫに基づいて、データ受信装置５２のシステム制御に使用されるシステムクロック信号が生成される。例えば、システムクロック信号の位相が高速クロック信号ＳＣＬＫの位相に位相補整され、或いは高速クロック信号ＳＣＬＫと周波数の異なるシステムクロック信号が高速クロック信号ＳＣＬＫに基づいて生成される。

上述したように、本実施例のデータ受信装置では、ＰＬＬ回路１、位相補整回路３ｂ、Ｓ／Ｐ変換回路４、レシーバＲＣ、レシーバＲＣ１、レシーバＲＣ２、及びレシーバＲＣｎが設けられる。位相補整回路３ｂは、チャネルデータ信号ＤＣＨ１、チャネルデータ信号ＤＣＨ２、・・・、チャネルデータ信号ＤＣＨｎ、及び高速クロック信号ＳＣＬＫが入力され、チャネルデータ信号ＤＣＨ１、チャネルデータ信号ＤＣＨ２、・・・、及びチャネルデータ信号ＤＣＨｎの位相を高速クロック信号ＨＳＣＬＫの位相に位相補整する。

このため、実施例１と同様な効果の他に、データ受信装置５２では実施例１よりも複数本のチャネルデータ信号とクロック信号間の位相補整を簡略な回路構成を用いて実行することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例ではＬＶＤＳを用いているが、代わりにＬＶＰＥＣＬ、３．３ＶＰＣＭＬ、或いは差動標準Ｉ／Ｏ規格（Hyper Transport）などを用いてもよい。実施例３では、ＰＬＬ回路１で逓倍された１種類の高速クロックを生成しているが、例えば、複数の周波数の異なる高速クロック信号を生成してデータ受信装置５２やデータ送信装置に使用される各種クロック信号に使用してもよい。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 差動クロック信号が入力され、前記差動クロック信号を周波数逓倍した高速クロック信号を生成するＰＬＬ回路と、タイミングロックされたシステムクロック信号とタイミングロックされた前記高速クロック信号の位相比較を行い、第１の位相差データを算出する第１の位相比較器と、前記第１の位相差データに基づいて前記高速クロック信号を所定時間遅延させ、前記高速クロック信号を前記システムクロック信号に位相補整して補整高速クロック信号を生成する第１の遅延手段とを有する第１の位相補整回路と、差動でシリアル伝送されるｎ本のチャネルデータ信号の内、タイミングロックされたいずれか１本のチャネルデータ信号とタイミングロックされた前記補整高速クロック信号の位相比較を行い、第２の位相差データを算出する第２の位相比較器と、前記第２の位相差データに基づいて前記いずれか１本のチャネルデータ信号を所定時間遅延させ、前記補整高速クロック信号に位相補整して補整チャネルデータ信号を生成する第２の遅延手段とを有し、前記第２の位相比較器と前記第２の遅延手段がそれぞれｎ個設けられ、ｎ本の補整チャネルデータ信号を生成する第２の位相補整回路と、前記補整高速クロック信号と前記ｎ本の補整チャネルデータ信号が入力され、前記補整高速クロック信号に基づいて、前記複数本の補整チャネルデータ信号をそれぞれシリアル・パラレル変換してパラレル出力データ信号を出力するシリアル・パラレル変換回路とを具備するデータ受信装置。

（付記２） 差動クロック信号が入力され、前記差動クロック信号を周波数逓倍した高速クロック信号を生成するＰＬＬ回路と、差動でシリアル伝送されるｎ本のチャネルデータ信号の内、タイミングロックされたいずれか１本のチャネルデータ信号とタイミングロックされた前記高速クロック信号の位相比較を行い、位相差データを算出する位相比較器と、前記位相差データに基づいて前記いずれか１本のチャネルデータ信号を所定時間遅延させ、前記高速クロック信号に位相補整して補整チャネルデータ信号を生成する遅延手段とを有し、前記位相比較器と前記遅延手段がそれぞれｎ個設けられ、ｎ本の補整チャネルデータ信号を生成する位相補整回路と、前記高速クロック信号と前記ｎ本の補整チャネルデータ信号が入力され、前記高速クロック信号に基づいて、前記複数本の補整チャネルデータ信号をそれぞれシリアル・パラレル変換してパラレル出力データ信号を出力するシリアル・パラレル変換回路とを具備し、システム制御に使用されるシステムクロック信号が前記高速クロック信号に位相補整されるデータ受信装置。

（付記３） ＤＬＬ回路を用いてタイミングロックされる付記１又は２に記載のデータ受信装置。

（付記４） 前記位相補整回路は、前記位相差データとメモリに格納される遅延情報が入力され、両者のいずれかを選択して遅延データとして前記遅延手段に出力するレジスタを有する付記１乃至３のいずれか１つに記載のデータ受信装置。

本発明の実施例１に係るデータ受信装置の概略構成を示すブロック図。 本発明の実施例１に係る第１の位相補整回路を示すブロック図。 本発明の実施例１に係る第２の位相補整回路を示すブロック図。 本発明の実施例１に係る第１の位相補整回路によるクロック信号の位相補整を示すタイミングチャート。 本発明の実施例１に係る第２の位相補整回路によるデータ信号の位相補整を示すタイミングチャート。 本発明の実施例２に係るデータ受信装置の概略構成を示すブロック図。 本発明の実施例２に係る第１の位相補整回路を示すブロック図。 本発明の実施例２に係る第２の位相補整回路を示すブロック図。 本発明の実施例３に係るデータ受信装置の概略構成を示すブロック図。

符号の説明

１ ＰＬＬ回路
２、２ａ 第１の位相補整回路
３、３ａ 第２の位相補整回路
３ｂ 位相補整回路
４ Ｓ／Ｐ変換回路
５ メモリ
１１ａ、１１ｂ、２１１、２２１、２２ｎ ＤＬＬ回路
１２ａ、２３１、２３ｎ 位相比較器
１３ａ、１３ａａ、２４１、２４１ａ、２４ｎ、２４ｎａ レジスタ
１４ａ、２５１、２５ｎ 遅延回路
５０、５１、５２ データ受信装置
ＣＬＫ クロック信号
ＤＣＨ１、ＤＣＨ２、ＤＣＨｎ チャネルデータ信号
ＤＨＣＨ１、ＤＨＣＨ２、ＤＨＣＨｎ 補整チャネルデータ信号
ＨＳＣＬＫ 補整高速クロック信号
ＭＣＬＫ システムクロック信号
ＲＣ、ＲＣ１、ＲＣ２、ＲＣｎ レシーバ
ＳＣＬＫ 高速クロック信号
Ｓｐｄ１、Ｓｐｄ２、Ｓｐｄｎ パラレル出力データ信号

Claims (5)

1. 差動クロック信号が入力され、前記差動クロック信号を周波数逓倍した高速クロック信号を生成するＰＬＬ回路と、
   前記高速クロック信号が入力され、前記高速クロック信号の位相を補整した補整高速クロック信号を生成する第１の位相補整回路と、
   前記補整高速クロック信号と差動でシリアル伝送される複数本のチャネルデータ信号が入力され、前記複数本のチャネルデータ信号を前記補整高速クロック信号に位相補整して複数本の補整チャネルデータ信号を生成する第２の位相補整回路と、
   前記補整高速クロック信号と前記複数本の補整チャネルデータ信号が入力され、前記補整高速クロック信号に基づいて、前記複数本の補整チャネルデータ信号をそれぞれシリアル・パラレル変換してパラレル出力データ信号を出力するシリアル・パラレル変換回路と、
   を具備することを特徴とするデータ受信装置。
2. システム制御に使用されるシステムクロック信号が前記第１の位相補整回路に入力され、前記高速クロック信号が前記システムクロック信号に位相補整されることを特徴とする請求項１に記載のデータ受信装置。
3. タイミングがロックされた前記チャネルデータ信号とタイミングがロックされた前記補整高速クロック信号の位相比較を行い、算出された位相差データをもとにして前記チャネルデータ信号を遅延させ、前記チャネルデータ信号の位相補整を行うことを特徴とする請求項１又は２に記載のデータ受信装置。
4. 差動クロック信号が入力され、前記差動クロック信号を周波数逓倍した高速クロック信号を生成するＰＬＬ回路と、
   前記高速クロック信号と差動でシリアル伝送される複数本のチャネルデータ信号が入力され、前記複数本のチャネルデータ信号を前記高速クロック信号に位相補整して複数本の補整チャネルデータ信号を生成する位相補整回路と、
   前記高速クロック信号と前記複数本の補整チャネルデータ信号が入力され、前記高速クロック信号に基づいて、前記複数本の補整チャネルデータ信号をそれぞれシリアル・パラレル変換してパラレル出力データ信号を出力するシリアル・パラレル変換回路と、
   を具備し、システム制御に使用されるシステムクロック信号が前記高速クロック信号に位相補整されることを特徴とするデータ受信装置。
5. メモリに格納される遅延情報を用いて前記チャネルデータ信号を所定期間遅延させ、前記チャネルデータ信号の位相補整を行うことを特徴とする請求項１又は４に記載のデータ受信装置。

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