JP2008262539A - クロック分配回路およびそれを用いたインターフェース装置 - Google Patents
クロック分配回路およびそれを用いたインターフェース装置 Download PDFInfo
- Publication number
- JP2008262539A JP2008262539A JP2008022085A JP2008022085A JP2008262539A JP 2008262539 A JP2008262539 A JP 2008262539A JP 2008022085 A JP2008022085 A JP 2008022085A JP 2008022085 A JP2008022085 A JP 2008022085A JP 2008262539 A JP2008262539 A JP 2008262539A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- distribution
- control voltage
- phase difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims description 14
- 238000001514 detection method Methods 0.000 claims description 13
- 239000000872 buffer Substances 0.000 claims description 12
- 238000007599 discharging Methods 0.000 claims description 3
- 230000007423 decrease Effects 0.000 abstract description 3
- 238000012545 processing Methods 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 12
- 230000008859 change Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000012937 correction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【課題】データの伝送速度および信頼性の低下を防止できるようにしたクロック分配回路およびそれを用いたインターフェース装置を提供する。
【解決手段】入力されたクロックを制御電圧によって可変とされた遅延を有するようにして分配クロックとして出力する電圧制御分配手段、及び前記データと前記分配クロックの位相差を用いて前記制御電圧を生成する制御電圧生成手段を備える。
【選択図】図1
【解決手段】入力されたクロックを制御電圧によって可変とされた遅延を有するようにして分配クロックとして出力する電圧制御分配手段、及び前記データと前記分配クロックの位相差を用いて前記制御電圧を生成する制御電圧生成手段を備える。
【選択図】図1
Description
本発明は、半導体技術に関し、特にクロック信号を分配して出力するクロック分配回路およびそれを用いたインターフェース装置に関するものである。
最近インターフェース技術、例えば、CPU(Central Processing Unit)またはGPU(Graphic Processing Unit)のようなメモリコントローラ(Memory Controller)とDRAM(Dynamic Random Access Memory)のインターフェース技術を見てみると、データ送/受信速度がGbps以上に高まっている。このように高速のデータ送/受信が可能な半導体メモリインターフェースが可能になるためには、クロック(Clock Signal)のジッター発生を制御し、受信機のセットアップ/ホールドマージンを極大化しなければならない。
従来の技術では、GPUに備えられた送信インターフェース装置が互いに異なるチャネルを介してデータとクロックを送信し、DRAMに備えられた受信インターフェース装置がそれを受信し、定められた信号処理過程を経てメモリセルとデータ処理関連回路が備えられたコアブロック(Core block)に伝送するように構成される。
前記GPUから出力されるデータとクロックの遅延が一致してこそ、それを受信するDRAMがデータを正確に受信することができる。
前記GPUから出力されるデータとクロックの遅延が一致してこそ、それを受信するDRAMがデータを正確に受信することができる。
しかし、上述したインターフェース装置には静的スキュー(Static Skew)が存在する(例えば、特許文献1)。すなわち、DRAMのクロック分配回路の信号処理による遅延が基本的に存在し、ボード(Board)や印刷回路基板(PCB)のミスマッチ(Mismatch)による遅延が加えられ、その結果データとクロックのスキューが生じる。
したがって、このような静的スキューを除去するためにデータとクロックを送信する送信側機器、すなわちGPUに上述したクロック分配回路、ボードまたは印刷回路基板によるスキューを予め補償する方式を適用した。
したがって、このような静的スキューを除去するためにデータとクロックを送信する送信側機器、すなわちGPUに上述したクロック分配回路、ボードまたは印刷回路基板によるスキューを予め補償する方式を適用した。
しかし、従来技術では、上述した静的スキューの他にも実質的な動作環境において生じ得るスキュー、すなわち温度変化または電源電圧ノイズによるジッター(Jitter)成分によるスキューが生じ得るが、上述した送信側機器に備えられたスキュー除去回路ではそれを解決することができず、その結果データの伝送速度および信頼性が低下する問題がある。
特開平11−249755号公報
本発明は、データの伝送速度および信頼性の低下を防止できるようにしたクロック分配回路およびそれを用いたインターフェース装置を提供することをその目的とする。
本発明に係るクロック分配回路は、入力されたクロックを制御電圧によって可変とされた遅延を有するようにして分配クロックとして出力する電圧制御分配手段と、入力されたデータと前記分配クロックの位相差を用いて前記制御電圧を生成する制御電圧生成手段とを備えることを特徴とする。
本発明に係るインターフェース装置は、データおよびクロックを受信するための受信手段と、前記受信されたデータとクロックの位相差に応じて制御電圧を生成し、前記制御電圧を用いて前記クロックの遅延を補正するループ回路と、前記ループ回路において補正されたクロックによってデータをラッチするラッチ手段とを備えることを特徴とする。
本発明に係るインターフェース装置は、データとクロックを送信する第1インターフェース回路と、前記送信されたデータと前記クロックの位相差に応じて制御電圧を生成し、前記制御電圧を用いて前記クロックの遅延を補正し、前記遅延の補正されたクロックによってデータを入力処理するように構成された第2インターフェース回路を備えることをまた他の特徴とする。
本発明に係るクロック分配回路およびそれを用いたインターフェース装置は、温度変化または電源電圧ノイズが生じてもそれに合わせてクロックの遅延を変化させてデータとクロックの位相差を一定に維持するので、データの伝送速度およびデータの送/受信に対する信頼性を向上することができる。
本発明に係るクロック分配回路およびそれを用いたインターフェース装置は、受信側システムにおいてデータとクロックの位相差をリアルタイムで制御するので、送信側システムにスキュー除去回路を備えなくても良いため、より簡潔なインターフェース回路の構築が可能である。
以下、添付図面を参照して本発明に係るクロック分配回路およびそれを用いたインターフェース装置の望ましい実施例を説明すれば次の通りである。
図1に示すように、本発明に係るインターフェース装置は、GPU10に備えられた第1インターフェース装置、すなわち送信インターフェース装置がチャネル20,30を介してデータとクロックを送信し、DRAM100に備えられた第2インターフェース装置、すなわち受信インターフェース装置が前記データとクロックを受信し、位相差補正など定められた信号処理過程を経て、メモリセルとデータ処理関連回路が備えられたコアブロック50に伝送するように構成される。
図1に示すように、本発明に係るインターフェース装置は、GPU10に備えられた第1インターフェース装置、すなわち送信インターフェース装置がチャネル20,30を介してデータとクロックを送信し、DRAM100に備えられた第2インターフェース装置、すなわち受信インターフェース装置が前記データとクロックを受信し、位相差補正など定められた信号処理過程を経て、メモリセルとデータ処理関連回路が備えられたコアブロック50に伝送するように構成される。
前記GPU10は、スキュー除去回路11、データ送信機(Tx_D)12、およびクロック送信機(Tx_C)13を含む送信インターフェース回路を備える。前記GPU10では、場合によっては前記スキュー除去回路11を省略することもできる。前記スキュー除去回路11を省略できるのは本発明のDRAM100のインターフェース回路において能動的なスキュー除去機能を行うことができるからである。それに関する詳細な説明は後述する。
前記DRAM100は、データ受信機(Rx_D)41、クロック受信機(Rx_C)42、ラッチ部43、直/並列コンバータ(Serial to Parallel Converter:STP)44、およびクロック分配回路200を含む受信インターフェース回路を備える。前記DRAM100は、前記受信インターフェース回路の他にメモリセルおよび各種信号処理回路を有するコアブロック50などを備える。
前記ラッチ部43は、前記データのビット数ぐらいのラッチ、すなわちフリップフロップ(Flip Flop)で構成することができる。前記直/並列コンバータ44は、入力された直列データを並列データに変換して前記コアブロック50に伝送する。
前記クロック分配回路200は、入力されたクロックCLKを分配して分配クロックCLKRを出力し、データと前記分配クロックCLKRの位相差に応じて生成した制御電圧Vregを用いて前記分配クロックCLKRの遅延をリアルタイムで補正するように構成される。
前記クロック分配回路200は、入力されたクロックCLKを前記制御電圧Vregによって変化される遅延を有するように分配する電圧制御分配部300、および前記データと前記分配クロックCLKRの位相差を用いて前記制御電圧Vregを生成する制御電圧生成部400を備える。
前記制御電圧生成部400は、図2に示すように、位相検出器410、チャージポンプ420、フィルタ430、整流器440、およびキャパシタC12を備える。
前記位相検出器410は、データDataと分配クロックCLKRの位相を比較して位相差検出信号(UP,DN)を出力する。前記位相検出器410は、前記データDataと分配クロックCLKRの位相差が定められた値より小さくなればアップ信号UPを出力し、前記位相差が定められた値より大きくなればダウン信号DNを出力する。
前記チャージポンプ420は、前記アップ信号UPとダウン信号DNに応じて前記フィルタ430として用いられるキャパシタC11を充/放電させることにより、前記キャパシタC11の電圧レベルに相応する基準電圧Vctrlが出力されるようにする。
前記フィルタ430は、前記基準電圧Vctrlのレベルを生成すると同時にノイズ成分、例えば、電源電圧ノイズによる高周波成分を除去する。
前記整流器440の出力により前記キャパシタC12を介して前記制御電圧Vregが出力される。前記整流器440は前記基準電圧Vctrlの変動に相応するように前記制御電圧Vregを変化させる。
前記電圧制御分配部300はインバータIVの対からなるバッファーBFを複数備える。前記バッファーBFには動作電圧として前記可変制御される制御電圧Vregが供給される。前記バッファーBFを構成するインバータIVは、ソース端子に供給される動作電圧が高いほど入出力遷移タイミングが速くなり、動作電圧が低いほど入出力遷移タイミングが遅くなる。言い換えれば、前記バッファーBFは動作電圧に応じて信号処理の遅延が変化される。
前記電圧制御分配部300は、図3に示すように、クロックCLKを1つまたはそれ以上のバッファーBFを通過させた後に分岐させ、前記分岐した出力がまた他のバッファーBFに入力されるようにした後に再び分岐させて出力する連結構造を有する。前記分岐回数およびバッファーBFの数は回路設計によって変わり得る。
前記位相検出器410、チャージポンプ420、フィルタ430、整流器440、キャパシタC12、および電圧制御分配部300はネガティブフィードバックループ(Negative Feedback Loop)をなす。
このように構成された本発明に係るクロック分配回路およびそれを用いたインターフェース装置の実施例の動作を説明すれば次の通りである。
GPU10のデータ送信機12およびクロック送信機13から各チャネル(20,30)を介してデータとクロックCLKが送信される。
GPU10のデータ送信機12およびクロック送信機13から各チャネル(20,30)を介してデータとクロックCLKが送信される。
前記送信されたデータとクロックCLKは各々データ受信機41およびクロック受信機42を介して受信される。
前記データとクロックCLKは90°の位相差を有する。前記クロックCLKは0°と180°の2つの位相を有する。
前記データとクロックCLKは90°の位相差を有する。前記クロックCLKは0°と180°の2つの位相を有する。
前記ラッチ部43は、前記クロックCLKの2つの位相(0°,180°)において各々1回ずつ、合わせて2回データをサンプリングして直/並列コンバータ44に出力する。
前記直/並列コンバータ44は、前記ラッチ部43においてサンプリングされた直列データを前記コアブロック50に記録可能なタイミングに合わせて並列データとして出力する。
前記データがラッチ部43において正確にサンプリングされるためには、前記クロックCLKの2つの位相がデータと90°と270°の位相差を有しなければならない。しかし、実際には、温度変化または電源電圧ノイズのため、前記クロックCLKとデータの位相差が90°と270°にならない場合が生じ得る。クロック分配回路部200が温度変化または電源電圧ノイズによる誤差を補償してクロックCLKとデータの位相差が90°と270°になるようにする。それについて詳細に説明すれば次の通りである。
前記位相検出器410は、データと分配クロックCLKRの位相を比較して、データと分配クロックCLKRの位相差が定められた値より小さければアップ信号UPを出力し、前記位相差が定められた値より大きければダウン信号DNを出力する。
前記チャージポンプ420は、アップ信号UPが入力されればフィルタ430のキャパシタC11を充電し、ダウン信号DNが入力されれば前記キャパシタC11を放電する。
前記キャパシタC11の充/放電に応じて整流器440に入力される基準電圧Vctrlのレベルが高くなったり低くなったりする。
前記キャパシタC11の充/放電に応じて整流器440に入力される基準電圧Vctrlのレベルが高くなったり低くなったりする。
前記整流器440の出力により、キャパシタC12を介して制御電圧Vregが出力される。前記整流器440は自身の出力を可変とすることによって制御電圧Vregが前記基準電圧Vctrlの変動に合わせて変化するようにし、細部動作は下記の通りである。
前記整流器440は、前記基準電圧Vctrlが高くなれば、出力調整によって前記キャパシタC12の電圧レベルを低くして、制御電圧Vregが低くなるようにする。前記整流器440は、前記基準電圧Vctrlが低くなれば、出力調整によって前記キャパシタC12の電圧レベルを高くして、制御電圧Vregが高くなるようにする。
前記電圧制御分配部300は、制御電圧Vregの変化に相応して各バッファーBFの信号処理の遅延が可変となり、前記可変とした遅延に応じて入力されたクロックCLKを分配して分配クロックCLKRを出力する。
前記位相検出器410、チャージポンプ420、フィルタ430、整流器440、キャパシタC12、および電圧制御分配部300からなるネガティブフィードバックループ(Negative Feedback Loop)が繰り返し動作するので、分配クロックCLKRの遅延補正がリアルタイムで行われる。
上述した本発明によれば、データと分配クロックCLKRの位相差は温度変化または電源電圧ノイズによるジッター成分に関わらずシステムが所望するレベルで一定に維持される。
前記ラッチ部43は、前記分配クロックCLKRによりデータと90°と270°の位相差を有する時点で前記データをサンプリングしてラッチし、直/並列コンバータ44に出力する。
前記直/並列コンバータ44は前記ラッチ部43から出力された直列データを並列データに変換してコアブロック50に伝送する。
前記コアブロック50は前記並列データを、内部信号処理回路を経てメモリセルに記録する。
本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態によって実施することができるため、以上で記述した実施形態はすべての面で例示的であり、限定的ではないものと理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲そしてその等価概念から導き出されるすべての変更または変形した形態が本発明の範囲に含まれると解釈しなければならない。
10…GPU(Graphic Processing Unit)
11…スキュー除去回路
12…データ送信機(Tx_D)
13…クロック送信機(Tx_C)
20,30…チャネル
100…DRAM(Dynamic Random Access Memory)
41…データ受信機(Rx_D)
42…クロック受信機(Rx_C)
43…ラッチ部
44…直/並列コンバータ(Serial to Parallel Converter…STP)
200…クロック分配回路
300…電圧制御分配部
400…制御電圧生成部
410…位相検出器
420…チャージポンプ
430…フィルタ
440…整流器
11…スキュー除去回路
12…データ送信機(Tx_D)
13…クロック送信機(Tx_C)
20,30…チャネル
100…DRAM(Dynamic Random Access Memory)
41…データ受信機(Rx_D)
42…クロック受信機(Rx_C)
43…ラッチ部
44…直/並列コンバータ(Serial to Parallel Converter…STP)
200…クロック分配回路
300…電圧制御分配部
400…制御電圧生成部
410…位相検出器
420…チャージポンプ
430…フィルタ
440…整流器
Claims (17)
- 入力されたクロックを、制御電圧によって可変とされた遅延を有するようにして、分配クロックとして出力する電圧制御分配手段と、
入力されたデータと前記分配クロックの位相差を用いて前記制御電圧を生成する制御電圧生成手段と
を備える、ことを特徴とするクロック分配回路。 - 前記電圧制御分配手段は、複数のバッファーを備えており、前記複数のバッファーの電源端に前記制御電圧が印加されることを特徴とする、請求項1に記載のクロック分配回路。
- 前記制御電圧生成手段は、
前記データと前記分配クロックの入力を受け、その位相差を示す位相差検出信号を出力する位相検出器と、
前記位相差検出信号による充電または放電に応じて基準電圧を生成するチャージポンプと、
前記基準電圧によって前記制御電圧を可変とさせる整流器と
を備えることを特徴とする、請求項1に記載のクロック分配回路。 - 前記整流器には前記制御電圧がフィードバックされるように構成されていることを特徴とする、請求項3に記載のクロック分配回路。
- 前記位相差検出信号は、アップ信号を含み、
前記位相検出期は、前記データと分配クロックの位相のためが設定値より小さな場合前記アップ信号を出力するように構成されることを特徴とする、請求項3に記載のクロック分配回路。 - 前記位相差検出信号は、ダウン信号を含み、
前記位相検出期は、前記データと分配クロックの位相のためが設定値より大さな場合前記ダウン信号を出力するように構成されることを特徴とする、請求項5に記載のクロック分配回路。 - データおよびクロックを受信するための受信手段と、
前記受信されたデータとクロックの位相差に応じて制御電圧を生成し、前記制御電圧を用いて前記クロックの遅延を補正するループ回路と、
前記ループ回路において補正されたクロックによってデータをラッチするラッチ手段と
を備えることを特徴とする、インターフェース装置。 - データとクロックを送信する第1インターフェース回路と、
前記送信されたデータと前記クロックの位相差に応じて制御電圧を生成し、前記制御電圧を用いて前記クロックの遅延を補正し、前記遅延の補正されたクロックによってデータを入力処理するように構成された第2インターフェース回路と
を備えることを特徴とする、インターフェース装置。 - 前記第1インターフェース回路は、
前記データを送信するためのデータ送信手段と、
前記クロックを送信するためのクロック送信手段と
を備えることを特徴とする、請求項8に記載のインターフェース装置。 - 前記データと前記クロックの位相差を補正して前記データ送信手段およびクロック送信手段に伝送するためのスキュー除去回路をさらに備えることを特徴とする、請求項9に記載のインターフェース装置。
- 前記第2インターフェース回路は、
データおよびクロックを受信するための受信手段と、
前記受信されたデータとクロックの位相差に応じて制御電圧を生成し、前記制御電圧を用いて前記クロックの遅延を補正するループ回路と、
前記ループ回路において補正されたクロックによってデータをラッチするラッチ手段と
を備えることを特徴とする、請求項8に記載のインターフェース装置。 - 前記ループ回路は、
入力されたクロックを、制御電圧によって可変とされた遅延を有するようにして、分配クロックとして出力する電圧制御分配手段と、
前記データと前記分配クロックの位相差を用いて前記制御電圧を生成する制御電圧生成手段と
を備えることを特徴とする、請求項7又は11に記載のインターフェース装置。 - 前記電圧制御分配手段は、複数のバッファーを備えており、前記複数のバッファーの電源端に前記制御電圧が印加されることを特徴とする、請求項12に記載のインターフェース装置。
- 前記制御電圧生成手段は、
前記データと前記分配クロックの入力を受け、その位相差を示す位相差検出信号を出力する位相検出器と、
前記位相差検出信号による充電または放電に応じて基準電圧を生成するチャージポンプと、
前記基準電圧によって前記制御電圧を可変とさせる整流器と
を備えることを特徴とする、請求項12に記載のインターフェース装置。 - 前記整流器には前記制御電圧がフィードバックされるように構成されていることを特徴とする、請求項14に記載のインターフェース装置。
- 前記位相差検出信号は、アップ信号を含み、
前記位相検出期は、前記データと分配クロックの位相のためが設定値より小さな場合前記アップ信号を出力するように構成されることを特徴とする、請求項14に記載のインターフェース装置。 - 前記位相差検出信号は、ダウン信号を含み、
前記位相検出期は、前記データと分配クロックの位相のためが設定値より大さな場合前記ダウン信号を出力するように構成されることを特徴とする、請求項16に記載のインターフェース装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070036332A KR100892637B1 (ko) | 2007-04-13 | 2007-04-13 | 클럭 분배 회로 및 이를 이용한 인터페이스 장치 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008262539A true JP2008262539A (ja) | 2008-10-30 |
Family
ID=39853150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008022085A Pending JP2008262539A (ja) | 2007-04-13 | 2008-01-31 | クロック分配回路およびそれを用いたインターフェース装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20080252341A1 (ja) |
JP (1) | JP2008262539A (ja) |
KR (1) | KR100892637B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5120495B2 (ja) * | 2009-03-31 | 2013-01-16 | 富士通株式会社 | 位相調整回路の自己試験装置及び方法 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10234891B2 (en) * | 2016-03-16 | 2019-03-19 | Ricoh Company, Ltd. | Semiconductor integrated circuit, and method for supplying clock signals in semiconductor integrated circuit |
KR102629183B1 (ko) * | 2016-12-07 | 2024-01-24 | 에스케이하이닉스 주식회사 | 테스트 장치 |
KR20180082929A (ko) * | 2017-01-11 | 2018-07-19 | 에스케이하이닉스 주식회사 | 반도체장치 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5341405A (en) * | 1991-06-11 | 1994-08-23 | Digital Equipment Corporation | Data recovery apparatus and methods |
KR100230230B1 (ko) * | 1993-12-24 | 1999-11-15 | 윤종용 | 메모리 어드레싱 방법 및 장치 |
KR100291185B1 (ko) * | 1997-06-26 | 2001-07-12 | 박종섭 | 클럭 스큐를 최소화하는 장치 |
KR100216313B1 (ko) * | 1997-06-30 | 1999-08-16 | 윤종용 | 클록 변조 기법을 사용한 고속 메모리 소자의 검사방법 |
JP3024614B2 (ja) * | 1997-10-24 | 2000-03-21 | 日本電気株式会社 | ばらつき補償技術による半導体集積回路 |
DE19859515C1 (de) * | 1998-12-22 | 2000-04-20 | Siemens Ag | Digitaler Phasen-Frequenz-Detektor |
KR100284296B1 (ko) * | 1999-04-13 | 2001-03-02 | 김영환 | 내부전원 발생회로 |
JP3807593B2 (ja) | 2000-07-24 | 2006-08-09 | 株式会社ルネサステクノロジ | クロック生成回路および制御方法並びに半導体記憶装置 |
KR100355413B1 (ko) * | 2000-08-01 | 2002-10-11 | 강진구 | 데이타 통신시스템에 있어서 클럭 및 데이타 복원회로 |
US6522193B2 (en) * | 2000-12-19 | 2003-02-18 | Hynix Semiconductor Inc. | Internal voltage generator for semiconductor memory device |
JP2002366253A (ja) * | 2001-06-05 | 2002-12-20 | Fujitsu Ltd | クロックモジュレーション回路を有する半導体集積回路 |
KR100400043B1 (ko) * | 2001-06-11 | 2003-09-29 | 삼성전자주식회사 | 데이터 복원 회로 및 방법 |
US6657474B2 (en) * | 2002-02-27 | 2003-12-02 | Intel Corporation | Circuits for a low swing clocking scheme |
KR100460459B1 (ko) * | 2002-07-30 | 2004-12-08 | 삼성전자주식회사 | 향상된 테스트 모드를 갖는 반도체 메모리 장치 |
KR100596869B1 (ko) * | 2003-02-10 | 2006-07-04 | 주식회사 하이닉스반도체 | 특성 조절 장치를 구비한 반도체 장치의 내부전압 발생장치 |
KR100531457B1 (ko) * | 2003-07-23 | 2005-11-28 | (주)다윈텍 | 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기루프 |
US7545193B2 (en) * | 2003-10-30 | 2009-06-09 | International Business Machines Corporation | Voltage-controlled delay circuit using second-order phase interpolation |
KR100728950B1 (ko) * | 2004-03-11 | 2007-06-15 | 주식회사 하이닉스반도체 | 내부전압 발생장치 |
US7057432B2 (en) * | 2004-10-07 | 2006-06-06 | International Business Machines Corporation | Low power high frequency phase detector |
KR100753078B1 (ko) * | 2004-12-28 | 2007-08-31 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 내부전압 발생기 |
US7702059B2 (en) * | 2005-02-09 | 2010-04-20 | Analog Devices, Inc. | Adaptable phase lock loop transfer function for digital video interface |
-
2007
- 2007-04-13 KR KR1020070036332A patent/KR100892637B1/ko not_active IP Right Cessation
- 2007-12-21 US US11/962,969 patent/US20080252341A1/en not_active Abandoned
-
2008
- 2008-01-31 JP JP2008022085A patent/JP2008262539A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5120495B2 (ja) * | 2009-03-31 | 2013-01-16 | 富士通株式会社 | 位相調整回路の自己試験装置及び方法 |
Also Published As
Publication number | Publication date |
---|---|
US20080252341A1 (en) | 2008-10-16 |
KR20080092682A (ko) | 2008-10-16 |
KR100892637B1 (ko) | 2009-04-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP3449377B1 (en) | Methods and apparatuses including command delay adjustment circuit | |
US9355054B2 (en) | Digital calibration-based skew cancellation for long-reach MIPI D-PHY serial links | |
KR101405702B1 (ko) | 다중 위상 클록 발생 장치 및 방법 | |
KR100963859B1 (ko) | 클록 발생 장치 | |
US7571337B1 (en) | Integrated circuits and methods with transmit-side data bus deskew | |
US8488657B2 (en) | Data interface with delay locked loop for high speed digital to analog converters and analog to digital converters | |
US7679459B2 (en) | Multiphase signal generator | |
JPH098796A (ja) | データ転送装置 | |
KR20200088650A (ko) | 클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치 | |
US7590879B1 (en) | Clock edge de-skew | |
US11424735B2 (en) | Duty correction device and method, and semiconductor apparatus using the same | |
WO2012147258A1 (ja) | チャネル間スキュー調整回路 | |
JP2008262539A (ja) | クロック分配回路およびそれを用いたインターフェース装置 | |
US8782458B2 (en) | System and method of data communications between electronic devices | |
US6255883B1 (en) | System and method for balancing clock distribution between two devices | |
US10637638B2 (en) | Semiconductor apparatus for transmitting and receiving a signal in synchronization with a clock signal | |
US10033525B2 (en) | Transmission device and signal processing method | |
KR20110110553A (ko) | 반도체 메모리 장치 및 시스템 | |
US10504569B2 (en) | System and method for controlling phase alignment of clock signals | |
KR102041471B1 (ko) | 반도체 장치 | |
US20240072810A1 (en) | Clock generating circuit and semiconductor apparatus using the same | |
JP2010028579A (ja) | データ受信装置 | |
US8049548B2 (en) | Digital synchronous circuit | |
JP5315882B2 (ja) | 半導体装置及び通信方法 | |
CN116880659A (zh) | 相位调整方法、反馈获取方法、芯粒互联接口及电子设备 |