KR20110110553A

KR20110110553A - 반도체 메모리 장치 및 시스템

Info

Publication number: KR20110110553A
Application number: KR1020100029937A
Authority: KR
Inventors: 이동욱
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-04-01
Filing date: 2010-04-01
Publication date: 2011-10-07
Also published as: US8593892B2; JP2011216079A; US20110242909A1; JP5760227B2; KR101132799B1

Abstract

시스템은 출력인에이블신호에 응답하여 제1 및 제2 데이터스트로브신호를 생성하는 데이터스트로브신호 생성부와 상기 제1 데이터스트로브신호에 동기하여 데이터를 송신하는 데이터출력부를 포함하는 데이터송신장치 및 상기 제2 데이터스트로브신호에 동기하여 상기 데이터를 수신하는 데이터수신장치를 포함한다.

Description

반도체 메모리 장치 및 시스템{SEMICONDUCTOR MEMORY DEVICE AND SYSTEM}

본 발명은 반도체 메모리 장치 및 시스템에 관한 것이다.

반도체 메모리 장치는 지속적으로 고집적화 및 고속화되고 있다. 반도체 메모리 장치의 고속화는 클록에 동기되어 동작하는 동기화 디램(synchronous DRAM)의 개발로 큰 진전이 있었다. 하지만, 동기화 디램은 외부클럭의 한 주기 내에서 데이터의 입출력이 이루어지기 때문에, 동기화 디램과 메모리콘트롤러 간의 대역폭(bandwidth), 즉, 단위시간당 동기화 디램으로부터 입출력되는 데이터의 양을 증가시키는 데 한계가 있다. 따라서, 근래에는 데이터 전송속도를 더 증가시키기 위해, 클록의 라이징시점 및 폴링시점 모두에 동기되어 데이터가 입출력되는 DDR(Dual Data Rate)디램이 개발되었다.

DDR디램은 메모리콘트롤러와 데이터를 송수신할 때, 데이터의 손실을 최소화하기 위해 데이터스트로브신호를 사용한다. DDR디램이 메모리콘트롤러에게 데이터를 전달한다고 가정하면, DDR디램은 데이터스트로브신호에 동기하여 데이터를 출력하고, 데이터스트로브신호도 함께 출력한다. 이어서, 메모리콘트롤러는 DDR디램에서 출력된 데이터스트로브신호에 동기하여 데이터를 수신한다.

그러나, DDR디램과 메모리콘트롤러가 집적되는 보드(board)에는 DDR디램과 메모리콘트롤러뿐만 아니라 다양한 장치들이 함께 집적되기 때문에, DDR디램과 메모리콘트롤러간 데이터스트로신호와 데이터의 전달경로는 서로 차이가 발생한다. 따라서, 전달경로 차이로 인해 데이터스트로브신호와 데이터의 전달시점은 서로 차이가 발생한다. 즉, 도 1에 도시된 바와 같이, DDR디램은 tO시점에 데이터스트로브신호(DQS)와 데이터스트로브신호(DQS)에 동기된 데이터(DQ1~DQ4)를 함께 출력하였으나, 도 2에 도시된 바와 같이, 메모리콘트롤러는 t1시점에 데이터스트로브신호(DQS)를 입력받고 t2시점에 데이터(DQ1~DQ4)를 입력받기 때문에, 데이터스트로브신호(DQS)에 데이터(DQ1~DQ4)를 동기시킬 수 없다.

본 발명은 데이터와 데이터스트로브신호의 전달경로 차가 발생하여도, 수신장치가 안정적으로 데이터스트로브신호에 동기하여 데이터를 수신하는 반도체 메모리 장치 및 시스템을 개시한다.

이를 위해, 본 발명은 클록과 출력인에이블신호로부터 생성되되, 데이터송신제어신호에 응답하여 인에이블시점이 지연되는 제1 데이터스트로브신호를 생성하는 제1 데이터스트로브신호 생성부 및 상기 클록과 상기 출력인에이블신호를 시프트하여 생성된 복수의 출력인에이블시프트신호에 응답하여 제2 데이터스트로브신호를 생성하는 제2 데이터스트로브신호 생성부를 포함하는 반도체 메모리 장치를 제공한다.

또한, 본 발명은 클록과 출력인에이블신호에 응답하여 제1 데이터스트로브신호를 생성하는 제1 데이터스트로브신호 생성부 및 상기 클록과 상기 출력인에이블신호를 시프트하여 생성된 복수의 출력인에이블시프트신호로부터 생성되되, 데이터수신제어신호에 응답하여 인에이블시점이 지연되는 제2 데이터스트로브신호를 생성하는 제2 데이터스트로브신호 생성부를 포함하는 반도체 메모리 장치를 제공한다.

또한, 본 발명은 클록을 설정된 지연구간만큼 지연하여 DLL클록을 생성하되, DLL지연설정신호에 응답하여 상기 설정된 지연구간을 감소시키는 DLL회로, 상기 DLL클록과 출력인에이블신호로부터 생성되되, 데이터송신제어신호에 응답하여 인에이블시점이 지연되는 제1 데이터스트로브신호를 생성하는 제1 데이터스트로브신호 생성부 및 상기 DLL클록과 상기 출력인에이블신호를 시프트하여 생성된 복수의 출력인에이블시프트신호로부터 생성되되, 데이터수신제어신호에 응답하여 인에이블시점이 지연되는 제2 데이터스트로브신호를 생성하는 제2 데이터스트로브신호 생성부를 포함하는 반도체 메모리 장치를 제공한다.

또한, 본 발명은 출력인에이블신호에 응답하여 제1 및 제2 데이터스트로브신호를 생성하는 데이터스트로브신호 생성부와 상기 제1 데이터스트로브신호에 동기하여 데이터를 송신하는 데이터출력부를 포함하는 데이터송신장치 및 상기 제2 데이터스트로브신호에 동기하여 상기 데이터를 수신하는 데이터수신장치를 포함하는 시스템을 제공한다.

도 1은 종래기술에 따라 송신장치인 반도체 메모리 장치가 출력하는 데이터와 데이터스트로브신호의 관계를 나타낸 타이밍도이다.
도 2는 종래기술에 따라 수신장치인 메모리콘트롤러가 수신하는 데이터와 데이터스트로브신호가 미스매칭된 것을 나타낸 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 시스템을 나타낸 블록도이다.
도 4는 도 3에 도시된 데이터스트로브신호 생성부를 나타낸 블록도이다.
도 5는 도 4에 도시된 DLL회로를 나타낸 블록도이다.
도 6은 도 5에 도시된 제1 지연설정부를 나타낸 블록도이다.
도 7은 도 6에 도시된 제1 단위지연회로를 나타낸 회로도이다.
도 8은 도 5와 같은 DLL회로의 동작을 나타낸 타이밍도이다.
도 9는 도 3에 도시된 제1 데이터스트로브신호 생성부를 나타낸 블록도이다.
도 10은 도 9에 도시된 출력인에이블시프트신호 생성부를 나타낸 회로도이다.
도 11는 도 3에 도시된 제2 데이터스트로브신호 생성부를 나타낸 블록도이다.
도 12는 도 11에 도시된 제2 라이징제어신호 생성부를 나타낸 회로도이다.
도 13은 도 11에 도시된 제2 폴링제어신호 생성부를 나타낸 회로도이다.
도 14는 도 11에 도시된 제2 하이임피던스결정신호 생성부를 나타낸 회로도이다.
도 15는 도 11에 도시된 로우임피던스결정신호 생성부를 나타낸 회로도이다.
도 16 내지 도 18은 도 3과 같은 시스템의 동작을 나타낸 타이밍도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 3은 본 발명의 일실시예에 따른 시스템을 나타낸 블록도이다.

도 3에 도시된 바와 같이, 시스템은 송신장치인 DDR디램(3)과 수신장치인 메모리콘트롤러(4)로 구성된다.

DDR디램(3)은 출력인에이블신호(OUTEN)에 응답하여 제1 및 제2 데이터스트로브신호(DQS1, DQS2)를 생성하는 데이터스트로브신호 생성부(1)와 제1 데이터스트로브신호(DQS1)에 동기하여 데이터(DQ)를 송신하는 데이터출력부(2)로 구성된다.

데이터스트로브신호 생성부(1)는, 도 4에 도시된 바와 같이, DLL회로(11)와 제1 데이터스트로브신호 생성부(12) 및 제2 데이터스트로브신호 생성부(13)로 구성도니다.

DLL회로(11)는, 도 5에 도시된 바와 같이, 클록버퍼부(111)와 지연라인(112)과 제1 지연부(113)와 위상비교부(114)와 및 위상분할부(115)로 구성된다.

클록버퍼부(111)는 클록(ECLK)을 버퍼링하여 내부클록(ICLK)으로 출력한다.

지연라인(112)은 복수의 비교신호(COMP)에 따라 내부클록(ICLK)을 지연하여 DLL클록(DCLK)으로 출력한다.

제1 지연부(113)는 DLL지연설정신호에 응답하여 DLL클록(DCLK)을 지연하여 위상비교DLL클록(BCLK)으로 출력한다. 구체적으로 설명하면, 제1 지연부(113)는 DLL지연설정신호 중 제1 내지 제3 DLL지연설정신호(PSEL<1:3>)에 따라 DLL클록(DCLK)을 지연하여 지연DLL클록(VCLK)으로 출력하는 제1 지연설정부(1132)와 지연DLL클록(VCLK)을 고정된 지연구간으로 지연하여 위상비교DLL클록(BCLK)으로 출력하는 지연모델부(113)로 구성된다.

제1 지연설정부(1132)는, 도 6에 도시된 바와 같이, 제3 DLL지연제어신호(PSE<3>)에 따라 DLL클록(DCLK) 및 풀다운전압인 접지전압(VSS)으로부터 제1 전치지연DLL클록(PREVCLK1)을 생성하는 제1 단위지연회로(1133)와 제2 DLL지연제어신호(PSEL<2>)에 따라 DLL클록(DCLK) 및 제1 전치지연DLL클록(PREVCLK1)으로부터 제2 전치지연DLL클록(PREVCLK2)을 생성하는 제2 단위지연회로(1134) 및 제1 DLL지연제어신호(PSEL<1>)에 따라 DLL클록(DCLK) 및 제2 전치지연DLL클록(PREVCLK1)으로부터 지연DLL클록(VCLK)을 생성하는 제3 단위지연회로(1135)로 구성된다. 구체적으로 설명하면, 제1 단위지연회로(1133)는, 도 7에 도시된 바와 같이, 접지전압(VSS)과 풀업전압인 전원전압(VDD)을 부정논리곱하는 제1 낸드게이트(ND1)와 DLL클록(DCLK)과 제3 DLL지연제어신호(PSEL<3>)를 부정논리곱하는 제2 낸드게이트(ND2) 및 제1 및 제2 낸드게이트(ND1, ND2)의 출력을 부정논리곱하여 제1 전치지연DLL클록(PREVCLK1)으로 출력하는 제3 낸드게이트(ND3)로 구성된다. 나머지, 제2 및 제3 단위지연회로(1134, 1135)는 도 7과 같은 제1 단위지연회로(1133)에서 접지전압(VSS)이 아닌 제1 또는 제2 전치지연DLL클록(PREVCLK2, PREVCLK1)를 수신하고, 제3 DLL지연제어신호(PSEL<3>)가 아닌 제2 및 제1 DLL지연제어신호(PSEL<2:1>)를 수신한다는 것의 차이만 있을 뿐, 동일한 회로로 구성된다. 이상과 같은 구성의 제1 지연설정부(1132)는 제3 DLL지연제어신호(PSEL<3>)만이 하이레벨로 인에이블되었다고 가정하면, 제1 단위지연회로(1133)가 DLL클록(DCLK)을 제2 및 제3 낸드게이트(ND2, ND3)의 지연구간만큼 지연하여 제1 전치지연DLL클록(PREVCLK1)으로 출력하고, 제2 및 제3 단위지연회로(1133)는 제1 전치지연DLL클록(PREVCLK1)을 지연하여 지연DLL클록(PREVCLK1)으로 출력한다. 다른 경우로서, 제1 DLL지연제어신호(PSEL<1>)만이 하이레벨로 인에이블되었다고 가정하면, 제3 단위지연회로(1135)가 DLL클록(DCLK)을 지연하여 지연DLL클록(PREVCLK1)으로 출력한다. 정리해 보면, 제1 지연설정부(1132)는 제3 DLL지연제어신호(PSEL<3>)가 인에이블되면 DLL클록(DCLK)을 가장 많은 지연구간으로 지연하여 지연DLL클록(VCLK)으로 출력하고, 제1 DLL지연제어신호(PSEL<1>)가 인에이블되면 DLL클록(DCLK)을 가장 적은 지연구간으로 지연하여 지연DLL클록(VCLK)으로 출력한다. 위상비교부(114)는 내부클록(ICLK)과 위상비교DLL클록(BCLK)의 위상을 비교하여 지연라인(112)의 지연구간을 조절하기 위한 복수의 비교신호(COMP)를 출력한다. 위상분할부(115)는 DLL클록(DCLK)의 위상을 분할하여 제1 및 제2 DLL클록(RDCLK, FDCLK)으로 출력한다. 이를 위해, 위상분할부(115)는 DLL클록(DCLK)을 전달하여 제1 DLL클록(RDCLK)을 생성하는 제1 전달게이트(T1)와 DLL클록(DCLK)을 반전하여 제2 DLL클록(FDCLK)을 생성하는 제1 인버터(IN1)로 구성된다.

이상의 구성과 같은 DLL회로(11)는 클록(ECLK)을 설정된 지연구간만큼 지연하여 DLL클록(RDCLK, FDCLK)을 생성하되, DLL지연설정신호(PSEL<1:3>)에 따라 설정된 지연구간을 감소시켜 DLL클록(RDCLK, FDCLK)의 천이시점을 앞당긴다. 일반적으로, DLL회로(11)는 클록(ECLK)의 천이시점과 데이터의 출력시점을 동기시키기 위해 구비된 회로로서, 클록(ECLK)과 DLL클록(DCLK)의 위상이 같으면 출력회로는 DLL클록(DCLK)에 동기시켜 데이터를 출력시킨다. DLL회로(11)를 보다 구체적으로 설명하면, 도 8에 도시된 바와 같이, 클록버퍼부(111)는 클록(ECLK)을 입력받아 버퍼링하여 내부클록(ICLK)을 생성한다. 이때, 클록(ECLK)은 클록버퍼부(111)의 내부지연으로 인해 제1 지연구간(t1)만큼 지연된 후에 내부클록(ICLK)으로 출력된다. 지연라인(112)은 내부클록(ICLK)을 제2 구간(t2-1)만큼 지연하여 초기DLL클록(DCLK1)으로 출력한다. 이어서, 제2 DLL지연설정신호(PSEL<2>)가 인에이블되어 제1 지연설정부(1132)의 지연구간을 조절하고, 이에 따라 제1 지연설정부(1132)는 초기DLL클록(DCLK1)을 제3 지연구간(t3)만큼 지연하여 지연DLL클록(VCLK)으로 출력한다. 지연모델부(1131)는 지연DLL클록(VCLK)을 제4 지연구간(t4)만큼 지연하여 위상비교DLL클록(BCLK)으로 출력한다. 위상비교부(114)는 내부클록(ICLK)과 위상비교DLL클록(BCLK)의 위상을 비교하여 복수의 비교신호(COMP)를 생성한다. 이때, 위상비교DLL클록(BCLK)이 내부클록(ICLK)보다 천이시점이 앞서기 때문에 위상비교부(114)는 복수의 비교신호(COMP)를 다운카운팅한다. 지연라인(112)은 다운카운팅된 복수의 비교신호(COMP)에 따라 내부클록(ICLK)을 제5 지연구간(t2-2)만큼 지연하여 제2 DLL클록(DCLK2)으로 출력한다. 이때, 제5 지연구간(t2-2)은 제2 지연구간(t2-1)보다 지연구간이 짧기 때문에 DLL클록(DCLK)은 초기DLL클록(DCLK1)보다 천이시점이 앞선다. 다시 말해, DLL클록(DCLK)은 클록(ECLK)보다 천이시점이 앞선다. 이와 같이 생성된 DLL클록(DCLK)은 위상분할부(115)에서 제1 및 제2 DLL클록(RDCLK, FDCLK)으로 분할된다.

제1 데이터스트로브신호 생성부(12)는, 도 9에 도시된 바와 같이, 제2 내지 제4 지연설정부(121~123)와 출력인에이블시프트신호 생성부(123)와 제1 데이터스트로브신호 출력부(125)으로 구성된다.

제2 지연설정부(121)는 앞서 서술한 제1 지연설정부(1132)와 동일한 회로로 구현된다. 즉, 제2 지연설정부(121)는 제3 데이터송신제어신호(DSEL<3>)에 따라 출력인에이블신호(OUTEN) 및 풀다운전압(VSS)으로부터 제1 전치지연출력인에이블신호로 출력하는 제4 단위지연회로와 제2 데이터송신제어신호(DSEL<2>)에 따라 출력인에이블신호(OUTEN) 및 제1 전치지연출력인에이블신호로부터 제2 전치지연출력인에이블신호로 출력하는 제5 단위지연회로 및 제1 데이터송신제어신호(DSEL<1>)에 따라 출력인에이블신호(OUTEN) 및 제2 전치지연출력인에이블신호로부터 지연출력인에이블신호(OUTEND)로 출력하는 제6 단위지연회로로 구성된다. 이상과 같은 구성의 제2 지연설정부(121)는 제3 데이터송신제어신호(DSEL<3>)만이 하이레벨로 인에이블되었다고 가정하면, 제4 단위지연회로가 출력인에이블신호(OUTEN)을 지연하여 제1 전치출력인에이블신호로 출력하고, 제5 및 제6 단위지연회로는 제1 전치출력인에이블신호를 지연하여 지연출력인에이블신호(OUTEND)로 출력한다. 다른 경우로서, 제1 데이터송신제어신호(DSEL<1>)만이 하이레벨로 인에이블되었다고 가정하면, 제6 단위지연회로가 출력인에이블신호(OUTEN)를 지연하여 지연출력인에이블신호(OUTEND)로 출력한다. 정리해 보면, 제4 지연설정부(121)는 제1 내지 제3 데이터송신제어신호(DSEL<1:3>)에 따라 출력인에이블신호(OUTEN)을 지연하여 지연출력인에이블신호(OUTEND)로 출력하되, 제3 데이터송신제어신호(DSEL<3>)가 인에이블되면 출력인에이블신호(OUTEN)를 가장 많은 지연구간으로 지연하여 지연출력인에이블신호(OUTEND)로 출력하고, 제1 데이터송신제어신호(DSEL<1>)가 인에이블되면 출력인에이블신호(OUTEN)를 가장 적은 지연구간으로 지연하여 지연출력인에이블신호(OUTEND)로 출력한다.

제3 지연설정부(122)는 제3 데이터송신제어신호(DSEL<3>)에 따라 제1 DLL클록(RDCLK) 및 풀다운전압(VSS)으로부터 제1 전치데이터출력동기신호로 출력하는 제7 단위지연회로와 제2 데이터송신제어신호(DSEL<2>)에 따라 제1 DLL클록(RDCLK) 및 제1 전치데이터출력동기신호로부터 제2 전치데이터출력동기신호로 출력하는 제8 단위지연회로 및 제1 데이터송신제어신호(DSEL<1>)에 따라 제1 DLL클록(RDCLK) 및 제2 전치데이터출력동기신호로부터 제1 데이터출력동기신호(RDCLKD)로 출력하는 제9 단위지연회로로 구성된다. 이상과 같은 구성의 제3 지연설정부(122)는 앞서 서술한 제2 지연설정부(121)와 유사한 동작을 수행하는바, 동작 설명을 생략한다.

제4 지연설정부(123)는 제3 데이터송신제어신호(DSEL<3>)에 따라 제2 DLL클록(FDCLK) 및 풀다운전압(VSS)으로부터 제3 전치데이터출력동기신호로 출력하는 제10 단위지연회로와 제2 데이터송신제어신호(DSEL<2>)에 따라 제2 DLL클록(FDCLK) 및 제3 전치데이터출력동기신호로부터 제4 전치데이터출력동기신호로 출력하는 제11 단위지연회로 및 제1 데이터송신제어신호(DSEL<1>)에 따라 제2 DLL클록(FDCLK) 및 제4 전치데이터출력동기신호로부터 제2 데이터출력동기신호(FDCLKD)로 출력하는 제12 단위지연회로로 구성된다. 이상과 같은 구성의 제4 지연설정부(123)도 앞서 서술한 제2 지연설정부(121)와 유사한 동작을 수행하는바, 동작 설명을 생략한다.

출력인에이블시프트신호 생성부(124)는, 도 10에 도시된 바와 같이, 지연출력인에이블신호(OUTEND)를 제1 데이터출력동기신호(RDCLKD)에 동기시켜 제1 출력인에이블시프트신호(OUTEND05)로 출력하는 제1 시프터(1241)와 제1 출력인에이블시프트신호(OUTEND05)를 제1 데이터출력동기신호(RDCLKD)에 동기시켜 제2 출력인에이블시프트신호(OUTEND10)로 출력하는 제2 시프터(1242)와 제2 출력인에이블시프트신호(OUTEND10)를 제1 데이터출력동기신호(RDCLKD)에 동기시켜 제3 출력인에이블시프트신호(OUTEND15)로 출력하는 제3 시프터(1243) 및 제3 출력인에이블시프트신호(OUTEND15)를 제1 데이터출력동기신호(RDCLKD)에 동기시켜 제4 출력인에이블시프트신호(OUTEND20)로 출력하는 제4 시프터(1244)로 구성된다. 이와 같은 구성의 출력인에이블시프트신호 생성부(124)는 지연출력인에이블신호(OUTEND)를 제1 데이터출력동기신호(RDCLKD)에 동기시켜, 순차적으로 인에이블되는 제1 내지 제4 출력인에이블시프트신호(OUTEND05~OUTEND20)를 생성한다.

제1 데이터스트로브신호 출력부(125)는 제3 및 제4 출력인에이블시프트신호(OUTEND15, OUTEND20)를 부정 논리합하여 제1 하이임피던스결정신호(QOFF)로 출력하는 제1 하이임피던스결정신호 생성부(1251)와 제3 출력인에이블시프트신호(OUTEND15)와 제1 데이터출력동기신호(RDCLKD)를 논리곱하여 제1 라이징제어신호(RDCLKDQ)로 출력하는 제1 라이징제어신호 생성부(1252)와 제4 출력인에이블시프트신호(OUTEND20)와 제2 데이터출력동기신호(FDCLKD)를 논리곱하여 제1 폴링제어신호(FDCLKDQ)로 출력하는 제1 폴링시점제어신호 생성부(1253) 및 제1 하이임피던스결정신호(QOFF)와 제1 라이징제어신호(RDCLKDQ) 및 제1 폴링제어신호(FDCLKDQ)에 응답하여 제1 데이터스트로브신호(DQS1)를 출력하는 제1 신호출력부(1254)로 구성된다. 여기서, 제1 하이임피던스결정신호(QOFF)는 제3 출력인에이블시프트신호(OUTEND15)의 인에이블시점에 응답하여 인에이블하고, 제4 출력인에이블시프트신호(OUTEND20)에 응답하여 디스에이블한다. 제1 라이징제어신호(RDCLKDQ)는 제3 출력인에이블시프트신호(OUTEND15)의 인에이블구간 내에서 천이하는 제1 데이터출력동기신호(RDCLKD)이고, 제1 폴링제어신호(FDCLKDQ)는 제4 출력인에이블시프트신호(OUTEND20)의 인에이블구간 내에서 천이하는 제2 데이터출력동기신호(FDCLKD)이다.

이상과 같은 구성의 제1 데이터스트로브신호 생성부(12)는 제1 및 제2 DLL클록(RDCLK, FDCLK)과 출력인에이블신호(OUTEN)로부터 생성되고, 데이터송신제어신호(DSEL<1:3>)에 응답하여 인에이블시점이 지연되는 제1 데이터스트로브신호(DQS1)를 생성한다.

제2 데이터스트로브신호 생성부(13)는, 도 11에 도시된 바와 같이, 제5 및 제6 지연설정부(131, 132)와 제2 데이터스트로브신호 출력부(133)로 구성된다.

제5 지연설정부(131)는 제3 데이터수신제어신호(QSEL<3>)에 따라 제1 DLL클록(RDCLK) 및 풀다운전압(VSS)으로부터 제1 전치데이터입력동기신호로 출력하는 제13 단위지연회로와 제2 데이터수신제어신호(QSEL<2>)에 따라 제1 DLL클록(RDCLK) 및 제1 전치데이터입력동기신호로부터 제2 전치데이터입력동기신호로 출력하는 제14 단위지연회로 및 제1 데이터수신제어신호(QSEL<1>)에 따라 제1 DLL클록(RDCLK) 및 제2 전치데이터입력동기신호로부터 제1 데이터입력동기신호(RDCLKQD)로 출력하는 제15 단위지연회로로 구성된다. 이상과 같은 구성의 제5 지연설정부(131)는 앞서 서술한 제2 지연설정부(121)와 유사한 동작을 수행하는바, 동작 설명을 생략한다.

제6 지연설정부(132)는 제3 데이터수신제어신호(QSEL<3>)에 따라 제2 DLL클록(FDCLK) 및 풀다운전압(VSS)으로부터 제3 전치데이터입력동기신호로 출력하는 제16 단위지연회로와 제2 데이터수신제어신호(QSEL<2>)에 따라 제2 DLL클록(FDCLK) 및 제3 전치데이터입력동기신호로부터 제4 전치데이터입력동기신호로 출력하는 제17 단위지연회로 및 제1 데이터수신제어신호(QSEL<1>)에 따라 제2 DLL클록(FDCLK) 및 제4 전치데이터입력동기신호로부터 제2 데이터입력동기신호(FDCLKQD)로 출력하는 제18 단위지연회로로 구성된다. 이상과 같은 구성의 제6 지연설정부(132)는 앞서 서술한 제2 지연설정부(121)와 유사한 동작을 수행하는바, 동작 설명을 생략한다.

제2 데이터스트로브신호 출력부(133)는 제2 라이징제어신호 생성부(1331)와 제2 폴링제어신호 생성부(1332)와 제2 하이임피던스결정신호 생성부(1333)와 로우임피던스결정신호 생성부(1334) 및 제2 신호출력부(1335)로 구성된다.

제2 라이징제어신호 생성부(1331)는, 도 12에 도시된 바와 같이, 제1 데이터입력동기신호(RDCLKQD)의 반전신호에 따라 제2 출력인에이블시프트신호(OUTEND10)를 시프트하여 제1 시프트신호(SH1)로 출력하는 제5 시프터(1336)와 제1 데이터입력동기신호(RDQCLKQD)에 따라 제1 시프트신호(SH1)를 시프트하여 제2 시프트신호(SH2)로 출력하는 제6 시프터(1337)와 제1 데이터입력동기신호(RDCLKQD)와 제2 시프트신호(SH2)를 논리곱하여 제2 라이징제어신호(RDCLKDQS)로 출력하는 제1 앤드게이트(1338)로 구성된다. 이와 같은 구성의 제2 라이징제어신호 생성부(1331)는 제1 데이터입력동기신호(RDCLKQD)에 따라 제2 출력인에이블시프트신호(OUTEND10)를 순차적으로 시프트시켜 생성된 제2 시프트신호(SH2)의 인에이블구간에 천이하는 제1 데이터입력동기신호(RDCLKQD)를 제2 라이징제어신호(RDCLKDQS)로 출력한다.

제2 폴링제어신호 생성부(1332)는, 도 13에 도시된 바와 같이, 제2 데이터입력동기신호(FDCLKQD)의 반전신호에 따라 제3 출력인에이블시프트신호(OUTEND15)를 시프트하여 제3 시프트신호(SH3)로 출력하는 제7 시프터(1339)와 제2 데이터입력동기신호(FDCLKQD)에 따라 제3 시프트신호(SH3)를 시프트하여 제4 시프트신호(SH4)로 출력하는 제8 시프터(1340)와 제2 데이터입력동기신호(FDCLKQD)와 제4 시프트신호(SH4)를 논리곱하여 제2 폴링제어신호(FDCLKDQS)로 출력하는 제2 앤드게이트(1341)로 구성된다. 이와 같은 구성의 제2 폴링제어신호 생성부(1332)는 제2 데이터입력동기신호(FDCLKQD)에 따라 제3 출력인에이블시프트신호(OUTEND15)를 순차적으로 시프트시켜 생성된 제4 시프트신호(SH4)의 인에이블구간에 천이하는 제2 데이터입력동기신호(FDCLKQD)를 제2 폴링제어신호(FDCLKDQS)로 출력한다.

제2 하이임피던스결정신호 생성부(1333)는, 도 14에 도시된 바와 같이, 제1 및 제4 출력인에이블시프트신호(OUTEND05, OUTEND20)를 부정논리합하여 전치하이임피던스결정신호(QOFF)로 출력하는 제1 노어게이트(1342)와 제2 데이터입력동기신호(FDCLKQD)의 반전신호에 따라 전치하이임피던스결정신호(QOFF)를 시프트하여 제5 시프트신호(SH5)로 출력하는 제9 시프터(1343)와 제2 데이터입력동기신호(FDCLKQD)에 따라 제5 시프트신호(SH5)를 시프트하여 제2 하이임피던스결정신호(QSOFF)로 출력하는 제10 시프터(1344)로 구성된다. 이와 같은 구성의 제2 하이임피던스결정신호 생성부(1333)는 제1 출력인에이블시프트신호(OUTEND05)의 인에이블시점으로부터 제4 출력인에이블시프트신호(OUTEND20)의 디스에이블시점까지 인에이블되는 전치하이임피던스결정신호(QOFF)를 제2 데이터입력동기신호(FDCLKQD)에 동기하여 제2 하이임피던스결정신호(QSOFF)로 출력한다.

로우임피던스결정신호 생성부(1334)는, 도 15에 도시된 바와 같이, 제1 및 제3 출력인에이블시프트신호(OUTEND05, OUTEND15)에 응답하여 전치로우임피던스결정신호(QSEN)로 출력하는 전치로우임피던스결정신호 생성부(1345)와 제2 데이터입력동기신호(FDCLKQD)의 반전신호에 따라 전치로우임피던스결정신호(QSEN)를 시프트하여 제6 시프트신호(SH6)로 출력하는 제11 시프터(1346)와 제2 데이터입력동기신호(FDCLKQD)에 따라 제6 시프트신호(SH6)를 시프트하여 제7 시프트신호(SH7)로 출력하는 제12 시프터(1347)와 제2 데이터입력동기신호(FDCLKQD)와 제7 시프트신호(SH7)를 논리곱하여 로우임피던스결정신호(QSCLK)로 출력하는 제3 앤드게이트(1348)로 구성된다. 여기서, 전치로우임피던스결정신호 생성부(1345)는 제3 출력인에이블시프트신호(OUTEND15)를 반전하는 제2 인버터(IN2)와 제1 출력인에이블시프트신호(OUTEND05)와 제2 인버터(IN2)의 출력을 논리곱하여 전치로우임피던스결정신호(QSEN)로 출력하는 제4 앤드게이트(1349)로 구성된다.

이상의 구성과 같은 제2 데이터스트로브신호 생성부(13)는 제1 및 제2 DLL클록(RDCLK, FDCLK)과 출력인에이블신호를 시프트하여 생성된 제1 내지 제4 출력인에이블시프트신호(OUTEND05~OUTEND20)로부터 생성되고, 데이터수신제어신호(QSEL<1:3>)에 응답하여 인에이블시점이 지연되는 제2 데이터스트로브신호(DQS2)를 생성한다.

전술한 바와 같은 구성의 시스템 내에서 DDR디램(3)의 동작을 설명하면 도 16과 같다. 이때, DDR디램(3)은 데이터의 송신장치로 동작하고, 메모리콘트롤러(4)는 데이터의 수신장치로 동작하며, 데이터(DQ)의 전달경로가 제2 데이터스트로브신호(DQS2)의 전달경로보다 긴 경우로 가정한다.

먼저, DLL회로(11)는 클록(ECLK)의 t0시점에 리드커맨드(RDAD)가 입력되면, 클록(ECLK)을 설정된 지연구간만큼 지연하여 DLL클록(DCLK)을 생성한다. 이때, DLL지연설정신호(PSEL<1:3>)는 모두 로우레벨로 디스에이블된 상태로 DLL회로(11)에 입력된다. 따라서, DLL회로(11)는 DLL클록(DCLK)의 위상이 클록(ECLK)과 동일할 때까지 DLL클록(DCLK)의 천이시점을 조절한다. 이어서, 클록(ECLK)과 DLL클록(DCLK)의 위상이 동일해지면, DLL회로(11)는 DLL클록(DCLK)의 위상을 분할하여 제1 및 제2 DLL클록(RDCLK, FDCLK)으로 출력한다.

제1 데이터스트로브신호 생성부(12)는 데이터송신제어신호(DSEL<1:3>)에 따라 출력인에이블신호(OUTEN)와 제1 및 제2 DLL클록(RDCLK, FDCLK)을 지연시켜 지연출력인에이블신호(OUTEND)와 제1 및 제2 데이터출력동기신호(RDCLKD, FDCLKD)로 출력한다. 이때, 데이터송신제어신호(DSEL<1:3>)은 모두 로우레벨로 디스에이블된 상태로 제1 데이터스트로브신호 생성부(12)에 입력된다. 따라서, 제1 데이터스트로브신호 생성부(12)는 출력인에이블신호(OUTEN)와 제1 및 제2 DLL클록(RDCLK, FDCLK)을 지연하지 않고 지연출력인에이블신호(OUTEND)와 제1 및 제2 데이터출력동기신호(RDCLKD, FDCLKD)로 출력한다. 결과적으로, 제1 데이터스트로브신호 생성부(12)는 제1 및 제2 데이터출력동기신호(RDCLKD, FDCLK)에 동기하여, 클록(ECLK)의 t4시점부터 천이하는 제1 데이터스트로브신호(DQS1)를 생성한다.

데이터출력부(2)는 제1 데이터스트로브신호(DQS1)에 동기하여 클록(ECLK)의 t4시점에 데이터(DQ1~DQ4)를 출력한다.

제2 데이터스트로브신호 생성부(13)는 데이터수신제어신호(QSEL<1:3>)에 따라 제1 및 제2 DLL클록(RDCLK, FDCLK)을 지연하여, 제1 및 제2 데이터입력동기신호(RDCLKQD, FDCLKQD)로 출력한다. 이때, 제1 데이터수신제어신호(QSEL<1>)만 하이레벨로 인에이블된 상태로 제2 데이터스트로브신호 생성부(13)에 입력된다. 따라서, 제2 데이터스트로브신호 생성부(13)는 제1 및 제2 DLL클록(RDCLK, FDCLK)을 tD구간만큼 지연하여 제1 및 제2 데이터입력동기신호(RDCLKQD, FDCLKQD)로 출력한다. 여기서, tD구간은 제5 및 제6 지연설정부(131, 132) 내 제1 데이터수신제어신호(QSEL<1>)에 응답하여 지연구간을 설정하는 제15 및 제18 단위지연회로의 지연구간이다. 결과적으로, 제2 데이터스트로브신호 생성부(13)는 제1 및 제2데이터입력동기신호(RDCLKQD, FDCLKQD)에 동기하여 클록(ECLK)의 t4+tD시점부터 천이하는 제2 데이터스트로브신호(DQS2)를 생성한다.

이상과 같이 반도체 메모리 장치가 클록(ECLK)의 t4시점에 데이터(DQ1~DQ4)를 출력하고 클록(ECLK)의 t4+tD시점에 제2 데이터스트로브신호(DQS2)를 출력할 경우, 데이터(DQ1~DQ4)의 출력시점이 제2 데이터스트로브신호(DQS2)의 출력시점보다 빠르기 때문에 메모리콘트롤러는 안정적으로 데이터(DQ1~DQ4)를 수신할 수 있다. 즉, 위와 같은 가정에서도 메모리콘트롤러는 제2 데이터스트로브신호(DQS2)에 동기하여 데이터(DQ1~DQ4)를 수신할 수 있다.

상술한 도 16의 내용을 참조할 경우, 도 17과 같이 반도체 메모리 장치가 데이터(DQ1~DQ4)의 출력시점을 지연시켜, 메모리콘트롤러가 제2 데이터스트로브신호(DQS2)에 동기하여 데이터(DQ1~DQ4)를 안정적으로 수신하도록 유도하는 방법과, 도 18과 같이 반도체 메모리 장치가 데이터(DQ1~DQ4)의 출력시점을 앞당겨, 메모리콘트롤러가 제2 데이터스트로브신호(DQS1)에 동기하여 데이터(DQ1~DQ4)를 안정적으로 수신하도록 유도하는 방법을 유추해 낼 수 있다.

전술한 바와 같은 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 데이터와 데이터스트로브신호간의 전달경로 차에 따른 데이터 전송 오류를 방지하기 위해, 데이터의 출력시점과 데이터스트로브신호의 출력시점을 제어한다. 예를 들어, 데이터스트로브신호의 전송경로가 데이터의 전송경로보다 긴 경우, 데이터의 도달시점보다 데이터스트로브신호의 도달시점이 느리다. 이 경우, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 데이터스트로브신호의 출력시점을 데이터의 출력시점보다 빠르게 하여 메모리콘트롤러가 데이터스트로브신호에 동기하여 데이터를 안정적으로 수신하도록 유도한다. 따라서, 반도체 메모리 장치와 메모리콘트롤러간 안정적인 데이터 송수신이 가능해진다.

1 : 데이터스트로브신호 생성부
2 : 데이터출력부
3 : 반도체 메모리 장치
4 : 메모리콘트롤러

Claims

클록과 출력인에이블신호로부터 생성되되, 데이터송신제어신호에 응답하여 인에이블시점이 지연되는 제1 데이터스트로브신호를 생성하는 제1 데이터스트로브신호 생성부; 및
상기 클록과 상기 출력인에이블신호를 시프트하여 생성된 복수의 출력인에이블시프트신호에 응답하여 제2 데이터스트로브신호를 생성하는 제2 데이터스트로브신호 생성부를 포함하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 제1 데이터스트로브신호는 상기 제2 데이터스트로브신호보다 인에이블시점이 느린 반도체 메모리 장치.
제 1 항에 있어서, 상기 클록은 상기 클록의 라이징시점을 검출하여 생성된 제1 클록과 상기 클록의 폴링시점을 검출하여 생성된 제2 클록을 포함하는 반도체 메모리 장치.
제 3 항에 있어서, 상기 제1 데이터스트로브신호 생성부는
상기 데이터송신제어신호 중 제1 내지 제3 데이터송신제어신호에 따라 상기 출력인에이블신호를 지연하여 지연출력인에이블신호로 출력하는 제1 지연설정부;
상기 제1 내지 제3 데이터송신제어신호에 따라 상기 제1 클록을 지연하여 제1 데이터출력동기신호로 출력하는 제2 지연설정부;
상기 제1 내지 제3 데이터송신제어신호에 따라 상기 제2 클록을 지연하여 제2 데이터출력동기신호로 출력하는 제4 지연설정부;
상기 제1 데이터출력동기신호에 따라 상기 지연출력인에이블신호를 순차적으로 시프트시켜 상기 복수의 출력인에이블시프트신호 중 제1 내지 제4 출력인에이블시프트신호를 생성하는 출력인에이블시프트신호 생성부; 및
상기 제3 및 제4 출력인에이블시프트신호와 상기 제1 및 제2 데이터출력동기신호에 응답하여 상기 제1 데이터스트로브신호를 출력하는 제1 데이터스트로브신호 출력부를 포함하는 반도체 메모리 장치.
제 4 항에 있어서, 상기 제2 지연설정부는
상기 제3 데이터송신제어신호에 따라 상기 출력인에이블신호 및 풀다운전압으로부터 제1 전치지연출력인에이블신호를 생성하는 제1 단위지연회로;
상기 제2 데이터송신제어신호에 따라 상기 출력인에이블신호 및 상기 제1 전치지연출력인에이블신호로부터 제2 전치지연출력인에이블신호를 생성하는 제2 단위지연회로; 및
상기 제3 데이터송신제어신호에 따라 상기 출력인에이블신호 및 상기 제2 전치지연출력인에이블신호로부터 상기 지연출력인에이블신호를 생성하는 제3 단위지연회로를 포함하는 반도체 메모리 장치.
제 4 항에 있어서, 상기 제3 지연설정부는
상기 제3 데이터송신제어신호에 따라 상기 제1 클록 및 풀다운전압으로부터 제1 전치데이터출력동기신호로 출력하는 제4 단위지연회로;
상기 제2 데이터송신제어신호에 따라 상기 제1 클록 및 상기 제1 전치데이터출력동기신호로부터 제2 전치데이터출력동기신호로 출력하는 제5 단위지연회로; 및
상기 제1 데이터송신제어신호에 따라 상기 제1 클록 및 상기 제2 전치데이터출력동기신호로부터 상기 제1 데이터출력동기신호로 출력하는 제6 단위지연회로를 포함하는 반도체 메모리 장치.
제 4 항에 있어서, 상기 제4 지연설정부는
상기 제3 데이터송신제어신호에 따라 상기 제2 클록 및 풀다운전압으로부터 제3 전치데이터출력동기신호로 출력하는 제7 단위지연회로;
상기 제2 데이터송신제어신호와 상기 제2 클록 및 상기 제3 전치데이터출력동기신호에 응답하여 제4 전치데이터출력동기신호로 출력하는 제8 단위지연회로; 및
상기 제1 데이터송신제어신호와 상기 제2 클록 및 상기 제4 전치데이터출력동기신호에 응답하여 상기 제2 데이터출력동기신호로 출력하는 제9 단위지연회로를 포함하는 반도체 메모리 장치.
제 4 항에 있어서, 상기 출력인에이블시프트신호 생성부는
상기 지연출력인에이블신호를 상기 제1 데이터출력동기신호에 동기시켜 제1 출력인에이블시프트신호로 출력하는 제1 시프터;
상기 제1 출력인에이블시프트신호를 상기 제1 데이터출력동기신호에 동기시켜 제2 출력인에이블시프트신호로 출력하는 제2 시프터;
상기 제2 출력인에이블시프트신호를 상기 제1 데이터출력동기신호에 동기시켜 제3 출력인에이블시프트신호로 출력하는 제3 시프터; 및
상기 제3 출력인에이블시프트신호를 상기 제1 데이터출력동기신호에 동기시켜 제4 출력인에이블시프트신호로 출력하는 제4 시프터를 포함하는 반도체 메모리 장치.
제 4 항에 있어서, 상기 제1 데이터스트로브신호 출력부는
상기 제3 및 제4 출력인에이블시프트신호를 부정 논리합하여 제1 하이임피던스결정신호로 출력하는 제1 하이임피던스결정신호 생성부;
상기 제3 출력인에이블시프트신호와 상기 제1 데이터출력동기신호를 논리곱하여 제1 라이징제어신호로 출력하는 제1 라이징제어신호 생성부;
상기 제4 출력인에이블시프트신호와 상기 제2 데이터출력동기신호를 논리곱하여 제1 폴링제어신호로 출력하는 제1 폴링시점제어신호 생성부; 및
상기 제1 하이임피던스결정신호와 상기 제1 라이징제어신호 및 상기 제1 폴링제어신호에 응답하여 상기 제1 데이터스트로브신호를 출력하는 제1 신호출력부를 포함하는 반도체 메모리 장치.
클록과 출력인에이블신호에 응답하여 제1 데이터스트로브신호를 생성하는 제1 데이터스트로브신호 생성부; 및
상기 클록과 상기 출력인에이블신호를 시프트하여 생성된 복수의 출력인에이블시프트신호로부터 생성되되, 데이터수신제어신호에 응답하여 인에이블시점이 지연되는 제2 데이터스트로브신호를 생성하는 제2 데이터스트로브신호 생성부를 포함하는 반도체 메모리 장치.
제 10 항에 있어서, 상기 제2 데이터스트로브신호는 상기 제1 데이터스트로브신호보다 인에이블시점이 느린 반도체 메모리 장치.
제 10 항에 있어서, 상기 클록은 상기 클록의 라이징시점을 검출하여 생성된 제1 클록과 상기 클록의 폴링시점을 검출하여 생성된 제2 클록을 포함하는 반도체 메모리 장치.
제 12 항에 있어서, 상기 제2 데이터스트로브신호 생성부는
상기 데이터수신제어신호 중 제1 내지 제3 데이터수신제어신호에 따라 상기 제1 클록을 지연하여 제1 데이터입력동기신호로 출력하는 제1 지연설정부;
상기 제1 내지 제3 데이터수신제어신호에 따라 상기 제2 클록을 지연하여 제2 데이터입력동기신호로 출력하는 제2 지연설정부; 및
상기 복수의 출력인에이블시프트신호 중 상기 제1 내지 제4 출력인에이블시프트신호와 상기 제1 및 제2 데이터입력동기신호에 응답하여 상기 제2 데이터스트로브신호를 출력하는 제2 데이터스트로브신호 출력부를 포함하는 반도체 메모리 장치.
제 13 항에 있어서, 상기 제1 지연설정부는
상기 제3 데이터수신제어신호에 따라 상기 제1 클록 및 풀다운전압으로부터 제1 전치데이터입력동기신호를 생성하는 제1 단위지연회로;
상기 제2 데이터수신제어신호에 따라 상기 제1 클록 및 상기 제1 전치데이터입력동기신호로부터 제2 전치데이터입력동기신호를 생성하는 제2 단위지연회로; 및
상기 제1 데이터송신제어신호에 따라 상기 제1 클록 및 상기 제2 전치데이터입력동기신호로부터 상기 제1 데이터입력동기신호를 생성하는 제3 단위지연회로를 포함하는 반도체 메모리 장치.
제 13 항에 있어서, 상기 제2 지연설정부는
상기 제3 데이터수신제어신호에 따라 상기 제2 클록 및 풀다운전압으로부터 제3 전치데이터입력동기신호를 생성하는 제4 단위지연회로;
상기 제2 데이터수신제어신호에 따라 상기 제2 클록 및 상기 제3 전치데이터입력동기신호로부터 제4 전치데이터입력동기신호를 생성하는 제5 단위지연회로; 및
상기 제1 데이터송신제어신호로부터 상기 제2 DLL클록 및 상기 제4 전치데이터입력동기신호로부터 상기 제2 데이터입력동기신호를 생성하는 제6 단위지연회로를 포함하는 반도체 메모리 장치.
제 13 항에 있어서, 상기 제2 데이터스트로브신호 출력부는
상기 제2 출력인에이블시프트신호에 응답하여 상기 제1 데이터입력동기신호를 제2 라이징제어신호로 출력하는 제2 라이징제어신호 생성부;
상기 제3 출력인에이블시프트신호에 응답하여 상기 제2 데이터입력동기신호를 제2 폴링제어신호로 출력하는 제2 폴링제어신호 생성부;
상기 제1 및 제4 출력인에이블시프트신호와 상기 제2 데이터입력동기신호에 응답하여 제2 하이임피던스결정신호를 생성하는 제2 하이임피던스결정신호 생성부;
상기 제1 및 제3 출력인에이블시프트신호와 상기 제2 데이터입력동기신호에 응답하여 로우임피던스결정신호를 생성하는 로우임피던스결정신호 생성부; 및
상기 제2 라이징제어신호와 상기 제2 폴링제어신호와 상기 제2 하이임피던스결정신호 및 로우임피던스결정신호에 응답하여 상기 제2 데이터스트로브신호를 생성하는 제2 신호출력부를 포함하는 반도체 메모리 장치.
클록을 설정된 지연구간만큼 지연하여 DLL클록을 생성하되, DLL지연설정신호에 응답하여 상기 설정된 지연구간을 감소시키는 DLL회로;
상기 DLL클록과 출력인에이블신호로부터 생성되되, 데이터송신제어신호에 응답하여 인에이블시점이 지연되는 제1 데이터스트로브신호를 생성하는 제1 데이터스트로브신호 생성부; 및
상기 DLL클록과 상기 출력인에이블신호를 시프트하여 생성된 복수의 출력인에이블시프트신호로부터 생성되되, 데이터수신제어신호에 응답하여 인에이블시점이 지연되는 제2 데이터스트로브신호를 생성하는 제2 데이터스트로브신호 생성부를 포함하는 반도체 메모리 장치.
제 17 항에 있어서, 상기 DLL회로는
상기 클록을 버퍼링하여 내부클록으로 출력하는 클록버퍼부;
복수의 비교신호에 따라 상기 내부클록을 지연하여 상기 DLL클록으로 출력하는 지연라인;
상기 DLL지연설정신호에 응답하여 상기 DLL클록을 지연하여 위상비교DLL클록으로 출력하는 제1 지연부; 및
상기 내부클록과 상기 위상비교DLL클록의 위상을 비교하여 상기 복수의 비교신호로 출력하는 위상비교부를 포함하는 반도체 메모리 장치.
제 18 항에 있어서, 상기 제1 지연부는
상기 DLL지연설정신호 중 제1 내지 제3 DLL지연설정신호에 따라 상기 DLL클록을 지연하여 지연DLL클록으로 출력하는 제1 지연설정부; 및
상기 지연DLL클록을 고정된 지연구간으로 지연하여 상기 위상비교DLL클록으로 출력하는 지연모델부를 포함하는 반도체 메모리 장치.
제 19 항에 있어서, 상기 제1 지연설정부가 상기 DLL클록을 지연하여 상기 지연DLL클록으로 출력할 경우, 상기 지연라인의 지연구간은 감소하는 반도체 메모리 장치.
제 19 항에 있어서, 상기 제1 지연설정부는
상기 제3 DLL지연제어신호에 따라 상기 DLL클록 및 풀다운전압으로부터 제1 전치지연DLL클록을 생성하는 제1 단위지연회로;
상기 제2 DLL지연제어신호에 따라 상기 DLL클록 및 상기 제1 전치지연DLL클록으로부터 제2 전치지연DLL클록을 생성하는 제2 단위지연회로; 및
상기 제1 DLL지연제어신호에 따라 상기 DLL클록 및 상기 제2 전치지연DLL클록으로부터 상기 지연DLL클록을 생성하는 제3 단위지연회로를 포함하는 반도체 메모리 장치.
제 18 항에 있어서, 상기 DLL회로는 상기 DLL클록의 위상을 분할하여 제1 및 제2 DLL클록으로 출력하는 위상분할부를 더 포함하는 반도체 메모리 장치.
제 22 항에 있어서, 상기 제1 데이터스트로브신호 생성부는
상기 데이터송신제어신호 중 제1 내지 제3 데이터송신제어신호에 따라 상기 출력인에이블신호를 지연하여 지연출력인에이블신호로 출력하는 제2 지연설정부;
상기 제1 내지 제3 데이터송신제어신호에 따라 상기 제1 DLL클록을 지연하여 제1 데이터출력동기신호로 출력하는 제3 지연설정부;
상기 제1 내지 제3 데이터송신제어신호에 따라 상기 제2 DLL클록을 지연하여 제2 데이터출력동기신호로 출력하는 제4 지연설정부;
상기 제1 데이터출력동기신호에 따라 상기 지연출력인에이블신호를 순차적으로 시프트시켜 상기 복수의 출력인에이블시프트신호 중 상기 제1 내지 제4 출력인에이블시프트신호로 출력하는 출력인에이블시프트신호 생성부; 및
상기 제3 및 제4 출력인에이블시프트신호와 상기 제1 및 제2 데이터출력동기신호에 응답하여 상기 제1 데이터스트로브신호를 출력하는 제1 데이터스트로브신호 출력부를 포함하는 반도체 메모리 장치.
출력인에이블신호에 응답하여 제1 및 제2 데이터스트로브신호를 생성하는 데이터스트로브신호 생성부와 상기 제1 데이터스트로브신호에 동기하여 데이터를 송신하는 데이터출력부를 포함하는 데이터송신장치; 및
상기 제2 데이터스트로브신호에 동기하여 상기 데이터를 수신하는 데이터수신장치를 포함하는 시스템.
제 24 항에 있어서, 상기 제1 및 제2 데이터스트로브신호의 천이시점은 같거나, 서로 다른 시스템.
제 24 항에 있어서, 상기 제2 데이터스트로브신호와 상기 데이터는 같거나, 서로 다른 로딩으로 전달되는 시스템.