KR102432853B1 - 반도체 시스템 - Google Patents

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Abstract

외부 커맨드, 외부 어드레스, 및 제 1 외부 클럭을 제공하며, 외부 데이터를 송수신하기 위하여 제 2 외부 클럭 및 제 3 외부 클럭을 송수신하는 컨트롤러; 및 상기 외부 커맨드 및 상기 외부 어드레스를 상기 제 1 외부 클럭에 동기시켜 수신 받고, 상기 외부 데이터를 제 2 외부 클럭에 동기시켜 수신 받으며, 상기 외부 데이터와 상기 제 3 외부 클럭을 상기 컨트롤러에 제공하는 반도체 메모리 장치를 포함한다.

Description

반도체 시스템{Semiconductor System}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 시스템에 관한 것이다.
반도체 시스템은 반도체 회로와 반도체 회로를 제어하기 위한 제어 회로를 포함한다. 예를 들어, 반도체 시스템은 반도체 메모리 장치 및 컨트롤러를 포함한다.
반도체 메모리 장치는 데이터를 저장하기 위한 장치로서, 컨트롤러의 제어를 받는다.
반도체 메모리 장치 및 컨트롤러를 포함하는 반도체 시스템이 고속화되는 추세에서, 반도체 메모리 장치는 더욱 빨리 데이터를 처리하여 저장하고, 저장된 데이터를 송신하도록 연구되고 있다.
본 발명은 고속화에 장점이 있는 반도체 시스템을 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 시스템은 외부 커맨드, 외부 어드레스, 및 제 1 외부 클럭을 제공하며, 외부 데이터를 송수신하기 위하여 제 2 외부 클럭 및 제 3 외부 클럭을 송수신하는 컨트롤러; 및 상기 외부 커맨드 및 상기 외부 어드레스를 상기 제 1 외부 클럭에 동기시켜 수신 받고, 상기 외부 데이터를 제 2 외부 클럭에 동기시켜 수신 받으며, 상기 외부 데이터와 상기 제 3 외부 클럭을 상기 컨트롤러에 제공하는 반도체 메모리 장치를 포함한다.
본 발명의 실시예에 따른 반도체 시스템은 커맨드 및 어드레스를 제 1 외부 클럭에 동기시켜 송신하고, 외부 데이터를 제 2 외부 클럭에 동기시켜 송신하는 컨트롤러; 및 상기 커맨드 및 어드레스를 상기 제 1 외부 클럭에 동기시켜 수신 받고, 상기 제 2 외부 클럭에 응답하여 상기 외부 데이터를 수신하는 반도체 메모리 장치를 포함한다.
본 발명의 실시예에 따른 반도체 시스템은 외부 커맨드, 외부 어드레스, 및 제 1 외부 클럭을 제공하고, 외부 데이터를 송수신하기 위하여 제 2 외부 클럭 및 제 3 외부 클럭을 송수신하는 컨트롤러; 및 상기 외부 커맨드 및 상기 외부 어드레스를 상기 제 1 외부 클럭에 동기시켜 입력 받고, 상기 외부 데이터를 상기 제 2 외부 클럭에 동기시켜 입력 받으며, 상기 외부 데이터를 상기 제 1 외부 클럭 및 상기 제 2 외부 클럭 중 하나에 응답하여 송신하고, 상기 제 3 외부 클럭을 상기 제 1 및 제 2 외부 클럭 중 하나에 응답하여 생성하고 송신하는 반도체 메모리 장치를 포함한다.
본 발명의 실시예에 따른 반도체 시스템은 외부 커맨드, 외부 어드레스, 및 커맨드/어드레스 판독용 클럭을 제공하고, 외부 데이터을 송수신하기 위하여 데이터 수신용 클럭 및 데이터 송신용 클럭을 송수신하는 컨트롤러; 및 상기 외부 커맨드 및 상기 외부 어드레스를 상기 커맨드/어드레스 판독용 클럭에 동기시켜 입력 받고, 상기 외부 데이터를 상기 데이터 수신용 클럭에 동기시켜 입력 받으며, 상기 외부 데이터와 상기 데이터 송신용 클럭을 상기 컨트롤러에 제공하는 반도체 메모리 장치를 포함한다.
본 발명의 실시예에 따른 반도체 시스템은 제어 장치, 및 반도체 장치를 포함하며, 상기 제어 장치는 제어 신호 및 제 1 외부 클럭을 상기 반도체 장치로 송신하며, 상기 반도체 장치와의 외부 데이터를 송수신하기 위하여 상기 반도체 장치에 제 2 외부 클럭을 송신하고 상기 반도체 장치로부터 제 3 외부 클럭을 수신하며, 상기 반도체 장치는 상기 제어 장치와의 상기 외부 데이터 송수신을 위하여 상기 제어 장치로부터 상기 제 2 외부 클럭을 수신하고 상기 제어 장치에 상기 제 3 외부 클럭을 송신하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 시스템은 제어 신호 및 제 1 외부 클럭을 송신하고, 외부 데이터를 송수신하기 위하여 제 2 외부 클럭을 송신하며 제 3 외부 클럭을 수신하는 제어 장치; 및 상기 제어 신호를 상기 제 1 외부 클럭에 동기시켜 입력 받고, 상기 외부 데이터를 상기 제 2 외부 클럭에 동기시켜 입력 받으며, 상기 외부 데이터를 상기 제 1 및 제 2 외부 클럭 중 하나에 응답하여 송신하고, 상기 제 3 외부 클럭을 상기 제 1 및 제 2 외부 클럭 중 하나에 응답하여 생성하고 송신하는 반도체 장치를 포함한다.
본 발명에 따른 반도체 시스템은 고속화 구현에 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 시스템의 구성도,
도 3은 도 1 및 도 2에 도시된 동기식 버퍼의 실시예에 따른 구성도,
도 4는 도 1 및 도 2에 도시된 동기식 버퍼의 실시예에 따른 구성도이다.
본 발명의 실시예에 따른 반도체 시스템은 도 1에 도시된 바와 같이, 제어 장치(100) 및 반도체 장치(200)를 포함할 수 있다. 이때, 상기 제어 장치(100)는 컨트롤러(100)를 포함할 수 있고, 상기 반도체 장치(200)는 반도체 메모리 장치(200)를 포함할 수 있다. 본 발명의 실시예에 따른 반도체 시스템에서는 상기 제어 장치(100)의 실시예를 상기 컨트롤러(100)로, 상기 반도체 장치(200)의 실시예를 상기 반도체 메모리 장치(200)로 설명한 것일 뿐 이에 한정하지 않는다.
상기 컨트롤러(100)는 상기 반도체 메모리 장치(200)를 제어하기 위한 신호들을 생성하여 상기 반도체 메모리 장치(200)에 송신할 수 있다. 예를 들어, 상기 컨트롤러(100)는 상기 반도체 메모리 장치(200)의 동작을 제어하기 위하여 외부 커맨드(CMD_e), 외부 어드레스(ADD_e), 및 제 1 외부 클럭(CLK_e)을 상기 반도체 메모리 장치(200)로 제공할 수 있다. 또한 상기 컨트롤러(100)는 상기 반도체 메모리 장치(200)와 데이터 송수신을 위하여 제 2 외부 클럭(WCK_e), 및 외부 데이터(DQ_e)를 상기 반도체 메모리 장치(200)에 제공하고, 반도체 메모리 장치(200)로부터 제 3 외부 클럭(DQS_e) 및 외부 데이터(DQ_e)를 제공받을 수 있다.
상기 컨트롤러(100)는 클럭 생성부(110), 커맨드/어드레스/클럭 송신부(120), 및 제 1 데이터/클럭 송수신부(130)를 포함할 수 있다.
상기 클럭 생성부(110)는 상기 컨트롤러(100)에서 이용되는 클럭을 생성하는 회로로서, PLL(Phase Locked Loop) 회로 또는 DLL(Delay Locked Loop) 회로를 포함할 수도 있다.
상기 커맨드/어드레스/클럭 송신부(120)는 커맨드/어드레스 송신부(121), 및 제 1 외부 클럭 송신부(122)를 포함할 수도 있다.
상기 커맨드/어드레스 송신부(121)는 상기 반도체 메모리 장치(200)의 동작을 지시하는 외부 커맨드(CMD_e) 및 외부 데이터(DQ_e)를 저장할 위치를 지시하는 외부 어드레스(ADD_e)를 송신할 수 있다.
상기 제 1 외부 클럭 송신부(122)는 상기 클럭 생성부(110)에서 제공되는 클럭을 수신 받아 상기 반도체 메모리 장치(200)에 제 1 외부 클럭(CLK_e)을 제공할 수 있다. 이때, 상기 제 1 외부 클럭 송신부(122)에서 송신하는 상기 제 1 외부 클럭(CLK_e)은 상기 외부 커맨드(CMD_e) 및 상기 외부 어드레스(ADD_e)를 상기 반도체 메모리 장치(200)에서 판독하기 위해 이용하는 신호로서, 커맨드/어드레스 판독용 클럭(CLK_e)이라고 할 수도 있다. 그러므로, 상기 커맨드/어드레스 송신부(121)에서 송신되는 상기 외부 커맨드(CMD_e) 및 상기 외부 데이터(DQ_e)는 상기 제 1 외부 클럭(CLK_e)에 동기된 신호들일 수 있다.
상기 제 1데이터/클럭 송수신부(130)는 제 2 외부 클럭 송신부(131), 제 1 데이터 송수신부(132), 및 제 3 외부 클럭 수신부(133)를 포함할 수 있다.
상기 제 2 외부 클럭 송신부(131)는 상기 외부 데이터(DQ_e)를 상기 반도체 메모리 장치(200)에서 판독하기 위해 이용하는 제 2 외부 클럭(WCK_e)을 상기 반도체 메모리 장치(200)에 제공할 수 있다. 이때, 상기 제 2 외부 클럭 송신부(131)에서 제공되는 상기 제 2 외부 클럭(WCK_e)은 상기 반도체 메모리 장치(200)가 데이터를 수신하는데 이용하는 클럭으로 데이터 수신용 클럭(WCK_e)이라고 할 수 있다. 또한 상기 제 2 외부 클럭(WCK_e) 즉 데이터 수신용 클럭(WCK_e)은 상기 제 1 외부 클럭(CLK_e) 즉, 커맨드/어드레스 판독용 클럭(CLK_e)보다 높은 주파수의 클럭일 수 있다. 예를 들어, 상기 제 2 외부 클럭(WCK_e)은 상기 제 1 외부 클럭(CLK_e)보다 정수배 높은 주파수를 가질 수 있다.
상기 제 1 데이터 송수신부(132)는 컨트롤러 송신 데이터(DQ_co)를 상기 제 2 외부 클럭(WCK_e)에 동기시켜 상기 외부 데이터(DQ_e)으로서 송신하고, 상기 외부 데이터(DQ_e)를 제 3 외부 클럭(DQS_e) 즉 외부 데이터 스트로브 신호(DQS_e)에 동기시켜 컨트롤러 수신 데이터(DQ_ci)로서 수신할 수 있다. 이때, 상기 제 3 외부 클럭(DQS_e)은 상기 반도체 메모리 장치(200)가 상기 외부 데이터(DQ_e)를 상기 컨트롤러(100)로 송신할 때 상기 반도체 메모리 장치(200)가 상기 컨트롤러(100)에 송신하는 클럭으로서, 데이터 송신용 클럭(DQS_e)이라고 할 수 있다. 예를 들어, 상기 컨트롤러 데이터 송수신부(132)는 상기 컨트롤러(100) 내부에서 생성된 데이터 즉 상기 컨트롤러 송신 데이터(DQ_co)를 상기 제 2 외부 클럭(WCK_e)에 동기시켜 상기 외부 데이터(DQ_e)로서 상기 반도체 메모리 장치(200)에 제공할 수 있다. 상기 제 1 데이터 송수신부(132)는 상기 반도체 메모리 장치(200)에서 송신된 데이터 즉, 상기 외부 데이터(DQ_e)를 상기 제 3 외부 클럭(DQS_e)에 동기시켜 상기 컨트롤러 수신 데이터(DQ_ci)로서 상기 컨트롤러(100) 내부에 제공할 수 있다.
상기 제 1 데이터 송수신부(132)는 제 1 및 제 2 동기식 버퍼(132-1, 132-2)를 포함할 수 있다.
상기 제 1 동기식 버퍼(132-1)는 상기 컨트롤러 송신 데이터(DQ_co)를 상기 제 2 외부 클럭(WCK_e)에 응답하여 상기 외부 데이터(DQ_e)로서 송신할 수 있다. 예를 들어, 상기 제 1 동기식 버퍼(132-1)는 상기 컨트롤러 송신 데이터(DQ_co)를 상기 제 2 외부 클럭(WCK_e)에 동기시켜 상기 외부 데이터(DQ_e)로서 송신할 수 있다.
상기 제 2 동기식 버퍼(132-2)는 상기 외부 데이터(DQ_e)를 상기 제 3 외부 클럭(DQS_e)에 응답하여 상기 컨트롤러 수신 데이터(DQ_ci)로서 수신할 수 있다. 예를 들어, 상기 제 2 동기식 버퍼(132-2)는 상기 외부 데이터(DQ_e)를 상기 제 3 외부 클럭(DQS_e)에 동기시켜 상기 컨트롤러 수신 데이터(DQ_ci)로서 수신할 수 있다.
상기 제 3 외부 클럭 수신부(133)는 상기 제 3 외부 클럭(DQS_e)을 상기 제 2 동기식 버퍼(132-2)에 전달할 수 있다. 예를 들어, 상기 제 3 외부 클럭 수신부(133)는 상기 제 3 외부 클럭(DQS_e)을 버퍼링하여 상기 제 2 동기식 버퍼(132-2)로 송신할 수 있다.
상기 제 3 외부 클럭 수신부(133)는 상기 제 3 외부 클럭(DQS_e)을 버퍼링하는 제 1 버퍼(133-1)를 포함할 수 있다.
상기 반도체 메모리 장치(200)는 상기 컨트롤러(100)의 제어에 따라 동작한다. 예를 들어, 상기 반도체 메모리 장치(200)는 상기 컨트롤러(100)의 제어에 따라 데이터를 수신 받고, 저장하며, 저장된 데이터를 송신할 수 있다. 더욱 상세히 설명하면, 상기 반도체 메모리 장치(200)는 상기 컨트롤러(100)가 지정하는 동작 예를 들어, 리드, 라이트, 리프레쉬 등의 동작을 수행할 수 있고, 라이트 동작시 상기 컨트롤러(100)가 지정하는 위치에 데이터를 저장하고, 리드 동작시 상기 컨트롤러(100)가 지정하는 위치에 저장된 데이터를 송신하도록 구성된다. 이와 같은 동작을 수행하는 상기 반도체 메모리 장치(200)는 상기 컨트롤러(100)로부터 상기 외부 커맨드(CMD_e), 상기 외부 어드레스(ADD_e), 상기 제 1 외부 클럭(CLK_e), 상기 제 2 외부 클럭(WCK_e), 및 상기 외부 데이터(DQ_e)를 제공 받을 수 있다. 또한 상기 반도체 메모리 장치(200)는 상기 외부 데이터(DQ_e) 및 상기 제 3 외부 클럭(DQS_e)을 상기 컨트롤러(100)로 제공할 수 있다.
상기 반도체 메모리 장치(200)는 커맨드/어드레스 처리부(210), 및 제 2 데이터/클럭 송수신부(220)를 포함할 수 있다.
상기 커맨드/어드레스 처리부(210)는 상기 제 1 외부 클럭(CLK_e)에 응답하여 상기 외부 커맨드(CMD_e) 및 상기 외부 어드레스(ADD_e)를 수신 받고, 수신 받은 상기 외부 커맨드(CMD_e) 및 상기 외부 어드레스(ADD_e)를 상기 반도체 메모리 장치(200) 내부에 전달할 수 있다.
상기 커맨드/어드레스 처리부(210)는 커맨드/어드레스/클럭 수신부(211), 및 로직 회로부(212)를 포함할 수 있다.
상기 커맨드/어드레스/클럭 수신부(211)는 상기 제 1 외부 클럭(CLK_e)에 응답하여 상기 외부 커맨드(CMD_e) 및 상기 외부 어드레스(ADD_e)를 수신할 수 있다. 예를 들어, 상기 커맨드/어드레스/클럭 수신부(211)는 상기 외부 커맨드(CMD_e) 및 상기 외부 어드레스(ADD_e)를 상기 제 1 외부 클럭(CLK_e)에 동기시켜 상기 로직 회로부(212)에 제공할 수 있다. 예를 들어, 상기 커맨드/어드레스/클럭 수신부(211)는 제 3 및 제 4 동기식 버퍼(211-1, 211-2) 및 제 2 버퍼(211-3)를 포함할 수 있다. 상기 제 2 버퍼(211-3)는 상기 제 1 외부 클럭(CLK_e)을 버퍼링하여 제 1 내부 클럭(CLK_i)으로서 송신할 수 있다. 상기 제 3 동기식 버퍼(211-1)는 상기 외부 커맨드(CMD_e)를 상기 제 1 내부 클럭(CLK_i)에 동기시켜 상기 로직 회로부(212)에 제공할 수 있다. 상기 제 4 동기식 버퍼(211-2)는 상기 외부 어드레스(ADD_E)를 상기 제 1 내부 클럭(CLK_i)에 동기시켜 상기 로직 회로부(212)에 제공할 수 있다.
상기 로직 회로부(212)는 상기 커맨드/어드레스/클럭 수신부(211)로부터 제공된 신호들에 응답하여 상기 반도체 메모리 장치(200) 내부에서 이용되는 신호를 생성하고, 생성된 신호를 상기 반도체 메모리 장치(200) 내부에 제공할 수 있다.
상기 제 2 데이터/클럭 송수신부(220)는 상기 제 2 외부 클럭(WCK_e)에 응답하여 상기 외부 데이터(DQ_e)를 수신하여 메모리 수신 데이터(DQ_mi)로서 송신할 수 있다. 또한 상기 제 2 데이터/클럭 송수신부(220)는 상기 제 2 외부 클럭(WCK_e)에 응답하여 메모리 송신 데이터(DQ_mo)를 상기 외부 데이터(DQ_e)로서 송신하고, 상기 제 2 외부 클럭(WCK_e)에 응답하여 데이터 송신용 신호(DQS_i)를 상기 제 3 외부 클럭(DQS_e)로서 송신할 수 있다. 이때, 상기 데이터 송신용 신호(DQS_i)는 내부 데이터 스트로브 신호(data strobe signal)를 포함할 수 있다.
상기 제 2 데이터/클럭 송수신부(220)는 제 2 외부 클럭 수신부(221), 분배부(222), 제 2 데이터 송수신부(223), 및 제 3 외부 클럭 송신부(224)를 포함할 수 있다.
상기 제 2 외부 클럭 수신부(221)는 상기 제 2 외부 클럭(WCK_e)을 상기 분배부(222)에 전달할 수 있다. 예를 들어, 상기 제 2 외부 클럭 수신부(221)는 상기 제 2 외부 클럭(WCK_e)을 버퍼링하여 제 2 내부 클럭(WCK_i)으로서 상기 분배부(222)로 송신할 수 있다.
상기 제 2 외부 클럭 수신부(221)는 상기 제 2 외부 클럭(WCK_e)을 버퍼링하여 상기 제 2 내부 클럭(WCK_i)으로서 송신하는 제 3 버퍼(221-1)를 포함할 수 있다.
상기 분배부(222)는 상기 제 2 내부 클럭(WCK_i)을 수신 받아 상기 제 2 데이터 송수신부(223), 및 제 3 외부 클럭 송신부(224)에 전달할 수 있다. 상기 분배부(222)는 클럭 트리(clock tree)로 구성될 수 있다.
상기 제 2 데이터 송수신부(223)는 상기 외부 데이터(DQ_e)를 상기 제 2 내부 클럭(WCK_i)에 응답하여 수신받아 상기 메모리 수신 데이터(DQ_mi)로서 송신하거나, 상기 메모리 송신 데이터(DQ_mo)를 상기 제 2 내부 클럭(WCK_i)에 응답하여 상기 외부 데이터(DQ_e)로서 송신할 수 있다.
상기 제 2 데이터 송수신부(223)는 제 5 및 제 6 동기식 버퍼(223-1, 223-2)를 포함할 수 있다.
상기 제 5 동기식 버퍼(223-1)는 상기 외부 데이터(DQ_e)를 상기 제 2 내부 클럭(WCK_i)에 동기시켜 상기 메모리 수신 데이터(DQ_mi)로서 송신할 수 있다.
상기 제 6 동기식 버퍼(223-2)는 상기 메모리 송신 데이터(DQ_mo)를 상기 제 2 내부 클럭(WCK_i)에 동기시켜 상기 외부 데이터(DQ_e)로서 송신할 수 있다.
상기 제 3 외부 클럭 송신부(224)는 상기 데이터 송신용 신호(DQS_i)를 상기 제 2 내부 클럭(WCK_i)에 응답하여 상기 제 3 외부 클럭(DQS_e)으로서 송신할 수 있다. 예를 들어, 상기 제 3 외부 클럭 송신부(224)는 상기 데이터 송신용 신호(DQS_i)를 상기 제 2 내부 클럭(WCK_i)에 동기시켜 상기 제 3 외부 클럭(DQS_e)으로서 송신할 수 있다.
상기 제 3 외부 클럭 송신부(224)는 제 7 동기식 버퍼(224-1)를 포함 할 수 있다. 상기 제 7 동기식 버퍼(224-1)는 상기 데이터 송신용 신호(DQS_i)를 상기 제 2 내부 클럭(WCK_i)에 동기시켜 상기 제 3 외부 클럭(DQS_e)으로서 송신할 수 있다.
상기 제 1 내지 제7 동기식 버퍼(132-1, 132-2, 211-1, 211-2, 211-3, 223-1, 223-2)는 모두 동일하게 구성될 수 있다. 특히, 데이터를 클럭에 동기시켜 송수신하는 제 1 및 제 2 동기식 버퍼(132-1, 132-2) 및 제 5 및 제 6 동기식 버퍼(223-1, 223-2)는 동일하게 구성될 수 있다. 이때, 신호의 명칭만 따를 뿐 세부 구성은 동일할 수 있다.
예를 들어, 상기 제 1 동기식 버퍼(132-1)는 상기 컨트롤러 송신 데이터(DQ_co)를 상기 제 2 외부 클럭(WCK_e)에 동기시켜 상기 외부 데이터(DQ_e)로서 송신한다.
상기 제 1 동기식 버퍼(132-1)는 도 3에 도시된 바와 같이, 플립플롭(FF)을 포함할 수 있다.
상기 플립플롭(FF)은 수신 신호(In_s)를 동기 신호(Sync_s)에 동기시켜 송신 신호(Out_s)로서 송신할 수 있다. 더욱 상세히 설명하면, 상기 플립플롭(FF)은 상기 동기 신호(Sync_s)의 특정 엣지(edge)에서 상기 수신 신호(In_s)를 수신 받아 래치하고, 래치된 신호를 상기 송신 신호(Out_s)로서 송신한다. 이때, 상기 수신 신호(In_s)는 상기 컨트롤러 송신 데이터(DQ_co)가 될 수 있고, 상기 동기 신호(Sync_s)는 상기 제 2 외부 클럭(WCK_e)이 될 수 있으며, 상기 송신 신호(Out_s)는 상기 외부 데이터(DQ_e)가 될 수 있다.
또한 상기 제 1 동기식 버퍼(132-1)는 도 4에 도시된 바와 같이, 비교 회로(CP)를 포함할 수 있다.
상기 비교 회로(CP)는 동기 신호(Sync_s)가 인에이블될때마다 수신 신호(In_s)의 전압 레벨과 기준 전압(V_ref)의 전압 레벨을 비교하여 송신 신호(Out_s)를 생성한다. 상기 비교 회로(CP)는 상기 동기 신호(Sync_s)가 인에이블될 때마다 상기 수신 신호(In_s)에 응답하여 상기 송신 신호(Out_s)를 생성 및 송신하므로, 상기 비교 회로(CP)는 상기 수신 신호(In_s)를 상기 동기 신호(Sync_s)에 동기시켜 상기 송신 신호(Out_s)로서 송신할 수 있다. 이때, 상기 수신 신호(In_s)는 상기 컨트롤러 송신 데이터(DQ_co)가 될 수 있고, 상기 동기 신호(Sync_s)는 상기 제 2 외부 클럭(WCK_e)이 될 수 있으며, 상기 송신 신호(Out_s)는 상기 외부 데이터(DQ_e)가 될 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 시스템의 동작을 설명하면 다음과 같다.
컨트롤러(100)가 반도체 메모리 장치(200)로 데이터를 송신하는 동작을 설명하면 다음과 같다.
상기 컨트롤러(100)의 커맨드/어드레스 송신부(121)는 외부 커맨드(CMD_e) 및 외부 어드레스(ADD_e)를 상기 반도체 메모리 장치(200)에 송신한다. 이때, 상기 외부 커맨드(CMD_e)는 상기 반도체 메모리 장치(200)가 데이터를 수신 받아 저장하라는 정보를 포함하며, 상기 외부 어드레스(ADD_e)는 데이터가 저장될 위치를 지정하는 정보를 포함한다.
상기 컨트롤러(100)의 제 1 외부 클럭 송신부(122)는 제 1 외부 클럭(CLK_e)를 상기 반도체 메모리 장치(200)에 송신한다.
상기 컨트롤러(100)의 제 2 외부 클럭 송신부(131)는 제 2 외부 클럭(WKC_e)을 상기 반도체 메모리 장치(200)에 송신한다.
상기 컨트롤러(100)의 제 1 데이터 송수신부(132)는 컨트롤러 송신 데이터(DQ_co)를 상기 제 2 외부 클럭(WCK_e)에 동기시켜 외부 데이터(DQ_e)로서 송신한다. 더욱 상세히 설명하면, 상기 제 1 데이터 송수신부(132)의 제 1 동기식 버퍼(132-1)는 상기 컨트롤러 송신 데이터(DQ_co)를 상기 제 2 외부 클럭(WCK_e)에 동기시켜 외부 데이터(DQ_e)로서 송신한다.
상기 반도체 메모리 장치(200)의 커맨드/어드레스/클럭 수신부(211)는 상기 외부 커맨드(CMD_e), 상기 외부 어드레스(ADD_e) 및 상기 제 1 외부 클럭(CLK_e)을 수신 받는다.
상기 커맨드/어드레스/클럭 수신부(211)의 제 2 버퍼(211-3)는 상기 제 1 외부 클럭(CLK_e)을 버퍼링하여 제 1 내부 클럭(CLK_i)으로서 송신한다.
상기 커맨드/어드레스/클럭 수신부(211)의 제 3 동기식 버퍼(211-1)는 상기 외부 커맨드(CMD_e)를 상기 제 1 내부 클럭(CLK_i)에 동기시켜 로직 회로부(212)에 전달한다.
상기 커맨드/어드레스/클럭 수신부(211)의 제 4 동기식 버퍼(211-2)는 상기 외부 어드레스(ADD_e)를 상기 제 1 내부 클럭(CLK_i)에 동기시켜 상기 로직 회로부(212)에 전달한다.
상기 로직 회로부(212)는 상기 제 3 및 제 4 동기식 버퍼(211-1. 211-2)의 송신 신호에 따라 상기 반도체 메모리 장치(200)를 동작시킨다. 예를 들어, 상기 로직 회로부(212)는 기 제 3 및 제 4 동기식 버퍼(211-1. 211-2)의 송신 신호에 따라 상기 컨트롤러(100)로부터 수신되는 외부 데이터(DQ_e)를 상기 외부 어드레스(ADD_e)가 지정하는 위치에 저장하라는 신호들을 생성 및 송신할 수 있다.
상기 반도체 메모리 장치(200)의 제 2 외부 클럭 수신부(221)는 상기 제 2 외부 클럭(WCK_e)을 버퍼링하여 제 2 내부 클럭(WCK_i)으로서 분배부(222)에 전달한다.
상기 분배부(222)는 상기 제 2 내부 클럭(WCK_i)을 제 2 데이터 송수신부(223)에 전달한다.
상기 제 2 데이터 송수신부(223)의 제 5 동기식 버퍼(223-1)는 상기 외부 데이터(DQ_e)를 상기 제 2 내부 클럭(WCK_i) 즉 상기 제 2 외부 클럭(WCK_e)에 동기시켜 메모리 수신 데이터(DQ_mi)로서 송신한다.
상기 반도체 메모리 장치(200)가 상기 컨트롤러(100)로 데이터를 송신하는 동작을 설명하면 다음과 같다.
상기 컨트롤러(100)의 커맨드/어드레스 송신부(121)는 상기 외부 커맨드(CMD_e) 및 상기 외부 어드레스(ADD_e)를 상기 반도체 메모리 장치(200)에 송신한다. 이때, 상기 외부 커맨드(CMD_e)는 상기 반도체 메모리 장치(200)가 저장하고 있는 데이터를 송신하라는 정보를 포함하며, 상기 외부 어드레스(ADD_e)는 송신될 데이터의 위치 정보를 포함한다.
상기 컨트롤러(100)의 제 1 외부 클럭 송신부(122)는 제 1 외부 클럭(CLK_e)를 상기 반도체 메모리 장치(200)에 송신한다.
상기 컨트롤러(100)의 제 2 외부 클럭 송신부(131)는 제 2 외부 클럭(WKC_e)을 상기 반도체 메모리 장치(200)에 송신한다.
상기 반도체 메모리 장치(200)의 커맨드/어드레스/클럭 수신부(211)는 상기 외부 커맨드(CMD_e), 상기 외부 어드레스(ADD_e) 및 상기 제 1 외부 클럭(CLK_e)을 수신 받는다.
상기 커맨드/어드레스/클럭 수신부(211)의 제 2 버퍼(211-3)는 상기 제 1 외부 클럭(CLK_e)을 버퍼링하여 제 1 내부 클럭(CLK_i)으로서 송신한다.
상기 커맨드/어드레스/클럭 수신부(211)의 상기 제 3 동기식 버퍼(211-1)는 상기 외부 커맨드(CMD_e)를 상기 제 1 내부 클럭(CLK_i)에 동기시켜 로직 회로부(212)에 전달한다.
상기 커맨드/어드레스/클럭 수신부(211)의 상기 제 4 동기식 버퍼(211-2)는 상기 외부 어드레스(ADD_e)를 상기 제 1 내부 클럭(CLK_i)에 동기시켜 상기 로직 회로부(212)에 전달한다.
상기 로직 회로부(212)는 상기 제 3 및 제 4 동기식 버퍼(211-1. 211-2)의 송신 신호에 따라 상기 반도체 메모리 장치(200)를 동작시킨다. 예를 들어, 상기 로직 회로부(212)는 상기 제 3 및 제 4 동기식 버퍼(211-1. 211-2)의 송신 신호에 따라 상기 컨트롤러(100)로부터 수신되는 상기 외부 어드레스(ADD_e)가 지정하는 위치의 데이터를 상기 컨트롤러(100)로 송신하라는 신호들을 생성 및 송신할 수 있다.
상기 반도체 메모리 장치(200)의 제 2 외부 클럭 수신부(221)는 상기 제 2 외부 클럭(WCK_e)을 버퍼링하여 제 2 내부 클럭(WCK_i)으로서 분배부(222)에 전달한다.
상기 제 2 데이터 송수신부(223)의 제 6 동기식 버퍼(223-2)는 상기 분배부(222)로부터 수신 받은 상기 제 2 내부 클럭(WCK_i)에 응답하여 메모리 송신 데이터(DQ_mo)를 상기 외부 데이터(DQ_e)로서 송신한다. 더욱 상세히 설명하면, 상기 제 6 동기식 버퍼(223-2)는 상기 메모리 송신 데이터(DQ_mo)를 상기 제 2 내부 클럭(WCK_i) 즉 상기 제 2 외부 클럭(WCK_e)에 동기시켜 상기 외부 데이터(DQ_e)로서 송신한다.
상기 반도체 메모리 장치(200)의 제 3 외부 클럭 송신부(224)는 상기 분배부(222)의 송신 신호 즉 상기 제 2 내부 클럭(WCK_i) 즉, 상기 제 2 외부 클럭(WCK_e)에 응답하여 데이터 송신용 신호(DQS_i)를 상기 제 3 외부 클럭(DQS_e)로서 송신한다. 더욱 상세히 설명하면, 상기 제 3 외부 클럭 송신부(224)의 제 7 동기식 버퍼(224-1)는 상기 데이터 송신용 신호(DQS_i)를 상기 제 2 내부 클럭(WCK_i) 즉, 상기 제 2 외부 클럭(WCK_e)에 동기시켜 상기 제 3 외부 클럭(DQ_e)로서 송신한다.
상기 컨트롤러(100)의 제 3 외부 클럭 수신부(133) 즉 상기 제 1 버퍼(133-1)는 상기 제 3 외부 클럭(DQS_e)을 버퍼링하여 상기 제 1 데이터 송수신부(132)의 제 2 동기식 버퍼(132-2)에 전달한다.
상기 제 2 동기식 버퍼(132-2)는 상기 외부 데이터(DQ_e)를 상기 제 1 버퍼(133-1)에서 전달받은 상기 제 3 외부 클럭(DQS_e)에 동기시켜 컨트롤러 수신 데이터(DQ_ci)로서 송신한다.
상기와 같이, 본 발명의 실시예에 따른 반도체 시스템은 컨트롤러에서 반도체 메모리 장치로 커맨드 및 어드레스를 전달할 경우 제 1 외부 클럭(CLK_e)을 이용하고, 컨트롤러와 반도체 메모리 장치 사이에 데이터를 송수신할 경우 제 2 외부 클럭(WCK_e)을 이용하도록 구성된다. 그러므로, 본 발명의 실시예에 따른 반도체 시스템은 제 1 외부 클럭(CLK_e) 즉, 커맨드/어드레스 판독용 클럭(CLK_e)을 이용하여 커맨드 및 어드레스를 처리하고, 상기 제 2 외부 클럭(WCK_e) 즉, 데이터 수신용 클럭(WCK_e)을 이용하여 데이터를 처리하도록 구성되어, 상기 데이터 수신용 클럭(WCK_e)이 상기 제 1 외부 클럭(CLK_e)보다 주파수가 높을 경우 커맨드 및 어드레스보다 한번에 리드 또는 라이트할 수 있는 많은 비트의 데이터를 송수신할 수 있도록 구성될 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 도 2에 도시된 바와 같이, 컨트롤러(100), 및 반도체 메모리 장치(200)를 포함할 수 있다.
상기 컨트롤러(100)는 상기 반도체 메모리 장치(200)를 제어하기 위한 신호들을 생성하여 상기 반도체 메모리 장치(200)에 송신할 수 있다. 예를 들어, 상기 컨트롤러(100)는 상기 반도체 메모리 장치(200)의 동작을 제어하기 위하여 외부 커맨드(CMD_e), 외부 어드레스(ADD_e), 및 외부 데이터(DQ_e)를 상기 반도체 메모리 장치(200)로 제공할 수 있다. 또한 상기 컨트롤러(200)는 상기 반도체 메모리 장치(200)와 더욱 빠르고 정확한 데이터 송수신을 위하여 제 2 외부 클럭(WCK_e), 및 외부 데이터(DQ_e)를 상기 반도체 메모리 장치(200)에 제공하고, 반도체 메모리 장치(200)로부터 제 3 외부 클럭(DQS_e) 및 외부 데이터(DQ_e)를 제공받을 수 있다.
상기 컨트롤러(100)는 클럭 생성부(110), 커맨드/어드레스/클럭 송신부(120), 및 제 1 데이터/클럭 송수신부(130)를 포함할 수 있다.
상기 클럭 생성부(110)는 상기 컨트롤러(100)에서 이용되는 클럭을 생성하는 회로로서, PLL(Phase Locked Loop) 회로 또는 DLL(Delay Locked Loop) 회로를 포함할 수도 있다.
상기 커맨드/어드레스/클럭 송신부(120)는 커맨드/어드레스 송신부(121), 및 제 1 외부 클럭 송신부(122)를 포함할 수도 있다.
상기 커맨드/어드레스 송신부(121)는 상기 반도체 메모리 장치(200)의 동작을 지시하는 외부 커맨드(CMD_e) 및 외부 데이터(DQ_e)를 저장할 위치를 지시하는 외부 어드레스(ADD_e)를 송신할 수 있다.
상기 제 1 외부 클럭 송신부(122)는 상기 클럭 생성부(110)에서 제공되는 클럭을 수신 받아 상기 반도체 메모리 장치(200)에 제 1 외부 클럭(CLK_e)을 제공할 수 있다. 이때, 상기 제 1 외부 클럭 송신부(122)에서 송신하는 상기 제 1 외부 클럭(CLK_e)은 상기 외부 커맨드(CMD_e) 및 상기 외부 어드레스(ADD_e)를 상기 반도체 메모리 장치(200)에서 판독하기 위해 이용하는 신호로서, 커맨드/어드레스 판독용 클럭(CLK_e)이라고 할 수도 있다.
상기 제 1데이터 송수신부(130)는 제 2 외부 클럭 송신부(131), 제 1 데이터 송수신부(132), 및 제 3 외부 클럭 수신부(133)를 포함할 수 있다.
상기 제 2 외부 클럭 송신부(131)는 상기 외부 데이터(DQ_e)를 상기 반도체 메모리 장치(200)에서 판독하기 위해 이용하는 제 2 외부 클럭(WCK_e)을 제공할 수 있다. 이때, 상기 제 2 외부 클럭 송신부(131)에서 제공되는 상기 제 2 외부 클럭(WCK_e)은 상기 반도체 메모리 장치(200)가 데이터를 수신하는데 이용하는 클럭으로 상기 데이터 수신용 클럭(WCK_e)이라고 할 수 있다. 또한 상기 제 2 외부 클럭(WCK_e) 즉 데이터 수신용 클럭(WCK_e)은 상기 제 1 외부 클럭(CLK_e) 즉, 커맨드/어드레스용 클럭(CLK_e)보다 높은 주파수의 클럭일 수 있다. 예를 들어, 상기 제 2 외부 클럭(WCK_e)은 상기 제 1 외부 클럭(CLK_e)보다 정수배 높은 주파수를 가질 수 있다.
상기 제 1 데이터 송수신부(132)는 컨트롤러 송신 데이터(DQ_co)를 상기 제 2 외부 클럭(WCK_e)과 동일한 주파수의 클럭에 동기시켜 상기 외부 데이터(DQ_e)으로서 송신하고, 상기 외부 데이터(DQ_e)를 제 3 외부 클럭(DQS_e) 즉 외부 데이터 스트로브 신호(DQS_e)에 동기시켜 컨트롤러 수신 데이터(DQ_ci)로서 송신할 수 있다. 예를 들어, 상기 제 1 데이터 송수신부(132)는 상기 컨트롤러(100) 내부에서 생성된 데이터 즉 상기 컨트롤러 송신 데이터(DQ_co)를 상기 제 2 외부 클럭(WCK_e)에 동기시켜 상기 외부 데이터(DQ_e)로서 상기 반도체 메모리 장치(200)에 제공할 수 있다. 상기 제 1 데이터 송수신부(132)는 상기 반도체 메모리 장치(200)에서 송신된 데이터 즉, 상기 외부 데이터(DQ_e)를 상기 제 3 외부 클럭(DQS_e)에 동기시켜 상기 컨트롤러 수신 데이터(DQ_ci)로서 상기 컨트롤러(100) 내부에 제공할 수 있다.
상기 제 1 데이터 송수신부(132)는 제 1 및 제 2 동기식 버퍼(132-1, 132-2)를 포함할 수 있다.
상기 제 1 동기식 버퍼(132-1)는 상기 컨트롤러 송신 데이터(DQ_co)를 상기 제 2 외부 클럭(WCK_e)에 응답하여 상기 외부 데이터(DQ_e)로서 송신할 수 있다. 예를 들어, 상기 제 1 동기식 버퍼(132-1)는 상기 컨트롤러 송신 데이터(DQ_co)를 상기 제 2 외부 클럭(WCK_e)에 동기시켜 상기 외부 데이터(DQ_e)로서 송신할 수 있다.
상기 제 2 동기식 버퍼(132-2)는 상기 외부 데이터(DQ_e)를 상기 제 3 외부 클럭(DQS_e)에 응답하여 상기 컨트롤러 수신 데이터(DQ_ci)로서 송신할 수 있다. 예를 들어, 상기 제 2 동기식 버퍼(132-2)는 상기 외부 데이터(DQ_e)를 상기 제 3 외부 클럭(DQS_e)에 동기시켜 상기 컨트롤러 수신 데이터(DQ_ci)로서 송신할 수 있다.
상기 제 3 외부 클럭 수신부(133)는 상기 제 3 외부 클럭(DQS_e)을 상기 제 2 동기식 버퍼(132-2)에 전달할 수 있다. 예를 들어, 상기 제 3 외부 클럭 수신부(133)는 상기 제 3 외부 클럭(DQS_e)을 버퍼링하여 상기 제 2 동기식 버퍼(132-2)로 송신할 수 있다.
상기 제 3 외부 클럭 수신부(133)는 상기 제 3 외부 클럭(DQS_e)을 버퍼링하는 제 1 버퍼(133-1)를 포함할 수 있다.
상기 반도체 메모리 장치(200)는 상기 컨트롤러(100)의 제어에 따라 동작한다. 예를 들어, 상기 반도체 메모리 장치(200)는 상기 컨트롤러(100)의 제어에 따라 데이터를 수신 받고, 저장하며, 저장된 데이터를 송신할 수 있다. 더욱 상세히 설명하면, 상기 반도체 메모리 장치(200)는 상기 컨트롤러(100)가 지정하는 동작 예를 들어, 리드, 라이트, 리프레쉬 등의 동작을 수행할 수 있고, 라이트 동작시 상기 컨트롤러(100)가 지정하는 위치에 데이터를 저장하고, 리드 동작시 상기 컨트롤러(100)가 지정하는 위치에 저장된 데이터를 송신하도록 구성된다.
이와 같은 동작을 수행하는 상기 반도체 메모리 장치(200)는 상기 컨트롤러(100)로부터 상기 외부 커맨드(CMD_e), 상기 외부 어드레스(ADD_e), 상기 제 1 외부 클럭(CLK_e), 상기 제 2 외부 클럭(WCK_e), 및 상기 외부 데이터(DQ_e)를 제공 받을 수 있다. 또한 상기 반도체 메모리 장치(200)는 상기 외부 데이터(DQ_e) 및 상기 제 3 외부 클럭(DQS_e)을 상기 컨트롤러(100)로 제공할 수 있다.
상기 반도체 메모리 장치(200)는 커맨드/어드레스 처리부(210), 및 제 2 데이터/클럭 송수신부(220)를 포함할 수 있다.
상기 커맨드/어드레스 처리부(210)는 상기 제 1 외부 클럭(CLK_e)에 응답하여 상기 외부 커맨드(CMD_e) 및 상기 외부 어드레스(ADD_e)를 수신 받고, 수신 받은 외부 커맨드(CMD_e) 및 외부 어드레스(ADD_e)를 상기 반도체 메모리 장치(200) 내부에 전달할 수 있다.
상기 커맨드/어드레스 처리부(210)는 커맨드/어드레스/클럭 수신부(211), 및 로직 회로부(212)를 포함할 수 있다.
상기 커맨드/어드레스/클럭 수신부(211)는 상기 제 1 외부 클럭(CLK_e)에 응답하여 상기 외부 커맨드(CMD_e) 및 상기 외부 어드레스(ADD_e)를 수신할 수 있다. 예를 들어, 상기 커맨드/어드레스/클럭 수신부(211)는 상기 외부 커맨드(CMD_e) 및 상기 외부 어드레스(ADD_e)를 상기 제 1 외부 클럭(CLK_e)에 동기시켜 상기 로직 회로부(212)에 제공할 수 있다. 예를 들어, 상기 커맨드/어드레스/클럭 수신부(211)는 제 3 및 제 4 동기식 버퍼(211-1, 211-2) 및 제 2 버퍼(211-3)를 포함할 수 있다. 상기 제 2 버퍼(211-3)는 상기 제 1 외부 클럭(CLK_e)을 버퍼링하여 제 1 내부 클럭(CLK_i)으로서 송신할 수 있다. 상기 제 3 동기식 버퍼(211-1)는 상기 외부 커맨드(CMD_e)를 상기 제 1 내부 클럭(CLK_i)에 동기시켜 상기 로직 회로부(212)에 제공할 수 있다. 상기 제 4 동기식 버퍼(211-2)는 상기 외부 어드레스(ADD_E)를 상기 제 1 내부 클럭(CLK_i)에 동기시켜 상기 로직 회로부(212)에 제공할 수 있다.
상기 로직 회로부(212)는 상기 커맨드/어드레스/클럭 수신부(211)로부터 제공된 신호들에 응답하여 상기 반도체 메모리 장치(200) 내부에서 이용되는 신호를 생성하고, 생성된 신호를 상기 반도체 메모리 장치(200) 내부에 제공할 수 있다.
상기 제 2 데이터/클럭 송수신부(220)는 상기 제 2 외부 클럭(WCK_e)에 응답하여 상기 외부 데이터(DQ_e)를 수신하고, 수신된 신호를 메모리 수신 데이터(DQ_mi)로서 송신할 수 있다. 또한 상기 제 2 데이터/클럭 송수신부(220)는 상기 제 1 및 제 2 외부 클럭(CLK_e, WCK_e) 중 하나에 응답하여 메모리 송신 데이터(DQ_mo)를 상기 외부 데이터(DQ_e)로서 송신하고, 상기 제 1 및 제 2 외부 클럭(CLK_e, WCK_e) 중 하나에 응답하여 데이터 송신용 신호(DQS_i)를 상기 제 3 외부 클럭(DQS_e)로서 송신할 수 있다. 이때, 상기 데이터 송신용 신호(DQS_i)는 내부 데이터 스트로브 신호(data strobe signal)를 포함할 수 있다.
상기 제 2 데이터/클럭 송신부(220)는 제 2 외부 클럭 수신부(221), 분배부(222), 제 2 데이터 송수신부(223), 제 3 외부 클럭 송신부(224), 제 1 선택부(225), 및 제 2 선택부(226)를 포함할 수 있다.
상기 제 2 외부 클럭 수신부(221)는 상기 제 2 외부 클럭(WCK_e)을 상기 분배부(222)에 전달할 수 있다. 예를 들어, 상기 제 2 외부 클럭 수신부(221)는 상기 제 2 외부 클럭(WCK_e)을 버퍼링하여 제 2 내부 클럭(WCK_i)으로서 상기 분배부(222)로 송신할 수 있다.
상기 제 2 외부 클럭 수신부(221)는 상기 제 2 외부 클럭(WCK_e)을 버퍼링하여 상기 제 2 내부 클럭(WCK_i)으로서 송신하는 제 3 버퍼(221-1)를 포함할 수 있다.
상기 분배부(222)는 상기 제 2 내부 클럭(WCK_i)을 수신 받아 상기 제 2 데이터 송수신부(223), 및 제 3 외부 클럭 송신부(224)에 전달할 수 있다. 상기 분배부(222)는 클럭 트리(clock tree)로 구성될 수 있다.
상기 제 2 데이터 송수신부(223)는 상기 외부 데이터(DQ_e)를 상기 제 2 내부 클럭(WCK_i) 즉, 상기 제 2 외부 클럭(WCK_e)에 응답하여 수신받아 상기 메모리 수신 데이터(DQ_mi)로서 송신하거나, 상기 메모리 송신 데이터(DQ_mo)를 상기 제 1 내부 클럭(CLK_i) 즉 상기 제 1 외부 클럭(CLK_e) 및 상기 제 2 내부 클럭(WCK_i) 즉, 상기 제 2 외부 클럭(WCK_e)중 하나에 응답하여 상기 외부 데이터(DQ_e)로서 송신할 수 있다.
상기 제 2 데이터 송수신부(223)는 제 5 및 제 6 동기식 버퍼(223-1, 223-2)를 포함할 수 있다.
상기 제 5 동기식 버퍼(223-1)는 상기 외부 데이터(DQ_e)를 상기 제 2 내부 클럭(WCK_i)에 동기시켜 상기 메모리 수신 데이터(DQ_mi)로서 송신할 수 있다.
상기 제 6 동기식 버퍼(223-2)는 상기 메모리 송신 데이터(DQ_mo)를 상기 제 1 선택부(225)의 송신 신호에 동기시켜 상기 외부 데이터(DQ_e)로서 송신할 수 있다.
상기 제 3 외부 클럭 송신부(224)는 상기 데이터 송신용 신호(DQS_i)를 상기 제 1 및 제 2 내부 클럭(CLK_i, WCK_i) 중 하나에 응답하여 상기 제 3 외부 클럭(DQS_e)으로서 송신할 수 있다. 예를 들어, 상기 제 3 외부 클럭 송신부(224)는 상기 데이터 송신용 신호(DQS_i)를 상기 제 2 선택부(226)의 송신 신호에 동기시켜 상기 제 3 외부 클럭(DQS_e)으로서 송신할 수 있다.
상기 제 3 외부 클럭 송신부(224)는 제 7 동기식 버퍼(224-1)를 포함 할 수 있다. 상기 제 7 동기식 버퍼(224-1)는 상기 데이터 송신용 신호(DQS_i)를 상기 제 2 내부 클럭(WCK_i)에 동기시켜 상기 제 3 외부 클럭(DQS_e)으로서 송신할 수 있다.
상기 제 1 선택부(225)는 모드 선택 신호(M_s)에 응답하여 상기 제 1 내부 클럭(CLK_i) 및 상기 분배부(222)의 송신 즉 상기 제 2 내부 클럭(WCK_i) 중 하나를 상기 제 6 동기식 버퍼(223-2)에 제공할 수 있다. 예를 들어, 상기 제 1 선택부(225)는 상기 모드 선택 신호(M_s)가 인에이블되면 상기 제 1 내부 클럭(CLK_i)을 상기 제 6 동기식 버퍼(223-2)에 제공하고, 상기 모드 선택 신호(M_s)가 디스에이블되면 상기 제 2 내부 클럭(WCK_i)을 상기 제 6 동기식 버퍼(223-2)에 제공할 수 있다.
상기 제 2 선택부(226)는 상기 모드 선택 신호(M_s)에 응답하여 상기 제 1 내부 클럭(CLK_i) 및 상기 분배부(222)의 송신 즉 상기 제 2 내부 클럭(WCK_i) 중 하나를 상기 제 7 동기식 버퍼(224-1)에 제공할 수 있다. 예를 들어, 상기 제 2 선택부(226)는 상기 모드 선택 신호(M_s)가 인에이블되면 상기 제 1 내부 클럭(CLK_i)을 상기 제 7 동기식 버퍼(224-1)에 제공하고, 상기 모드 선택 신호(M_s)가 디스에이블되면 상기 제 2 내부 클럭(WCK_i)을 상기 제 7 동기식 버퍼(224-1)에 제공할 수 있다.
상기 제 1 내지 제7 동기식 버퍼(132-1, 132-2, 211-1, 211-2, 211-3, 223-1, 223-2)는 모두 동일하게 구성될 수 있다. 특히, 데이터를 클럭에 동기시켜 송수신하는 제 1 및 제 2 동기식 버퍼(132-1, 132-2) 및 제 5 및 제 6 동기식 버퍼(223-1, 223-2)는 동일하게 구성될 수 있다. 이때, 신호의 명칭만 따를 뿐 세부 구성은 동일할 수 있다.
예를 들어, 상기 제 1 동기식 버퍼(132-1)는 상기 컨트롤러 송신 데이터(DQ_co)를 상기 제 2 외부 클럭(WCK_e)에 동기시켜 상기 외부 데이터(DQ_e)로서 송신한다.
그러므로, 상기 제 1 동기식 버퍼(132-1)는 도 3에 도시된 바와 같이, 플립플롭(FF)을 포함할 수 있다.
상기 플립플롭(FF)은 수신 신호(In_s)를 동기 신호(Sync_s)에 동기시켜 송신 신호(Out_s)로서 송신할 수 있다. 더욱 상세히 설명하면, 상기 플립플롭(FF)은 상기 동기 신호(Sync_s)의 특정 엣지(edge)에서 상기 수신 신호(In_s)를 수신 받아 래치하고, 래치된 신호를 상기 송신 신호(Out_s)로서 송신한다. 이때, 상기 수신 신호(In_s)는 상기 컨트롤러 송신 데이터(DQ_co)가 될 수 있고, 상기 동기 신호(Sync_s)는 상기 제 2 외부 클럭(WCK_e)이 될 수 있으며, 상기 송신 신호(Out_s)는 상기 외부 데이터(DQ_e)가 될 수 있다.
또한 상기 제 1 동기식 버퍼(132-1)는 도 4에 도시된 바와 같이, 비교 회로(CP)를 포함할 수 있다.
상기 비교 회로(CP)는 동기 신호(Sync_s)가 인에이블될때마다 수신 신호(In_s)의 전압 레벨과 기준 전압(V_ref)의 전압 레벨을 비교하여 송신 신호(Out_s)를 생성한다. 상기 비교 회로(CP)는 상기 동기 신호(Sync_s)가 인에이블될 때마다 상기 수신 신호(In_s)에 응답하여 상기 송신 신호(Out_s)를 생성 및 송신하므로, 상기 비교 회로(CP)는 상기 수신 신호(In_s)를 상기 동기 신호(Sync_s)에 동기시켜 상기 송신 신호(Out_s)로서 송신할 수 있다. 이때, 상기 수신 신호(In_s)는 상기 컨트롤러 송신 데이터(DQ_co)가 될 수 있고, 상기 동기 신호(Sync_s)는 상기 제 2 외부 클럭(WCK_e)이 될 수 있으며, 상기 송신 신호(Out_s)는 상기 외부 데이터(DQ_e)가 될 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 시스템의 동작을 설명하면 다음과 같다.
컨트롤러(100)가 반도체 메모리 장치(200)로 데이터를 송신하는 동작을 설명하면 다음과 같다.
상기 컨트롤러(100)의 커맨드/어드레스 송신부(121)는 외부 커맨드(CMD_e) 및 외부 어드레스(ADD_e)를 상기 반도체 메모리 장치(200)에 송신한다. 이때, 상기 외부 커맨드(CMD_e)는 상기 반도체 메모리 장치(200)가 데이터를 수신 받아 저장하라는 정보를 포함하며, 상기 외부 어드레스(ADD_e)는 데이터가 저장될 위치를 지정하는 정보를 포함한다.
상기 컨트롤러(100)의 제 1 외부 클럭 송신부(122)는 제 1 외부 클럭(CLK_e)를 상기 반도체 메모리 장치(200)에 송신한다.
상기 컨트롤러(100)의 제 2 외부 클럭 송신부(131)는 제 2 외부 클럭(WKC_e)을 상기 반도체 메모리 장치(200)에 송신한다.
상기 컨트롤러(100)의 제 1 데이터 송수신부(132)는 컨트롤러 송신 데이터(DQ_co)를 상기 제 2 외부 클럭(WCK_e)에 동기시켜 외부 데이터(DQ_e)로서 송신한다. 더욱 상세히 설명하면, 상기 제 1 데이터 송수신부(132)의 제 1 동기식 버퍼(132-1)는 상기 컨트롤러 송신 데이터(DQ_co)를 상기 제 2 외부 클럭(WCK_e)에 동기시켜 외부 데이터(DQ_e)로서 송신한다.
상기 반도체 메모리 장치(200)의 커맨드/어드레스/클럭 수신부(211)는 상기 외부 커맨드(CMD_e), 상기 외부 어드레스(ADD_e) 및 상기 제 1 외부 클럭(CLK_e)을 수신 받는다.
상기 커맨드/어드레스/클럭 수신부(211)의 제 2 버퍼(211-3)는 상기 제 1 외부 클럭(CLK_e)을 버퍼링하여 제 1 내부 클럭(CLK_i)으로서 송신한다.
상기 커맨드/어드레스/클럭 수신부(211)의 제 3 동기식 버퍼(211-1)는 상기 외부 커맨드(CMD_e)를 상기 제 1 내부 클럭(CLK_i)에 동기시켜 로직 회로부(212)에 전달한다.
상기 커맨드/어드레스/클럭 수신부(211)의 제 4 동기식 버퍼(211-2)는 상기 외부 어드레스(ADD_e)를 상기 제 1 내부 클럭(CLK_i)에 동기시켜 상기 로직 회로부(212)에 전달한다.
상기 로직 회로부(212)는 상기 제 3 및 제 4 동기식 버퍼(211-1. 211-2)의 송신 신호에 따라 상기 반도체 메모리 장치(200)를 동작시킨다. 예를 들어, 상기 로직 회로부(212)는 기 제 3 및 제 4 동기식 버퍼(211-1. 211-2)의 송신 신호에 따라 상기 컨트롤러(100)로부터 수신되는 외부 데이터(DQ_e)를 상기 외부 어드레스(ADD_e)가 지정하는 위치에 저장하라는 신호들을 생성 및 송신할 수 있다.
상기 반도체 메모리 장치(200)의 제 2 외부 클럭 수신부(221)는 상기 제 2 외부 클럭(WCK_e)을 버퍼링하여 제 2 내부 클럭(WCK_i)으로서 분배부(222)에 전달한다.
상기 분배부(222)는 상기 제 2 내부 클럭(WCK_i)을 제 2 데이터 송수신부(223)에 전달한다.
상기 제 2 데이터 송수신부(223)의 제 5 동기식 버퍼(223-1)는 상기 제 2 외부 데이터(DQ_e)을 상기 제 2 내부 클럭(WCK_i)에 동기시켜 메모리 수신 데이터(DQ_mi)로서 송신한다.
상기 반도체 메모리 장치(200)가 상기 컨트롤러(100)로 데이터를 송신하는 동작을 설명하면 다음과 같다.
상기 컨트롤러(100)의 커맨드/어드레스 송신부(121)는 상기 외부 커맨드(CMD_e) 및 상기 외부 어드레스(ADD_e)를 상기 반도체 메모리 장치(200)에 송신한다. 이때, 상기 외부 커맨드(CMD_e)는 상기 반도체 메모리 장치(200)가 저장하고 있는 데이터를 송신하라는 정보를 포함하며, 상기 외부 어드레스(ADD_e)는 송신될 데이터의 위치 정보를 포함한다.
상기 컨트롤러(100)의 제 1 외부 클럭 송신부(122)는 제 1 외부 클럭(CLK_e)를 상기 반도체 메모리 장치(200)에 송신한다.
상기 컨트롤러(100)의 제 2 외부 클럭 송신부(131)는 제 2 외부 클럭(WKC_e)을 상기 반도체 메모리 장치(200)에 송신한다.
상기 반도체 메모리 장치(200)의 커맨드/어드레스/클럭 수신부(211)는 상기 외부 커맨드(CMD_e), 상기 외부 어드레스(ADD_e) 및 상기 제 1 외부 클럭(CLK_e)을 수신 받는다.
상기 커맨드/어드레스/클럭 수신부(211)의 제 2 버퍼(211-3)는 상기 제 1 외부 클럭(CLK_e)을 버퍼링하여 제 1 내부 클럭(CLK_i)으로서 송신한다.
상기 커맨드/어드레스/클럭 수신부(211)의 상기 제 3 동기식 버퍼(211-1)는 상기 외부 커맨드(CMD_e)를 상기 제 1 내부 클럭(CLK_i)에 동기시켜 로직 회로부(212)에 전달한다.
상기 커맨드/어드레스/클럭 수신부(211)의 상기 제 4 동기식 버퍼(211-2)는 상기 외부 어드레스(ADD_e)를 상기 제 1 내부 클럭(CLK_i)에 동기시켜 상기 로직 회로부(212)에 전달한다.
상기 로직 회로부(212)는 상기 제 3 및 제 4 동기식 버퍼(211-1. 211-2)의 송신 신호에 따라 상기 반도체 메모리 장치(200)를 동작시킨다. 예를 들어, 상기 로직 회로부(212)는 기 제 3 및 제 4 동기식 버퍼(211-1. 211-2)의 송신 신호에 따라 상기 컨트롤러(100)로부터 수신되는 상기 외부 어드레스(ADD_e)가 지정하는 위치의 데이터를 상기 컨트롤러(100)로 송신하라는 신호들을 생성 및 송신할 수 있다.
상기 반도체 메모리 장치(200)의 제 2 외부 클럭 수신부(221)는 상기 제 2 외부 클럭(WCK_e)을 버퍼링하여 제 2 내부 클럭(WCK_i)으로서 분배부(222)에 전달한다.
상기 제 2 데이터 송수신부(223)의 제 6 동기식 버퍼(223-2)는 제 1 선택부(225)의 송신에 응답하여 메모리 송신 데이터(DQ_mo)를 상기 외부 데이터(DQ_e)로서 송신한다. 더욱 상세히 설명하면, 상기 제 6 동기식 버퍼(223-2)는 상기 메모리 송신 데이터(DQ_mo)를 상기 제 1 및 제 2 내부 클럭(CLK_i, WCK_i) 중 하나에 동기시켜 상기 외부 데이터(DQ_e)로서 송신한다. 만약, 상기 제 1 선택부(225)가 인에이블된 모드 선택 신호(M_s)를 수신 받으면 상기 제 6 동기식 버퍼(223-2)는 상기 메모리 송신 데이터(DQ_mo)를 상기 제 1 내부 클럭(CLK_i)에 동기시켜 상기 외부 데이터(DQ_e)로서 송신하고, 상기 제 1 선택부(225)가 디스에이블된 모드 선택 신호(M_s)를 수신 받으면 상기 제 6 동기식 버퍼(223-2)는 상기 메모리 송신 데이터(DQ_mo)를 상기 제 2 내부 클럭(WCK_i)에 동기시켜 상기 외부 데이터(DQ_e)로서 송신한다.
상기 반도체 메모리 장치(200)의 제 3 외부 클럭 송신부(224)는 제 2 선택부(226)의 송신 신호 즉 상기 제 1 및 제 2 내부 클럭(CLK_i, WCK_i) 중 하나에 응답하여 데이터 송신용 신호(DQS_i)를 상기 제 3 외부 클럭(DQS_e)로서 송신한다. 더욱 상세히 설명하면, 상기 제 3 외부 클럭 송신부(224)의 제 7 동기식 버퍼(224-1)는 상기 데이터 송신용 신호(DQS_i)를 상기 제 1 및 제 2 내부 클럭(CLK_i, WCK_i) 중 하나에 동기시켜 상기 제 3 외부 클럭(DQ_e)로서 송신한다. 만약, 상기 제 2 선택부(226)가 인에이블된 상기 모드 선택 신호(M_s)를 수신 받으면 상기 제 7 동기식 버퍼(224-1)는 상기 데이터 송신용 신호(DQS_i)를 상기 제 1 내부 클럭(CLK_i)에 동기시켜 상기 제 3 외부 클럭(DQS_e)로서 송신하고, 상기 제 2 선택부(226)가 디스에이블된 상기 모드 선택 신호(M_s)를 수신 받으면 상기 제 7 동기식 버퍼(224-1)는 상기 데이터 송신용 신호(DQS_i)를 상기 제 2 내부 클럭(WCK_i)에 동기시켜 상기 제 3 외부 클럭(DQS_e)로서 송신한다.
상기 컨트롤러(100)의 제 3 외부 클럭 수신부(133) 즉 상기 제 1 버퍼(133-1)는 상기 제 3 외부 클럭(DQS_e)을 버퍼링하여 상기 제 1 데이터 송수신부(132)의 제 2 동기식 버퍼(132-2)에 전달한다.
상기 제 2 동기식 버퍼(132-2)는 상기 외부 데이터(DQ_e)를 상기 제 1 버퍼(133-1)에서 전달받은 상기 제 3 외부 클럭(DQS_e)에 동기시켜 컨트롤러 수신 데이터(DQ_ci)로서 송신한다.
본 발명의 실시예에 따른 반도체 시스템은 모드 선택 신호(M_s)가 디스에이블될 경우 컨트롤러에서 반도체 메모리 장치로 커맨드 및 어드레스를 전달할 때 제 1 외부 클럭(CLK_e)을 이용하고, 컨트롤러와 반도체 메모리 장치 사이에 데이터를 송수신할 때 제 2 외부 클럭(WCK_e)을 이용하도록 구성된다. 그러므로, 본 발명의 실시예에 따른 반도체 시스템은 제 1 외부 클럭(CLK_e) 즉, 커맨드/어드레스 판독용 클럭(CLK_e)을 이용하여 커맨드 및 어드레스를 처리하고, 상기 제 2 외부 클럭(WCK_e) 즉, 데이터 수신용 클럭(WCK_e)을 이용하여 데이터를 처리하도록 구성되어, 상기 데이터 수신용 클럭(WCK_e)이 상기 제 1 외부 클럭(CLK_e)보다 주파수가 높을 경우 커맨드 및 어드레스보다 한번에 리드 또는 라이트할 수 있는 많은 비트의 데이터를 입송신할 수 있도록 구성될 수 있다.
또한 본 발명의 실시예에 따른 반도체 시스템은 모드 선택 신호(M_s)가 인에이블될 경우 컨트롤러에서 반도체 메모리 장치로 커맨드 및 어드레스를 전달할 때 제 1 외부 클럭(CLK_e)을 이용하고, 컨트롤러로부터 반도체 메모리 장치로 데이터를 전달될 때 상기 제 2 외부 클럭(WCK_e)을 이용하며, 상기 반도체 메모리 장치로부터 상기 컨트롤러로 데이터가 전달될 때 상기 제 1 외부 클럭(CLK_e)을 이용하도록 구성된다. 그러므로, 본 발명의 실시예에 따른 반도체 시스템은 제 1 외부 클럭(CLK_e) 즉, 커맨드/어드레스 판독용 클럭(CLK_e)을 이용하여 커맨드 및 어드레스를 처리하고, 상기 제 2 외부 클럭(WCK_e) 즉, 데이터 수신용 클럭(WCK_e)을 이용하여 반도체 메모리 장치가 데이터를 수신하도록 구성되며, 상기 제 1 외부 클럭(CLK_e)에 응답하여 반도체 메모리 장치가 데이터를 송신하도록 구성된다. 결국, 상기 데이터 수신용 클럭(WCK_e)이 상기 제 1 외부 클럭(CLK_e)과 동일한 주파수일 경우 커맨드, 어드레스, 및 데이터를 처리하는데 소모되는 전류를 줄일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (34)

  1. 외부 커맨드, 외부 어드레스, 및 제 1 외부 클럭을 제공하며, 외부 데이터를 송수신하기 위하여 제 2 외부 클럭 및 제 3 외부 클럭을 송수신하는 컨트롤러; 및
    상기 외부 커맨드 및 상기 외부 어드레스를 상기 제 1 외부 클럭에 동기시켜 수신 받고, 상기 외부 데이터를 제 2 외부 클럭에 동기시켜 수신 받으며, 상기 제 2 외부 클럭에 응답하여 상기 외부 데이터와 상기 제 3 외부 클럭을 상기 컨트롤러에 제공하는 반도체 메모리 장치를 포함하는 것을 특징으로 하는 반도체 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 컨트롤러는
    상기 외부 커맨드 및 상기 외부 어드레스를 제공하는 커맨드/어드레스 송신부,
    상기 제 1 외부 클럭을 송신하는 제 1 외부 클럭 송신부,
    상기 제 2 외부 클럭을 송신하는 제 2 외부 클럭 송신부,
    상기 외부 데이터를 상기 제 2 외부 클럭에 동기시켜 송신하고, 상기 외부 데이터를 상기 제 3 외부 클럭에 동기시켜 수신 받는 제 1 데이터 송수신부, 및
    상기 제 3 외부 클럭을 버퍼링하여 수신 받는 제 3 외부 클럭 수신부를 포함하는 것을 특징으로 하는 반도체 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 컨트롤러는
    상기 제 1 외부 클럭 송신부 및 상기 제 2 외부 클럭 송신부에 상기 제 1 외부 클럭 및 제 2 외부 클럭을 생성하기 위한 클럭을 제공하는 클럭 생성부를 더 포함하는 것을 특징으로 하는 반도체 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 클럭 생성부는
    PLL(phase locked loop) 회로 또는 DLL(delay locked loop) 회로를 포함하는 것을 특징으로 하는 반도체 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 외부 클럭은 상기 제 1 외부 클럭의 주파수보다 높은 주파수의 클럭인 것을 특징으로 하는 반도체 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 반도체 메모리 장치는
    상기 외부 커맨드 및 상기 외부 어드레스를 상기 제 1 외부 클럭에 동기시켜 수신하는 커맨드/어드레스/클럭 수신부,
    상기 커맨드/어드레스/클럭 수신부의 송신 신호에 응답하는 로직 회로부,
    상기 제 2 외부 클럭에 응답하여 상기 외부 데이터를 송수신하는 제 2 데이터 송수신부, 및
    데이터 송신용 신호를 상기 제 2 외부 클럭에 응답하여 상기 제 3 외부 클럭으로서 송신하는 제 3 외부 클럭 송신부를 포함하는 것을 특징으로 하는 반도체 시스템.
  7. 커맨드 및 어드레스를 제 1 외부 클럭에 동기시켜 송신하고, 외부 데이터를 제 2 외부 클럭에 동기시켜 송신하는 컨트롤러; 및
    상기 커맨드 및 어드레스를 상기 제 1 외부 클럭에 동기시켜 수신 받고, 상기 제 2 외부 클럭에 응답하여 상기 외부 데이터를 수신하며, 상기 제 2 외부 클럭에 응답하여 상기 외부 데이터 및 제 3 외부 클럭을 상기 컨트롤러로 제공하는 반도체 메모리 장치를 포함하는 것을 특징으로 하는 반도체 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 2 외부 클럭은 상기 제 1 외부 클럭보다 높은 주파수의 클럭인 것을 특징으로 하는 반도체 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 컨트롤러는
    상기 커맨드 및 어드레스를 송신하는 커맨드/어드레스 송신부, 및
    상기 외부 데이터를 상기 제 2 외부 클럭에 동기시켜 송신하는 동기식 버퍼를 포함하는 것을 특징으로 하는 반도체 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 반도체 메모리 장치는
    상기 커맨드 및 상기 어드레스를 상기 제 1 외부 클럭에 동기시켜 수신 받는 커맨드/어드레스/클럭 수신부,
    상기 제 2 외부 클럭을 버퍼링하는 제 1 버퍼, 및
    상기 외부 데이터를 상기 제 1 버퍼의 송신 신호에 동기시켜 수신받는 제 1 동기식 버퍼를 포함하는 것을 특징으로 하는 반도체 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 컨트롤러는
    상기 반도체 메모리 장치로부터 제공되는 상기 외부 데이터를 상기 제 3 외부 클럭에 응답하여 수신 받는 것을 특징으로 하는 반도체 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 컨트롤러는
    상기 제 3 외부 클럭을 버퍼링하는 버퍼, 및
    상기 반도체 메모리 장치로부터 제공되는 상기 외부 데이터를 상기 버퍼의 송신 신호에 동기시켜 수신 받는 동기식 버퍼를 더 포함하는 것을 특징으로 하는 반도체 시스템.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 반도체 메모리 장치는
    상기 외부 데이터를 상기 제 2 외부 클럭에 동기시켜 상기 컨트롤러에 제공하는 제 1 동기식 버퍼, 및
    데이터 스트로브 신호를 상기 제 2 외부 클럭에 동기시켜 상기 제 3 외부 클럭으로서 상기 컨트롤러에 제공하는 제 2 동기식 버퍼를 더 포함하는 것을 특징으로 하는 반도체 시스템.
  15. 외부 커맨드, 외부 어드레스, 및 제 1 외부 클럭을 제공하고, 외부 데이터를 송수신하기 위하여 제 2 외부 클럭 및 제 3 외부 클럭을 송수신하는 컨트롤러; 및
    상기 외부 커맨드 및 상기 외부 어드레스를 상기 제 1 외부 클럭에 동기시켜 입력 받고, 상기 외부 데이터를 상기 제 2 외부 클럭에 동기시켜 입력 받으며, 상기 외부 데이터를 상기 제 1 외부 클럭 및 상기 제 2 외부 클럭 중 하나에 응답하여 송신하고, 상기 제 3 외부 클럭을 상기 제 1 및 제 2 외부 클럭 중 하나에 응답하여 생성하고 송신하는 반도체 메모리 장치를 포함하는 반도체 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 컨트롤러는
    상기 외부 커맨드 및 상기 외부 어드레스를 제공하는 커맨드/어드레스 송신부,
    상기 제 1 외부 클럭을 송신하는 제 1 외부 클럭 송신부,
    상기 제 2 외부 클럭을 송신하는 제 2 외부 클럭 송신부,
    상기 외부 데이터를 상기 제 2 외부 클럭에 동기시켜 출력하고, 상기 외부 데이터를 상기 제 3 외부 클럭에 동기시켜 입력 받는 데이터 송수신부, 및
    상기 제 3 외부 클럭을 버퍼링하여 입력 받는 제 3 외부 클럭 수신부를 포함하는 것을 특징으로 하는 반도체 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제 2 외부 클럭은 상기 제 1 외부 클럭보다 높은 주파수의 클럭인 것을 특징으로 하는 반도체 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 반도체 메모리 장치는
    상기 외부 커맨드 및 상기 외부 어드레스를 상기 제 1 외부 클럭에 동기시켜 수신하는 커맨드/어드레스/클럭 수신부,
    상기 제 2 외부 클럭에 응답하여 상기 외부 데이터를 입력 받고, 상기 제 1 외부 클럭 및 상기 제 2 외부 클럭 중 하나에 응답하여 상기 외부 데이터를 상기 컨트롤러로 송신하는 데이터 송수신부, 및
    데이터 송신용 신호를 상기 제 1 및 제 2 외부 클럭 중 하나에 응답하여 상기 제 3 외부 클럭으로서 상기 컨트롤러로 송신하는 제 3 외부 클럭 송신부를 포함하는 것을 특징으로 하는 반도체 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 반도체 메모리 장치는
    모드 선택 신호에 응답하여 상기 제 1 및 제 2 외부 클럭 중 하나를 상기 데이터 송수신부에 전달하는 제 1 선택부, 및
    상기 모드 선택 신호에 응답하여 상기 제 1 및 제 2 외부 클럭 중 하나를 상기 제 3 외부 클럭 송신부에 전달하는 제 2 선택부를 포함하는 것을 특징으로 하는 반도체 시스템.
  20. 외부 커맨드, 외부 어드레스, 및 커맨드/어드레스 판독용 클럭을 제공하고, 외부 데이터를 송수신하기 위하여 데이터 수신용 클럭 및 데이터 송신용 클럭을 송수신하는 컨트롤러; 및
    상기 외부 커맨드 및 상기 외부 어드레스를 상기 커맨드/어드레스 판독용 클럭에 동기시켜 입력 받고, 상기 외부 데이터를 상기 데이터 수신용 클럭에 동기시켜 입력 받으며, 상기 데이터 수신용 클럭에 응답하여 상기 외부 데이터와 상기 데이터 송신용 클럭을 상기 컨트롤러에 제공하는 반도체 메모리 장치를 포함하는 반도체 시스템.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    상기 컨트롤러는
    상기 외부 커맨드 및 상기 외부 어드레스를 제공하는 커맨드/어드레스 출력부,
    상기 커맨드/어드레스 판독용 클럭을 출력하는 제 1외부 클럭 송신부,
    상기 데이터 수신용 클럭을 출력하는 제 2 외부 클럭 송신부,
    상기 외부 데이터를 상기 데이터 수신용 클럭에 동기시켜 출력하고, 상기 외부 데이터를 상기 데이터 송신용 클럭에 동기시켜 입력 받는 제 1 데이터 송수신부, 및
    상기 데이터 송신용 클럭을 버퍼링하여 입력 받는 제 3 외부 클럭 수신부를 포함하는 것을 특징으로 하는 반도체 시스템.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서,
    상기 컨트롤러는
    상기 제 1 외부 클럭 송신부 및 상기 제 2 외부 클럭 송신부에 상기 커맨드/어드레스 판독용 클럭 및 데이터 수신용 클럭을 생성하기 위한 클럭을 제공하는 클럭 생성부를 더 포함하는 것을 특징으로 하는 반도체 시스템.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 클럭 생성부는
    PLL(phase locked loop) 회로 또는 DLL(delay locked loop) 회로를 포함하는 것을 특징으로 하는 반도체 시스템.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    상기 데이터 수신용 클럭은 상기 커맨드/어드레스 판독용 클럭의 주파수보다 높은 주파수의 클럭인 것을 특징으로 하는 반도체 시스템.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서,
    상기 반도체 메모리 장치는
    상기 외부 커맨드 및 상기 외부 어드레스를 상기 커맨드/어드레스 판독용 클럭에 동기시켜 출력하는 커맨드/어드레스/클럭 수신부,
    상기 커맨드/어드레스/클럭 수신부의 출력 신호에 응답하는 로직 회로부,
    상기 데이터 수신용 클럭에 응답하여 상기 외부 데이터를 입력 받고, 상기 데이터 수신용 클럭에 응답하여 상기 외부 데이터를 출력하는 제 2 데이터 송수신부, 및
    데이터 송신용 신호를 상기 데이터 수신용 클럭에 응답하여 상기 데이터 송신용 클럭으로서 출력하는 제 3 외부 클럭 송신부를 포함하는 것을 특징으로 하는 반도체 시스템.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서,
    상기 반도체 메모리 장치는
    상기 외부 커맨드 및 상기 외부 어드레스를 상기 커맨드/어드레스 판독용 클럭에 동기시켜 출력하는 커맨드/어드레스/클럭 수신부,
    상기 커맨드/어드레스/클럭 수신부의 출력 신호에 응답하는 로직 회로부,
    상기 데이터 수신용 클럭에 응답하여 상기 외부 데이터를 입력 받고, 상기 데이터 수신용 클럭 및 상기 커맨드/어드레스 판독용 클럭 중 하나에 응답하여 외부 데이터를 출력하는 제2 데이터 송수신부,
    데이터 송신용 신호를 상기 데이터 수신용 클럭 및 상기 커맨드/어드레스 판독용 클럭 중 하나에 응답하여 상기 데이터 송신용 클럭으로서 출력하는 제 3 외부 클럭 송신부를 포함하는 것을 특징으로 하는 반도체 시스템.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서,
    상기 반도체 메모리 장치는
    모드 선택 신호에 응답하여 상기 데이터 수신용 클럭 및 상기 커맨드/어드레스 판독용 클럭 중 하나를 상기 제 2 데이터 송수신부에 전달하는 제 1 선택부, 및
    상기 모드 선택 신호에 응답하여 상기 데이터 수신용 클럭 및 상기 커맨드/어드레스 판독용 클럭 중 하나를 상기 제 3 외부 클럭 송신부에 전달하는 제 2 선택부를 더 포함하는 것을 특징으로 하는 반도체 시스템.
  28. 제어 장치, 및 반도체 장치를 포함하며,
    상기 제어 장치는 제어 신호 및 제 1 외부 클럭을 상기 반도체 장치로 송신하며, 상기 반도체 장치와의 외부 데이터를 송수신하기 위하여 상기 반도체 장치에 제 2 외부 클럭을 송신하고 상기 반도체 장치로부터 제 3 외부 클럭을 수신하며,
    상기 반도체 장치는 상기 제어 장치와의 상기 외부 데이터 송수신을 위하여 상기 제어 장치로부터 상기 제 2 외부 클럭을 수신하고 상기 제 2 외부 클럭에 응답하여 상기 제어 장치에 상기 제 3 외부 클럭을 송신하는 것을 특징으로 하는 반도체 시스템.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제 28 항에 있어서,
    상기 제어 장치는
    상기 제어 신호로서 외부 커맨드 및 외부 어드레스를 제공하는 커맨드/어드레스 송신부,
    상기 제 1 외부 클럭을 송신하는 제 1 외부 클럭 송신부,
    상기 제 2 외부 클럭을 송신하는 제 2 외부 클럭 송신부,
    상기 외부 데이터를 상기 제 2 외부 클럭에 동기시켜 송신하고, 상기 외부 데이터를 상기 제 3 외부 클럭에 동기시켜 수신하는 데이터 송수신부, 및
    상기 제 3 외부 클럭을 수신하는 제 3 외부 클럭 수신부를 포함하는 것을 특징으로 하는 반도체 시스템.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제 28항에 있어서,
    상기 반도체 장치는
    상기 제어 신호로서 외부 커맨드 및 외부 어드레스를 상기 제 1 외부 클럭에 동기시켜 수신하는 커맨드/어드레스/클럭 수신부,
    상기 제 2 외부 클럭에 응답하여 상기 외부 데이터를 송수신하는 데이터 송수신부, 및
    데이터 스트로브 신호를 상기 제 2 외부 클럭에 응답하여 상기 제 3 외부 클럭으로서 송신하는 제 3 외부 클럭 송신부를 포함하는 것을 특징으로 하는 반도체 시스템.
  31. 제어 신호 및 제 1 외부 클럭을 송신하고, 외부 데이터를 송수신하기 위하여 제 2 외부 클럭을 송신하며 제 3 외부 클럭을 수신하는 제어 장치; 및
    상기 제어 신호를 상기 제 1 외부 클럭에 동기시켜 입력 받고, 상기 외부 데이터를 상기 제 2 외부 클럭에 동기시켜 입력 받으며, 상기 외부 데이터를 상기 제 1 및 제 2 외부 클럭 중 하나에 응답하여 송신하고, 상기 제 3 외부 클럭을 상기 제 1 및 제 2 외부 클럭 중 하나에 응답하여 생성하고 송신하는 반도체 장치를 포함하는 것을 특징으로 하는 반도체 시스템.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제 31 항에 있어서,
    상기 제어 장치는
    상기 제어 신호로서 외부 커맨드 및 외부 어드레스를 제공하는 커맨드/어드레스 송신부,
    상기 제 1 외부 클럭을 송신하는 제 1 외부 클럭 송신부,
    상기 제 2 외부 클럭을 송신하는 제 2 외부 클럭 송신부,
    상기 외부 데이터를 상기 제 2 외부 클럭에 동기시켜 송신하고, 상기 외부 데이터를 제 3 외부 클럭에 동기시켜 입력 받는 제 1 데이터 송수신부, 및
    상기 제 3 외부 클럭을 수신하는 제 3 외부 클럭 수신부를 포함하는 것을 특징으로 하는 반도체 시스템.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제 32 항에 있어서,
    상기 반도체 장치는
    상기 제어 신호로서 외부 커맨드 및 외부 어드레스를 상기 제 1 외부 클럭에 동기시켜 수신하는 커맨드/어드레스/클럭 수신부,
    상기 제 2 외부 클럭에 응답하여 상기 외부 데이터를 입력 받고, 상기 제 1 외부 클럭 및 상기 제 2 외부 클럭 중 하나에 응답하여 상기 외부 데이터를 상기 제어 장치로 송신하는 제 2 데이터 송수신부, 및
    데이터 스트로브 신호를 상기 제 1 및 제 2 외부 클럭 중 하나에 응답하여 상기 제 3 외부 클럭으로서 상기 제어 장치에 송신하는 제 3 외부 클럭 송신부를 포함하는 것을 특징으로 하는 반도체 시스템.
  34. ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈
    제 33 항에 있어서,
    상기 반도체 장치는
    모드 선택 신호에 응답하여 상기 제 1 및 제 2 외부 클럭 중 하나를 상기 제2 데이터 송수신부에 전달하는 제 1 선택부, 및
    상기 모드 선택 신호에 응답하여 상기 제 1 및 제 2 외부 클럭 중 하나를 상기 제 3 외부 클럭 송신부에 전달하는 제 2 선택부를 포함하는 것을 특징으로 하는 반도체 시스템.
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