CN111312308B - 半导体器件和包括其的半导体系统 - Google Patents

半导体器件和包括其的半导体系统 Download PDF

Info

Publication number
CN111312308B
CN111312308B CN201910710877.2A CN201910710877A CN111312308B CN 111312308 B CN111312308 B CN 111312308B CN 201910710877 A CN201910710877 A CN 201910710877A CN 111312308 B CN111312308 B CN 111312308B
Authority
CN
China
Prior art keywords
signal
data
control signal
write
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910710877.2A
Other languages
English (en)
Other versions
CN111312308A (zh
Inventor
金民吾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111312308A publication Critical patent/CN111312308A/zh
Application granted granted Critical
Publication of CN111312308B publication Critical patent/CN111312308B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

本发明公开了半导体器件和包括其的半导体系统。一种半导体系统包括第一半导体器件和第二半导体器件。第一半导体器件输出芯片选择信号、命令信号和数据。当芯片选择信号被使能并且根据所述命令信号的逻辑电平组合来执行写入操作时，第二半导体器件从所述数据产生内部数据，储存内部数据，以及储存所述数据作为模式数据。此外，当芯片选择信号被使能并且根据命令信号的逻辑电平组合来执行写入复制操作时，第二半导体器件在不接收所述数据的情况下，从模式数据产生内部数据以及储存内部数据。

Description

半导体器件和包括其的半导体系统
相关申请的交叉引用
本申请要求于2018年12月11日提交的申请号为10-2018-0159102的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及半导体器件和包括半导体器件的半导体系统，并且更具体地，涉及执行写入复制操作(write copy operation)的半导体器件和包括这样的半导体器件的半导体系统。
背景技术
通常，诸如动态随机存取存储器(DRAM)器件的半导体器件可以包括通过地址来选择的多个存储体组，它们包括单元阵列。存储体组中的每一个可以包括多个存储体。半导体器件可以选择多个存储体组中的任何一个，并且可以执行用于经由输入/输出(I/O)线来输出储存在所选择的存储体组所包括的单元阵列中的数据的列操作。
发明内容
根据一个实施例，一种半导体系统包括第一半导体器件和第二半导体器件。第一半导体器件输出芯片选择信号、命令信号和数据。当芯片选择信号被使能且根据命令信号的逻辑电平组合来执行写入操作时，第二半导体器件从数据产生内部数据，储存内部数据，以及储存数据作为模式数据。另外，当芯片选择信号被使能且根据命令信号的逻辑电平组合来执行写入复制操作时，第二半导体器件在不接收数据的情况下从模式数据产生内部数据并储存内部数据。
根据另一实施例，一种半导体系统包括第一半导体器件和第二半导体器件。第一半导体器件输出芯片选择信号、命令信号、第一数据和第二数据。第二半导体器件包括核心区和管道电路。当芯片选择信号被使能并且根据命令信号的逻辑电平组合来执行写入操作时，第二半导体器件从第一数据和第二数据产生第一内部数据和第二内部数据以及第一模式数据和第二模式数据，在产生第一内部数据和第二内部数据以及第一模式数据和第二模式数据之后将第一内部数据和第二内部数据储存在核心区中，以及将第一模式数据和第二模式数据储存在管道电路中。另外，当芯片选择信号被使能并且根据所述命令信号的逻辑电平组合来执行写入复制操作时，第二半导体器件从第一模式数据和第二模式数据产生第一内部数据和第二内部数据，以及将第一内部数据和第二内部数据储存在核心区中。
根据又一实施例，一种半导体器件包括第一数据处理电路、第二数据处理电路和核心区。第一数据处理电路在根据芯片选择信号和命令信号的逻辑电平组合的写入操作期间，从第一数据产生第一内部数据并储存第一数据作为第一模式数据。此外，第一数据处理电路在根据芯片选择信号和命令信号的逻辑电平组合的写入复制操作期间，从第一模式数据产生第一内部数据。第二数据处理电路在写入操作期间从第二数据产生第二内部数据，并储存第二数据作为第二模式数据，并且第二数据处理电路在写入复制操作期间从第二模式数据产生第二内部数据。核心区根据地址信号来储存第一内部数据和第二内部数据。
附图说明
图1是示出根据本公开的一个实施例的半导体系统的配置的框图。
图2是示出图1的半导体系统中所包括的第一数据处理电路的配置的框图。
图3是示出图2的第一数据处理电路中所包括的命令解码器的操作的表。
图4是示出图2的第一数据处理电路中所包括的写入信号发生电路的配置的电路图。
图5是示出图2的第一数据处理电路中所包括的标志信号发生电路的配置的电路图。
图6是示出图2的第一数据处理电路中所包括的写入复制信号发生电路的配置的电路图。
图7是示出图2的第一数据处理电路中所包括的管道控制电路的配置的框图。
图8是示出图2的第一数据处理电路中所包括的复制控制电路的配置的电路图。
图9是示出图2的第一数据处理电路中所包括的管道电路的配置的电路图。
图10和图11是示出根据本公开的一个实施例的半导体系统的操作的时序图。
图12是示出根据本公开的另一实施例的半导体器件的配置的框图。
具体实施方式
以下参考附图来描述本公开的各种实施例。然而，这里描述的实施例仅用于说明目的，并不旨在限制本公开的范围。
在本公开中，半导体器件可以提供存储体组模式、8存储体模式和16存储体模式。存储体组可以包括多个存储体。例如，存储体组可以包括四个存储体。在存储体组模式中，可以通过一个命令来执行针对存储体组中所包括的一个存储体的列操作。在8存储体模式中，通过一个命令来顺序地执行针对单独的存储体组中相应包括的两个存储体的列操作。在16存储体模式中，通过一个命令来顺序地执行针对单独的存储体组中相应包括的四个存储体的列操作。
如图1中所示，根据一个实施例的半导体系统可以包括第一半导体器件1和第二半导体器件2。
第一半导体器件1可以将芯片选择信号CS、第一命令信号至第七命令信号CMD<1:7>、第一数据R1D、第一地址信号和第二地址信号ADD<1:2>、以及第二数据R2D输出到第二半导体器件2。命令信号中所包括的比特位的数量和地址信号中所包括的比特位的数量可以根据实施例被设置得不同。尽管第一数据R1D和第二数据R2D中的每一个被示出为一条信号线，但是第一数据R1D和第二数据R2D中的每一个可以被设置为包括多个比特位。例如，第一数据R1D和第二数据R2D中的每一个可以根据实施例被设置为包括八个比特位、十六个比特位或三十二个比特位。
第二半导体器件2可以包括焊盘区10、第一数据处理电路20、第二数据处理电路30和核心区40。
焊盘区10可以包括第一焊盘11、第二焊盘12、第三焊盘13、第四焊盘14、第五焊盘15、第六焊盘16和第七焊盘17。
从第一半导体器件1输出的芯片选择信号CS可以经由第一焊盘11输入到第一数据处理电路20。
从第一半导体器件1输出的第一命令信号至第七命令信号CMD<1:7>可以经由第二焊盘12输入到第一数据处理电路20。
从第一半导体器件1输出的第一数据R1D可以经由第三焊盘13输入到第一数据处理电路20。
从第一半导体器件1输出的芯片选择信号CS可以经由第四焊盘14输入到第二数据处理电路30。
从第一半导体器件1输出的第一命令信号至第七命令信号CMD<1:7>可以经由第五焊盘15输入到第二数据处理电路30。
从第一半导体器件1输出的第二数据R2D可以经由第六焊盘16输入到第二数据处理电路30。
从第一半导体器件1输出的第一地址信号和第二地址信号ADD<1:2>可以经由第七焊盘17输入到核心区40。
尽管图1示出了焊盘区10包括第一焊盘11至第七焊盘17的示例，但是焊盘区10中所包括的焊盘的数量可以根据实施例被设置得不同。
在根据芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>的逻辑电平组合的写入操作期间，第一数据处理电路20可以从第一数据R1D产生第一内部数据R1ID。在根据芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>的逻辑电平组合的写入操作期间，第一数据处理电路20可以储存第一数据R1D作为第一模式数据(图9的PD1)。在根据芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>的逻辑电平组合的写入复制操作期间，第一数据处理电路20可以从第一模式数据(图9的PD1)产生第一内部数据R1ID。写入复制操作可以被设置为这样的操作：将在写入操作期间输入的第一数据R1D储存在管道电路(图2的24)中作为第一模式数据(图9的PD1)，并且从第一模式数据(图9的PD1)产生第一内部数据R1ID，以将第一内部数据R1ID储存在核心区40中。
在根据芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>的逻辑电平组合的写入操作期间，第二数据处理电路30可以从第二数据R2D产生第二内部数据R2ID。在根据芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>的逻辑电平组合的写入操作期间，第二数据处理电路30可以储存第二数据R2D作为第二模式数据(未示出)。在根据芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>的逻辑电平组合的写入复制操作期间，第二数据处理电路30可以从第二模式数据(未示出)产生第二内部数据R2ID。
核心区40可以包括第一存储体组BG1、第二存储体组BG2、第三存储体组BG3和第四存储体组BG4。核心区40可以将第一内部数据R1ID和第二内部数据R2ID储存在根据第一地址信号和第二地址信号ADD<1:2>而选择的第一存储体组BG1、第二存储体组BG2、第三存储体组BG3、或第四存储体组BG4中。
第一存储体组BG1可以执行列操作以将第一内部数据R1ID和第二内部数据R2ID储存在在写入操作和写入复制操作期间所选择的存储体(未示出)的存储单元中。
第二存储体组BG2可以执行列操作以将第一内部数据R1ID和第二内部数据R2ID储存在在写入操作和写入复制操作期间所选择的存储体(未示出)的存储单元中。
第三存储体组BG3可以执行列操作以将第一内部数据R1ID和第二内部数据R2ID储存在在写入操作和写入复制操作期间所选择的存储体(未示出)的存储单元中。
第四存储体组BG4可以执行列操作以将第一内部数据R1ID和第二内部数据R2ID储存在在写入操作和写入复制操作期间所选择的存储体(未示出)的存储单元中。
除了写入操作之外，第一存储体组至第四存储体组BG1、BG2、BG3和BG4可以执行读取操作。也就是说，第一存储体组至第四存储体组BG1、BG2、BG3和BG4中的每一个可以在读取操作期间输出储存在其中的第一内部数据R1ID和第二内部数据R2ID。
在芯片选择信号CS被使能的情况下，在根据第一命令信号至第七命令信号CMD<1:7>的逻辑电平组合的写入操作期间，具有上述配置的第二半导体器件2可以从第一数据R1D产生第一内部数据R1ID和第一模式数据(图9的PD1)，以将第一内部数据R1ID储存在核心区40中。在芯片选择信号CS被使能的情况下，在根据第一命令信号至第七命令信号CMD<1:7>的逻辑电平组合的写入复制操作期间，第二半导体器件2可以从第一模式数据(图9的PD1)产生第一内部数据R1ID，以将第一内部数据R1ID储存在核心区40中。在芯片选择信号CS被使能的情况下，在根据第一命令信号至第七命令信号CMD<1:7>的逻辑电平组合的写入操作期间，第二半导体器件2可以从第二数据R2D产生第二内部数据R2ID和第二模式数据(未示出)，以将第二内部数据R2ID储存在核心区40中。在芯片选择信号CS被使能的情况下，在根据第一命令信号至第七命令信号CMD<1:7>的逻辑电平组合的写入复制操作期间，第二半导体器件2可以从第二模式数据(未示出)产生第二内部数据R2ID，以将第二内部数据R2ID储存在核心区40中。
参考图2，第一数据处理电路20可以包括命令解码器21、管道控制电路22、复制控制电路23和管道电路24。
命令解码器21可以包括写入信号发生电路210、标志信号发生电路220和写入复制信号发生电路230。
写入信号发生电路210可以与时钟信号CLK同步以产生写入信号WT，如果芯片选择信号CS被使能且第一命令信号至第三命令信号CMD<1:3>具有第一逻辑电平组合，则所述写入信号WT被使能。下面参考图3来更全面地描述用于产生写入信号WT的芯片选择信号CS和第一至第三命令信号CMD<1:3>的逻辑电平组合。
标志信号发生电路220可以与时钟信号CLK同步以产生标志信号WT_CF，如果芯片选择信号CS被使能且第一命令信号至第七命令信号CMD<1:7>具有第二逻辑电平组合，则所述标志信号WT_CF被使能。下面参考图3更全面地描述用于产生标志信号WT_CF的芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>的逻辑电平组合。
写入复制信号发生电路230可以与时钟信号CLK同步以产生写入复制信号WT_CP，如果芯片选择信号CS被使能并且第一命令信号至第七命令信号CMD<1:7>具有第三逻辑电平组合，则所述写入复制信号WT_CP被使能。下面参考图3更全面地描述用于产生写入复制信号WT_CP的芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>的逻辑电平组合。
管道控制电路22可以产生输入控制信号PIN和输出控制信号POUT，如果写入信号WT被使能则所述输入控制信号PIN和输出控制信号POUT被顺序地使能。管道控制电路22可以将写入信号WT延迟第一预定时段以产生被使能的输入控制信号PIN。管道控制电路22可以将写入信号WT延迟第二预定时段以产生被使能的输出控制信号POUT。第一预定时段可以被设置为与写入潜伏时间(write latency)相对应的时段。写入潜伏时间可以被设置为这样的时间段：从用于写入操作的命令被输入到第二半导体器件2的时间点开始，直到响应于所述用于写入操作的命令而将数据储存在第二半导体器件2的存储单元中的时间点为止。第二预定时段可以被设置为比第一预定时段长。例如，第二预定时段可以被设置为第一预定时段和输入控制信号PIN的使能时段的总和。管道控制电路22可以产生输出控制信号POUT，如果写入复制信号WT_CP被使能则所述输出控制信号POUT被禁止。如果写入信号WT被使能，则管道控制电路22可以将输出控制信号POUT反相以产生反相输出控制信号POUTB。
复制控制电路23可以产生复制输入控制信号WCIN，如果标志信号WT_CF被使能，则所述复制输入控制信号WCIN根据输入控制信号PIN而被使能。复制控制电路23可以产生复制输出控制信号WCOUT，如果写入复制信号WT_CP被使能，则所述复制输出控制信号WCOUT根据反相输出控制信号POUTB而被使能。
如果输入控制信号PIN被输入到管道电路24，则管道电路24可以锁存第一数据R1D，并且如果输出控制信号POUT被输入到管道电路24，则管道电路24可以输出第一数据R1D的锁存信号作为第一内部数据R1ID。如果复制输入控制信号WCIN被输入到管道电路24，则管道电路24可以储存第一数据R1D作为第一模式数据(图9的PD1)，并且如果复制输出控制信号WCOUT被输入到管道电路24，则管道电路24可以输出存储在其中的第一模式数据(图9的PD1)作为第一内部数据R1ID。
参考图3来描述用于产生写入信号WT、标志信号WT_CF和写入复制信号WT_CP的芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>的各种逻辑电平组合。在图3中，“H”表示逻辑“高”电平，且“L”表示逻辑“低”电平。另外，在图3中，“X”意指“无关状态”。
用于产生写入信号WT的芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>的第一逻辑电平组合可以是使得在时钟信号CLK的上升沿处，芯片选择信号CS具有逻辑“高”电平，第一命令信号CMD<1>具有逻辑“低”电平，第二命令信号CMD<2>具有逻辑“高”电平，并且第三命令信号CMD<3>具有逻辑“高”电平。
用于产生标志信号WT_CF的芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>的第二逻辑电平组合可以是，使得在时钟信号CLK的上升沿处输入的芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>分别具有逻辑“高”电平、逻辑“低”电平、逻辑“低”电平、逻辑“高”电平、逻辑“高”电平、逻辑“低”电平、逻辑“低”电平和逻辑“低”电平，并且在时钟信号CLK的下降沿处输入的第一命令信号至第七命令信号CMD<1:7>分别具有逻辑“低”电平、逻辑“低”电平、逻辑“低”电平、逻辑“低”电平、逻辑“高”电平、逻辑“高”电平和逻辑“低”电平。标志信号WT_CF可以与时钟信号CLK的下降沿同步地产生。
用于产生写入复制信号WT_CP的芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>的第三逻辑电平组合可以被设置成，使得在时钟信号CLK的上升沿处输入的芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>分别具有逻辑“高”电平、逻辑“低”电平、逻辑“低”电平、逻辑“高”电平、逻辑“高”电平、逻辑“低”电平、逻辑“低”电平和逻辑“低”电平，并且在时钟信号CLK的下降沿处输入的第一命令信号至第七命令信号CMD<1:7>分别具有逻辑“低”电平、逻辑“低”电平、逻辑“低”电平、逻辑“低”电平、逻辑“高”电平、逻辑“高”电平和逻辑“高”电平。写入复制信号WT_CP可以与时钟信号CLK的下降沿同步地产生。
参考图4，写入信号发生电路210可以包括第一同步电路211和第一逻辑电路212。
第一同步电路211可以与时钟信号CLK的上升沿同步地锁存芯片选择信号CS，以产生第一上升芯片选择信号CSR1。第一同步电路211可以与时钟信号CLK的上升沿同步地锁存第一命令信号至第三命令信号CMD<1:3>，以产生第一高阶上升命令信号至第三高阶上升命令信号CMDR1<1:3>。
如果芯片选择信号CS被使能成具有逻辑“高”电平、并且第一高阶上升命令信号至第三高阶上升命令信号CMDR1<1:3>具有第一逻辑电平组合，如参考图3所述的，则第一逻辑电路212可以产生被使能成具有逻辑“高”电平的写入信号WT。
参考图5，标志信号发生电路220可以包括第二同步电路221、第一解码信号发生电路222、第二解码信号发生电路223和第二逻辑电路224。
第二同步电路221可以与时钟信号CLK的上升沿同步地锁存芯片选择信号CS，以产生第二上升芯片选择信号CSR2。第二同步电路221可以与时钟信号CLK的上升沿同步地锁存第一命令信号至第七命令信号CMD<1:7>，以产生第一中阶上升命令信号至第七中阶上升命令信号CMDR2<1:7>。第二同步电路221可以与具有时钟信号CLK的反相电平的反相时钟信号CLKB同步地锁存第一命令信号至第七命令信号CMD<1:7>，以产生第一中阶下降命令信号至第七中阶下降命令信号CMDF2<1:7>。
第一解码信号发生电路222可以与反相时钟信号CLKB同步地将第二上升芯片选择信号CSR2和第一中阶上升命令信号至第七中阶上升命令信号CMDR2<1:7>解码，以产生第一解码信号DEC1。如果在时钟信号CLK的上升沿处输入的芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>具有第二逻辑电平组合，如参考图3所述的，则第一解码信号发生电路222可以产生被使能成具有逻辑“高”电平的第一解码信号DEC1。
第二解码信号发生电路223可以将第一中阶下降命令信号至第七中阶下降命令信号CMDF2<1:7>解码，以产生第二解码信号DEC2。如果在时钟信号CLK的下降沿处输入的第一命令信号至第七命令信号CMD<1:7>具有第二逻辑电平组合，如参考图3所述的，则第二解码信号发生电路223可以产生被使能成具有逻辑“高”电平的第二解码信号DEC2。
第二逻辑电路224可以产生标志信号WT_CF，如果第一解码信号DEC1和第二解码信号DEC2被使能成具有逻辑“高”电平，则所述标志信号WT_CF被使能成具有逻辑“高”电平。
参考图6，写入复制信号发生电路230可以包括第三同步电路231、第三解码信号发生电路232、第四解码信号发生电路233和第三逻辑电路234。
第三同步电路231可以与时钟信号CLK的上升沿同步地锁存芯片选择信号CS，以产生第三上升芯片选择信号CSR3。第三同步电路231可以与时钟信号CLK的上升沿同步地锁存第一命令信号至第七命令信号CMD<1:7>，以产生第一低阶上升命令信号至第七低阶上升命令信号CMDR3<1:7>。第三同步电路231可以与反相时钟信号CLKB同步地锁存第一命令信号至第七命令信号CMD<1:7>，以产生第一低阶下降命令信号至第七低阶下降命令信号CMDF3<1:7>。
第三解码信号发生电路232可以与反相时钟信号CLKB同步地将第三上升芯片选择信号CSR3和第一低阶上升命令信号至第七低阶上升命令信号CMDR3<1:7>解码，以产生第三解码信号DEC3。如果在时钟信号CLK的上升沿处输入的芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>具有第三逻辑电平组合，如参考图3所述的，则第三解码信号发生电路232可以产生被使能成具有逻辑“高”电平的第三解码信号DEC3。
第四解码信号发生电路233可以将第一低阶下降命令信号至第七低阶下降命令信号CMDF3<1:7>解码，以产生第四解码信号DEC4。如果在时钟信号CLK的下降沿处输入的第一命令信号至第七命令信号CMD<1:7>具有第三逻辑电平组合，如参考图3所述的，则第四解码信号发生电路233可以产生被使能成具有逻辑“高”电平的第四解码信号DEC4。
第三逻辑电路234可以产生写入复制信号WT_CP，如果第三解码信号DEC3和第四解码信号DEC4被使能成具有逻辑“高”电平，则所述写入复制信号WT_CP被使能成具有逻辑“高”电平。
参考图7，管道控制电路22可以包括内部时钟发生电路240、输入控制信号发生电路250和输出控制信号发生电路260。
如果写入信号WT被输入到内部时钟发生电路240，内部时钟发生电路240可以产生与时钟信号CLK同步地被触发(toggle)的内部时钟信号ICLK。
输入控制信号发生电路250可以与内部时钟信号ICLK同步地将写入信号WT延迟第一预定时段，以产生输入控制信号PIN。输入控制信号发生电路250可以与内部时钟信号ICLK同步地将写入信号WT延迟写入潜伏时间，以产生输入控制信号PIN。
输出控制信号发生电路260可以与内部时钟信号ICLK同步地将写入信号WT延迟第二预定时段，以产生输出控制信号POUT。输出控制信号发生电路260可以与内部时钟信号ICLK同步地将写入信号WT延迟写入潜伏时间和输入控制信号PIN的使能时段的总和，以产生输出控制信号POUT。输出控制信号发生电路260可以产生如果写入复制信号WT_CP被使能则被禁止的输出控制信号POUT。输出控制信号发生电路260可以将输出控制信号POUT反相以产生反相输出控制信号POUTB。
参考图8，复制控制电路23可以包括复制输入控制信号发生电路270和复制输出控制信号发生电路280。
复制输入控制信号发生电路270可以包括与非门NAND31和反相器IV31。复制输入控制信号发生电路270可以产生复制输入控制信号WCIN，如果标志信号WT_CF被使能，则所述复制输入控制信号WCIN根据输入控制信号PIN而被使能。复制输入控制信号发生电路270可以产生复制输入控制信号WCIN，在标志信号WT_CF被使能成具有逻辑“高”电平的情况下，如果输入控制信号PIN具有逻辑“高”电平，则所述复制输入控制信号WCIN被使能成具有逻辑“高”电平。
复制输出控制信号发生电路280可以包括与非门NAND32和反相器IV32。复制输出控制信号发生电路280可以产生复制输出控制信号WCOUT，如果写入复制信号WT_CP被使能，则所述复制输出控制信号WCOUT根据反相输出控制信号POUTB而被使能。复制输出控制信号发生电路280可以产生复制输出控制信号WCOUT，在写入复制信号WT_CP被使能成具有逻辑“高”电平的情况下，如果反相输出控制信号POUTB具有逻辑“高”电平，则所述复制输出控制信号WCOUT被使能成具有逻辑“高”电平。
参考图9，管道电路24可以包括第一锁存电路241和第二锁存电路242。
第一锁存电路241可以包括传输门T41和T42、以及反相器IV41、IV42、IV43、IV44和IV45。如果输入控制信号PIN具有逻辑“高”电平，则第一锁存电路241可以锁存第一数据R1D以产生第一锁存数据LD1。如果输出控制信号POUT具有逻辑“高”电平，则第一锁存电路241可以输出第一锁存数据LD1作为第一内部数据R1ID。
第二锁存电路242可以包括传输门T43和T44、以及反相器IV46、IV47、IV48、IV49和IV50。如果复制输入控制信号WCIN具有逻辑“高”电平，则第二锁存电路242可以锁存第一数据R1D以产生第一模式数据PD1。如果复制输出控制信号WCOUT具有逻辑“高”电平，则第二锁存电路242可以输出第一模式数据PD1作为第一内部数据R1ID。
图1中示出的第二数据处理电路30可以接收第二数据R2D以产生第二内部数据R2ID，并且可以使用与第一数据处理电路20相同的电路来实现，以执行与第一数据处理电路20相同的操作。因此，在这里省略第二数据处理电路30的详细描述。
参考图10和图11、结合利用第一数据处理电路20依次执行写入操作和写入复制操作的示例，来描述具有上述配置的半导体系统的写入操作和写入复制操作。在图10和图11中，“L”指示逻辑“低”电平，且“H”指示逻辑“高”电平。
首先，参考图10来描述写入操作。
在时间“T1”，第一半导体器件1可以将芯片选择信号CS、第一命令信号至第三命令信号CMD<1:3>、以及第一地址信号和第二地址信号ADD<1:2>输出到第二半导体器件2。在这种情况下，第一命令信号至第三命令信号CMD<1:3>可以具有用于执行写入操作的第一逻辑电平组合。
在时间“T2”，第一半导体器件1可以将芯片选择信号CS和第一命令信号至第七命令信号CMD<1:7>输出到第二半导体器件2。在这种情况下，第一命令信号至第七命令信号CMD<1:7>可以具有第二逻辑电平组合。
在时间“T3”，因为在时间“T1”输入的第一命令信号至第三命令信号CMD<1:3>具有第一逻辑电平组合，如果芯片选择信号CS被使能，写入信号发生电路210可以产生被使能成具有逻辑“高”电平的写入信号WT。
在时间“T4”，因为在时间“T2”输入的第一命令信号至第七命令信号CMD<1:7>具有第二逻辑电平组合，如果芯片选择信号CS被使能，标志信号发生电路220可以与时钟信号CLK同步以产生被使能成具有逻辑“高”电平的标志信号WT_CF。
因为在时间“T2”输入的第一命令信号至第七命令信号CMD<1:7>具有第二逻辑电平组合，如果芯片选择信号CS被使能，写入复制信号发生电路230可以与时钟信号CLK同步以产生被禁止成具有逻辑“低”电平的写入复制信号WT_CP。
在时间“T5”，第一半导体器件1可以将第一数据R1D输出到第二半导体器件2。
管道控制电路22可以将在时间“T3”产生的写入信号WT延迟与第一预定时段相对应的写入潜伏时间，以产生被使能成具有逻辑“高”电平的输入控制信号PIN。
复制控制电路23可以产生复制输入控制信号WCIN，该复制输入控制信号WCIN根据具有逻辑“高”电平的标志信号WT_CF和具有逻辑“高”电平的输入控制信号PIN而被使能成具有逻辑“高”电平。
因为具有逻辑“高”电平的输入控制信号PIN被输入到管道电路24，所以管道电路24可以锁存第一数据R1D。因为具有逻辑“高”电平的复制输入控制信号WCIN被输入到管道电路24，所以管道电路24可以储存第一数据R1D作为第一模式数据PD1。
在时间“T6”，管道控制电路22可以将在时间“T3”产生的写入信号WT延迟写入潜伏时间和输入控制信号PIN的使能时段的总和(即第二预定时段)，以产生被使能成具有逻辑“高”电平的输出控制信号POUT。
因为具有逻辑“高”电平的输出控制信号POUT被输入到管道电路24，所以管道电路24可以输出在时间“T5”被锁存的第一数据R1D作为第一内部数据R1ID。
核心区40可以将第一内部数据R1ID储存在根据在时间“T1”输入的第一地址信号和第二地址信号ADD<1:2>而选择的第一存储体组BG1、第二存储体组BG2、第三存储体组BG3、或第四存储体组BG4中。
接下来，参考图11来描述写入复制操作。
在时间“T7”，第一半导体器件1可以将芯片选择信号CS、第一命令信号至第七命令信号CMD<1:7>、以及第一地址信号和第二地址信号ADD<1:2>输出至第二半导体器件2。在这种情况下，第一命令信号至第七命令信号CMD<1:7>可以具有用于执行写入复制操作的第三逻辑电平组合。
在时间“T8”，因为在时间“T7”输入的第一命令信号至第七命令信号CMD<1:7>具有第三逻辑电平组合，如果芯片选择信号CS被使能，标志信号发生电路220可以与时钟信号CLK同步以产生被禁止成具有逻辑“低”电平的标志信号WT_CF。
因为在时间“T7”输入的第一命令信号至第七命令信号CMD<1:7>具有第三逻辑电平组合，如果芯片选择信号CS被使能，写入复制信号发生电路230可以与时钟信号CLK同步以产生被使能成具有逻辑“高”电平的写入复制信号WT_CP。
复制控制电路23可以产生复制输出控制信号WCOUT，该复制输出控制信号WCOUT根据具有逻辑“高”电平的反相输出控制信号POUTB和具有逻辑“高”电平的写入复制信号WT_CP而被使能成具有逻辑“高”电平。
因为具有逻辑“高”电平的复制输出控制信号WCOUT被输入到管道电路24，所以管道电路24可以将在时间“T5”储存在管道电路24中的第一模式数据PD1输出作为第一内部数据R1ID。
核心区40可以将第一内部数据R1ID储存在根据在时间“T7”输入的第一地址信号和第二地址信号ADD<1:2>而选择的第一存储体组BG1、第二存储体组BG2、第三存储体组BG3、或第四存储体组BG4中。
如上所述，根据实施例的半导体系统可以在写入操作期间将要被储存在核心区中的数据储存在管道电路中作为模式数据，并且可以在写入复制操作期间将储存在管道电路中的模式数据储存在核心区中。因此，因为在写入复制操作期间不需要用于接收和选通外部数据的信号，所以降低半导体系统的功耗是可能的。另外，因为半导体系统在写入操作期间将要被储存在核心区中的数据储存在管道电路中作为模式数据，并且在写入复制操作期间将储存在管道电路中的模式数据储存在核心区中，所以在不接收数据的情况下将具有各种模式的模式数据储存在核心区中是可能的。
参考图12，根据另一实施例，半导体器件1000可以包括命令控制电路1101、潜伏时间/突发控制电路1102、操作控制电路1103、输入/输出(I/O)控制电路1104、数据I/O电路1105和DRAM核心1106。
命令控制电路1101可以包括输入驱动电路1111、芯片选择信号缓冲器1112、命令/地址缓冲器1113、命令解码器1114和掉电控制电路1115。输入驱动电路1111可以接收并驱动芯片选择信号CS以将芯片选择信号CS传送到掉电控制电路1115。芯片选择信号缓冲器1112可以基于芯片选择参考电压VREF_CS来缓冲芯片选择信号CS。命令/地址缓冲器1113可以基于命令/地址参考电压VREF_CA来缓冲命令/地址信号CA<0:6>。命令解码器1114可以基于经芯片选择信号缓冲器1112缓冲的芯片选择信号CS来将经命令/地址缓冲器1113缓冲的命令/地址信号CA<0:6>解码，以产生用于半导体器件1000的操作的各种命令。掉电控制电路1115可以基于由输入驱动电路1111驱动的芯片选择信号CS和由命令解码器1114产生的命令来控制掉电模式。
潜伏时间/突发控制电路1102可以包括突发长度信息发生器1121、写入潜伏时间控制器1122和突发长度控制电路1123。突发长度信息发生器1121可以基于由命令解码器1114产生的命令来产生用于控制突发长度操作所需的信息。写入潜伏时间控制器1122可以基于由命令解码器1114产生的命令根据写入潜伏时间执行控制操作。突发长度控制电路1123可以包括用于储存从突发长度信息发生器1121输出的信息的信息储存电路1125。突发长度控制电路1123可以包括突发长度控制器1126，所述突发长度控制器1126用于基于由命令解码器1114产生的命令、从写入潜伏时间控制器1122输出的信号、以及从突发长度信息发生器1121输出的信息来控制突发长度操作。突发长度控制电路1123可以包括突发结束控制器1127，所述突发结束控制器1127用于基于由命令解码器1114产生的命令、从写入潜伏时间控制器1122输出的信号、以及从突发长度信息发生器1121输出的信息来控制突发结束操作。
操作控制电路1103可以包括读取/写入控制器1131、地址控制器1132、自动预充电控制器1133和行路径控制器1134，以产生用于控制读取操作和写入操作的读取/写入控制信号RD/WR_Control，以及用于控制激活操作、预充电操作和刷新操作的行路径控制信号ACT/PCG/REF_Control。如果时钟信号CK_t和CK_c被激活，则读取/写入控制器1131可以基于从潜伏时间/突发控制电路1102输出的信号和从地址控制器1132输出的信号来控制读取操作和写入操作。地址控制器1132可以基于从潜伏时间/突发控制电路1102输出的信号来控制地址的产生。如果时钟信号CK_t和CK_c被激活，则自动预充电控制器1133可以基于从潜伏时间/突发控制电路1102输出的信号来控制自动预充电操作。行路径控制器1134可以基于由命令解码器1114产生的命令来控制行路径。
I/O控制电路1104可以包括第一时钟缓冲器1141、时钟使能信号发生器1142、第二时钟缓冲器1143、第一分频器1144、第二分频器1145、内部时钟驱动器1146、I/O控制器1147和数据路径控制器1148。第一时钟缓冲器1141可以接收并缓冲时钟信号CK_t和CK_c。在经第一时钟缓冲器1141缓冲的时钟信号CK_t和CK_c被激活之后，时钟使能信号发生器1142可以产生时钟使能信号。第二时钟缓冲器1143可以接收并缓冲用于数据的输入和输出的数据时钟信号WCK和WCKB。第一分频器1144可以将经第二时钟缓冲器1143缓冲的数据时钟信号WCK和WCKB分频。第二分频器1145可以接收第一分频器1144的输出信号并将第一分频器1144的输出信号分频。内部时钟驱动器1146可以接收第一分频器1144的输出信号并将第一分频器1144的输出信号分频，以产生内部数据时钟信号IWCK[0:3]。I/O控制器1147可以接收经第二分频器1145分频的信号和由内部时钟驱动器1146产生的内部数据时钟信号IWCK[0:3]，以控制数据的输入和输出。数据路径控制器1148可以基于从I/O控制器1147输出的信号和由内部时钟驱动器1146产生的内部数据时钟信号IWCK[0:3]来控制在数据的输入和输出中使用的数据路径。
数据I/O电路1105可以包括接收器1151、去串行器(deserializer)1152、写入驱动器1153、写入多路复用器1154、读取多路复用器1155、读取驱动器1156、串行器1157和发送器1158。接收器1151可以与内部数据时钟信号IWCK[0:3]同步，以基于数据参考电压VREF_DQ来接收传输数据DQ。去串行器1152可以将经由接收器1151串行输入的传输数据DQ转换为并行数据。写入驱动器1153可以驱动并行数据以将被驱动的并行数据传送到写入多路复用器1154。写入多路复用器1154可以利用I/O线使用多路复用技术来将由写入驱动器1153驱动的数据发送到DRAM核心1106。读取多路复用器1155可以在读取操作期间使用多路复用技术而将经由I/O线从DRAM核心1106输出的数据输出到读取驱动器1156。读取驱动器1156可以驱动经由读取多路复用器1155从DRAM核心1106输出的数据，以将被驱动的数据输出到串行器1157。串行器1157可以将从读取驱动器1156输出的数据转换为串行数据。发送器1158可以输出经串行器1157转换的串行数据作为传输数据DQ。
包括命令控制电路1101、潜伏时间/突发控制电路1102、操作控制电路1103、输入/输出(I/O)控制电路1104和数据I/O电路1105的电路可以具有与参考图1至图11描述的第二半导体器件2中所包括的第一数据处理电路20和第二数据处理电路30基本上相同的功能，除了其I/O信号之外。因此，可以使用第一数据处理电路20和第二数据处理电路30来实现包括命令控制电路1101、潜伏时间/突发控制电路1102、操作控制电路1103、输入/输出(I/O)控制电路1104和数据I/O电路1105的电路。例如，可以利用第一数据处理电路20和第二数据处理电路30来替代包括命令控制电路1101、潜伏时间/突发控制电路1102、操作控制电路1103、输入/输出(I/O)控制电路1104和数据I/O电路1105的电路，以控制用于在写入操作期间将要被储存在DRAM核心1106中的数据储存在管道电路24中作为模式数据、以及用于在写入复制操作期间将储存在管道电路24中的模式数据储存在DRAM核心1106中的操作。
DRAM核心1106可以基于读取/写入控制信号RD/WR_Control来执行用于经由数据I/O电路1105输出或接收数据的读取操作或写入操作。DRAM核心106可以基于行路径控制信号ACT/PCG/REF_Control来执行激活操作、预充电操作或刷新操作。DRAM核心1106可以具有与图1中所示的第二半导体器件2中所包括的核心区40基本相同的功能，除了其I/O信号之外。因此，DRAM核心1106可以在写入复制操作期间储存被储存在管道电路24中的模式数据。

Claims (28)

1.一种半导体系统，包括：
第一半导体器件，其被配置成输出芯片选择信号、命令信号和数据；以及
第二半导体器件，其被配置为：
当所述芯片选择信号被使能并且根据所述命令信号的逻辑电平组合来执行写入操作时，从所述数据产生内部数据，储存所述内部数据，以及储存所述数据作为模式数据；以及
当所述芯片选择信号被使能并且根据所述命令信号的逻辑电平组合来执行写入复制操作时，在不接收所述数据的情况下，从所述模式数据产生所述内部数据，以及储存所述内部数据，
其中，所述写入复制操作是在所述写入操作被执行之后执行的。
2.如权利要求1所述的半导体系统，
其中，所述芯片选择信号经由第一焊盘输入到所述第二半导体器件；
其中，所述命令信号经由第二焊盘输入到所述第二半导体器件；以及
其中，所述数据经由第三焊盘输入到所述第二半导体器件。
3.如权利要求1所述的半导体系统，其中，所述第二半导体器件包括：
管道电路，其中，在所述写入操作期间，所述数据被储存在所述管道电路中作为所述模式数据；以及
核心区，其中，在所述写入复制操作期间，从储存在所述管道电路中的所述模式数据产生的所述内部数据被储存在所述核心区中。
4.如权利要求1所述的半导体系统，其中，所述第二半导体器件包括：
数据处理电路，其被配置为：当所述芯片选择信号被使能时，根据所述命令信号的逻辑电平组合，从所述数据产生所述内部数据，从所述数据产生所述模式数据，储存所述模式数据，以及从所述模式数据产生所述内部数据；以及
包括多个存储体组的核心区，其中，所述内部数据被储存在所述存储体组中的根据地址信号而选择的一个存储体组中。
5.如权利要求4所述的半导体系统，其中，所述数据处理电路包括：
命令解码器，其被配置为：当所述芯片选择信号被使能时，将所述命令信号解码以产生写入信号，将所述命令信号解码以产生标志信号，以及将所述命令信号解码以产生写入复制信号；以及
管道控制电路，其被配置为：产生输入控制信号和输出控制信号，当所述写入信号被使能时所述输入控制信号和所述输出控制信号被顺序地使能，其中，当所述写入复制信号被使能时，所述输出控制信号被禁止；
复制控制电路，其被配置为：产生复制输入控制信号，当所述标志信号被使能时，所述复制输入控制信号根据所述输入控制信号而被使能；以及被配置为：产生复制输出控制信号，当所述写入复制信号被使能时，所述复制输出控制信号根据反相输出控制信号而被使能；以及
管道电路，其被配置为：当所述输入控制信号被输入到所述管道电路时锁存所述数据；被配置为：当所述输出控制信号被输入到所述管道电路时，输出锁存的数据作为所述内部数据；被配置为：当所述复制输入控制信号被输入到所述管道电路时，储存所述数据作为所述模式数据；以及被配置为：当所述复制输出控制信号被输入到所述管道电路时，输出所述模式数据作为所述内部数据。
6.如权利要求5所述的半导体系统，其中，所述命令解码器包括：
写入信号发生电路，其被配置为与时钟信号同步以产生所述写入信号，当所述芯片选择信号被使能并且所述命令信号具有第一逻辑电平组合时，所述写入信号被使能；
标志信号发生电路，其被配置为与所述时钟信号同步以产生所述标志信号，当所述芯片选择信号被使能并且所述命令信号具有第二逻辑电平组合时，所述标志信号被使能；以及
写入复制信号发生电路，其被配置为与所述时钟信号同步以产生所述写入复制信号，当所述芯片选择信号被使能并且所述命令信号具有第三逻辑电平组合时，所述写入复制信号被使能。
7.如权利要求5所述的半导体系统，其中，所述管道控制电路包括：
内部时钟发生电路，其被配置为：当所述写入信号被输入到所述内部时钟发生电路时，产生与时钟信号同步地被触发的内部时钟信号；
输入控制信号发生电路，其被配置为：与所述内部时钟信号同步地将所述写入信号延迟第一预定时段，以产生所述输入控制信号；以及
输出控制信号发生电路，其被配置为与所述内部时钟信号同步地将所述写入信号延迟第二预定时段，以产生所述输出控制信号，
其中，当所述写入复制信号被输入到所述输出控制信号发生电路时，所述输出控制信号被禁止。
8.如权利要求5所述的半导体系统，其中，所述管道电路包括：
第一锁存电路，其被配置为：当所述输入控制信号被输入到所述第一锁存电路时，锁存所述数据以产生锁存数据；以及被配置为：当所述输出控制信号被输入到所述第一锁存电路时，输出所述锁存数据作为所述内部数据；以及
第二锁存电路，其被配置为：当所述复制输入控制信号被输入到所述第二锁存电路时，锁存所述数据以产生所述模式数据；以及被配置为：当所述复制输出控制信号被输入到所述第二锁存电路时，输出所述模式数据作为所述内部数据。
9.一种半导体系统，包括：
第一半导体器件，其被配置为输出芯片选择信号、命令信号、第一数据和第二数据；以及
第二半导体器件，其包括核心区和管道电路，其中，所述第二半导体器件被配置为：
当所述芯片选择信号被使能并且根据所述命令信号的逻辑电平组合来执行写入操作时，从所述第一数据和所述第二数据产生第一内部数据和第二内部数据以及第一模式数据和第二模式数据，在产生所述第一内部数据和所述第二内部数据以及所述第一模式数据和所述第二模式数据之后将所述第一内部数据和所述第二内部数据储存在所述核心区中，以及将所述第一模式数据和所述第二模式数据储存在所述管道电路中；以及
当所述芯片选择信号被使能并且根据所述命令信号的逻辑电平组合来执行写入复制操作时，从所述第一模式数据和所述第二模式数据产生所述第一内部数据和所述第二内部数据，以及将所述第一内部数据和所述第二内部数据储存在所述核心区中，
其中，所述写入复制操作是在所述写入操作被执行之后执行的。
10.如权利要求9所述的半导体系统，其中，所述第二半导体器件包括：
第一数据处理电路，其被配置为：当所述芯片选择信号被使能时，根据所述命令信号的逻辑电平组合，从所述第一数据产生所述第一内部数据，从所述第一数据产生所述第一模式数据，储存所述第一模式数据，以及从所述第一模式数据产生所述第一内部数据；
第二数据处理电路，其被配置为：当所述芯片选择信号被使能时，根据所述命令信号的逻辑电平组合，从所述第二数据产生所述第二内部数据，从所述第二数据产生所述第二模式数据，储存所述第二模式数据，以及从所述第二模式数据产生所述第二内部数据；以及
包括多个存储体组的核心区，其中，所述第一内部数据和所述第二内部数据被储存在所述存储体组中的根据地址信号而选择的一个存储体组中。
11.如权利要求10所述的半导体系统，其中，所述第一数据处理电路包括：
第一命令解码器，其被配置为：当所述芯片选择信号被使能时，将所述命令信号解码以产生第一写入信号，将所述命令信号解码以产生第一标志信号，以及将所述命令信号解码以产生第一写入复制信号；
第一管道控制电路，其被配置为：产生第一输入控制信号和第一输出控制信号，当所述第一写入信号被使能时所述第一输入控制信号和所述第一输出控制信号被顺序地使能，其中，当所述第一写入复制信号被使能时，所述第一输出控制信号被禁止；
第一复制控制电路，其被配置为：产生第一复制输入控制信号，当所述第一标志信号被使能时，所述第一复制输入控制信号根据所述第一输入控制信号而被使能；以及被配置为：产生第一复制输出控制信号，当所述第一写入复制信号被使能时，所述第一复制输出控制信号根据第一反相输出控制信号而被使能；以及
第一管道电路，其被配置为：当所述第一输入控制信号被输入到所述第一管道电路时锁存所述第一数据；被配置为：当所述第一输出控制信号被输入到所述第一管道电路时，输出被锁存的第一数据作为所述第一内部数据；被配置为：当所述第一复制输入控制信号被输入到所述第一管道电路时，储存所述第一数据作为所述第一模式数据；以及被配置为：当所述第一复制输出控制信号被输入到所述第一管道电路时，输出所述第一模式数据作为所述第一内部数据。
12.如权利要求11所述的半导体系统，其中，所述第一命令解码器包括：
第一写入信号发生电路，其被配置为与时钟信号同步以产生所述第一写入信号，当所述芯片选择信号被使能并且所述命令信号具有第一逻辑电平组合时，所述第一写入信号被使能；
第一标志信号发生电路，其被配置为与所述时钟信号同步以产生所述第一标志信号，当所述芯片选择信号被使能并且所述命令信号具有第二逻辑电平组合时，所述第一标志信号被使能；以及
第一写入复制信号发生电路，其被配置为与所述时钟信号同步以产生所述第一写入复制信号，当所述芯片选择信号被使能并且所述命令信号具有第三逻辑电平组合时，所述第一写入复制信号被使能。
13.如权利要求11所述的半导体系统，其中，所述第一管道控制电路包括：
第一内部时钟发生电路，其被配置为：当所述第一写入信号被输入到所述第一内部时钟发生电路时，产生与时钟信号同步地被触发的第一内部时钟信号；
第一输入控制信号发生电路，其被配置为：与所述第一内部时钟信号同步地将所述第一写入信号延迟第一预定时段，以产生所述第一输入控制信号；以及
第一输出控制信号发生电路，其被配置为：与所述第一内部时钟信号同步地将所述第一写入信号延迟第二预定时段，以产生所述第一输出控制信号，
其中，当所述第一写入复制信号被输入到所述第一输出控制信号发生电路时，所述第一输出控制信号被禁止。
14.如权利要求11所述的半导体系统，其中，所述第一管道电路包括：
第一锁存电路，其被配置为：当所述第一输入控制信号被输入到所述第一锁存电路时，锁存所述第一数据以产生第一锁存数据；以及被配置为：当所述第一输出控制信号被输入到所述第一锁存电路时，输出所述第一锁存数据作为所述第一内部数据；以及
第二锁存电路，其被配置为：当所述第一复制输入控制信号被输入到所述第二锁存电路时，锁存所述第一数据以产生所述第一模式数据；以及被配置为：当所述第一复制输出控制信号被输入到所述第二锁存电路时，输出所述第一模式数据作为所述第一内部数据。
15.如权利要求10所述的半导体系统，其中，所述第二数据处理电路包括：
第二命令解码器，其被配置为：当所述芯片选择信号被使能时，将所述命令信号解码以产生第二写入信号，将所述命令信号解码以产生第二标志信号，以及将所述命令信号解码以产生第二写入复制信号；
第二管道控制电路，其被配置为：产生第二输入控制信号和第二输出控制信号，当所述第二写入信号被使能时所述第二输入控制信号和所述第二输出控制信号被顺序地使能，其中，当所述第二写入复制信号被使能时，所述第二输出控制信号被禁止；
第二复制控制电路，其被配置为：产生第二复制输入控制信号，当所述第二标志信号被使能时，所述第二复制输入控制信号根据所述第二输入控制信号而被使能；以及被配置为：产生第二复制输出控制信号，当所述第二写入复制信号被使能时，所述第二复制输出控制信号根据第二反相输出控制信号而被使能；以及
第二管道电路，其被配置为：当所述第二输入控制信号被输入到所述第二管道电路时锁存所述第二数据；被配置为：当所述第二输出控制信号被输入到所述第二管道电路时，输出被锁存的第二数据作为所述第二内部数据；被配置为：当所述第二复制输入控制信号被输入到所述第二管道电路时，储存所述第二数据作为所述第二模式数据；以及被配置为：当所述第二复制输出控制信号被输入到所述第二管道电路时，输出所述第二模式数据作为所述第二内部数据。
16.如权利要求15所述的半导体系统，其中，所述第二命令解码器包括：
第二写入信号发生电路，其被配置为与时钟信号同步以产生所述第二写入信号，当所述芯片选择信号被使能并且所述命令信号具有第一逻辑电平组合时，所述第二写入信号被使能；
第二标志信号发生电路，其被配置为与所述时钟信号同步以产生所述第二标志信号，当所述芯片选择信号被使能并且所述命令信号具有第二逻辑电平组合时，所述第二标志信号被使能；以及
第二写入复制信号发生电路，其被配置为与所述时钟信号同步以产生所述第二写入复制信号，当所述芯片选择信号被使能并且所述命令信号具有第三逻辑电平组合时，所述第二写入复制信号被使能。
17.如权利要求15所述的半导体系统，其中，所述第二管道控制电路包括：
第二内部时钟发生电路，其被配置为：当所述第二写入信号被输入到所述第二内部时钟发生电路时，产生与时钟信号同步地被触发的第二内部时钟信号；
第二输入控制信号发生电路，其被配置为：与所述第二内部时钟信号同步地将所述第二写入信号延迟第一预定时段，以产生所述第二输入控制信号；以及
第二输出控制信号发生电路，其被配置为：与所述第二内部时钟信号同步地将所述第二写入信号延迟第二预定时段，以产生所述第二输出控制信号，
其中，当所述第二写入复制信号被输入到所述第二输出控制信号发生电路时，所述第二输出控制信号被禁止。
18.如权利要求15所述的半导体系统，其中，所述第二管道电路包括：
第三锁存电路，其被配置为：当所述第二输入控制信号被输入到所述第三锁存电路时，锁存所述第二数据以产生第二锁存数据；以及被配置为：当所述第二输出控制信号被输入到所述第三锁存电路时，输出所述第二锁存数据作为所述第二内部数据；以及
第四锁存电路，其被配置为：当所述第二复制输入控制信号被输入到所述第四锁存电路时，锁存所述第二数据以产生所述第二模式数据；以及被配置为：当所述第二复制输出控制信号被输入到所述第四锁存电路时，输出所述第二模式数据作为所述第二内部数据。
19.一种半导体器件，包括：
第一数据处理电路，其被配置为：在根据芯片选择信号和命令信号的逻辑电平组合的写入操作期间，从第一数据产生第一内部数据，以及储存所述第一数据作为第一模式数据；以及被配置为：在根据芯片选择信号和命令信号的逻辑电平组合的写入复制操作期间，从所述第一模式数据产生所述第一内部数据；
第二数据处理电路，其被配置为：在所述写入操作期间，从第二数据产生第二内部数据，以及储存所述第二数据作为第二模式数据；以及被配置为：在所述写入复制操作期间，从所述第二模式数据产生所述第二内部数据；以及
核心区，其被配置为：根据地址信号来储存所述第一内部数据和所述第二内部数据，其中，所述写入复制操作是在所述写入操作被执行之后执行的。
20.如权利要求19所述的半导体器件，还包括至少一个管道电路，其中，在所述写入操作期间，所述第一数据和所述第二数据被储存在所述至少一个管道电路中作为所述第一模式数据和所述第二模式数据，以及其中，在所述写入复制操作期间，从储存在所述至少一个管道电路中的所述第一模式数据和所述第二模式数据产生的所述第一内部数据和所述第二内部数据被储存在所述核心区中。
21.如权利要求19所述的半导体器件，其中，所述第一数据处理电路包括：
第一命令解码器，其被配置为：当所述芯片选择信号被使能时，将所述命令信号解码以产生第一写入信号，将所述命令信号解码以产生第一标志信号，以及将所述命令信号解码以产生第一写入复制信号；
第一管道控制电路，其被配置为：产生第一输入控制信号和第一输出控制信号，当所述第一写入信号被使能时所述第一输入控制信号和所述第一输出控制信号被顺序地使能，其中，当所述第一写入复制信号被使能时，所述第一输出控制信号被禁止；
第一复制控制电路，其被配置为：产生第一复制输入控制信号，当所述第一标志信号被使能时，所述第一复制输入控制信号根据所述第一输入控制信号而被使能；以及被配置为：产生第一复制输出控制信号，当所述第一写入复制信号被使能时，所述第一复制输出控制信号根据第一反相输出控制信号而被使能；以及
第一管道电路，其被配置为：当所述第一输入控制信号被输入到所述第一管道电路时锁存所述第一数据；被配置为：当所述第一输出控制信号被输入到所述第一管道电路时，输出被锁存的第一数据作为所述第一内部数据；被配置为：当所述第一复制输入控制信号被输入到所述第一管道电路时，储存所述第一数据作为所述第一模式数据；以及被配置为：当所述第一复制输出控制信号被输入到所述第一管道电路时，输出所述第一模式数据作为所述第一内部数据。
22.如权利要求21所述的半导体器件，其中，所述第一命令解码器包括：
第一写入信号发生电路，其被配置为与时钟信号同步以产生所述第一写入信号，当所述芯片选择信号被使能并且所述命令信号具有第一逻辑电平组合时，所述第一写入信号被使能；
第一标志信号发生电路，其被配置为与所述时钟信号同步以产生所述第一标志信号，当所述芯片选择信号被使能并且所述命令信号具有第二逻辑电平组合时，所述第一标志信号被使能；以及
第一写入复制信号发生电路，其被配置为与所述时钟信号同步以产生所述第一写入复制信号，当所述芯片选择信号被使能并且所述命令信号具有第三逻辑电平组合时，所述第一写入复制信号被使能。
23.如权利要求21所述的半导体器件，其中，所述第一管道控制电路包括：
第一内部时钟发生电路，其被配置为：当所述第一写入信号被输入到所述第一内部时钟发生电路时，产生与时钟信号同步地被触发的第一内部时钟信号；
第一输入控制信号发生电路，其被配置为：与所述第一内部时钟信号同步地将所述第一写入信号延迟第一预定时段，以产生所述第一输入控制信号；以及
第一输出控制信号发生电路，其被配置为：与所述第一内部时钟信号同步地将所述第一写入信号延迟第二预定时段，以产生所述第一输出控制信号，
其中，当所述第一写入复制信号被输入到所述第一输出控制信号发生电路时，所述第一输出控制信号被禁止。
24.如权利要求21所述的半导体器件，其中，所述第一管道电路包括：
第一锁存电路，其被配置为：当所述第一输入控制信号被输入到所述第一锁存电路时，锁存所述第一数据以产生第一锁存数据；以及被配置为：当所述第一输出控制信号被输入到所述第一锁存电路时，输出所述第一锁存数据作为所述第一内部数据；以及
第二锁存电路，其被配置为：当所述第一复制输入控制信号被输入到所述第二锁存电路时，锁存所述第一数据以产生所述第一模式数据；以及被配置为：当所述第一复制输出控制信号被输入到所述第二锁存电路时，输出所述第一模式数据作为所述第一内部数据。
25.如权利要求19所述的半导体器件，其中，所述第二数据处理电路包括：
第二命令解码器，其被配置为：当所述芯片选择信号被使能时，将所述命令信号解码以产生第二写入信号，将所述命令信号解码以产生第二标志信号，以及将所述命令信号解码以产生第二写入复制信号；
第二管道控制电路，其被配置为：产生第二输入控制信号和第二输出控制信号，当所述第二写入信号被使能时所述第二输入控制信号和所述第二输出控制信号被顺序地使能，其中，当所述第二写入复制信号被使能时，所述第二输出控制信号被禁止；
第二复制控制电路，其被配置为：产生第二复制输入控制信号，当所述第二标志信号被使能时，所述第二复制输入控制信号根据所述第二输入控制信号而被使能；以及被配置为：产生第二复制输出控制信号，当所述第二写入复制信号被使能时，所述第二复制输出控制信号根据第二反相输出控制信号而被使能；以及
第二管道电路，其被配置为：当所述第二输入控制信号被输入到所述第二管道电路时锁存所述第二数据；被配置为：当所述第二输出控制信号被输入到所述第二管道电路时，输出被锁存的第二数据作为所述第二内部数据；被配置为：当所述第二复制输入控制信号被输入到所述第二管道电路时，储存所述第二数据作为所述第二模式数据；以及被配置为：当所述第二复制输出控制信号被输入到所述第二管道电路时，输出所述第二模式数据作为所述第二内部数据。
26.如权利要求25所述的半导体器件，其中，所述第二命令解码器包括：
第二写入信号发生电路，其被配置为与时钟信号同步以产生所述第二写入信号，当所述芯片选择信号被使能并且所述命令信号具有第一逻辑电平组合时，所述第二写入信号被使能；
第二标志信号发生电路，其被配置为与所述时钟信号同步以产生所述第二标志信号，当所述芯片选择信号被使能并且所述命令信号具有第二逻辑电平组合时，所述第二标志信号被使能；以及
第二写入复制信号发生电路，其被配置为与所述时钟信号同步以产生所述第二写入复制信号，当所述芯片选择信号被使能并且所述命令信号具有第三逻辑电平组合时，所述第二写入复制信号被使能。
27.如权利要求25所述的半导体器件，其中，所述第二管道控制电路包括：
第二内部时钟发生电路，其被配置为：当所述第二写入信号被输入到所述第二内部时钟发生电路时，产生与时钟信号同步地被触发的第二内部时钟信号；
第二输入控制信号发生电路，其被配置为：与所述第二内部时钟信号同步地将所述第二写入信号延迟第一预定时段，以产生所述第二输入控制信号；以及
第二输出控制信号发生电路，其被配置为：与所述第二内部时钟信号同步地将所述第二写入信号延迟第二预定时段，以产生所述第二输出控制信号，
其中，当所述第二写入复制信号被输入到所述第二输出控制信号发生电路时，所述第二输出控制信号被禁止。
28.根据权利要求25所述的半导体器件，其中，所述第二管道电路包括：
第三锁存电路，其被配置为：当所述第二输入控制信号被输入到所述第三锁存电路时，锁存所述第二数据以产生第二锁存数据；以及被配置为：当所述第二输出控制信号被输入到所述第三锁存电路时，输出所述第二锁存数据作为所述第二内部数据；以及
第四锁存电路，其被配置为：当所述第二复制输入控制信号被输入到所述第四锁存电路时，锁存所述第二数据以产生所述第二模式数据，以及被配置为：当所述第二复制输出控制信号被输入到所述第四锁存电路时，输出所述第二模式数据作为所述第二内部数据。
CN201910710877.2A 2018-12-11 2019-08-02 半导体器件和包括其的半导体系统 Active CN111312308B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0159102 2018-12-11
KR1020180159102A KR20200071396A (ko) 2018-12-11 2018-12-11 반도체장치 및 반도체시스템

Publications (2)

Publication Number Publication Date
CN111312308A CN111312308A (zh) 2020-06-19
CN111312308B true CN111312308B (zh) 2023-09-22

Family

ID=70972083

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910710877.2A Active CN111312308B (zh) 2018-12-11 2019-08-02 半导体器件和包括其的半导体系统

Country Status (3)

Country Link
US (1) US11355180B2 (zh)
KR (1) KR20200071396A (zh)
CN (1) CN111312308B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102576767B1 (ko) * 2018-12-03 2023-09-12 에스케이하이닉스 주식회사 반도체장치
KR20210077081A (ko) * 2019-12-16 2021-06-25 에스케이하이닉스 주식회사 반도체시스템 및 반도체장치
CN115565597A (zh) * 2021-07-02 2023-01-03 长鑫存储技术有限公司 一种信号生成电路、方法及半导体存储器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0509811A2 (en) * 1991-04-18 1992-10-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
CN1402255A (zh) * 2001-08-03 2003-03-12 富士通株式会社 半导体存储器
CN101847441A (zh) * 2009-03-23 2010-09-29 株式会社东芝 非易失性半导体存储装置
CN106024045A (zh) * 2015-03-31 2016-10-12 爱思开海力士有限公司 半导体器件
CN107578790A (zh) * 2016-07-05 2018-01-12 三星电子株式会社 命令窗口生成器和具有命令窗口生成器的存储器装置
CN107767899A (zh) * 2016-08-16 2018-03-06 爱思开海力士有限公司 半导体器件、半导体系统及其方法
CN108701099A (zh) * 2016-03-03 2018-10-23 高通股份有限公司 用于存储器系统的功率节省技术

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100368117B1 (ko) * 2000-12-28 2003-01-15 삼성전자 주식회사 레이트 선택 동기 파이프라인 타입 반도체 메모리장치에서의 데이터 코히런시 유지방법 및 그에 따른데이터 코히런시 유지회로
KR20150006305A (ko) * 2013-07-08 2015-01-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 시스템
KR20170060739A (ko) * 2015-11-25 2017-06-02 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0509811A2 (en) * 1991-04-18 1992-10-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
CN1402255A (zh) * 2001-08-03 2003-03-12 富士通株式会社 半导体存储器
CN101847441A (zh) * 2009-03-23 2010-09-29 株式会社东芝 非易失性半导体存储装置
CN106024045A (zh) * 2015-03-31 2016-10-12 爱思开海力士有限公司 半导体器件
CN108701099A (zh) * 2016-03-03 2018-10-23 高通股份有限公司 用于存储器系统的功率节省技术
CN107578790A (zh) * 2016-07-05 2018-01-12 三星电子株式会社 命令窗口生成器和具有命令窗口生成器的存储器装置
CN107767899A (zh) * 2016-08-16 2018-03-06 爱思开海力士有限公司 半导体器件、半导体系统及其方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Amogh Agrawal等.X-SRAM: Enabling In-Memory Boolean Computations in CMOS Static Random Access Memories.《IEEE Transactions on Circuits and Systems I: Regular Papers》.2018,第65卷(第12期),4219-4232. *
谭燕林.基于FPGA的DDR2 SDRAM控制器设计.《中国优秀硕士学位论文全文数据库 信息科技辑》.2017,(第02期),I137-114. *

Also Published As

Publication number Publication date
US11355180B2 (en) 2022-06-07
CN111312308A (zh) 2020-06-19
US20200185025A1 (en) 2020-06-11
KR20200071396A (ko) 2020-06-19

Similar Documents

Publication Publication Date Title
US10354704B2 (en) Semiconductor memory device and memory system
CN111192611B (zh) 半导体器件
CN111312308B (zh) 半导体器件和包括其的半导体系统
CN110931061B (zh) 半导体器件
US10186314B2 (en) Data output circuit and semiconductor memory device including the same
US10762935B2 (en) Semiconductor devices
US6708255B2 (en) Variable input/output control device in synchronous semiconductor device
US9368175B2 (en) Semiconductor memory device receiving multiple commands simultaneously and memory system including the same
US10204665B2 (en) Memory device with interleaved bank access
CN111383677B (zh) 半导体器件
CN110970070B (zh) 半导体器件
CN113808631A (zh) 用于数据选通写入定时的设备、系统和方法
CN111145808B (zh) 半导体器件
CN109727621B (zh) 半导体存储装置以及包括其的半导体系统
US10983728B2 (en) Semiconductor devices
US6504767B1 (en) Double data rate memory device having output data path with different number of latches

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant