KR20150006305A - 반도체 메모리 장치 및 반도체 시스템 - Google Patents

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Abstract

반도체 시스템은 제1 커맨드를 인가하고, 전위데이터를 수신하여 상기 전위데이터의 구동력을 조절하기 위한 전위제어신호 및 제2 커맨드를 인가하는 컨트롤러 및 상기 제1 커맨드에 응답하여 패턴데이터를 전위입출력라인을 통해 상기 전위데이터로 출력하고, 상기 제2 커맨드에 응답하여 상기 전위제어신호를 저장하며, 상기 전위제어신호에 따라 상기 전위데이터의 구동력을 조절하는 반도체 메모리 장치를 포함한다.

Description

반도체 메모리 장치 및 반도체 시스템{SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 반도체 메모리 장치 및 반도체 시스템에 관한 것이다.
일반적으로 반도체 메모리 장치는 다수의 메모리셀(Memory Cell)이 구비되어 있으며, 고집적화에 따라 메모리셀의 개수가 급속도로 증가하고 있다. 이러한 메모리셀을 구비한 반도체 메모리 장치는 컨트롤러의 제어에 따라 리드동작 및 라이트동작을 수행하여 메모리셀에 데이터를 저장하거나, 메모리셀에 저장된 데이터를 외부로 출력한다.
한편, 반도체 시스템의 동작 속도가 빨라지면서 컨트롤러가 반도체 메모리 장치로 인가하는 커맨드, 어드레스 및 데이터간의 동작 타이밍을 맞추는 것이 동작의 안정성 및 정확성을 높이기 위해 중요한 요소가 되었다. 특히, 데이터의 입출력 속도가 빨라 질수록 반도체 메모리 장치와 컨트롤러간의 채널에 대한 지연량을 정확히 파악해 두어야 하는데, 이렇게 데이터가 전달되는 채널에 대한 각종 정보를 파악하는 것을 채널 트레이닝(Channel Training)이라고 한다.
도 1 은 종래기술의 반도체 시스템에서 데이터의 지연량 변화에 따라 데이터 오류가 발생되는 동작을 설명하기 위한 타이밍도이다.
우선, 제1 출력데이터(DOUT<1>)를 살펴보면, 클럭(CLK)의 라이징엣지(T1,T3)와 폴링엣지(T2,T4)에 제1 출력데이터(DOUT<1>)가 이미 레벨천이되어 있으므로 데이터 오류가 발생하지 않는다.
다음으로, 제2 출력데이터(DOUT<2>)를 살펴보면, 클럭(CLK)의 라이징엣지(T1,T3)와 폴링엣지(T2,T4)에 제2 출력데이터(DOUT<2>)가 레벨천이하는 구간이므로 데이터 오류가 발생할 수 있다.
다음으로, 제3 출력데이터(DOUT<3>)를 살펴보면 클럭(CLK)의 라이징엣지(T1,T3)와 폴링엣지(T2,T4)에 제3 출력데이터(DOUT<3>)가 레벨천이하는 구간이므로 데이터 오류가 발생할 수 있다.
즉, 제1 출력데이터(DOUT<1>)의 지연량은 정상인 경우이고, 제2 출력데이터(DOUT<2>)의 지연량은 정상 지연량보다 큰 경우이며, 제3 출력데이터(DOUT<3>)의지연량은 정상 지연량보다 작은 경우이다.
이와 같이 종래기술의 반도체 시스템에서 PVT(Process Voltage Temperature)변화에 따라 데이터의 지연량이 변화하여 클럭(CLK)의 라이징엣지와 폴링엣지에 데이터가 레벨천이하는 구간인 경우 데이터 오류가 발생할 수 있어 데이터의 신뢰성이 저하된다.
본 발명은 데이터의 지연량 변화에 따라 입출력라인를 구동하는 구동력을 조절하여 데이터의 레벨천이 구간을 조절함으로써 데이터의 신뢰성을 확보할 수 있는 반도체 시스템을 제공한다.
이를 위해 본 발명은 제1 커맨드를 인가하고, 전위데이터를 수신하여 상기 전위데이터의 구동력을 조절하기 위한 전위제어신호 및 제2 커맨드를 인가하는 컨트롤러 및 상기 제1 커맨드에 응답하여 패턴데이터를 전위입출력라인을 통해 상기 전위데이터로 출력하고, 상기 제2 커맨드에 응답하여 상기 전위제어신호를 저장하며, 상기 전위제어신호에 따라 상기 전위데이터의 구동력을 조절하는 반도체 메모리 장치를 포함하는 반도체 시스템을 제공한다.
또한, 본 발명은 제1 커맨드에 응답하여 전위데이터의 구동력을 조절하기 위한 전위제어신호를 전위구동신호로 전달하고, 제2 커맨드에 응답하여 상기 전위제어신호를 저장하며, 기 설정된 레벨조합을 갖는 패턴데이터를 전위입출력라인에 싣는 구동신호생성부 및 상기 전위입출력라인에 실린 신호에 응답하여 상기 전위데이터를 생성하되, 상기 전위데이터는 상기 전위구동신호에 따라 구동력이 조절되는 출력버퍼를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에 의하면 데이터의 지연량 변화에 따라 입출력라인를 구동하는 구동력을 조절하여 데이터의 레벨천이 구간을 조절함으로써 데이터의 신뢰성을 확보할 수 있는 효과가 있다.
도 1 은 종래기술의 반도체 시스템에서 데이터의 지연량 변화에 따라 데이터 오류가 발생되는 동작을 설명하기 위한 타이밍도이다.
도 2 는 본 발명의 일 실시예에 따른 반도체 시스템의 구성을 도시한 블럭도이다.
도 3 은 도 2에 도시된 반도체 시스템에 포함된 컨트롤러의 구성을 도시한 블럭도이다.
도 4 는 도 2에 도시된 반도체 시스템에 포함된 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 5 는 도 4에 도시된 반도체 메모리 장치에 포함된 출력버퍼의 구성을 도시한 블럭도이다.
도 6 는 도 5에 도시된 제1 출력버퍼에 포함된 제1 전치구동부의 일 실시예에 따른 회로도이다.
도 7 은 도 5에 도시된 제2 출력버퍼에 포함된 제2 전치구동부의 일 실시예에 따른 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2 는 본 발명의 일 실시예에 따른 반도체 시스템의 구성을 도시한 블럭도이다.
도 2에 도시된 바와같이, 본 발명의 일 실시예에 따른 반도체 시스템은 컨트롤러(1) 및 반도체 메모리 장치(2)를 포함한다.
컨트롤러(1)는 제1 커맨드(MRR)를 인가하고, 제1 내지 제4 전위데이터(DQ1<1:4>) 및 제1 내지 제4 후위데이터(DQ2<1:4>)를 수신하여 제1 내지 제4 전위제어신호(DC1<1:4>) 및 제1 내지 제4 후위제어신호(DC2<1:4>) 및 제2 커맨드(MRW)를 인가한다.
반도체 메모리 장치(2)는 제1 커맨드(MRR)를 입력받아 제1 내지 제4 전위데이터(DQ1<1:4>) 및 제1 내지 제4 후위데이터(DQ2<1:4>)를 출력하고, 제2 커맨드(MRW)를 입력받아 제1 내지 제4 전위제어신호(DC1<1:4>) 및 제1 내지 제4 후위제어신호(DC2<1:4>)를 저장하며, 제1 내지 제4 전위제어신호(DC1<1:4>) 및 제1 내지 제4 후위제어신호(DC2<1:4>)의 레벨조합에 따라 제1 내지 제4 전위데이터(DQ1<1:4>) 및 제1 내지 제4 후위데이터(DQ2<1:4>)의 구동력을 조절한다. 여기서, 제1 내지 제4 전위제어신호(DC1<1:4>)는 제1 내지 제4 전위데이터(DQ1<1:4>)의 구동력을 조절하기 위한 신호이고, 제1 내지 제4 후위제어신호(DC2<1:4>)는 제1 내지 제4 후위데이터(DQ2<1:4>)의 구동력을 조절하기 위한 신호이다.
좀더 구체적으로 본 발명의 일 실시예에 따른 컨트롤러(1)의 구성을 도 3을 참고하여 살펴보면 다음과 같다.
도 3에 도시된 바와 같이, 컨트롤러(1)는 커맨드생성부(11), 선택신호생성부(12), 비교신호생성부(13) 및 제어신호생성부(14)를 포함한다.
커맨드생성부(11)는 테스트가 개시되는 경우 인에이블되는 테스트인에이블신호(TMEN)를 입력받아 제1 커맨드(MRR)의 펄스를 발생하고, 제1 내지 제4 전위데이터(DQ1<1:4>) 또는 제1 내지 제4 후위데이터(DQ2<1:4>)가 기 설정된 레벨조합이 아닌 경우 제1 커맨드(MRR)의 펄스를 발생한다. 그리고, 커맨드생성부(11)는 제1 내지 제4 전위데이터(DQ1<1:4>) 또는 제1 내지 제4 후위데이터(DQ2<1:4>)가 기 설정된 레벨조합인 경우 제2 커맨드(MRW)의 펄스를 발생한다.
선택신호생성부(12)는 제1 커맨드(MRR)의 펄스가 발생하는 시점부터 기 설정된 시간 이후 리드레이턴시신호(RDOUT)의 펄스가 입력되는 경우 선택신호(SEL)를 제1 레벨(로직로우레벨)로 생성한다. 그리고, 선택신호생성부(12)는 리드레이턴신호(RDOUT)의 펄스가 입력되고, 제1 내지 제4 전위데이터(DQ1<1:4>) 또는 제1 내지 제4 후위데이터(DQ2<1:4>)가 기 설정된 레벨조합인 경우 선택신호(SEL)를 제2 레벨(로직하이레벨)로 생성한다. 여기서, 리드레이턴시신호(RDOUT)는 제1 커맨드(MRR)가 입력되는 시점부터 데이터가 출력되는 시간 이후 인에이블되는 신호이다.
비교신호생성부(13)는 멀티플렉서(131), 비교코드생성부(132) 및 비교부(133)를 포함한다. 멀티플렉서(131)는 선택신호(SEL)가 제1 레벨(로직로우레벨)인 경우 제1 내지 제4 전위데이터(DQ1<1:4>)를 제1 내지 제4 선택데이터(SD<1:4>)로 전달하고, 선택신호(SEL)가 제2 레벨(로직하이레벨)인 경우 제1 내지 제4 후위데이터(DQ2<1:4>)를 제1 내지 제4 선택데이터(SD<1:4>)로 전달한다. 비교코드생성부(132)는 제1 내지 제4 선택데이터(SD<1:4>)의 레벨조합에 따라 레벨조합이 변하는 제1 및 제2 비교코드(S<1:2>)를 생한다. 비교부(133)는 제1 및 제2 비교코드(S<1:2>)와 기 설정된 레벨조합을 갖는 제1 및 제2 테스트코드(T<1:2>)의 레벨조합이 다른경우 비교신호(COMP)의 펄스를 생성한다. 즉, 비교신호생성부(13)는 선택신호(SEL)가 제1 레벨(로직로우레벨)로 입력되고, 제1 내지 제4 전위데이터(DQ1<1:4>)의 레벨조합이 기 설정된 레벨조합이 아닌 경우 비교신호(COMP)의 펄스를 생성한다. 그리고, 비교신호생성부(13)는 선택신호(SEL)가 제2 레벨(로직하이레벨)로 입력되고, 제1 내지 제4 후위데이터(DQ2<1:4>)의 레벨조합이 기 설정된 레벨조합이 아닌 경우 비교신호(COMP)의 펄스를 생성한다. 여기서, 제1 및 제2 비교코드(S<1:2>)는 제1 내지 제4 선택데이터(SD<1:4>)의 비트 중 로직하이레벨의 수에 따라 레벨조합이 변하는 신호이다. 또한, 제1 및 제2 테스트코드(T<1:2>)의 기 설정된 레벨조합은 제1 테스트코드(T<1>)가 로직하이레벨이고, 제2 테스트코드(T<2>)가 로직로우레벨로 설정되며, 제1 및 제2 테스트코드(T<1:2>)의 레벨조합은 실시예에 따라 다양하게 설정될 수 있다.
좀 더 구체적으로 제1 내지 제4 선택데이터(SD<1:4>)의 비트 중 로직하이레벨의 수에 따른 제1 및 제2 비교코드(S<1:2>)의 레벨조합은 아래 표 1 과같다.
제1 내지 제4 선택데이터(SD<1:4>)의
비트 중 로직하이레벨의 수		 S<2>
 S<1>
0개 L L
1개 L H
2개 H L
3개 H H
제어신호생성부(14)는 카운터(141) 및 디코더(142)를 포함한다. 카운터(141)는 비교신호(COMP)의 펄스가 입력되는 경우 제1 및 제2 카운팅신호(CNT<1:2>)를 카운팅한다. 디코더(142)는 선택신호(SEL)가 제1 레벨(로직로우레벨)인 경우 제1 및 제2 카운팅신호(CNT<1:2>)를 디코딩하여 제1 내지 제4 전위제어신호(DC1<1:4>)를 생성한다. 그리고, 디코더(142)는 선택신호(SEL)가 제2 레벨(로직하이레벨)인 경우 제1 및 제2 카운팅신호(CNT<1:2>)를 디코딩하여 제1 내지 제4 후위제어신호(DC1<1:4>)를 생성한다. 즉, 제어신호생성부(14)는 선택신호(SEL)가 제1 레벨(로직로우레벨)이고, 비교신호(COMP)의 펄스가 입력되는 경우 레벨조합이 변하는 제1 내지 제4 전위제어신호(DC1<1:4>)를 생성한다. 그리고, 제어신호생성부(14)는 선택신호(SEL)가 제2 레벨(로직하이레벨)이고, 비교신호(COMP)의 펄스가 입력되는 경우 레벨조합이 변하는 제1 내지 제4 후위제어신호(DC1<1:4>)를 생성한다.
좀 더 구체적으로 제1 및 제2 카운팅신호(CNT<1:2>)의 레벨조합에 따른 제1 내지 제4 전위제어신호(DC1<1:4>)의 레벨조합은 아래 표 2 와같다.
CNT<2> CNT<1> DC1<4> DC1<3> DC1<2> DC1<1>
L L L L L H
L H L L H H
H L L H H H
H H H H H H
좀 더 구체적으로 제1 및 제2 카운팅신호(CNT<1:2>)의 레벨조합에 따른 제1 내지 제4 후위제어신호(DC2<1:4>)의 레벨조합은 아래 표 3 과같다.
CNT<2> CNT<1> DC2<4> DC2<3> DC2<2> DC2<1>
L L L L L H
L H L L H H
H L L H H H
H H H H H H
좀더 구체적으로 본 발명의 일 실시예에 따른 반도체 메모리 장치(1)의 구성을 도 4를 참고하여 살펴보면 다음과 같다.
도 4에 도시된 바와 같이, 반도체 메모리 장치(2)는 구동신호생성부(21) 및 출력버퍼(22)를 포함한다.
구동신호생성부(21)는 입력버퍼(211), 신호저장부(212) 및 데이터입출력제어부(213)을 포함한다. 입력버퍼(211)는 제1 커맨드(MRR)를 버퍼링하여 제1 내부커맨드(IRD)를 생성하고, 제2 커맨드(MRW)를 버퍼링하여 제2 내부커맨드(IWT)를 생성한다. 신호저장부(212)는 제1 내부커맨드(IRD)가 입력되는 경우 제1 내지 제4 전위제어신호(DC1<1:4>)를 제1 내지 제4 전위구동신호(DRV1<1:4>)로 전달하고, 제1 내지 제4 후위제어신호(DC2<1:4>)를 제1 내지 제4 후위구동신호(DRV2<1:4>)로 전달하며, 제2 내부커맨드(IWT)가 입력되는 경우 제1 내지 제4 전위제어신호(DC1<1:4>) 및 제1 내지 제4 후위제어신호(DC2<1:4>)를 저장한다. 또한, 신호저장부(212)는 기 설정된 레벨조합을 갖는 제1 내지 제4 패턴데이터(PD<1:4>)를 출력한다. 데이터입출력제어부(213)는 테스트인에이블신호(TMEN)가 인에이블되는 경우 제1 내지 제4 패턴데이터(PD<1:4>)를 제1 내지 제4 전위입출력라인(GIO1<1:4>) 및 제1 내지 제4 후위입출력라인(GIO2<1:4>)에 싣는다. 그리고, 데이터입출력제어부(213)는 테스트인에이블신호(TMEN)가 디스에이블되는 경우 메모리셀에 저장된 제1 내지 제4 전위내부데이터(ID1<:4>)를 제1 내지 제4 전위입출력라인(GIO1<1:4>)에 싣고, 메모리셀에 저장된 제1 내지 제4 후위내부데이터(ID2<:4>)를 제1 내지 제4 후위입출력라인(GIO2<1:4>)에 싣는다. 여기서, 제1 내지 제4 패턴데이터(PD<1:4>)의 레벨조합은 제1 패턴데이터(PD<1>)가 로직로우레벨이고, 제2 패턴데이터(PD<2>)가 로직하이레벨이며, 제3 패턴데이터(PD<3>)가 로직로우레벨이고, 제4 패턴데이터(PD<4>)가 로직하이레벨로 설정된다. 또한, 제1 내지 제4 패턴데이터(PD<1:4>)의 레벨조합은 실시예에 따라 다양하게 설정될 수 있다.
출력버퍼(22)는 제1 내지 제4 전위구동신호(DRV1<1:4>)의 레벨조합에 따라 제1 내지 제4 전위입출력라인(GIO1<1:4>)을 구동하는 구동력을 조절하여 제1 내지 제4 전위데이터(DQ1<1:4>)를 생성한다. 그리고, 출력버퍼(22)는 제1 내지 제4 후위구동신호(DRV2<1:4>)의 레벨조합에 따라 제1 내지 제4 후위입출력라인(GIO2<1:4>)을 구동하는 구동력을 조절하여 제1 내지 제4 전위데이터(DQ1<1:4>)를 생성한다.
좀더 구체적으로 본 발명의 일 실시예에 따른 출력버퍼(22)의 구성을 도 5를 참고하여 살펴보면 다음과 같다.
도 5에 도시된 바와 같이, 출력버퍼(22)는 제1 출력버퍼(23) 및 제2 출력버퍼(25)를 포함한다.
제1 출력버퍼(23)는 제1 전치드라이버(231) 및 제1 드라이버(232)를 포함한다. 제1 전치드라이버(231)는 제1 내지 제4 전위구동신호(DRV1<1:4>)의 레벨조합에 따라 제1 내지 제4 전위입출력라인(GIO1<1:4>)을 구동하는 구동력이 조절되어 제1 내지 제4 전치전위데이터(PRE_DQ1<1:4>)를 생성한다. 제1 드라이버(232)는 제1 내지 제4 전치전위데이터(PRE_DQ1<1:4>)를 버퍼링하여 제1 패드(24)를 통해 제1 내지 제4 전위데이터(DQ1<1:4>)를 출력한다.
제2 출력버퍼(25)는 제2 전치드라이버(251) 및 제2 드라이버(252)를 포함한다. 제2 전치드라이버(251)는 제1 내지 제4 후위구동신호(DRV2<1:4>)의 레벨조합에 따라 제1 내지 제4 후위입출력라인(GIO2<1:4>)을 구동하는 구동력이 조절되어 제1 내지 제4 전치후위데이터(PRE_DQ2<1:4>)를 생성한다. 제2 드라이버(252)는 제1 내지 제4 전치후위데이터(PRE_DQ2<1:4>)를 버퍼링하여 제2 패드(26)를 통해 제1 내지 제4 후위데이터(DQ2<1:4>)를 출력한다.
좀더 구체적으로 본 발명의 일 실시예에 따른 제1 출력버퍼(23)에 포함된 제1 전치드라이버(231)의 구성을 도 6을 참고하여 살펴보면 다음과 같다.
도 6에 도시된 바와 같이, 제1 전치드라이버(231)는 제1 커맨드(MRR)가 입력되는 경우 로직하이레벨로 인에이블되는 리드인에이블신호(ENDQ)를 입력받아 제1 내지 제4 전위입출력라인(GIO1<1:4>)에 실린 신호를 버퍼링하여 제1 노드(nd21)로 출력하는 제1 낸드게이트(ND20), 제1 노드(nd21)를 반전버퍼링하여 제2 노드(nd22)로 출력하는 제1 인버터(IV20), 제1 전위구동신호(DRV1<1>) 및 제1 반전전위구동신호(DRVB1<1>)를 입력받아 제2 노드(nd22)를 구동하는 제1 구동부(2311), 제2 전위구동신호(DRV1<2>) 및 제2 반전전위구동신호(DRVB1<2>)를 입력받아 제2 노드(nd22)를 구동하는 제2 구동부(2312), 제3 전위구동신호(DRV1<3>) 및 제3 반전전위구동신호(DRVB1<3>)를 입력받아 제2 노드(nd22)를 구동하는 제3 구동부(2313) 및 제4 전위구동신호(DRV1<4>) 및 제4 반전전위구동신호(DRVB1<4>)를 입력받아 제2 노드(nd22)를 구동하는 제4 구동부(2314)로 구성된다. 즉, 제1 전치드라이버(231)는 제1 내지 제4 전위구동신호(DRV1<1:4>)의 레벨조합에 구동력이 조절된 제1 내지 제4 전치전위데이터(PRE_DQ1<1:4>)를 생성한다. 여기서, 제1 내지 제4 반전전위구동신호(DRVB1<1:4>)는 제1 내지 제4 전위구동신호(DRV1<1:4>)가 반전된 신호이다.
좀더 구체적으로 본 발명의 일 실시예에 따른 제2 출력버퍼(25)에 포함된 제2 전치드라이버(251)의 구성을 도 7을 참고하여 살펴보면 다음과 같다.
도 7에 도시된 바와 같이, 제2 전치드라이버(251)는 제1 커맨드(MRR)가 입력되는 경우 로직하이레벨로 인에이블되는 리드인에이블신호(ENDQ)를 입력받아 제1 내지 제4 후위입출력라인(GIO2<1:4>)에 실린 신호를 버퍼링하여 제3 노드(nd23)로 출력하는 제2 낸드게이트(ND21), 제3 노드(nd23)를 반전버퍼링하여 제4 노드(nd24)로 출력하는 제2 인버터(IV21), 제1 후위구동신호(DRV2<1>) 및 제1 반전후위구동신호(DRVB2<1>)를 입력받아 제4 노드(nd24)를 구동하는 제5 구동부(2511), 제2 후위구동신호(DRV2<2>) 및 제2 반전후위구동신호(DRVB2<2>)를 입력받아 제4 노드(nd24)를 구동하는 제6 구동부(2512), 제3 후위구동신호(DRV2<3>) 및 제3 반전후위구동신호(DRVB2<3>)를 입력받아 제4 노드(nd24)를 구동하는 제7 구동부(2513) 및 제4 후위구동신호(DRV2<4>) 및 제4 반전후위구동신호(DRVB2<4>)를 입력받아 제4 노드(nd24)를 구동하는 제8 구동부(2514)로 구성된다. 즉, 제2 전치드라이버(251)는 제1 내지 제4 후위구동신호(DRV2<1:4>)의 레벨조합에 구동력이 조절된 제1 내지 제4 전치후위데이터(PRE_DQ2<1:4>)를 생성한다. 여기서, 제1 내지 제4 반전후위구동신호(DRVB2<1:4>)는 제1 내지 제4 후위구동신호(DRV2<1:4>)가 반전된 신호이다.
이와 같이 구성된 반도체 시스템의 동작을 도 2 내지 도 7을 참고하여 제1 내지 제4 전위데이터(DQ1<1:4>)의 지연량이 정상적인 지연량보다 큰 경우에서 구동력을 조절하는 동작의 예를 들어 설명하되, 제1 내지 제4 패턴데이터(PD<1:4>)의 레벨조합이 'L,H,L,H'로 설정되고, 제1 내지 제4 전위제어신호(DC1<1:4>)의 레벨조합이 'L,L,L,H'로 설정되어 있는 경우를 설명하면 다음과 같다.
커맨드생성부(11)는 테스트가 개시되어 인에이블되는 테스트인에이블신호(TMEN)를 입력받아 제1 커맨드(MRR)의 펄스를 생성한다. 선택신호생성부(12)는 제1 커맨드(MRR)의 펄스가 생성되는 시점부터 기 설정된 시점이후 리드레이턴시신호(RDOUT)의 펄스를 입력받아 선택신호(SEL)를 제1 레벨(로직로우레벨)로 생성한다.
구동신호생성부(21)의 입력버퍼(211)는 제1 커맨드(MRR)의 펄스를 버퍼링하여 제1 내부커맨드(IRD)를 생성한다. 신호저장부(212)는 제1 내부커맨드(IRD)를 입력받아 제1 내지 제4 패턴데이터(PD<1:4>) 'L,H,L,H'를 출력한다. 데이터입출력제어부(213)는 제1 내부커맨드(IRD)를 입력받아 제1 내지 제4 패턴데이터(PD<1:4>) 'L,H,L,H'를 제1 내지 제4 전위입출력라인(GIO1<1:4>)에 싣는다. 제1 출력버퍼(23)는 제1 내지 제4 전위입출력라인(GIO1<1:4>)에 실린 신호를 버퍼링하여 제1 내지 제4 전위데이터(DQ1<1:4>)를 생성한다. 이때, 제1 출력버퍼(23)는 제1 내지 제4 전위제어신호(DC1<1:4>)가 'L,L,L,H'이므로 제1 구동부(231)가 구동된다.
비교신호생성부(13)의 멀티플렉서(131)는 로직로우레벨의 선택신호(SEL)를 입력받아 제1 내지 제4 전위데이터(DQ1<1:4>)를 제1 내지 제4 선택데이터(SD<1:4>)로 전달한다. 비교코드생성부(132)는 제1 내지 제4 선택데이터(SD<1:4>)의 레벨에 따라 레벨조합이 변하는 제1 및 제2 비교코드(S<1:2>)를 생성한다. 이때, 제1 내지 제4 전위데이터(DQ1<1:4>)의 지연량이 정상적인 지연량보다 큰 경우이므로 클럭의 라이징엣지와 폴링엣지 시점에 제1 내지 제4 전위데이터(DQ1<1:4>)가 레벨천이하는 구간이된다. 따라서, 비교코드생성부(132)는 제1 및 제2 비교코드(S<1:2>)를 'H,L'로 생성하지 않는다. 비교부(133)는 제1 및 제2 비교코드(S<1:2>)와 'H,L'레벨조합을 갖는 제1 및 제2 테스트코드(T<1:2>)를 비교하여 비교신호(COMP)의 펄스를 생성한다. 여기서, 제1 및 제2 테스트코드(T<1:2>) 'H,L'는 제1 테스트코드(T<1>)가 로직로우레벨이고, 제2 테스트코드(T<2>)가 로직하이레벨임을 의미한다. 또한, 제1 내지 제4 패턴데이터(PD<1:4>)의 비트 중 로직하이레벨의 비트가 2개 이므로 제1 및 제2 테스트코드(T<1:2>)의 레벨조합은 'H,L'로 설정된다.
제어신호생성부(14)의 카운터(141)는 제1 및 제2 카운팅신호(CNT<1:2>)를 카운팅하여 제1 및 제2 카운팅신호(CNT<1:2>) 'L,H'를 생성한다. 여기서, 제1 및 제2 카운팅신호(CNT<1:2>) 'L,H'는 제1 카운팅신호(CNT<1>)가 로직하이레벨이고, 제2 카운팅신호(CNT<2>)가 로직로우레벨임을 의미한다. 디코더(142)는 선택신호(SEL)가 제1 레벨(로직로우레벨)이므로 제1 및 제2 카운팅신호(CNT<1:2>)를 디코딩하여 제1 내지 제4 전위제어신호(DC<1:4>)를 'L,L,H,H'로 생성한다.
커맨드생성부(11)는 비교신호(COMP)의 펄스를 입력받아 제1 커맨드(MRR)의 펄스를 생성한다. 선택신호생성부(12)는 제1 커맨드(MRR)의 펄스가 생성되는 시점부터 기 설정된 시점에 인에이블되는 리드레이턴시신호(RDOUT)를 입력받아 선택신호(SEL)를 제1 레벨(로직로우레벨)로 생성한다.
입력버퍼(211)는 제1 커맨드(MRR)의 펄스를 버퍼링하여 제1 내부커맨드(IRD)를 생성한다. 신호저장부(212)는 제1 내부커맨드(IRD)를 입력받아 제1 내지 제4 전위제어신호(DC1<1:4>)를 제1 내지 제4 전위구동신호(DRV1<1:4>)로 전달하고, 제1 내지 제4 패턴데이터(PD<1:4>) 'L,H,L,H'를 출력한다. 데이터입출력제어부(213)는 제1 내지 제4 패턴데이터(PD<1:4>) 'L,H,L,H'를 제1 내지 제4 전위입출력라인(GIO1<1:4>)에 싣는다. 제1 출력버퍼(23)는 제1 내지 제4 전위구동신호(DRV1<1:4>) 'L,L,H,H'를 입력받아 제1 내지 제4 전위입출력라인(GIO1<1:4>)에 실린 신호를 버퍼링하여 구동력이 증가한 제1 내지 제4 전위데이터(DQ1<1:4>)를 생성한다. 이때, 제1 출력버퍼(23)는 제1 내지 제4 전위구동신호(DRV1<1:4>)가 'L,L,H,H' 이므로 제1 구동부(231) 및 제2 구동부(232)가 구동되어 제1 내지 제4 전위데이터(DQ1<1:4>)를 구동하는 구동력이 증가한다.
비교신호생성부(13)의 멀티플렉서(131)는 로직로우레벨의 선택신호(SEL)를 입력받아 제1 내지 제4 전위데이터(DQ1<1:4>)를 제1 내지 제4 선택데이터(S<1:4>)로 전달한다. 비교코드생성부(132)는 제1 내지 제4 선택데이터(S<1:4>)의 레벨에 따라 레벨조합이 변하는 제1 및 제2 비교코드(S<1:2>)를 생성한다. 이때, 제1 내지 제4 전위데이터(DQ1<1:4>)가 구동되는 구동력이 증가되었으므로 제1 내지 제4 전위데이터(DQ1<1:4>)의 레벨천이 구간이 짧아진다. 따라서, 클럭의 라이징엣지와 폴링엣지 시점에 제1 내지 제4 전위데이터(DQ1<1:4>)의 레벨천이구간 이후이므로 제1 및 제2 비교코드(S<1:2>)가 'H,L'로 생성된다. 비교부(133)는 제1 및 제2 비교코드(S<1:2>)와 'H,L'레벨조합을 갖는 제1 및 제2 테스트코드(T<1:2>)를 비교하여 비교신호(COMP)의 펄스를 생성하지 않는다.
제어신호생성부(14)의 카운터(141)는 제1 및 제2 카운팅신호(CNT<1:2>) 'L,H'를 카운팅하지 않는다. 디코더(142)는 선택신호(SEL)가 제1 레벨(로직로우레벨)이므로 제1 및 제2 카운팅신호(CNT<1:2>)를 디코딩하여 제1 내지 제4 전위제어신호(DC<1:4>)를 'L,L,H,H'로 생성한다.
선택신호생성부(12)는 제1 커맨드(MRR)의 펄스가 생성되는 시점부터 기 설정된 시점이후 리드레이턴시신호(RDOUT)의 펄스가 입력되고, 비교신호(COMP)의 펄스가 입력되지 않으므로 선택신호(SEL)를 제2 레벨(로직하이레벨)로 생성한다. 커맨드생성부(11)는 제2 레벨(로직하이레벨)의 선택신호(SEL)와 비교신호(COMP)의 펄스가 입력되지 않으므로 제2 커맨드(MRW)의 펄스를 생성한다.
입력버퍼(211)는 제2 커맨드(MRW)의 펄스를 버퍼링하여 제2 내부커맨드(IWT)를 생성한다. 신호저장부(212)는 제2 내부커맨드(IWT)를 입력받아 제1 내지 제4 전위제어신호(DC1<1:4>)를 저장한다.
이후, 테스트 종료후 데이터입출력제어부(213)는 메모리셀에 저장된 제1 내지 제4 전위내부데이터(ID1<1:4>)를 제1 내지 제4 전위입출력라인(GIO1<1:4>)에 싣는다. 제1 출력버퍼(23)는 제1 내지 제4 전위구동신호(DRV1<1:4>) 'L,L,H,H'에 따라 구동력이 증가한 제1 내지 제4 전위데이터(DQ1<1:4>)를 출력한다.
이와 같이 구성된 반도체 시스템은 PVT(Process Voltage Temperature)변화에 따라 데이터의 지연량이 변화하는 경우 입출력라인을 구동하는 구동력을 조절하여 데이터의 레벨천이 구간을 조절함으로써 데이터 데이터의 신뢰성을 확보할 수 있다.
1. 컨트롤러 2. 반도체 메모리 장치
11. 커맨드생성부 12. 선택신호생성부
13. 비교신호생성부 14. 제어신호생성부
21. 구동신호생성부 22. 출력버퍼
23. 제1 출력버퍼 24. 제1 패드
25. 제2 출력버퍼 26. 제2 패드
131. 멀티플렉서 132. 비교코드생성부
133. 비교부 141.카운터
142. 디코더 211. 입력버퍼
212. 신호저장부 213. 데이터입출력제어부
231. 제1 전치드라이버 232. 제1 드라이버
251. 제2 전치드라이버 252. 제2 드라이버
2311 ~ 2314 : 제1 내지 제4 구동부
2511 ~ 2514 : 제5 내지 제8 구동부

Claims (20)

  1. 제1 커맨드를 인가하고, 전위데이터를 수신하여 상기 전위데이터의 구동력을 조절하기 위한 전위제어신호 및 제2 커맨드를 인가하는 컨트롤러; 및
    상기 제1 커맨드에 응답하여 패턴데이터를 전위입출력라인을 통해 상기 전위데이터로 출력하고, 상기 제2 커맨드에 응답하여 상기 전위제어신호를 저장하며, 상기 전위제어신호에 따라 상기 전위데이터의 구동력을 조절하는 반도체 메모리 장치를 포함하는 반도체 시스템.
  2. 제 1 항에 있어서, 상기 전위제어신호는 상기 전위입출력라인을 통해 출력되는 상기 전위데이터의 지연량에 따라 레벨조합이 변하는 신호인 반도체 시스템.
  3. 제 1 항에 있어서, 상기 컨트롤러는
    상기 전위데이터와 상기 패턴데이터의 레벨조합이 서로 다른경우 발생하는 펄스를 포함하는 비교신호를 생성하는 비교신호생성부;
    상기 비교신호의 펄스에 응답하여 상기 전위제어신호의 레벨조합을 변화시키는 제어신호생성부; 및
    테스트인에이블신호에 응답하여 상기 비교신호의 펄스가 발생하는 경우 상기 제1 커맨드를 생성하고, 상기 비교신호의 펄스가 발생하지 않는 경우 상기 제2 커맨드를 생성하는 커맨드생성부를 포함하는 반도체 시스템.
  4. 제 3 항에 있어서, 상기 비교신호생성부는
    선택신호에 응답하여 상기 전위데이터를 선택데이터로 전달하는 멀티플렉서;
    상기 제1 커맨드의 펄스에 응답하여 디스에이블되고, 상기 선택데이터의 레벨조합에 따라 레벨조합이 변하는 비교코드를 생성하는 비교코드생성부; 및
    상기 제1 커맨드의 펄스에 응답하여 디스에이블되고, 상기 비교코드와 기 설정된 레벨조합을 갖는 테스트코드를 비교하여 상기 비교신호를 생성하는 비교부를 포함하는 반도체 시스템.
  5. 제 3 항에 있어서, 상기 제어신호생성부는
    상기 비교신호의 펄스에 응답하여 카운팅신호를 카운팅하는 카운터; 및
    선택신호에 응답하여 상기 카운팅신호를 디코딩하여 상기 전위제어신호를 생성하는 디코더를 포함하는 반도체 시스템.
  6. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    상기 전위제어신호를 전위구동신호로 전달하고, 기 설정된 레벨조합을 갖는 상기 패턴데이터를 상기 전위입출력라인에 싣는 구동신호생성부; 및
    상기 전위입출력라인에 실린 신호에 응답하여 상기 전위데이터를 생성하되, 상기 전위데이터는 상기 전위구동신호에 따라 구동력이 조절되는 출력버퍼를 포함하는 반도체 시스템.
  7. 제 6 항에 있어서, 상기 구동신호생성부는
    상기 제1 커맨드를 버퍼링하여 제1 내부커맨드를 생성하고, 상기 제2 커맨드를 버퍼링하여 제2 내부커맨드를 생성하는 입력버퍼;
    상기 제1 내부커맨드에 응답하여 상기 전위제어신호를 상기 전위구동신호로 전달하고 상기 패턴데이터를 출력하며, 상기 제2 내부커맨드에 응답하여 상기 전위제어신호를 저장하는 신호저장부; 및
    상기 제1 내부커맨드에 응답하여 상기 패턴데이터를 상기 전위입출력라인에 싣고, 상기 테스트가 종료되는 경우 내부데이터를 상기 전위입출력라인에 싣는 데이터입출력제어부를 포함하는 반도체 시스템.
  8. 제 7 항에 있어서, 상기 컨트롤러는 후위데이터를 수신하여 상기 후위데이터의 구동력을 조절하기 위한 후위제어신호를 인가하는 반도체 시스템.
  9. 제 8 항에 있어서, 상기 반도체 메모리 장치는 상기 제1 커맨드에 응답하여 상기 패턴데이터를 후위입출력라인을 통해 상기 후위데이터로 출력하고, 상기 제2 커맨드에 응답하여 상기 후위제어신호를 저장하며, 상기 후위제어신호에 따라 상기 후위데이터의 구동력을 조절하는 반도체 시스템.
  10. 제 9 항에 있어서, 상기 후위제어신호는 상기 후위입출력라인을 통해 출력되는 상기 후위데이터의 지연량에 따라 레벨조합이 변하는 신호인 반도체 시스템.
  11. 제 8 항에 있어서, 상기 컨트롤러는
    상기 제1 커맨드가 입력되는 시점으로부터 소정 시간 이후 발생하는 펄스를 포함하는 리드레이턴시신호에 응답하여 상기 선택신호를 제1 레벨로 생성하고, 상기 비교신호의 펄스가 생성되지 않는 경우 상기 선택신호를 제2 레벨로 생성하는 선택신호생성부를 더 포함하는 반도체 시스템.
  12. 제 11 항에 있어서, 상기 멀티플렉서는 상기 선택신호가 상기 제1 레벨인 경우 상기 전위데이터를 상기 선택데이터로 전달하고, 상기 선택신호가 상기 제2 레벨인 경우 상기 후위데이터를 상기 선택데이터로 전달하는 반도체 시스템.
  13. 제 11 항에 있어서, 상기 디코더는 상기 선택신호가 상기 제2 레벨인 경우 상기 카운팅신호를 디코딩하여 상기 후위제어신호를 생성하는 반도체 시스템.
  14. 제 9 항에 있어서, 상기 신호저장부는 상기 제1 커맨드에 응답하여 상기 후위제어신호를 후위구동신호로 전달하고 상기 패턴데이터를 출력하며, 상기 제2 커맨드에 응답하여 상기 후위제어신호를 저장하는 반도체 시스템.
  15. 제 14 항에 있어서, 상기 출력버퍼는 상기 후위입출력라인에 실린 신호에 응답하여 상기 후위데이터를 생성하되, 상기 후위데이터는 상기 후위구동신호에 따라 구동력이 조절되는 반도체 시스템.
  16. 제 15 항에 있어서, 상기 출력버퍼는
    상기 전위구동신호에 따라 구동력이 조절되는 상기 전위데이터를 제1 패드를 통해 출력하는 제1 출력버퍼; 및
    상기 후위구동신호에 따라 구동력이 조절되는 상기 후위데이터를 제2 패드를 통해 출력하는 제2 출력버퍼를 포함하는 반도체 시스템.
  17. 제1 커맨드에 응답하여 전위데이터의 구동력을 조절하기 위한 전위제어신호를 전위구동신호로 전달하고, 제2 커맨드에 응답하여 상기 전위제어신호를 저장하며, 기 설정된 레벨조합을 갖는 패턴데이터를 전위입출력라인에 싣는 구동신호생성부; 및
    상기 전위입출력라인에 실린 신호에 응답하여 상기 전위데이터를 생성하여 제1 패드를 통해 출력하되, 상기 전위데이터는 상기 전위구동신호에 따라 구동력이 조절되는 출력버퍼를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 전위제어신호는 상기 전위입출력라인을 통해 출력되는 상기 전위데이터의 지연량에 따라 레벨조합이 변하는 신호인 반도체 메모리 장치.
  19. 제 17 항에 있어서, 상기 제1 커맨드는 테스트가 개시되는 경우 발생하는 펄스 및 상기 전위제어신호의 레벨조합이 변하는 경우 발생하는 펄스를 포함하고, 상기 제2 커맨드는 상기 전위제어신호의 레벨조합이 변하지 않는 경우 발생하는 펄스를 포함하는 신호인 반도체 메모리 장치.
  20. 제 17 항에 있어서, 상기 구동신호생성부는
    상기 제1 커맨드를 버퍼링하여 제1 내부커맨드를 생성하고, 상기 제2 커맨드를 버퍼링하여 제2 내부커맨드를 생성하는 입력버퍼;
    상기 제1 내부커맨드에 응답하여 상기 전위제어신호를 상기 전위구동신호로 전달하고 상기 패턴데이터를 출력하며, 상기 제2 내부커맨드에 응답하여 상기 전위제어신호를 저장하는 신호저장부; 및
    상기 제1 내부커맨드에 응답하여 상기 패턴데이터를 상기 전위입출력라인에 싣고, 상기 테스트가 종료되는 경우 내부데이터를 상기 전위입출력라인에 싣는 데이터입출력제어부를 포함하는 반도체 메모리 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10114450B2 (en) * 2015-08-31 2018-10-30 Semiconductor Energy Laboratory Co., Ltd. Information processing device
KR20200071396A (ko) * 2018-12-11 2020-06-19 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6606705B1 (en) * 1999-09-15 2003-08-12 Intel Corporation Method and apparatus for configuring an I/O buffer having an initialized default signaling level to operate at a sampled external circuit signaling level
JP4366001B2 (ja) * 2000-08-11 2009-11-18 株式会社アドバンテスト 半導体メモリ試験方法・半導体メモリ試験装置
KR100401490B1 (ko) * 2000-10-31 2003-10-11 주식회사 하이닉스반도체 로오 버퍼를 내장한 반도체 메모리 장치
US7345464B2 (en) * 2004-09-16 2008-03-18 Semiconductor Components Industries, L.L.C. PWM power supply controller having multiple PWM signal assertions and method therefor
KR100902104B1 (ko) 2007-06-08 2009-06-09 주식회사 하이닉스반도체 반도체 메모리장치
KR100942947B1 (ko) 2007-06-29 2010-02-22 주식회사 하이닉스반도체 반도체 메모리 장치
JP2009187615A (ja) * 2008-02-05 2009-08-20 Elpida Memory Inc 半導体記憶装置
KR101006088B1 (ko) * 2009-06-04 2011-01-06 주식회사 하이닉스반도체 데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치 및 이를 포함하는 반도체 시스템
JP2013065372A (ja) * 2011-09-16 2013-04-11 Elpida Memory Inc 半導体装置およびそれを利用した情報処理システム

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