KR20180019308A - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체시스템은 커맨드, 어드레스 및 클럭을 출력하고, 데이터를 입출력하는 제1 반도체장치, 상기 커맨드의 조합이 기 설정된 조합인 경우 임피던스교정동작을 수행하고, 상기 임피던스교정동작에 의해 생성되는 풀업코드 및 풀다운코드를 출력하는 제2 반도체장치 및 상기 커맨드에 응답하여 라이트동작 또는 리드동작 시 상기 어드레스에 의해 선택되는 메모리셀의 내부데이터를 상기 데이터로 출력하거나 상기 데이터를 상기 내부데이터로 저장하되, 상기 풀업코드 및 상기 풀다운코드에 의해 상기 내부데이터 및 상기 데이터를 구동하는 구동력이 조절되는 제3 반도체장치를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 커맨드에 의해 임피던스교정동작을 수행하는 반도체장치 및 반도체시스템에 관한 것이다.
최근 반도체시스템에 대한 고속동작이 요구되므로, 반도체시스템에서 사용되는 내부신호들 간의 타이밍마진이 감소 되고 있다. 반도체시스템에 포함된 NMOS 트랜지스터들 및 PMOS 트랜지스터들은 공정 상태의 변동에 따라 문턱전압 및 턴온전류가 변화되므로, 반도체시스템에서 사용되는 내부신호들의 스큐에 영향을 미친다. 스큐 변화에 따라 내부신호들 간의 타이밍마진은 더욱더 감소 되어 반도체시스템의 오동작을 유발할 수 있다.
한편, 고속으로 동작하는 반도체시스템에 포함된 반도체장치들 간에 인터페이스되는 전송신호의 스윙폭이 점차 감소됨에 따라 인터페이스단에서 임피던스 미스매칭에 따른 전송신호의 반사가 심각해지고 있다. 임피던스 미스매칭은 공정 상태 변동 등의 현상에 기인하여 발생되므로, 온다이 터미네이션이라는 임피던스 매칭회로를 반도체시스템에 사용하고 있다.
임피던스교정(ZQ calibration)이란 공정 상태의 변동에 따라 온다이 터미네이션회로의 저항값을 조정하기 위해 코드들을 생성하는 과정을 말한다. 임피던스교정에 따라 저항값이 조절된 온다이 터미네이션회로는 인터페이스단의 임피던스 미스매칭을 제거하여 전송신호의 반사에 따라 왜곡되는 현상을 방지할 수 있다.
본 발명은 커맨드에 의해 임피던스교정동작을 수행하고, 임피던스교정동작에 의해 생성되는 풀업코드 및 풀다운코드를 생성하며, 라이트동작 또는 리드동작 시 풀업코드 및 풀다운코드에 따라 데이터를 구동하는 구동력이 조절되는 반도체장치 및 반도체시스템를 제공한다.
이를 위해 본 발명은 커맨드, 어드레스 및 클럭을 출력하고, 데이터를 입출력하는 제1 반도체장치, 상기 커맨드의 조합이 기 설정된 조합인 경우 임피던스교정동작을 수행하고, 상기 임피던스교정동작에 의해 생성되는 풀업코드 및 풀다운코드를 출력하는 제2 반도체장치 및 상기 커맨드에 응답하여 라이트동작 또는 리드동작 시 상기 어드레스에 의해 선택되는 메모리셀의 내부데이터를 상기 데이터로 출력하거나 상기 데이터를 상기 내부데이터로 저장하되, 상기 풀업코드 및 상기 풀다운코드에 의해 상기 내부데이터 및 상기 데이터를 구동하는 구동력이 조절되는 제3 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 커맨드의 조합이 기 설정된 조합인 경우 임피던스교정동작을 수행하고, 상기 임피던스교정동작에 의해 생성되는 풀업코드 및 풀다운코드를 출력하며, 상기 커맨드의 조합에 따라 라이트동작 또는 리드동작 시 메모리셀의 내부데이터에 응답하여 데이터를 구동하여 출력하거나, 상기 데이터에 응답하여 상기 내부데이터를 구동하되, 외부로부터 입력되는 상기 풀업코드 및 상기 풀다운코드에 의해 상기 내부데이터 및 상기 데이터를 구동하는 구동력이 조절되는 반도체장치를 제공한다.
본 발명에 의하면 커맨드에 의해 임피던스교정동작을 수행하고, 임피던스교정동작에 의해 생성되는 풀업코드 및 풀다운코드를 생성하며, 라이트동작 또는 리드동작 시 외부로부터 입력되는 풀업코드 및 풀다운코드에 따라 데이터를 구동하는 구동력이 조절됨으로써 임피던스교정동작을 위한 외부핀을 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 반도체시스템에 포함된 제2 반도체장치의 일 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 커맨드조합에 따라 수행되는 동작을 설명하기 위한 표이다.
도 5 는 도 2에 도시된 제2 반도체장치에 포함된 레이턴시조절회로의 일 실시예에 따른 내부 구성을 도시한 도면이다.
도 6 은 도 5에 도시된 레이턴시조절회로에 포함된 플래그신호생성회로의 일 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 7 은 도 5에 도시된 레이턴시조절회로에 포함된 제1 레이턴시조절회로의 일 실시예에 따른 내부 구성을 도시한 도면이다.
도 8 은 도 2에 도시된 제2 반도체장치에 포함된 임피던스교정회로의 일 실시예에 따른 내부 구성을 도시한 도면이다.
도 9 는 본 발명의 일 실시예에 따른 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 10 은 도 1 내지 도 9에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
도 11 은 도 1 내지 도 9에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 다른 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1), 제2 반도체장치(2) 및 제3 반도체장치(3)를 포함할 수 있다.
제1 반도체장치(1)는 칩선택신호(CS<1:2>), 커맨드(CMD<1:N>), 어드레스(ADD<1:M>) 및 클럭(CLK)을 출력할 수 있다. 제1 반도체장치(1)는 데이터(DQ<1:2>)를 입출력할 수 있다. 제1 반도체장치(1)는 임피던스교정동작에 진입하기 위한 기 설정된 조합의 커맨드(CMD<1:N>)를 출력할 수 있다. 제1 반도체장치(1)는 라이트동작 또는 리드동작에 진입하기 위한 기 설정된 조합의 커맨드(CMD<1:N>)를 출력할 수 있다. 제1 반도체장치(1)는 임피던스교정동작, 라이트동작 및 리드동작 시 토글링되는 클럭(CLK)을 출력할 수 있다. 제1 반도체장치(1)는 라이트동작 시 데이터(DQ<1:2>) 및 어드레스(ADD<1:M>)를 출력할 수 있다. 제1 반도체장치(1)는 리드동작 시 어드레스(ADD<1:M>)를 출력하고 데이터(DQ<1:2>)를 수신할 수 있다. 커맨드(CMD<1:N>)의 비트수 N은 자연수로 설정되고 실시예에 따라 다양한 비트수로 설정될 수 있다. 어드레스(ADD<1:M>)의 비트수 M은 자연수로 설정되고 실시예에 따라 다양한 비트수로 설정될 수 있다. 데이터(DQ<1:2>)의 비트수는 2로 설정되어 있지만 실시예에 따라 다양한 비트로 구현될 수 있다. 데이터(DQ<1:2>)는 실시예에 따라 연속되는 데이터열을 포함하도록 설정될 수 있다. 한편, 리드동작은 반도체장치의 동작에 따른 설정정보를 출력하는 모드레지스터리드동작(Mode Register Read)을 포함할 수 있다.
제2 반도체장치(2)는 칩선택신호(CS<1>)에 응답하여 커맨드(CMD<1:N>)의 조합이 기 설정된 조합인 경우 임피던스교정동작을 수행하고, 임피던스교정동작에 의해 생성되는 풀업코드(PU<1:K>) 및 풀다운코드(PD<1:K>)를 출력할 수 있다. 제2 반도체장치(2)는 커맨드(CMD<1:N>)의 조합에 따라 라이트동작 시 어드레스(ADD<1:M>)에 의해 선택되는 메모리셀에 데이터(DQ<1>)를 내부데이터(도 2의 ID)로 저장할 수 있다. 제2 반도체장치(2)는 커맨드(CMD<1:N>)의 조합에 따라 리드동작 시 어드레스(ADD<1:M>)에 의해 선택되는 메모리셀의 내부데이터(도 2의 ID)를 데이터(DQ<1>)로 출력할 수 있다. 제2 반도체장치(2)는 라이트동작 또는 리드동작 시 제3 반도체장치(3)로부터 입력되는 풀업코드(PU<1:K>) 및 풀다운코드(PD<1:K>)에 의해 내부데이터(도 2의 ID) 및 데이터(DQ<1>)를 구동하는 구동력이 조절될 수 있다.
본 발명의 일 실시예에 따른 제2 반도체장치(2)는 데이터(DQ<1>)의 왜곡을 방지하기 위한 온다이터미네이션회로(On Die Termination Circuit, 미도시)를 포함할 수 있다. 온다이터미네이션회로(On Die Termination Circuit, 미도시)는 초기화동작 시 턴온되지 않을 수 있다.
제3 반도체장치(3)는 칩선택신호(CS<2>)에 응답하여 커맨드(CMD<1:N>)의 조합이 기 설정된 조합인 경우 임피던스교정동작을 수행하고, 임피던스교정동작에 의해 생성되는 풀업코드(PU<1:K>) 및 풀다운코드(PD<1:K>)를 출력할 수 있다. 제3 반도체장치(3)는 커맨드(CMD<1:N>)의 조합에 따라 라이트동작 시 어드레스(ADD<1:M>)에 의해 선택되는 메모리셀에 데이터(DQ<2>)를 내부데이터(미도시)로 저장할 수 있다. 제3 반도체장치(3)는 커맨드(CMD<1:N>)의 조합에 따라 리드동작 시 어드레스(ADD<1:M>)에 의해 선택되는 메모리셀의 내부데이터(미도시)를 데이터(DQ<2>)로 출력할 수 있다. 제3 반도체장치(3)는 라이트동작 또는 리드동작 시 제2 반도체장치(2)로부터 입력되는 풀업코드(PU<1:K>) 및 풀다운코드(PD<1:K>)에 의해 내부데이터(미도시) 및 데이터(DQ<2>)를 구동하는 구동력이 조절될 수 있다.
본 발명의 일 실시예에 따른 제3 반도체장치(3)는 데이터(DQ<2>)의 왜곡을 방지하기 위한 온다이터미네이션회로(On Die Termination Circuit, 미도시)를 포함할 수 있다. 온다이터미네이션회로(On Die Termination Circuit, 미도시)는 초기화동작 시 턴온되지 않을 수 있다.
도 2를 참고하면, 본 발명의 일 실시예에 따른 제2 반도체장치(2)는 패드부(10), 커맨드디코더(20), 레이턴시조절회로(30), 임피던스교정회로(40), 메모리셀어레이(50) 및 데이터입출력회로(60)를 포함할 수 있다.
패드부(10)는 제1 패드(P1), 제2 패드(P2), 제3 패드(P3), 제4 패드(P4), 제5 패드(P5) 및 제6 패드(P6)를 포함할 수 있다. 패드부(10)에 포함되는 패드들은 실시예에 따라 다양한 수로 구비될 수 있다.
커맨드디코더(20)는 칩선택신호(CS<1>)에 응답하여 제1 패드(P1)로부터 입력되는 커맨드(CMD<1:N>)를 디코딩하여 라이트커맨드(WT), 리드커맨드(RD) 및 임피던스교정커맨드(ODT)를 생성할 수 있다. 커맨드디코더(20)는 칩선택신호(CS<1>)에 응답하여 제1 패드(P1)로부터 입력되는 커맨드(CMD<1:N>)에 의해 순차적으로 인에이블되는 라이트커맨드(WT) 및 리드커맨드(RD)를 생성할 수 있다. 커맨드디코더(20)는 칩선택신호(CS<1>)에 응답하여 제1 패드(P1)로부터 입력되는 커맨드(CMD<1:N>)가 라이트동작을 위한 조합인 경우 인에이블되는 라이트커맨드(WT)를 생성할 수 있다. 커맨드디코더(20)는 칩선택신호(CS<1>)에 응답하여 제1 패드(P1)로부터 입력되는 커맨드(CMD<1:N>)가 리드동작을 위한 조합인 경우 인에이블되는 리드커맨드(RD)를 생성할 수 있다. 커맨드디코더(20)는 칩선택신호(CS<1>)에 응답하여 제1 패드(P1)로부터 입력되는 커맨드(CMD<1:N>)가 기 설정된 조합인 경우 인에이블되는 임피던스교정커맨드(ODT)를 생성할 수 있다.
레이턴시조절회로(30)는 라이트커맨드(WT)를 제3 패드(P3)로부터 입력되는 클럭(CLK)이 제1 횟수만큼 입력되는 제1 구간만큼 시프팅하여 컬럼선택신호(WRYI)를 생성할 수 있다. 레이턴시조절회로(30)는 리드커맨드(RD)를 제3 패드(P3)로부터 입력되는 클럭(CLK)이 제1 횟수만큼 입력되는 제1 구간만큼 시프팅하여 컬럼선택신호(WRYI)를 생성할 수 있다. 레이턴시조절회로(30)는 임피던스교정커맨드(ODT)를 제3 패드(P3)로부터 입력되는 클럭(CLK)이 제2 횟수만큼 입력되는 제2 구간만큼 시프팅하여 임피던스교정인에이블신호(ODTEN)를 생성할 수 있다. 레이턴시조절회로(30)에서 라이트커맨드(WT) 또는 리드커맨드(RD)를 제1 구간만큼 시프팅하여 컬럼선택신호(WRYI)를 생성하는 동작은 후술하는 구성을 통해 구체적으로 설명하도록 한다. 레이턴시조절회로(30)에서 임피던스교정커맨드(ODT)를 제2 구간만큼 시프팅하여 임피던스교정인에이블신호(ODTEN)를 생성하는 동작은 후술하는 구성을 통해 구체적으로 설명하도록 한다.
임피던스교정회로(40)는 임피던스교정인에이블신호(ODTEN)에 응답하여 외부저항(도 6의 RZQ)의 저항값에 따라 조절되는 풀업코드(PU<1:K>) 및 풀다운코드(PD<1:K>)를 출력할 수 있다. 임피던스교정회로(40)는 임피던스교정인에이블신호(ODTEN)가 인에이블되는 경우 외부저항(도 6의 RZQ)의 저항값에 따라 조절되는 풀업코드(PU<1:K>)를 제4 패드(P4)를 통해 출력하고 풀다운코드(PD<1:K>)를 제5 패드(P5)를 통해 출력할 수 있다. 임피던스교정회로(40)는 임피던스교정인에이블신호(ODTEN)가 디스에이블되는 경우 제4 패드(P4)를 통해 풀업코드(PU<1:K>)를 입력받아 데이터출력회로(60)로 출력하고 제5 패드(P5)를 통해 풀다운코드(PD<1:K>)를 입력받아 데이터출력회로(60)로 출력할 수 있다. 임피던스교정회로(40)는 일반적인 ZQ calibration 회로로 구현될 수 있다.
메모리셀어레이(50)는 컬럼선택신호(WRYI)에 응답하여 제2 패드(P2)로부터 입력되는 어드레스(ADD<1:M>)에 의해 선택되는 메모리셀에 내부데이터(ID)를 저장하거나 저장된 내부데이터(ID)를 출력할 수 있다. 메모리셀어레이(50)는 라이트동작 시 컬럼선택신호(WRYI)에 응답하여 제2 패드(P2)로부터 입력되는 어드레스(ADD<1:M>)에 의해 선택되는 메모리셀에 내부데이터(ID)를 저장할 수 있다. 메모리셀어레이(50)는 리드동작 시 제2 패드(P2)로부터 입력되는 어드레스(ADD<1:M>)에 의해 선택되는 메모리셀의 내부데이터(ID)를 출력할 수 있다.
데이터입출력회로(60)는 내부데이터(ID)에 응답하여 풀업코드(PU<1:K>) 및 풀다운코드(PD<1:K>)에 따라 조절되는 구동력으로 데이터(DQ<1>)를 구동하거나 데이터(DQ<1>)에 응답하여 조절된 구동력으로 내부데이터(ID)를 구동할 수 있다. 데이터입출력회로(60)는 라이트동작 시 제6 패드(P6)로 입력되는 데이터(DQ<1>)에 응답하여 풀업코드(PU<1:K>) 및 풀다운코드(PD<1:K>)에 따라 조절되는 구동력으로 내부데이터(ID)를 구동할 수 있다. 데이터입출력회로(60)는 리드동작 시 내부데이터(ID)에 응답하여 풀업코드(PU<1:K>) 및 풀다운코드(PD<1:K>)에 따라 조절되는 구동력으로 데이터(DQ<1>)를 구동하여 제6 패드(P6)를 통해 출력할 수 있다.
한편, 본 발명의 일 실시예에 따른 제3 반도체장치(3)는 도 2에 도시된 제2 반도체장치(2)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
좀더 구체적으로 도 3을 참고하여 제2 반도체장치(2)의 라이트동작, 리드동작 및 모드레지스터리드동작에서 임피던스교정(ZQ calibration)에 진입하기 위한 커맨드의 조합을 살펴보면 다음과 같다. 설명에 앞서 본 발명의 커맨드(CMD<1:N>)는 5 비트로 설정되는 경우를 예를 들어 설명하도록 한다.
라이트동작(Write)에서 임피던스교정(ZQ calibration)을 진입하기 위한 커맨드의 조합은 칩선택신호(CS<1>)가 로직로우레벨(L)에서 레벨천이하지 않고, 제1 커맨드(CMD<1>)가 로직하이레벨(H), 제2 커맨드(CMD<2>)가 로직하이레벨(H), 제3 커맨드(CMD<3>)가 로직로우레벨(L), 제4 커맨드(CMD<4)가 로직로우레벨(L) 및 제5 커맨드(CMD<5>)가 로직하이레벨(H)로 입력되는 경우로 설정될 수 있다.
리드동작(Read)에서 임피던스교정(ZQ calibration)을 진입하기 위한 커맨드의 조합은 칩선택신호(CS<1>)가 로직로우레벨(L)에서 레벨천이하지 않고 ,제1 커맨드(CMD<1>)가 로직하이레벨(H), 제2 커맨드(CMD<2>)가 로직하이레벨(H), 제3 커맨드(CMD<3>)가 로직로우레벨(L), 제4 커맨드(CMD<4)가 로직로우레벨(L) 및 제5 커맨드(CMD<5>)가 로직로우레벨(L)인 경우로 설정될 수 있다.
모드레지스터리드동작(Mode Register Read)에서 임피던스교정(ZQ calibration)을 진입하기 위한 커맨드의 조합은 칩선택신호(CS<1>)가 로직로우레벨(L)에서 레벨천이하지 않고, 제1 커맨드(CMD<1>)가 로직하이레벨(H), 제2 커맨드(CMD<2>)가 로직로우레벨(L), 제3 커맨드(CMD<3>)가 로직로우레벨(L), 제4 커맨드(CMD<4)가 로직로우레벨(L) 및 제5 커맨드(CMD<5>)가 로직로우레벨(L)로 입력되는 경우로 설정될 수 있다.
좀더 구체적으로 도 4를 참고하여 제2 반도체장치(2)의 라이트동작, 리드동작 및 모드레지스터리드동작에서 임피던스교정(ZQ calibration)에 진입하지 않기 위한 커맨드의 조합을 살펴보면 다음과 같다. 설명에 앞서 본 발명의 커맨드(CMD<1:N>)는 5 비트로 설정되는 경우를 예를 들어 설명하도록 한다..
라이트동작(Write)에서 임피던스교정(ZQ calibration)을 수행하지 않는 경우의 커맨드 조합은 칩선택신호(CS<1>)가 로직로우레벨(L)에서 로직하이레벨(H)로 천이하고, 제1 커맨드(CMD<1>)가 로직하이레벨(H), 제2 커맨드(CMD<2>)가 로직하이레벨(H), 제3 커맨드(CMD<3>)가 로직로우레벨(L), 제4 커맨드(CMD<4)가 로직로우레벨(L) 및 제5 커맨드(CMD<5>)가 로직하이레벨(H)로 입력되는 경우로 설정될 수 있다.
리드동작(Read)에서 임피던스교정(ZQ calibration)을 수행하지 않는 경우의 커맨드 조합은 칩선택신호(CS<1>)가 로직로우레벨(L)에서 로직하이레벨(H)로 천이하고, 제1 커맨드(CMD<1>)가 로직하이레벨(H), 제2 커맨드(CMD<2>)가 로직하이레벨(H), 제3 커맨드(CMD<3>)가 로직로우레벨(L), 제4 커맨드(CMD<4)가 로직로우레벨(L) 및 제5 커맨드(CMD<5>)가 로직로우레벨(L)로 입력되는 경우로 설정될 수 있다.
모드레지스터리드동작(Mode Register Read)에서 임피던스교정(ZQ calibration)을 수행하지 않는 경우의 커맨드 조합은 칩선택신호(CS<1>)가 로직로우레벨(L)에서 로직하이레벨(H)로 천이하고, 제1 커맨드(CMD<1>)가 로직하이레벨(H), 제2 커맨드(CMD<2>)가 로직로우레벨(L), 제3 커맨드(CMD<3>)가 로직로우레벨(L), 제4 커맨드(CMD<4)가 로직로우레벨(L) 및 제5 커맨드(CMD<5>)가 로직로우레벨(L)로 입력되는 경우로 설정될 수 있다.
도 5를 참고하면 본 발명의 일 실시예에 따른 레이턴시조절회로(30)는 내부커맨드생성회로(31), 플래그신호생성회로(32), 제1 레이턴시조절회로(33), 제2 레이턴시조절회로(34) 및 DLL회로(35)를 포함할 수 있다.
내부커맨드생성회로(31)는 노어게이트(NR31) 및 인버터(IV31)로 구현되어, 라이트커맨드(WT), 리드커맨드(RD) 및 임피던스교정커맨드(ODT) 중 어느 하나가 입력되는 경우 인에이블되는 내부커맨드(ICMD)를 생성할 수 있다. 내부커맨드생성회로(31)는 라이트커맨드(WT), 리드커맨드(RD) 및 임피던스교정커맨드(ODT)중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 내부커맨드(ICMD)를 생성할 수 있다. 내부커맨드생성회로(31)는 라이트커맨드(WT), 리드커맨드(RD) 및 임피던스교정커맨드(ODT)를 논리합 연산을 수행하여 내부커맨드(ICMD)를 생성할 수 있다.
플래그신호생성회로(32)는 클럭(CLK)에 동기되어 내부커맨드(ICMD)에 응답하여 임피던스교정커맨드(ODT)로부터 플래그신호(FLAG)를 생성할 수 있다. 플래그신호생성회로(32)는 클럭(CLK)에 동기되어 내부커맨드(ICMD)가 생성되는 시점에 임피던스교정커맨드(ODT)를 래치하고 래치된 임피던스교정커맨드(ODT)를 플래그신호(FLAG)로 출력할 수 있다.
제1 레이턴시조절회로(33)는 플래그신호(FLAG), 라이트인에이블신호(WEN)에 응답하여 내부커맨드(ICMD)를 제2 구간만큼 시프팅하여 제1 레이턴시신호(WT_AL), 제2 레이턴시신호(RD_AL) 및 제3 레이턴시신호(ODT_AL)를 생성할 수 있다. 제2 구간은 어디티브 레이턴시(AL: Additive Latency)로 설정되며 tRCD(RAS to CAS Delay)구간동안 클럭(CLK)의 입력 횟수로 설정될 수 있다. 제2 구간은 실시예에 따라 다양한 클럭(CLK)의 입력 횟수로 설정될 수 있다. 라이트인에이블신호(WEN)는 라이트동작 시 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
제2 레이턴시조절회로(34)는 제1 레이턴시신호(WT_AL), 제2 레이턴시신호(RD_AL)를 제3 구간만큼 시프팅하여 컬럼선택신호(WRYI)를 생성할 수 있다. 제3 구간은 카스 레이턴시(CL: Column address strobe Latency)로 설정되며 컬럼어드레스 입력후 데이터 정렬시간을 확보하기 위한 클럭(CLK)의 입력 횟수로 설정될 수 있다. 제3 구간은 실시예에 따라 다양한 클럭(CLK)의 입력 횟수로 설정될 수 있다. 여기서, 앞서 설명한 제1 구간은 제2 구간과 제3 구간의 합으로 설정될 수 있다.
DLL회로(35)는 클럭(CLK)의 위상과 제3 레이턴시신호(ODT_AL)의 위상을 매칭하여 임피던스교정인에이블신호(ODTEN)로 출력할 수 있다. DLL회로(35)는 일반적인 DLL(Delay Lock Loop)회로로 구현될 수 있다.
도 6을 참고하면 본 발명의 일 실시예에 따른 플래그신호생성회로(32)는 제어신호생성회로(321) 및 플래그신호출력회로(322)를 포함할 수 있다.
제어신호생성회로(321)는 클럭(CLK)에 동기되어 내부커맨드(ICMD)가 입력되는 시점에 인에이블되는 입력제어신호(PI) 및 내부커맨드(ICMD)가 입력되는 시점으로부터 클럭(CLK)이 기 설정횟수 입력되는 경우 인에이블되는 출력제어신호(PO)를 생성할 수 있다. 여기서, 내부커맨드(ICMD)가 입력되는 시점으로부터 클럭(CLK)이 기 설정횟수 입력되는 경우는 어디티브 레이턴시(AL: Additive Latency) 구간보다 클럭(CLK)의 입력 횟수가 1회 적은 경우를 의미한다.
플래그신호출력회로(322)는 입력제어신호(PI)에 응답하여 임피던스교정커맨드(ODT)를 래치하고, 출력제어신호(PO)에 응답하여 래치된 임피던스교정커맨드(ODT)를 플래그신호(FLAG)로 출력할 수 있다.
도 7을 참고하면 본 발명의 일 실시예에 따른 제1 레이턴시조절회로(33)는 시프트레지스터(331), 제1 논리회로(332) 및 제2 논리회로(333)를 포함할 수 있다.
시프트레지스터(331)는 내부커맨드(ICMD)를 제2 구간만큼 시프팅하여 내부레이턴시신호(I_AL)를 생성할 수 있다. 시프트레지스터(331)는 내부커맨드(ICMD)를 어디티브 레이턴시(AL: Additive Latency)만큼 시프팅하여 내부레이턴시신호(I_AL)를 생성할 수 있다.
제1 논리회로(332)는 인버터(IV32), 노어게이트들(NR32,NR33)로 구현되어 플래그신호(FLAG) 및 라이트인에이블신호(WEN)에 응답하여 선택적으로 인에이블되는 제1 제어신호(CON<1>) 및 제2 제어신호(CON<2>)를 생성할 수 있다. 제1 논리회로(332)는 플래그신호(FLAG)가 로직로우레벨로 디스에이블되고 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 제1 제어신호(CON<1>)를 생성할 수 있다. 제1 논리회로(332)는 플래그신호(FLAG)가 로직로우레벨로 디스에이블되고 라이트인에이블신호(WEN)가 로직로우레벨로 디스에이블되는 경우 로직하이레벨로 인에이블되는 제2 제어신호(CON<2>)를 생성할 수 있다.
제2 논리회로(333)는 낸드게이트들(ND31,ND32,ND33) 및 인버터들(IV33,IV34,IV35)로 구현되어, 제1 제어신호(CON<1>), 제2 제어신호(CON<2>) 및 플래그신호(FLAG)에 응답하여 내부레이턴시신호(I_AL)를 제1 레이턴시신호(WT_AL), 제2 레이턴시신호(RD_AL) 및 제3 레이턴시신호(ODT_AL)로 출력할 수 있다. 제2 논리회로(333)는 제1 제어신호(CON<1>)가 로직하이레벨로 인에이블되는 경우 내부레이턴시신호(I_AL)를 제1 레이턴시신호(WT_AL)로 출력할 수 있다. 제2 논리회로(333)는 제2 제어신호(CON<2>)가 로직하이레벨로 인에이블되는 경우 내부레이턴시신호(I_AL)를 상기 제2 레이턴시신호(RD_AL)로 출력할 수 있다. 제2 논리회로(333)는 플래그신호(FLAG)가 로직하이레벨로 인에이블되는 경우 내부레이턴시신호(I_AL)를 제3 레이턴시신호(ODT_AL)로 출력할 수 있다.
도 8을 참고하면 본 발명의 일 실시예에 따른 임피던스교정회로(40)는 기준전압생성회로(41), 풀업코드생성회로(42) 및 풀다운코드생성회로(43)를 포함할 수 있다.
기준전압생성회로(41)는 전원전압(VDD)과 접지전압(VSS) 사이에 직렬로 연결되는 저항들에 의해 전원전압(VDD)을 전압분배하여 일정한 레벨을 갖는 기준전압(VREF)을 생성할 수 있다. 기준전압생성회로(41)에 포함되는 저항들의 수는 실시예에 따라 다양하게 설정될 수 있다. 기준전압생성회로(41)는 일정한 레벨을 갖는 기준전압(VREF)을 생성하기 위한 일반적인 전압생성회로로 구현될 수 있다.
풀업코드생성회로(42)는 임피던스교정인에이블신호(ODTEN)가 인에이블되는 경우 기준전압(VREF)과 외부저항(RZQ)이 연결되는 노드(nd41)의 전압을 비교하여 풀업코드(PU<1:K>)를 생성할 수 있다. 풀업코드생성회로(42)는 임피던스교정인에이블신호(ODTEN)가 디스에이블되는 경우 풀업코드(PU<1:K>)를 데이터입출력회로(60)로 출력할 수 있다.
좀더 구체적으로 풀업코드생성회로(42)는 제1 비교기(421), 제1 카운터(422) 및 제1 풀업구동회로(423)를 포함할 수 있다.
제1 비교기(421)는 노드(nd41)의 전압과 기준전압(VREF)을 비교하여 제1 비교신호(CP<1>)를 생성할 수 있다. 여기서, 제1 비교신호(CP<1>)는 노드(nd41)의 전압이 기준전압(VREF)보다 낮은 레벨인 경우 인에이블되도록 설정될 수 있다. 제1 비교기(421)는 노드(nd41)의 전압이 기준전압(VREF)보다 높은 레벨인 경우 로직하이레벨의 제1 비교신호(CP<1>)를 생성할 수 있고, 노드(nd41)의 전압이 기준전압(VREF)보다 낮은 레벨인 경우 로직로우레벨의 제1 비교신호(CP<1>)를 생성할 수 있다. 노드(nd41)의 전압과 기준전압(VREF)의 비교 결과에 따라 생성되는 제1 비교신호(CP<1>)의 로직레벨은 실시예에 따라 다양하게 설정될 수 있다.
제1 카운터(422)는 로직로우레벨의 제1 비교신호(CP<1>)에 응답하여 풀업코드(PU<1:K>)를 카운팅할 수 있다. 제1 카운터(422)는 제1 비교신호(CP<1>)에 응답하여 풀업코드(PU<1:K>)를 업카운팅하거나 다운카운팅할 수 있다.
제1 풀업구동회로(423)는 풀업코드(PU<1:K>)에 응답하여 노드(nd41)를 전원전압(VDD)레벨로 풀업구동할 수 있다.
풀다운코드생성회로(43)는 임피던스교정인에이블신호(ODTEN)가 인에이블되는 경우 풀업코드(PU<1:K>)에 따라 조절되는 구동력으로 노드(nd42)를 구동하고, 기준전압(VREF)과 노드(nd42)의 전압을 비교하여 풀다운코드(PD<1:K>)를 생성할 수 있다. 풀다운코드생성회로(43)는 임피던스교정인에이블신호(ODTEN)가 디스에이블되는 경우 풀다운코드(PD<1:K>)를 데이터입출력회로(60)로 출력할 수 있다.
좀더 구체적으로 풀다운코드생성회로(43)는 제2 풀업구동회로(431), 제2 비교기(432), 제2 카운터(433) 및 풀다운구동회로(434)를 포함할 수 있다.
제2 풀업구동회로(431)는 풀업코드(PU<1:K>)에 응답하여 노드(nd42)를 전원전압(VDD)레벨로 풀업구동할 수 있다.
제2 비교기(432)는 노드(nd42)의 전압과 기준전압(VREF)을 비교하여 제2 비교신호(CP<2>)를 생성할 수 있다. 여기서, 제2 비교신호(CP<2>)는 노드(nd42)의 전압이 기준전압(VREF)보다 높은 레벨인 경우 인에이블되도록 설정될 수 있다. 제2 비교기(432)는 노드(nd42)의 전압이 기준전압(VREF)보다 높은 레벨인 경우 로직하이레벨의 제2 비교신호(CP<2>)를 생성할 수 있고, 노드(nd42)의 전압이 기준전압(VREF)보다 낮은 레벨인 경우 로직로우레벨의 제2 비교신호(CP<2>)를 생성할 수 있다. 노드(nd42)의 전압과 기준전압(VREF)의 비교 결과에 따라 생성되는 제2 비교신호(CP<2>)의 로직레벨은 실시예에 따라 다양하게 설정될 수 있다.
제2 카운터(433)는 로직하이레벨의 제2 비교신호(CP<2>)에 응답하여 풀다운코드(PD<1:K>)를 카운팅할 수 있다. 제2 카운터(433)는 제2 비교신호(CP<2>)의 로직레벨에 따라 풀다운코드(PD<1:K>)를 업카운팅하거나 다운카운팅할 수 있다.
풀다운구동회로(434)는 풀다운코드(PD<1:K>)에 응답하여 노드(nd42)를 접지전압(VSS)레벨로 풀다운구동할 수 있다.
도 9를 참고하여 본 발명의 일 실시예에 따른 반도체시스템의 동작을 살펴보되 라이트동작에서 제2 반도체장치(2)가 임피턴스교정동작에 진입하는 경우를 예를 들어 설명하면 다음과 같다.
T1 시점에 제1 반도체장치(1)는 칩선택신호(CS<1:2>), 커맨드(CMD<1:N>), 어드레스(ADD<1:M>) 및 클럭(CLK)을 출력한다. 여기서, 제1 칩선택신호(CS<1>)는 로직로우레벨(L), 제2 칩선택신호(CS<2>)는 로직로우레벨(L), 제1 커맨드(CMD<1>)가 로직하이레벨(H), 제2 커맨드(CMD<2>)가 로직하이레벨(H), 제3 커맨드(CMD<3>)가 로직로우레벨(L), 제4 커맨드(CMD<4)가 로직로우레벨(L) 및 제5 커맨드(CMD<5>)가 로직하이레벨(H)로 출력된다.
T2 시점에 제1 반도체장치(1)는 칩선택신호(CS<1:2>), 커맨드(CMD<1:N>), 어드레스(ADD<1:M>) 및 클럭(CLK)을 출력한다. 여기서, 제1 칩선택신호(CS<1>)는 로직로우레벨(L), 제2 칩선택신호(CS<2>)는 로직하이레벨(H), 제1 커맨드(CMD<1>)가 로직하이레벨(H), 제2 커맨드(CMD<2>)가 로직하이레벨(H), 제3 커맨드(CMD<3>)가 로직로우레벨(L), 제4 커맨드(CMD<4)가 로직로우레벨(L) 및 제5 커맨드(CMD<5>)가 로직하이레벨(H)로 출력된다.
제2 반도체장치(2)의 커맨드디코더(20)는 제1 칩선택신호(CS<1>)가 로직로우레벨에서 레벨천이 하지 않으므로 제1 패드(P1)로부터 입력되는 커맨드(CMD<1:N>)를 디코딩하여 로직하이레벨의 임피던스교정커맨드(ODT)를 생성한다.
제3 반도체장치(3)의 커맨드디코더(미도시)는 제2 칩선택신호(CS<2>)가 로직로우레벨에서 로직하이레벨로 레벨천이 하므로 커맨드(CMD<1:N>)를 디코딩하여 로직하이레벨의 라이트커맨드(WT)를 생성한다.
T3 시점에 제2 반도체장치(2)의 레이턴시조절회로(30)는 임피던스교정커맨드(ODT)를 T2 시점으로부터 제3 패드(P3)로부터 입력되는 클럭(CLK)이 제2 횟수만큼 입력되는 제2 구간만큼 시프팅하여 임피던스교정인에이블신호(ODTEN)를 생성한다. 제2 구간은 어디티브 레이턴시(AL: Additive Latency)로 설정되며 tRCD(RAS to CAS Delay)구간동안 클럭(CLK)의 입력 횟수로 설정된다.
제2 반도체장치(2)의 임피던스교정회로(40)는 임피던스교정인에이블신호(ODTEN)에 응답하여 외부저항(RZQ)의 저항값에 따라 조절되는 풀업코드(PU<1:K>) 및 풀다운코드(PD<1:K>)를 출력한다.
T4 시점에 제3 반도체장치(3)의 레이턴시조절회로(미도시)는 라이트커맨드(WT)를 제3 패드(P3)로부터 입력되는 클럭(CLK)이 제2 횟수만큼 입력되는 제1 구간만큼 시프팅하여 컬럼선택신호(WRYI)를 생성한다. 레이턴시조절회로(미도시)는 로직로우레벨로 디스에이블되는 임피던스교정인에이블신호(ODTEN)를 생성한다. 여기서, T3 시점으로부터 제4 시점까지는 제3 구간으로 설정된다. 제3 구간은 카스 레이턴시(CL: Column address strobe Latency)로 설정된다.
제3 반도체장치(3)의 임피던스교정회로(미도시)는 로직로우레벨로 디스에이블되는 임피던스교정인에이블신호(ODTEN)에 응답하여 풀업코드(PU<1:K>)를 입력받아 데이터출력회로(미도시)로 출력하고 풀다운코드(PD<1:K>)를 입력받아 데이터출력회로(미도시)로 출력한다.
제3 반도체장치(3)의 메모리셀어레이(미도시)는 컬럼선택신호(WRYI)에 응답하여 어드레스(ADD<1:M>)에 의해 선택되는 메모리셀에 저장된 내부데이터(미도시)를 출력한다.
제3 반도체장치(3)의 데이터입출력회로(미도시)는 데이터(DQ<2>)에 응답하여 풀업코드(PU<1:K>) 및 풀다운코드(PD<1:K>)에 따라 조절되는 구동력으로 내부데이터를 구동한다.
제3 반도체장치(3)의 메모리셀어레이(미도시)는 컬럼선택신호(WRYI)에 응답하여 어드레스(ADD<1:M>)에 의해 선택되는 메모리셀에 내부데이터(미도시)를 저장한다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 반도체시스템은 하나의 반도체장치가 커맨드에 의해 임피던스교정동작을 수행하고, 임피던스교정동작에 의해 생성되는 풀업코드 및 풀다운코드를 생성하며, 또 다른 반도체장치가 라이트동작 또는 리드동작 시 외부로부터 입력되는 풀업코드 및 풀다운코드에 따라 데이터를 구동하는 구동력이 조절됨으로써 임피던스교정동작을 위한 반도체장치 내부의 외부핀을 감소할 수 있다.
앞서, 도 1 내지 도 9에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 10을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(2) 및 제3 반도체장치(3)를 포함할 수 있다. 데이터저장부(1001)는 외부에서 입력되는 데이터에 관계없이 내부적으로 설정된 논리레벨을 갖는 내부데이터를 생성하고, 내부데이터를 메모리셀어레이에 저장하는 초기화동작을 수행할 수 있다. 한편, 데이터저장부(1001)는 데이터의 왜곡을 방지하기 위한 온다이터미네이션회로(On Die Termination Circuit, 미도시)를 포함할 수 있다. 온다이터미네이션회로는 데이터저장부(1001)의 초기화동작 시 동작하지 않도록 설정될 수 있다. 또한, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1)를 포함할 수 있다. 메모리컨트롤러(1002)는 데이터 및 데이터를 스트로빙하기 위한 스트로빙신호를 데이터저장부(1001)에 인가할 수 있다. 메모리컨트롤러(1002)에서 인가되는 스트로빙신호는 데이터저장부(1001)의 초기화동작 시 토글링되지 않고, 초기화동작이 종료된 후 토글링되도록 설정될 수 있다. 도 10에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
앞서, 도 1 내지 도 9에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 11을 참고하면 본 발명의 다른 실시예에 따른 전자시스템(3000)은 제1 반도체장치(3100) 및 제2 반도체장치(3200)를 포함할 수 있다.
제1 반도체장치(3100)는 온다이터미네이션회로(ODT:On Die Termination circuit)를 제어하기 위한 외부제어신호(ECTR)를 제2 반도체장치(3200)로 전송할 수 있다. 제1 반도체장치(3100)는 초기화동작 시 외부제어신호(ECTR)를 전송하지 않을 수 있다. 제1 반도체장치(3100)는 전송데이터(TD)를 제2 반도체장치(3200)로 전송할 수 있다.
제2 반도체장치(3200)는 스위치(3210), 온다이터미네이션회로(3220), 입력버퍼(3230) 및 출력버퍼(3240)를 포함할 수 있다. 스위치(3210)는 외부제어신호(ECTR)를 입력 받아 제어신호(CTR)로 전달할 수 있다. 온다이터미네이션회로(3220)는 제어신호(CTR)를 입력 받아 턴온 될 수 있다. 온다이터미네이션회로(3220)는 초기화동작 시 턴온 되지 않을 수 있다. 입력버퍼(3230)는 라이트동작 시 전송데이터(TD)를 입력 받아 입력데이터(DIN)를 생성할 수 있다. 입력데이터(DIN)는 라이트동작 시 제2 반도체장치(3200)에 포함되는 메모리셀(미도시)에 저장될 수 있다. 출력버퍼(3240)는 리드동작 시 출력데이터(DOUT)를 전송데이터(TD)로 출력할 수 있다. 출력데이터(DOUT)는 리드동작 시 제2 반도체장치(3200)에 포함되는 메모리셀(미도시)로부터 출력될 수 있다.
1. 제1 반도체장치 2. 제2 반도체장치
3. 제3 반도체장치 10. 패드부
20. 커맨드디코더 30. 레이턴시조절회로
40. 임피던스교정회로 50. 메모리셀어레이
60. 데이터입출력회로 31. 내부커맨드생성회로
32. 플래그신호생성회로 33. 제1 레이턴시조절회로
34. 제2 레이턴시조절회로 35. DLL회로
321. 제어신호생성회로 322. 플래그신호출력회로
331. 시프트레지스터 332. 제1 논리회로
333. 제2 논리회로 41. 기준전압생성회로
42. 풀업코드생성회로 43. 풀다운코드생성회로
421. 제1 비교기 422. 제1 카운터
423. 제1 풀업구동회로 431. 제2 풀업구동회로
432. 제2 비교기 433. 제2 카운터
434. 풀다운구동회로

Claims (20)

  1. 칩선택신호, 커맨드, 어드레스 및 클럭을 출력하고, 데이터를 입출력하는 제1 반도체장치;
    상기 칩선택신호에 응답하여 상기 커맨드의 조합이 기 설정된 조합인 경우 임피던스교정동작을 수행하고, 상기 임피던스교정동작에 의해 생성되는 풀업코드 및 풀다운코드를 출력하는 제2 반도체장치; 및
    상기 칩선택신호에 응답하여 상기 커맨드에 따라 라이트동작 또는 리드동작 시 상기 어드레스에 의해 선택되는 메모리셀의 내부데이터를 상기 데이터로 출력하거나 상기 데이터를 상기 내부데이터로 저장하되, 상기 풀업코드 및 상기 풀다운코드에 의해 상기 내부데이터 및 상기 데이터를 구동하는 구동력이 조절되는 제3 반도체장치를 포함하는 반도체시스템.
  2. 제 1 항에 있어서, 상기 제2 반도체장치가 상기 임피던스교정동작에 진입하는 경우 상기 제3 반도체장치는 상기 라이트동작 또는 상기 리드동작에 진입하고, 상기 제2 반도체장치가 상기 라이트동작 또는 상기 리드동작에 진입하는 경우 상기 제3 반도체장치는 상기 임피던스교정동작에 진입하는 반도체시스템.
  3. 제 1 항에 있어서, 상기 제2 반도체장치는
    상기 칩선택신호에 응답하여 상기 커맨드를 디코딩하여 라이트커맨드, 리드커맨드 및 임피던스교정커맨드를 생성하는 커맨드디코더;
    상기 라이트커맨드 및 상기 리드커맨드를 상기 클럭이 제1 횟수만큼 입력되는 제1 구간만큼 시프팅하여 컬럼선택신호를 생성하고, 상기 임피던스교정커맨드를 상기 클럭이 제2 횟수만큼 입력되는 제2 구간만큼 시프팅하여 임피던스교정인에이블신호를 생성하는 레이턴시조절회로; 및
    상기 임피던스교정인에이블신호가 인에이블되는 경우 외부저항의 저항값에 따라 조절되는 상기 풀업코드 및 상기 풀다운코드를 출력하는 임피던스교정회로를 포함하는 반도체시스템.
  4. 제 3 항에 있어서, 상기 레이턴시조절회로는
    상기 라이트커맨드, 상기 리드커맨드 및 상기 임피던스교정커맨드 중 어느 하나가 입력되는 경우 인에이블되는 내부커맨드를 생성하는 내부커맨드생성회로;
    상기 클럭에 동기되어 상기 내부커맨드에 응답하여 상기 임피던스교정커맨드를 래치하고, 래치된 상기 임피던스교정커맨드를 플래그신호로 출력하는 플래그신호생성회로;
    상기 플래그신호, 라이트인에이블신호에 응답하여 상기 내부커맨드를 상기 제2 구간만큼 시프팅하여 제1 레이턴시신호, 제2 레이턴시신호 및 제3 레이턴시신호를 생성하는 제1 레이턴시조절회로;
    상기 제1 레이턴시신호 및 상기 제2 레이턴시신호를 상기 클럭이 제3 횟수만큼 입력되는 제3 구간만큼 시프팅하여 상기 컬럼선택신호를 생성하는 제2 레이턴시조절회로; 및
    상기 클럭의 위상과 상기 제3 레이턴시신호의 위상을 매칭하여 상기 임피던스교정인에이블신호로 출력하는 DLL회로를 포함하는 반도체시스템.
  5. 제 4 항에 있어서, 상기 제1 구간은 상기 제2 구간과 상기 제3 구간의 합으로 설정되되, 상기 제2 구간은 어디티브 레이턴시로 설정되고, 상기 제3 구간은 카스 레이턴시로 설정되는 반도체시스템.
  6. 제 4 항에 있어서, 상기 플래그신호생성회로는
    상기 클럭에 동기되어 상기 내부커맨드가 입력되는 시점에 인에이블되는 입력제어신호 및 상기 내부커맨드가 입력되는 시점으로부터 상기 클럭이 기 설정횟수 입력되는 경우 인에이블되는 출력제어신호를 생성하는 제어신호생성회로; 및
    상기 입력제어신호에 응답하여 상기 임피던스교정커맨드를 래치하고, 상기 출력제어신호에 응답하여 래치된 상기 임피던스교정커맨드를 상기 플래그신호로 출력하는 플래그신호출력회로를 포함하는 반도체시스템.
  7. 제 6 항에 있어서, 상기 기 설정횟수는 상기 제2 구간에서 입력되는 상기 클럭 입력횟수보다 적어도 1회 적은 입력횟수로 설정되는 반도체시스템.
  8. 제 4 항에 있어서, 상기 제1 레이턴시조절회로는
    상기 내부커맨드를 상기 제2 구간만큼 시프팅하여 내부레이턴시신호를 생성하는 시프트레지스터;
    상기 플래그신호 및 상기 라이트인에이블신호에 응답하여 선택적으로 인에이블되는 제1 제어신호 및 제2 제어신호를 생성하는 제1 논리회로; 및
    상기 제1 제어신호가 인에이블되는 경우 상기 내부레이턴시신호를 상기 제1 레이턴시신호로 출력하고, 상기 제2 제어신호가 인에이블되는 경우 상기 내부레이턴시신호를 상기 제2 레이턴시신호로 출력하며, 상기 플래그신호가 인에이블되는 경우 상기 내부레이턴시신호를 상기 제3 레이턴시신호로 출력하는 제2 논리회로를 포함하는 반도체시스템.
  9. 제 3 항에 있어서, 상기 임피던스교정회로는
    전원전압을 전압분배하여 기준전압을 생성하는 기준전압생성회로;
    상기 임피던스교정인에이블신호가 인에이블되는 경우 상기 기준전압과 상기 외부저항이 연결되는 제1 노드의 전압을 비교하여 상기 풀업코드를 생성하는 풀업코드생성회로; 및
    상기 임피던스교정인에이블신호가 인에이블되는 경우 상기 풀업코드에 따라 조절되는 구동력으로 제2 노드를 구동하고, 상기 기준전압과 상기 제2 노드의 전압을 비교하여 상기 풀다운코드를 생성하는 풀다운코드생성회로를 포함하는 반도체시스템.
  10. 제 9 항에 있어서,
    상기 풀업코드생성회로는 상기 임피던스인에이블신호가 디스에이블되는 경우 상기 풀업코드를 수신하여 상기 제1 노드를 구동하고,
    상기 풀다운코드생성회로는 상기 임피던스인에이블신호가 디스에이블되는 경우 상기 풀다운코드를 수신하여 상기 제2 노드를 구동하는 반도체시스템.
  11. 제 3 항에 있어서, 상기 제2 반도체장치는
    상기 컬럼선택신호에 응답하여 상기 어드레스에 의해 선택되는 메모리셀에 내부데이터를 저장하거나 저장된 상기 내부데이터를 출력하는 메모리셀어레이; 및
    상기 내부데이터에 응답하여 상기 풀업코드 및 상기 풀다운코드에 따라 조절되는 구동력으로 상기 데이터를 구동하거나 상기 데이터에 응답하여 상기 조절된 구동력으로 상기 내부데이터를 구동하는 데이터입출력회로를 더 포함하는 반도체시스템.
  12. 제 1 항에 있어서, 상기 제3 반도체장치는
    상기 칩선택신호에 응답하여 상기 커맨드를 디코딩하여 라이트커맨드, 리드커맨드 및 임피던스교정커맨드를 생성하는 커맨드디코더;
    상기 라이트커맨드 및 상기 리드커맨드를 상기 클럭이 제1 횟수만큼 입력되는 제1 구간만큼 시프팅하여 컬럼선택신호를 생성하고, 상기 임피던스교정커맨드를 상기 클럭이 제2 횟수만큼 입력되는 제2 구간만큼 시프팅하여 임피던스교정인에이블신호를 생성하는 레이턴시조절회로;
    상기 임피던스교정인에이블신호가 디스에이블되는 경우 상기 풀업코드 및 풀다운코드를 수신하여 데이터입출력회로로 출력하는 임피던스교정회로;
    상기 컬럼선택신호에 응답하여 상기 어드레스에 의해 선택되는 메모리셀에 내부데이터를 저장하거나 저장된 상기 내부데이터를 출력하는 메모리셀어레이; 및
    상기 내부데이터에 응답하여 상기 풀업코드 및 상기 풀다운코드에 따라 조절되는 구동력으로 상기 데이터를 구동하거나 상기 데이터에 응답하여 상기 조절된 구동력으로 상기 내부데이터를 구동하는 상기 데이터입출력회로를 포함하는 반도체시스템.
  13. 커맨드의 조합이 기 설정된 조합인 경우 임피던스교정동작을 수행하고, 상기 임피던스교정동작에 의해 생성되는 풀업코드 및 풀다운코드를 출력하며, 상기 커맨드의 조합에 따라 라이트동작 또는 리드동작 시 메모리셀의 내부데이터에 응답하여 데이터를 구동하여 출력하거나, 상기 데이터에 응답하여 상기 내부데이터를 구동하되, 외부로부터 입력되는 상기 풀업코드 및 상기 풀다운코드에 의해 상기 내부데이터 및 상기 데이터를 구동하는 구동력이 조절되는 반도체장치.
  14. 제 13 항에 있어서, 상기 반도체장치는
    칩선택신호에 응답하여 상기 커맨드를 디코딩하여 라이트커맨드, 리드커맨드 및 임피던스교정커맨드를 생성하는 커맨드디코더;
    상기 라이트커맨드 및 상기 리드커맨드를 클럭이 제1 횟수만큼 입력되는 제1 구간만큼 시프팅하여 컬럼선택신호를 생성하고, 상기 임피던스교정커맨드를 상기 클럭이 제2 횟수만큼 입력되는 제2 구간만큼 시프팅하여 임피던스교정인에이블신호를 생성하는 레이턴시조절회로;
    상기 임피던스교정인에이블신호에 응답하여 외부저항의 저항값에 따라 조절되는 상기 풀업코드 및 상기 풀다운코드를 외부로 출력하거나, 상기 풀업코드 및 상기 풀다운코드를 데이터입출력회로로 출력하는 임피던스교정회로;
    상기 컬럼선택신호에 응답하여 상기 어드레스에 의해 선택되는 메모리셀에 내부데이터를 저장하거나 저장된 상기 내부데이터를 출력하는 메모리셀어레이; 및
    상기 내부데이터에 응답하여 상기 풀업코드 및 상기 풀다운코드에 따라 조절되는 구동력으로 상기 데이터를 구동하거나 상기 데이터에 응답하여 상기 조절된 구동력으로 상기 내부데이터를 구동하는 데이터입출력회로를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 레이턴시조절회로는
    상기 라이트커맨드, 상기 리드커맨드 및 상기 임피던스교정커맨드 중 어느 하나가 입력되는 경우 인에이블되는 내부커맨드를 생성하는 내부커맨드생성회로;
    상기 클럭에 동기되어 상기 내부커맨드에 응답하여 상기 임피던스교정커맨드를 래치하고, 래치된 상기 임피던스교정커맨드를 플래그신호로 출력하는 플래그신호생성회로;
    상기 플래그신호, 라이트인에이블신호에 응답하여 상기 내부커맨드를 상기 제2 구간만큼 시프팅하여 제1 레이턴시신호, 제2 레이턴시신호 및 제3 레이턴시신호를 생성하는 제1 레이턴시조절회로;
    상기 제1 레이턴시신호 및 상기 제2 레이턴시신호를 상기 클럭이 제3 횟수만큼 입력되는 제3 구간만큼 시프팅하여 상기 컬럼선택신호를 생성하는 제2 레이턴시조절회로; 및
    상기 클럭의 위상과 상기 제3 레이턴시신호의 위상을 매칭하여 상기 임피던스교정인에이블신호로 출력하는 DLL회로를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 제1 구간은 상기 제2 구간과 상기 제3 구간의 합으로 설정되되, 상기 제2 구간은 어디티브 레이턴시로 설정되고, 상기 제3 구간은 카스 레이턴시로 설정되는 반도체장치.
  17. 제 15 항에 있어서, 상기 플래그신호생성회로는
    상기 클럭에 동기되어 상기 내부커맨드가 입력되는 시점에 인에이블되는 입력제어신호 및 상기 내부커맨드가 입력되는 시점으로부터 상기 클럭이 기 설정횟수 입력되는 경우 인에이블되는 출력제어신호를 생성하는 제어신호생성회로; 및
    상기 입력제어신호에 응답하여 상기 임피던스교정커맨드를 래치하고, 상기 출력제어신호에 응답하여 래치된 상기 임피던스교정커맨드를 상기 플래그신호로 출력하는 플래그신호출력회로를 포함하는 반도체장치.
  18. 제 17 항에 있어서, 상기 기 설정횟수는 상기 제2 구간에서 입력되는 상기 클럭 입력횟수보다 적어도 1회 적은 입력횟수로 설정되는 반도체장치.
  19. 제 15 항에 있어서, 상기 제1 레이턴시조절회로는
    상기 내부커맨드를 상기 제2 구간만큼 시프팅하여 내부레이턴시신호를 생성하는 시프트레지스터;
    상기 플래그신호 및 상기 라이트인에이블신호에 응답하여 선택적으로 인에이블되는 제1 제어신호 및 제2 제어신호를 생성하는 제1 논리회로; 및
    상기 제1 제어신호가 인에이블되는 경우 상기 내부레이턴시신호를 상기 제1 레이턴시신호로 출력하고, 상기 제2 제어신호가 인에이블되는 경우 상기 내부레이턴시신호를 상기 제2 레이턴시신호로 출력하며, 상기 플래그신호가 인에이블되는 경우 상기 내부레이턴시신호를 상기 제3 레이턴시신호로 출력하는 제2 논리회로를 포함하는 반도체장치.
  20. 제 14 항에 있어서, 상기 임피던스교정회로는
    전원전압을 전압분배하여 기준전압을 생성하는 기준전압생성회로;
    상기 임피던스교정인에이블신호가 인에이블되는 경우 상기 기준전압과 상기 외부저항이 연결되는 제1 노드의 전압을 비교하여 상기 풀업코드를 생성하고, 상기 임피던스인에이블신호가 디스에이블되는 경우 상기 풀업코드를 수신하여 상기 제1 노드를 구동하는 풀업코드생성회로; 및
    상기 임피던스교정인에이블신호가 인에이블되는 경우 상기 풀업코드에 따라 조절되는 구동력으로 제2 노드를 구동하고, 상기 기준전압과 상기 제2 노드의 전압을 비교하여 상기 풀다운코드를 생성하며, 상기 임피던스인에이블신호가 디스에이블되는 경우 상기 풀다운코드를 수신하여 상기 제2 노드를 구동하는 풀다운코드생성회로를 포함하는 반도체장치.
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