KR20200106733A - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체시스템은모드선택신호, 코드신호, 시리얼개시신호, 랜덤개시신호 및 동작신호를 출력하고, 출력데이터를 수신하는 제1 반도체장치 및 상기 모드선택신호, 상기 코드신호의 로직레벨조합에 따라 시리얼모드, 클럭모드 및 랜덤모드에 진입하고, 상기 시리얼모드에 진입하는 경우 상기 시리얼개시신호에 동기 되어 상기 동작신호로부터 상기 출력데이터를 생성하며, 상기 클럭모드에 진입하는 경우 외부전원으로부터 상기 출력데이터를 생성하고, 상기 랜덤모드에 진입하는 경우 상기 랜덤개시신호에 동기 되어 랜덤 한 조합을 갖는 상기 출력데이터를 생성하는 제2 반도체장치를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 다양한 패턴을 갖는 데이터를 생성하는 반도체장치 및 반도체시스템에 관한 것이다.
반도체장치가 동작을 시작하기 위해서는 내부회로들의 불량 여부를 테스트하여 불량이 발생하지 않는 반도체장치들만 정상적인 동작이 가능해진다. 따라서, 반도체장치의 동작을 시작하기 위한 테스트는 매우 중요한 의미를 갖는다.
한편, 반도체장치는 동작 모드에 따라 데이터를 저장하고 이를 출력하기 위한 장치이다. 예를 들면, 컨트롤러 등에서 데이터를 요구하게 되면, 반도체장치는 입력된 어드레스에 대응하는 메모리셀의 데이터를 출력하는 리드 동작을 수행하거나, 어드레스에 대응하는 메모리셀에 데이터를 저장하는 라이트 동작을 수행한다.
이와 같은, 반도체장치에 포함되는 메모리셀들은 기술이 발달함에 따라 보다 많은 데이터를 저장하기 위해 점차 많은 수의 메모리셀들이 필요하게 되고 이러한 메모리셀들을 테스트하기 위해서 다양한 방법들이 요구되고 있다.
본 발명의 배경기술은 미국 등록특허 US9,076,499에 개시되어 있다.
본 발명은 코드신호의 조합에 따라 다양한 패턴을 갖는 데이터를 생성하여 메모리셀을 테스트하는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 모드선택신호, 코드신호, 시리얼개시신호, 랜덤개시신호 및 동작신호를 출력하고, 출력데이터를 수신하는 제1 반도체장치 및 상기 모드선택신호, 상기 코드신호의 로직레벨조합에 따라 시리얼모드, 클럭모드 및 랜덤모드에 진입하고, 상기 시리얼모드에 진입하는 경우 상기 시리얼개시신호에 동기 되어 상기 동작신호로부터 상기 출력데이터를 생성하며, 상기 클럭모드에 진입하는 경우 외부전원으로부터 상기 출력데이터를 생성하고, 상기 랜덤모드에 진입하는 경우 상기 랜덤개시신호에 동기 되어 랜덤 한 조합을 갖는 상기 출력데이터를 생성하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 모드선택신호, 제1 내지 제3 코드신호의 로직레벨조합에 따라 시리얼모드신호, 제1 및 제2 클럭모드신호 및 제1 및 제2 랜덤모드신호를 생성하는 동작제어회로, 상기 시리얼모드신호가 인에이블되는 경우 외부에서 입력되는 동작신호로부터 내부데이터를 생성하고, 상기 제1 및 제2 클럭모드신호가 인에이블되는 경우 외부전원으로부터 상기 내부데이터를 생성하며, 상기 제1 및 제2 랜덤모드신호가 인에이블되는 경우 랜덤 한 조합을 갖는 상기 내부데이터를 생성하는 데이터처리회로 및 다수의 메모리셀을 포함하고, 상기 다수의 메모리셀에 상기 내부데이터를 저장하며, 저장된 상기 내부데이터로부터 상기 출력데이터를 생성하는 메모리회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 코드신호의 조합에 따라 다수의 동작모드에 진입하고, 각각의 동작모드에 따라 서로 다른 패턴을 갖는 데이터를 생성할 수 있는 효과가 있다.
또한, 본 발명에 의하면 코드신호의 조합에 따라 다양한 패턴을 갖는 데이터를 생성하기 위한 다수의 동작모드에 진입하고, 다양한 패턴을 갖는 데이터를 사용하여 다수의 메모리셀을 테스트할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 제2 반도체장치에 포함된 스트로브신호생성회로의 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 제2 반도체장치에 포함된 동작제어회로의 구성을 도시한 도면이다.
도 4는 도 3에 도시된 동작제어회로의 동작을 설명하기 위한 표이다.
도 5는 도 1에 도시된 제2 반도체장치에 포함된 데이터처리회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 데이터처리회로에 포함된 제1 패턴데이터생성회로의 구성을 도시한 블럭도이다.
도 7은 도 6에 도시된 제1 패턴데이터생성회로에 포함된 선택데이터생성회로의 구성을 도시한 블럭도이다.
도 8은 도 6에 도시된 제1 패턴데이터생성회로에 포함된 전달데이터생성회로의 구성을 도시한 도면이다.
도 9는 도 6에 도시된 제1 패턴데이터생성회로에 포함된 패턴변경회로의 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 패턴변경회로에 포함된 랜덤데이터생성회로의 구성을 도시한 회로도이다.
도 11은 도 9에 도시된 패턴변경회로에 포함된 피드백데이터생성회로의 구성을 도시한 회로도이다.
도 12는 도 5에 도시된 데이터처리회로에 포함된 내부데이터생성회로의 구성을 도시한 도면이다.
도 13은 도 1 내지 도 12에 도시된 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템(1)은 제1 반도체장치(10) 및 제2 반도체장치(20)를 포함할 수 있다.
제1 반도체장치(10)는 모드선택신호(MD_SEL), 제1 내지 제3 코드신호(CODE<1:3>), 시리얼개시신호(SR_ST), 랜덤개시신호(LF_ST) 및 동작신호(OP<1:8>)를 제2 반도체장치(20)로 출력할 수 있다. 모드선택신호(MD_SEL) 및 제1 내지 제3 코드신호(CODE<1:3>)는 시리얼모드, 클럭모드 및 랜덤모드에 진입하기 위한 다양한 로직레벨로 출력될 수 있다. 시리얼개시신호(SR_ST)는 시리얼모드를 동작하기 위해 인에이블되는 신호로 설정될 수 있다. 랜덤개시신호(LF_ST)는 랜덤모드를 동작하기 위해 인에이블되는 신호로 설정될 수 있다. 동작신호(OP<1:8>)는 다양한 로직레벨을 갖는 신호로 출력될 수 있다. 시리얼모드, 클럭모드 및 랜덤모드에 진입하기 위한 모드선택신호(MD_SEL) 및 제1 내지 제3 코드신호(CODE<1:3>)의 로직레벨조합은 후술하는 도 4를 통해 구체적으로 설명하도록 한다.
제1 반도체장치(10)는 출력데이터(DOUT<1:16>)를 수신할 수 있다. 제1 반도체장치(10)는 출력데이터(DOUT<1:16>)의 로직레벨을 감지하여 제2 반도체장치(20)에 포함된 메모리회로(400)의 불량을 테스트할 수 있다. 제1 반도체장치(10)는 출력데이터(DOUT<1:16>)의 로직레벨이 기 설정된 로직레벨이 아닌 경우 제2 반도체장치(20)에 포함된 메모리회로(400)를 불량으로 판단할 수 있다.
시리얼모드는 동작신호(OP<1:8>)의 비트들과 출력데이터(DOUT<1:16>)의 비트들의 로직레벨조합을 비교하여 제2 반도체장치(20)에 포함된 메모리회로(400)의 불량을 테스트하는 동작으로 설정될 수 있다. 클럭모드는 출력데이터(DOUT<1:16>)에 포함된 인접하는 비트들의 로직레벨이 서로 다른 로직레벨로 구현됨을 감지하여 제2 반도체장치(20)에 포함된 메모리회로(400)의 불량을 테스트하는 동작으로 설정될 수 있다. 랜덤모드는 랜덤으로 발생하는 출력데이터(DOUT<1:16>)의 로직레벨을 감지하여 제2 반도체장치(20)에 포함된 메모리회로(400)의 불량을 테스트하는 동작으로 설정될 수 있다.
제2 반도체장치(20)는 스트로브신호생성회로(100), 동작제어회로(200), 데이터처리회로(300) 및 메모리회로(400)를 포함할 수 있다.
스트로브신호생성회로(100)는 시리얼개시신호(SR_ST) 및 랜덤개시신호(LF_ST) 중 어느 하나가 입력되는 경우 발생하는 펄스를 포함하는 스트로브신호(STP)를 생성할 수 있다. 스트로브신호생성회로(100)는 제1 및 제2 랜덤모드신호(LF_M<1:2>)가 인에이블되는 경우 랜덤개시신호(LF_ST)로부터 발생하는 펄스를 포함하는 스트로브신호(STP)를 생성할 수 있다. 스트로브신호생성회로(100)는 제1 및 제2 랜덤모드신호(LF_M<1:2>)가 디스에이블되는 경우 시리얼개시신호(SR_ST)로부터 발생하는 펄스를 포함하는 스트로브신호(STP)를 생성할 수 있다.
동작제어회로(200)는 모드선택신호(MD_SEL) 및 제1 내지 제3 코드신호(CODE<1:3>)의 로직레벨조합에 따라 인에이블되는 시리얼모드신호(SR_M), 제1 및 제2 클럭모드신호(CK_M<1:2>) 및 제1 및 제2 랜덤모드신호(LF_M<1:2>)를 생성할 수 있다. 시리얼모드신호(SR_M), 제1 및 제2 클럭모드신호(CK_M<1:2>) 및 제1 및 제2 랜덤모드신호(LF_M<1:2>)를 생성하기 위한 모드선택신호(MD_SEL) 및 제1 내지 제3 코드신호(CODE<1:3>)의 로직레벨조합은 후술하는 도 4를 통해 구체적으로 설명하도록 한다.
데이터처리회로(300)는 스트로브신호(STP)에 동기 되어 시리얼모드신호(SR_M)가 인에이블되는 경우 동작신호(OP<1:8>)로부터 제1 내부데이터(ID1<1:16>)를 생성할 수 있다. 데이터처리회로(300)는 스트로브신호(STP)에 동기 되어 시리얼모드신호(SR_M) 및 제1 데이터선택신호(DSEL<1>)가 인에이블되는 경우 제1 데이터반전신호(DINV<1>)의 로직레벨에 따라 동작신호(OP<1:8>)로부터 제1 내부데이터(ID1<1:16>)를 생성할 수 있다. 데이터처리회로(300)는 제1 및 제2 클럭모드신호(CK_M<1:2>)가 인에이블되는 경우 외부전원(도 6의 VDD,VSS)으로부터 제1 내부데이터(ID1<1:16>)를 생성할 수 있다. 데이터처리회로(300)는 제1 및 제2 클럭모드신호(CK_M<1:2>) 및 제1 데이터선택신호(DSEL<1>)가 인에이블되는 경우 제1 데이터반전신호(DINV<1>)의 로직레벨에 따라 외부전원(도 6의 VDD,VSS)으로부터 제1 내부데이터(ID1<1:16>)를 생성할 수 있다. 데이터처리회로(300)는 제1 및 제2 랜덤모드신호(LF_M<1:2>)가 인에이블되는 경우 랜덤 한 로직레벨조합을 갖는 제1 내부데이터(ID1<1:16>)를 생성할 수 있다. 데이터처리회로(300)는 제1 및 제2 랜덤모드신호(LF_M<1:2>) 및 제1 데이터선택신호(DSEL<1>)가 인에이블되는 경우 제1 데이터반전신호(DINV<1>)의 로직레벨에 따라 랜덤 한 로직레벨조합을 갖는 제1 내부데이터(ID1<1:16>)를 생성할 수 있다. 데이터처리회로(300)가 제2 내부데이터(ID2<1:16>) 내지 제16 내부데이터(ID16<1:16>)를 생성하는 동작은 제1 내부데이터(ID1<1:16>)를 생성하는 동작과 입출력신호만 상이할 뿐 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
메모리회로(400)는 다수의 메모리셀(MC)을 포함할 수 있다. 메모리회로(400)는 다수의 메모리셀(MC)에 제1 내지 제16 내부데이터(ID1<1:16> ~ ID16<1:16>)를 저장할 수 있다. 메모리회로(400)는 다수의 메모리셀(MC)에 저장된 제1 내지 제16 내부데이터(ID1<1:16> ~ ID16<1:16>) 중 어느 하나로부터 출력데이터(DOUT<1:16>)를 생성할 수 있다.
이와 같은 제2 반도체장치(20)는 모드선택신호(MD_SEL), 제1 내지 제3 코드신호(CODE<1:3>)의 로직레벨조합에 따라 시리얼모드, 클럭모드 및 랜덤모드에 진입하고, 시리얼모드에 진입하는 경우 시리얼개시신호(SR_ST)에 동기 되어 동작신호(OP<1:8>)로부터 출력데이터(DOUT<1:16>)를 생성하며, 클럭모드에 진입하는 경우 외부전원(도 6의 VDD,VSS)으로부터 출력데이터(DOUT<1:16>) 생성하고, 랜덤모드에 진입하는 경우 랜덤개시신호(LF_ST)에 동기 되어 랜덤 한 조합을 갖는 출력데이터(DOUT<1:16>)를 생성할 수 있다.
도 2를 참고하면, 스트로브신호생성회로(100)는 지연회로(110), 선택전달회로(120) 및 펄스생성회로(130)를 포함할 수 있다.
지연회로(110)는 시리얼개시신호(SR_ST)를 지연하여 시리얼지연신호(SRD)를 생성할 수 있다. 시리얼개시신호(SR_ST)를 지연하기 위한 지연시간은 실시예에 따라 다양하게 설정될 수 있다. 예를 들어, 시리얼개시신호(SR_ST)를 지연하기 위한 지연시간은 도 6에 도시된 제1 랜덤데이터(LFSR1<1:16>)를 생성하기 위한 시간으로 설정될 수 있다.
선택전달회로(120)는 제1 및 제2 랜덤모드신호(LF_M<1:2>)의 로직레벨에 따라 시리얼지연신호(SRD) 및 랜덤개시신호(LF_ST) 중 어느 하나로부터 전달신호(TS)를 생성할 수 있다. 선택전달회로(120)는 제1 및 제2 랜덤모드신호(LF_M<1:2>)가 모두 디스에이블되는 경우 시리얼지연신호(SRD)를 전달신호(TS)로 출력할 수 있다. 선택전달회로(120)는 제1 및 제2 랜덤모드신호(LF_M<1:2>) 중 어느 하나가 인에이블되는 경우 랜덤개시신호(LF_ST)를 전달신호(TS)로 출력할 수 있다.
펄스생성회로(130)는 전달신호(TS)가 입력되는 경우 발생하는 펄스를 포함하는 스트로브신호(STP)를 생성할 수 있다. 펄스생성회로(130)는 전달신호(TS)가 로직하이레벨로 인에이블되는 경우 로직하이레벨의 펄스를 포함하는 스트로브신호(STP)를 생성할 수 있다. 스트로브신호(STP)에 포함된 펄스는 실시예에 따라 로직로우레벨로 설정될 수 있다.
도 3을 참고하면, 동작제어회로(200)는 플립플롭들(FF11,FF12,FF13), 인버터들(IV11,IV12,IV13), 노어게이트들(NOR11,NOR12) 및 낸드게이트들(NAND11.NAND12)로 구현될 수 있다.
플립플롭(FF11)은 모드선택신호(MD_SEL)가 로직하이레벨로 입력되는 경우 제1 코드신호(CODE<1>)를 입력 받아 출력할 수 있다.
플립플롭(FF12)은 모드선택신호(MD_SEL)가 로직하이레벨로 입력되는 경우 제2 코드신호(CODE<2>)를 입력 받아 출력할 수 있다.
플립플롭(FF13)은 모드선택신호(MD_SEL)가 로직하이레벨로 입력되는 경우 제3 코드신호(CODE<3>)를 입력 받아 출력할 수 있다.
인버터(IV11)는 플립플롭(FF11)의 출력신호를 반전 버퍼링하여 시리얼모드신호(SR_M)를 생성할 수 있다.
노어게이트(NOR11)는 시리얼모드신호(SR_M)가 로직로우레벨로 디스에이블되는 경우 플립플롭(FF12)의 출력신호를 반전 버퍼링하여 제1 클럭모드신호(CK_M<1>)를 생성할 수 있다.
낸드게이트(NAND11) 및 인버터(IV12)는 플립플롭(FF11)의 출력신호가 로직하이레벨인 경우 플립플롭(FF12)의 출력신호를 버퍼링하여 제1 랜덤모드신호(LF_M<1>)를 생성할 수 있다.
노어게이트(NOR12)는 시리얼모드신호(SR_M)가 로직로우레벨로 디스에이블되는 경우 플립플롭(FF13)의 출력신호를 반전 버퍼링하여 제2 클럭모드신호(CK_M<2>)를 생성할 수 있다.
낸드게이트(NAND12) 및 인버터(IV13)는 플립플롭(FF11)의 출력신호가 로직하이레벨인 경우 플립플롭(FF13)의 출력신호를 버퍼링하여 제2 랜덤모드신호(LF_M<2>)를 생성할 수 있다.
도 4를 참고하여 동작제어회로(200)가 모드선택신호(MD_SEL) 및 제1 내지 제3 코드신호(CODE<1:3>)의 로직레벨조합에 따라 시리얼모드신호(SR_M), 제1 및 제2 클럭모드신호(CK_M<1:2>) 및 제1 및 제2 랜덤모드신호(LF_M<1:2>)를 생성하는 동작을 설명하면 다음과 같다.
동작제어회로(200)는 모드선택신호(MD_SEL)가 로직하이레벨(H) 및 제1 코드신호(CODE<1>)가 로직로우레벨(L)로 입력되는 경우 로직하이레벨(H)로 인에이블되는 시리얼모드신호(SR_M)를 생성할 수 있다. 이때, 제2 코드신호(CODE<2>) 및 제3 코드신호(CODE<3>)는 돈케어 처리될 수 있다.
동작제어회로(200)는 모드선택신호(MD_SEL)가 로직하이레벨(H), 제1 코드신호(CODE<1>)가 로직하이레벨(H), 제2 코드신호(CODE<2>)가 로직로우레벨(L) 및 제3 코드신호(CODE<3>)가 로직로우레벨(L)인 경우 로직하이레벨(H)로 인에이블되는 제1 클럭모드신호(CK_M<1>) 및 로직하이레벨(H)로 인에이블되는 제2 클럭모드신호(CK_M<2>)를 생성할 수 있다.
동작제어회로(200)는 모드선택신호(MD_SEL)가 로직하이레벨(H), 제1 코드신호(CODE<1>)가 로직하이레벨(H), 제2 코드신호(CODE<2>)가 로직로우레벨(L) 및 제3 코드신호(CODE<3>)가 로직하이레벨(H)인 경우 로직하이레벨(H)로 인에이블되는 제1 클럭모드신호(CK_M<1>) 및 로직하이레벨(H)로 인에이블되는 제2 랜덤모드신호(LF_M<2>)를 생성할 수 있다.
동작제어회로(200)는 모드선택신호(MD_SEL)가 로직하이레벨(H), 제1 코드신호(CODE<1>)가 로직하이레벨(H), 제2 코드신호(CODE<2>)가 로직하이레벨(H) 및 제3 코드신호(CODE<3>)가 로직로우레벨(L)인 경우 로직하이레벨(H)로 인에이블되는 제2 클럭모드신호(CK_M<2>) 및 로직하이레벨(H)로 인에이블되는 제1 랜덤모드신호(LF_M<1>)를 생성할 수 있다.
동작제어회로(200)는 모드선택신호(MD_SEL)가 로직하이레벨(H), 제1 코드신호(CODE<1>)가 로직하이레벨(H), 제2 코드신호(CODE<2>)가 로직하이레벨(H) 및 제3 코드신호(CODE<3>)가 로직하이레벨(H)인 경우 로직하이레벨(H)로 인에이블되는 제1 랜덤모드신호(LF_M<1>) 및 로직하이레벨(H)로 인에이블되는 제2 랜덤모드신호(LF_M<2>)를 생성할 수 있다.
도 5를 참고하면, 데이터처리회로(300)는 제1 패턴데이터생성회로(310), 제2 패턴데이터생성회로(320) 및 내부데이터생성회로(330)를 포함할 수 있다.
제1 패턴데이터생성회로(310)는 스트로브신호(STP)에 동기 되어 시리얼모드신호(SR_M)가 인에이블되는 경우 동작신호(OP<1:8>)로부터 제1 패턴데이터(PD1<1:16>)를 생성할 수 있다. 제1 패턴데이터생성회로(310)는 스트로브신호(STP)에 동기 되어 제1 클럭모드신호(CK_M<1>)가 인에이블되는 경우 외부전원(도 6의 VDD,VSS)으로부터 제1 패턴데이터(PD1<1:16>)를 생성할 수 있다. 제1 패턴데이터생성회로(310)는 스트로브신호(STP)에 동기 되어 제1 랜덤모드신호(LF_M<1>)가 인에이블되는 경우 랜덤 한 조합을 갖는 제1 패턴데이터(PD1<1:16>)를 생성할 수 있다. 제1 패턴데이터생성회로(310)는 스트로브신호(STP)에 동기 되어 제1 랜덤모드신호(LF_M<1>)가 디스에이블되는 경우 제1 전달데이터(TD<1:8>)로부터 제1 패턴데이터(PD1<1:16>)의 제1 내지 제8 비트(PD1<1:8>)를 생성할 수 있다. 제1 패턴데이터생성회로(310)는 스트로브신호(STP)에 동기 되어 제1 랜덤모드신호(LF_M<1>)가 디스에이블되는 경우 제2 전달데이터(TD<9:16>)로부터 제1 패턴데이터(PD1<1:16>)의 제9 내지 제16 비트(PD1<9:16>)를 생성할 수 있다.
제2 패턴데이터생성회로(320)는 스트로브신호(STP)에 동기 되어 시리얼모드신호(SR_M)가 인에이블되는 경우 동작신호로(OP<1:8>)부터 제2 패턴데이터(PD2<1:16>)를 생성할 수 있다. 제2 패턴데이터생성회로(320)는 스트로브신호(STP)에 동기 되어 제2 클럭모드신호(CK_M<2>)가 인에이블되는 경우 외부전원(도 6의 VDD,VSS)으로부터 제2 패턴데이터(PD2<1:16>)를 생성할 수 있다. 제2 패턴데이터생성회로(320)는 스트로브신호(STP)에 동기 되어 제2 랜덤모드신호(LF_M<2>)가 인에이블되는 경우 랜덤 한 조합을 갖는 제2 패턴데이터(PD2<1:16>)를 생성할 수 있다. 제2 패턴데이터생성회로(320)는 스트로브신호(STP)에 동기 되어 제2 랜덤모드신호(LF_M<2>)가 디스에이블되는 경우 제2 전달데이터(TD<9:16>)로부터 제2 패턴데이터(PD2<1:16>)의 제1 내지 제8 비트(PD2<1:8>)를 생성할 수 있다. 제2 패턴데이터생성회로(320)는 스트로브신호(STP)에 동기 되어 제2 랜덤모드신호(LF_M<2>)가 디스에이블되는 경우 제1 전달데이터(TD<1:8>)로부터 제2 패턴데이터(PD2<1:16>)의 제9 내지 제16 비트(PD2<9:16>)를 생성할 수 있다.
내부데이터생성회로(330)는 스트로브신호(STP)에 동기 되어 제1 데이터선택(DSEL<1>) 및 제1 데이터반전신호(DINV<1>)의 로직레벨에 따라 제1 패턴데이터(PD1<1:16>) 및 제2 패턴데이터(PD2<1:16>) 중 어느 하나를 반전하거나 비반전하여 제1 내부데이터(ID1<1:16>)를 생성할 수 있다. 내부데이터생성회로(330)가 제2 내부데이터(ID2<1:16>) 내지 제16 내부데이터(ID16<1:16>)를 생성하는 동작은 제1 내부데이터(ID1<1:16>)를 생성하는 동작과 입출력신호만 상이할 뿐 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 6을 참고하면, 제1 패턴데이터생성회로(310)는 입력버퍼(311), 선택데이터생성회로(312), 전달데이터생성회로(313), 패턴변경회로(314) 및 데이터전달회로(315)를 포함할 수 있다.
입력버퍼(311)는 시리얼개시신호(SR_ST)가 입력되는 경우 동작신호(OP<1:8>)를 입력 받아 입력데이터(DI<1:8>)를 생성할 수 있다. 입력버퍼(311)는 시리얼개시신호(SR_ST)가 인에이블되는 경우 동작신호(OP<1:8>)를 버퍼링하여 입력데이터(DI<1:8>)를 생성할 수 있다.
선택데이터생성회로(312)는 제1 클럭모드신호(CK_M<1>)의 로직레벨에 따라 입력데이터(DI<1:8>)로부터 선택데이터(SD<1:8>)를 생성하거나 외부전원(VDD,VSS)으로부터 선택데이터(SD<1:8>)를 생성할 수 있다. 선택데이터생성회로(312)는 제1 클럭모드신호(CK_M<1>)가 디스에이블되는 경우 입력데이터(DI<1:8>)로부터 선택데이터(SD<1:8>)를 생성할 수 있다. 선택데이터생성회로(312)는 제1 클럭모드신호(CK_M<1>)가 인에이블되는 경우 외부전원(VDD,VSS)으로부터 선택데이터(SD<1:8>)를 생성할 수 있다. 외부전원(VDD)은 제2 반도체장치(20)에 공급되는 전원전압으로 설정될 수 있다. 외부전원(VDD)은 본 발명의 일 실시예에 따른 로직하이레벨로 설정될 수 있다. 외부전원(VSS)은 제2 반도체장치(20)에 공급되는 접지전압으로 설정될 수 있다. 외부전원(VSS)은 본 발명의 일 실시예에 따른 로직로우레벨로 설정될 수 있다.
전달데이터생성회로(313)는 스트로브신호(STP)에 동기 되어 시리얼모드신호(SR_M) 및 제1 클럭모드신호(CK_M<1>) 중 어느 하나가 인에이블되는 경우 선택데이터로(SD<1:8>)부터 제1 전달데이터(TD<1:8>)를 생성할 수 있다. 전달데이터생성회로(313)는 제1 랜덤모드신호(LF_M<1>)가 인에이블되는 경우 피드백데이터(FD<1:8>)로부터 제1 전달데이터(TD<1:8>)를 생성할 수 있다.
패턴변경회로(314)는 랜덤개시신호(LF_ST)가 입력되는 경우 제1 전달데이터(TD<1:8>)를 입력 받아 피드백데이터(FD<1:8>)의 로직레벨조합을 변경할 수 있다. 패턴변경회로(314)는 랜덤개시신호(LF_ST)가 입력되는 경우 제1 전달데이터(TD<1:8>)로부터 랜덤 한 로직레벨조합을 갖는 랜덤데이터(LFSR<1:16>)를 생성할 수 있다.
데이터전달회로(315)는 제1 랜덤모드신호(LF_M<1>)가 디스에이블되는 경우 제1 전달데이터(TD<1:8>) 및 제2 패턴데이터생성회로(320)로부터 입력되는 제2 전달데이터(TD<9:16>)로부터 제1 패턴데이터(PD1<1:16>)를 생성할 수 있다. 데이터전달회로(315)는 제1 랜덤모드신호(LF_M<1>)가 인에이블되는 경우 랜덤데이터(LFSR<1:16>)로부터 제1 패턴데이터(PD1<1:16>)를 생성할 수 있다.
도 7을 참고하면, 선택데이터생성회로(312)는 멀티플렉서들(MUX21,MUX22,MUX23)로 구현될 수 있다.
멀티플렉서(MUX21)는 제1 클럭모드신호(CK_M<1>)가 인에이블되는 경우 전원전압(VDD)을 선택데이터의 첫 번째 비트(SD<1>)로 출력할 수 있다. 멀티플렉서(MUX21)는 제1 클럭모드신호(CK_M<1>)가 인에이블되는 경우 선택데이터의 첫 번째 비트(SD<1>)를 로직하이레벨로 생성할 수 있다. 멀티플렉서(MUX21)는 제1 클럭모드신호(CK_M<1>)가 디스에이블되는 경우 입력데이터의 첫 번째 비트(DI<1>)를 선택데이터의 첫 번째 비트(SD<1>)로 출력할 수 있다.
멀티플렉서(MUX22)는 제1 클럭모드신호(CK_M<1>)가 인에이블되는 경우 접지전압(VSS)을 선택데이터의 두 번째 비트(SD<2>)로 출력할 수 있다. 멀티플렉서(MUX22)는 제1 클럭모드신호(CK_M<1>)가 인에이블되는 경우 선택데이터의 두 번째 비트(SD<2>)를 로직로우레벨로 생성할 수 있다. 멀티플렉서(MUX22)는 제1 클럭모드신호(CK_M<1>)가 디스에이블되는 경우 입력데이터의 두 번째 비트(DI<2>)를 선택데이터의 두 번째 비트(SD<2>)로 출력할 수 있다.
선택데이터생성회로(312)가 선택데이터의 나머지 비트(SD<3:8>)를 생성하는 동작은 선택데이터의 첫 번째 비트(SD<1>)와 두 번째 비트(SD<2>)를 생성하는 동작과 동일하므로 구체적인 설명은 생략한다. 선택데이터생성회로(312)는 선택데이터(SD<1:8>)의 비트 수인 8개의 멀티플렉서로 구현될 수 있다.
도 8을 참고하면, 전달데이터생성회로(313)는 제어신호생성회로(3110) 및 전달데이터출력회로(3120)를 포함할 수 있다.
제어신호생성회로(3110)는 오어게이트(OR31)로 구현될 수 있다. 제어신호생성회로(3110)는 시리얼모드신호(SR_M) 및 제1 클럭모드신호(CK_M<1>) 중 어느 하나가 인에이블되는 경우 인에이블되는 제어신호(CTRL)를 생성할 수 있다. 제어신호생성회로(3110)는 시리얼모드신호(SR_M) 및 제1 클럭모드신호(CK_M<1>)를 논리합 연산을 수행하여 제어신호(CTRL)를 생성할 수 있다.
전달데이터출력회로(3120)는 낸드게이트들(NAND31,NAND32,NAND33,NAND34,NAND35,NAND36), 익스클루시브오어게이트들(EOR31,EOR32,EOR33) 및 플립플롭들(FF31,FF32,FF33)로 구현될 수 있다.
전달데이터출력회로(3120)는 스트로브신호(STP)에 동기 되어 제어신호(CTRL)가 인에이블되는 경우 선택데이터의 첫 번째 비트(SD<1>)로부터 제1 전달데이터의 첫 번째 비트(TD<1>)를 생성할 수 있다. 전달데이터출력회로(3120)는 스트로브신호(STP)에 동기 되어 제1 랜덤모드신호(LF_M<1>)가 인에이블되는 경우 피드백데이터의 첫 번째 비트(FD<1>)로부터 제1 전달데이터의 첫 번째 비트(TD<1>)를 생성할 수 있다.
전달데이터출력회로(3120)가 제1 전달데이터의 나머지 비트(TD<2:8>)를 생성하는 동작은 제1 전달데이터의 첫 번째 비트(TD<1>)를 생성하는 동작과 동일하므로 구체적인 설명은 생략한다.
도 9를 참고하면, 패턴변경회로(314)는 래치회로(3210), 랜덤데이터생성회로(3220) 및 피드백데이터생성회로(3230)를 포함할 수 있다.
래치회로(3210)는 랜덤개신호(LF_ST)가 입력되는 경우 제1 전달데이터(TD<1:8>)를 래치하고, 래치된 제1 전달데이터(TD<1:8>)로부터 래치데이터(LD<1:8>)를 생성할 수 있다.
랜덤데이터생성회로(3220)는 래치데이터(LD<1:8>)의 로직레벨조합을 변경하여 랜덤데이터(LFSR<1:16>)를 생성할 수 있다. 랜덤데이터생성회로(3220)는 8 비트의 래치데이터(LD<1:8>)로부터 16 비트의 랜덤데이터(LFSR<1:16>)를 생성할 수 있다. 랜덤데이터생성회로(3220)는 래치데이터(LD<1:8>)에 포함된 비트들을 배타적논리합 연산을 수행하여 16 비트의 랜덤데이터(LFSR<1:16>)를 생성할 수 있다.
피드백데이터생성회로(3230)는 래치데이터(LD<1:8>)의 로직레벨조합을 변경하여 피드백데이터(FD<1:8>)를 생성할 수 있다. 피드백데이터생성회로(3230)는 8 비트의 래치데이터(LD<1:8>)로부터 8 비트의 피드백데이터(FD<1:8>)를 생성할 수 있다. 피드백데이터생성회로(3230)는 래치데이터(LD<1:8>)에 포함된 비트들을 배타적논리합 연산을 수행하여 8 비트의 피드백데이터(FD<1:8>)를 생성할 수 있다.
여기서, 랜덤데이터생성회로(3220)와 피드백데이터생성회로(3230)는 서로 다른 방식의 배타적논리합 연산을 수행하여 서로 다른 패턴을 갖는 랜덤데이터(LFSR<1:16>) 및 피드백데이터(FD<1:8>)를 생성할 수 있다.
도 10을 참고하면, 랜덤데이터생성회로(3220)는 다수의 인버터들과 익스클루시브오어게이트들로 구현될 수 있다. 랜덤데이터생성회로(3220)는 8 비트의 래치데이터(LD<1:8>)로부터 다양한 로직레벨조합을 갖는 16 비트의 랜덤데이터(LFSR<1:16>)를 생성할 수 있다. 도 10에 도시된 랜덤데이터생성회로(3220)는 8 비트의 래치데이터(LD<1:8>)로부터 16 비트의 랜덤데이터(LFSR<1:16>)를 생성하도록 구현되어 있지만 실시예에 따라 다양한 비트의 랜덤데이터를 생성하도록 구현될 수 있다.
도 11을 참고하면, 피드백데이터생성회로(3230)는 다수의 익스클루시브오어게이트들로 구현될 수 있다. 랜덤데이터생성회로(3220)는 8 비트의 래치데이터(LD<1:8>)로부터 다양한 로직레벨조합을 갖는 8 비트의 피드백데이터(FD<1:8>)를 생성할 수 있다. 도 11에 도시된 피드백데이터생성회로(3230)는 8 비트의 래치데이터(LD<1:8>)로부터 8 비트의 피드백데이터(FD<1:8>)를 생성하도록 구현되어 있지만 실시예에 따라 다양한 비트의 피드백데이터를 생성하도록 구현될 수 있다.
한편, 제2 패턴데이터생성회로(320)는 도 6 내지 도 11에 도시된 제1 패턴데이터생성회로(310)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 12를 참고하면, 내부데이터생성회로(330)는 제1 내지 제16 내부데이터생성회로(3310~3330)를 포함할 수 있다.
제1 내부데이터생성회로(3310)는 멀티플렉서(MUX41), 익스클루시브오어게이트(EOR41), 인버터(IV41), 낸드게이트(NAND41), 노어게이트(NOR41), PMOS 트랜지스터(P41) 및 NMOS 트랜지스터(N41)로 구현될 수 있다.
멀티플렉서(MUX41)는 제1 데이터선택신호(DSEL<1>)가 로직하이레벨인 경우 제1 패턴데이터(PD1<1:16>)를 전달패턴데이터(TPD<1:16>)로 출력할 수 있다. 멀티플렉서(MUX41)는 제1 데이터선택신호(DSEL<1>)가 로직로우레벨인 경우 제2 패턴데이터(PD2<1:16>)를 전달패턴데이터(TPD<1:16>)로 출력할 수 있다.
익스클루시브오어게이트(EOR41)는 데이터반전신호(DINV<1>)가 로직하이레벨인 경우 전달패턴데이터(TPD<1:16>)를 반전 버퍼링하여 전치내부데이터(PID<1:16>)를 생성할 수 있다. 익스클루시브오어게이트(EOR41)는 데이터반전신호(DINV<1>)가 로직로우레벨인 경우 전달패턴데이터(TPD<1:16>)를 버퍼링하여 전치내부데이터(PID<1:16>)를 생성할 수 있다.
인버터(IV41)는 스트로브신호(STP)를 반전 버퍼링하여 출력할 수 있다.
낸드게이트(NAND41)는 스트로브신호(STP)가 로직하이레벨인 경우 전치내부데이터(PID<1:16>)를 반전 버퍼링하여 출력할 수 있다.
노어게이트(NOR41)는 인버터(IV41)의 출력신호가 로직로우레벨인 경우 전치내부데이터(PID<1:16>)를 반전 버퍼링하여 출력할 수 있다.
PMOS 트랜지스터(P41)는 낸드게이트(NAND41)의 출력신호가 로직로우레벨인 경우 로직하이레벨의 제1 내부데이터(ID1<1:16>)를 생성할 수 있다.
NMOS 트랜지스터(N41)는 노어게이트(NOR41)의 출력신호가 로직하이레벨인 경우 로직로우레벨의 제1 내부데이터(ID1<1:16>)를 생성할 수 있다.
한편, 도 12에 도시된 제1 내부데이터생성회로(3310)는 하나의 회로로 도시되어 있지만 제1 내부데이터(ID1<1:16>)의 비트 수인 16개의 회로로 구현될 수 있다. 또한, 제2 내지 제16 내부데이터생성회로(3320~3330)는 제1 내부데이터생성회로(3310)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 1 내지 도 12를 참고하여 시리얼모드에 진입하여 메모리셀을 테스트하는 동작과 클럭모드 및 랜덤모드에 진입하여 메모리셀을 테스트하는 동작을 나누어 설명하면 다음과 같다.
우선, 시리얼모드에 진입하여 메모리셀을 테스트하는 동작을 설명하면 다음과 같다.
제1 반도체장치(10)는 모드선택신호(MD_SEL), 제1 내지 제3 코드신호(CODE<1:3>), 시리얼개시신호(SR_ST) 및 동작신호(OP<1:8>)를 출력한다. 이때, 모드선택신호(MD_SEL)가 로직하이레벨(H) 및 제1 코드신호(CODE<1>)가 로직로우레벨(L)로 출력된다.
스트로브신호생성회로(100)는 시리얼개시신호(SR_ST)를 입력 받아 발생하는 펄스를 포함하는 스트로브신호(STP)를 생성한다.
동작제어회로(200)는 로직하이레벨(H)의 모드선택신호(MD_SEL) 및 로직로우레벨(L)의 제1 코드신호(CODE<1>)를 입력 받아 로직하이레벨(H)로 인에이블되는 시리얼모드신호(SR_M)를 생성한다.
데이터처리회로(300)의 제1 패턴데이터생성회로(310)는 스트로브신호(STP)에 동기 되어 시리얼모드신호(SR_M)가 로직하이레벨(H)로 인에이블되므로 동작신호(OP<1:8>)로부터 생성되는 제1 전달데이터(TD<1:8>)를 생성한다. 제1 패턴데이터생성회로(310)는 스트로브신호(STP)에 동기 되어 제1 랜덤모드신호(LF_M<1>)가 디스에이블되므로 제1 전달데이터(TD<1:8>) 및 제2 전달데이터(TD<9:16>)로부터 제1 패턴데이터(PD1<1:16>)를 생성한다.
데이터처리회로(300)의 제2 패턴데이터생성회로(320)는 스트로브신호(STP)에 동기 되어 시리얼모드신호(SR_M)가 로직하이레벨(H)로 인에이블되므로 동작신호로(OP<1:8>)부터 제2 전달데이터(TD<9:16>)를 생성한다. 제2 패턴데이터생성회로(320)는 스트로브신호(STP)에 동기 되어 제2 랜덤모드신호(LF_M<2>)가 디스에이블되므로 제1 전달데이터(TD<1:8>) 및 제2 전달데이터(TD<9:16>)로부터 제2 패턴데이터(PD2<1:16>)를 생성한다.
내부데이터생성회로(330)는 스트로브신호(STP)에 동기 되어 제1 데이터선택(DSEL<1>) 및 제1 데이터반전신호(DINV<1>)의 로직레벨에 따라 제1 패턴데이터(PD1<1:16>) 및 제2 패턴데이터(PD2<1:16>) 중 어느 하나를 반전하거나 비반전하여 제1 내지 제16 내부데이터(ID1<1:16>~ID16<1:16>)를 생성한다.
메모리회로(400)는 다수의 메모리셀(MC)에 제1 내지 제16 내부데이터(ID1<1:16> ~ ID16<1:16>)를 저장하고, 저장된 제1 내지 제16 내부데이터(ID1<1:16> ~ ID16<1:16>) 중 어느 하나로부터 출력데이터(DOUT<1:16>)를 생성한다.
제1 반도체장치(10)는 출력데이터(DOUT<1:16>)의 로직레벨을 감지하여 제2 반도체장치(20)에 포함된 메모리회로(400)의 불량을 테스트한다. 제1 반도체장치(10)는 출력데이터에 포함된 제1 내지 제8 비트(DOUT<1:8>)의 로직레벨조합이 동작신호(OP<1:8>)의 로직레벨조합과 상이한 경우 제2 반도체장치(20)에 포함된 메모리회로(400)를 불량으로 판단할 수 있다. 제1 반도체장치(10)는 출력데이터에 포함된 제9 내지 제16 비트(DOUT<9:16>)의 로직레벨조합이 동작신호(OP<1:8>)의 로직레벨조합과 상이한 경우 제2 반도체장치(20)에 포함된 메모리회로(400)를 불량으로 판단할 수 있다.
다음으로, 클럭모드에 진입하여 제1 클럭모드신호(CK_M<1>)가 인에이블되고, 랜덤모드에 진입하여 제2 랜덤모드신호(LF_M<2>)가 인에이블되어 메모리셀을 테스트하는 동작을 설명하면 다음과 같다.
제1 반도체장치(10)는 모드선택신호(MD_SEL), 제1 내지 제3 코드신호(CODE<1:3>) 및 랜덤개시신호(LF_ST)를 출력한다. 이때, 모드선택신호(MD_SEL)가 로직하이레벨(H), 제1 코드신호(CODE<1>)가 로직하이레벨(H), 제2 코드신호(CODE<2>)가 로직로우레벨(L) 및 제3 코드신호(CODE<3>)가 로직하이레벨(H)로 출력된다.
스트로브신호생성회로(100)는 랜덤개시신호(LF_ST)를 입력 받아 발생하는 펄스를 포함하는 스트로브신호(STP)를 생성한다.
동작제어회로(200)는 로직하이레벨(H)의 모드선택신호(MD_SEL) 및 로직하이레벨(H)의 제1 코드신호(CODE<1>), 로직로우레벨(L)의 제2 코드신호(CODE<2>) 및 로직하이레벨(H)의 제3 코드신호(CODE<3>)를 입력 받아 로직하이레벨(H)로 인에이블되는 제1 클럭모드신호(CK_M<1>) 및 제2 랜덤모드신호(LF_M<2>)를 생성한다.
데이터처리회로(300)의 제1 패턴데이터생성회로(310)는 스트로브신호(STP)에 동기 되어 제1 클럭모드신호(CK_M<1>)가 로직하이레벨(H)로 인에이블되므로 외부전원(도 6의 VDD,VSS)로부터 생성되는 제1 전달데이터(TD<1:8>)를 생성한다. 제1 패턴데이터생성회로(310)는 스트로브신호(STP)에 동기 되어 제1 랜덤모드신호(LF_M<1>)가 디스에이블되므로 제1 전달데이터(TD<1:8>) 및 제2 전달데이터(TD<9:16>)로부터 제1 패턴데이터(PD1<1:16>)를 생성한다.
데이터처리회로(300)의 제2 패턴데이터생성회로(320)는 스트로브신호(STP)에 동기 되어 제2 랜덤모드신호(LF_M<2>)가 로직하이레벨(H)로 인에이블되므로 피드백데이터(FD<1:8>)부터 제2 전달데이터(TD<9:16>)를 생성한다. 제2 패턴데이터생성회로(320)는 스트로브신호(STP)에 동기 되어 제2 랜덤모드신호(LF_M<2>)가 로직하이레벨(H)로 인에이블되므로 제2 전달데이터(TD<9:16>)로부터 생성되는 랜덤데이터(미도시)로부터 제2 패턴데이터(PD2<1:16>)를 생성한다.
내부데이터생성회로(330)는 스트로브신호(STP)에 동기 되어 제1 데이터선택(DSEL<1>) 및 제1 데이터반전신호(DINV<1>)의 로직레벨에 따라 제1 패턴데이터(PD1<1:16>) 및 제2 패턴데이터(PD2<1:16>) 중 어느 하나를 반전하거나 비반전하여 제1 내지 제16 내부데이터(ID1<1:16>~ID16<1:16>)를 생성한다.
메모리회로(400)는 다수의 메모리셀(MC)에 제1 내지 제16 내부데이터(ID1<1:16> ~ ID16<1:16>)를 저장하고, 저장된 제1 내지 제16 내부데이터(ID1<1:16> ~ ID16<1:16>) 중 어느 하나로부터 출력데이터(DOUT<1:16>)를 생성한다.
제1 반도체장치(10)는 출력데이터(DOUT<1:16>)의 로직레벨을 감지하여 제2 반도체장치(20)에 포함된 메모리회로(400)의 불량을 테스트한다. 제1 반도체장치(10)는 출력데이터(DOUT<1:8>)에 포함된 인접한 비트들의 로직레벨이 서로 상이하지 않은 경우 제2 반도체장치(20)에 포함된 메모리회로(400)를 불량으로 판단할 수 있다. 또한, 제1 반도체장치(10)는 출력데이터(DOUT<9:16>)의 로직레벨조합이 랜덤 한 로직레벨조합이 아닌 경우 제2 반도체장치(20)에 포함된 메모리회로(400)를 불량으로 판단할 수 있다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치 및 반도체시스템은 코드신호의 조합에 따라 다수의 동작모드에 진입하고, 각각의 동작모드에 따라 서로 다른 패턴을 갖는 데이터를 생성할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체장치 및 반도체시스템은 코드신호의 조합에 따라 다양한 패턴을 갖는 데이터를 생성하기 위한 다수의 동작모드에 진입하고, 다양한 패턴을 갖는 데이터를 사용하여 다수의 메모리셀을 테스트할 수 있다.
앞서, 도 1 내지 도 12에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 13을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(20)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(10)를 포함할 수 있다. 도 13에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 반도체시스템 10. 제1 반도체장치
20. 제2 반도체장치 100. 스트로브신호생성회로
110. 지연회로 120. 선택전달회로
130. 펄스생성회로 200. 동작제어회로
300. 데이터처리회로 310. 제1 패턴데이터생성회로
311. 입력버퍼 312. 선택데이터생성회로
313. 전달데이터생성회로 314. 패턴변경회로
315. 데이터전달회로 320. 제2 패턴데이터생성회로
330. 내부데이터생성회로 400. 메모리회로
3110. 제어신호생성회로 3120. 전달데이터출력회로
3210. 래치회로 3220. 랜덤데이터생성회로
3230. 피드백데이터생성회로 3310. 제1 내부데이터생성회로
3320. 제2 내부데이터생성회로 3330. 제16 내부데이터생성회로

Claims (22)

  1. 모드선택신호, 코드신호, 시리얼개시신호, 랜덤개시신호 및 동작신호를 출력하고, 출력데이터를 수신하는 제1 반도체장치; 및
    상기 모드선택신호, 상기 코드신호의 로직레벨조합에 따라 시리얼모드, 클럭모드 및 랜덤모드에 진입하고, 상기 시리얼모드에 진입하는 경우 상기 시리얼개시신호에 동기 되어 상기 동작신호로부터 상기 출력데이터를 생성하며, 상기 클럭모드에 진입하는 경우 외부전원으로부터 상기 출력데이터를 생성하고, 상기 랜덤모드에 진입하는 경우 상기 랜덤개시신호에 동기 되어 랜덤 한 조합을 갖는 상기 출력데이터를 생성하는 제2 반도체장치를 포함하는 반도체시스템.
  2. 제 1 항에 있어서, 상기 제1 반도체장치는 상기 출력데이터의 패턴을 감지하여 상기 제2 반도체장치에 포함된 메모리회로의 불량을 테스트하는 반도체시스템.
  3. 제 1 항에 있어서, 상기 시리얼모드는 상기 동작신호의 비트들과 상기 출력데이터의 비트들의 로직레벨조합을 비교하여 상기 제2 반도체장치에 포함된 메모리회로의 불량을 테스트하는 동작이고, 상기 클럭모드는 상기 출력데이터에 포함된 인접한 비트들간의 로직레벨이 서로 다른 로직레벨로 구현됨을 감지하여 상기 제2 반도체장치에 포함된 메모리회로의 불량을 테스트하는 동작이며, 상기 랜덤모드는 랜덤으로 발생하는 상기 출력데이터의 로직레벨을 감지하여 상기 제2 반도체장치에 포함된 메모리회로의 불량을 테스트하는 반도체시스템.
  4. 제 1 항에 있어서, 상기 제2 반도체장치는
    상기 시리얼개시신호 및 상기 랜덤개시신호 중 어느 하나가 입력되는 경우 발생하는 펄스를 포함하는 스트로브신호를 생성하는 스트로브신호생성회로;
    상기 모드선택신호, 상기 코드신호의 로직레벨조합에 따라 인에이블되는 시리얼모드신호, 클럭모드신호 및 랜덤모드신호를 생성하는 동작제어회로;
    상기 스트로브신호에 동기 되어 상기 시리얼모드신호가 인에이블되는 경우 상기 동작신호로부터 내부데이터를 생성하고, 상기 클럭모드신호가 인에이블되는 경우 상기 외부전원으로부터 상기 내부데이터를 생성하며, 상기 랜덤모드신호가 인에이블되는 경우 랜덤 한 조합을 갖는 상기 내부데이터를 생성하는 데이터처리회로; 및
    상기 내부데이터를 저장하고, 저장된 상기 내부데이터로부터 상기 출력데이터를 생성하는 메모리회로를 포함하는 반도체시스템.
  5. 제 4 항에 있어서, 상기 스트로브신호생성회로는
    상기 시리얼개시신호를 지연하여 시리얼지연신호를 생성하는 지연회로;
    상기 랜덤모드신호의 로직레벨에 따라 상기 시리얼지연신호 및 상기 랜덤개시신호 중 어느 하나로부터 전달신호를 생성하는 선택전달회로; 및
    상기 전달신호가 입력되는 경우 발생하는 펄스를 포함하는 상기 스트로브신호를 생성하는 펄스생성회로를 포함하는 반도체시스템.
  6. 제 4 항에 있어서, 상기 데이터처리회로는
    상기 스트로브신호에 동기 되어 상기 시리얼모드신호가 인에이블되는 경우 상기 동작신호로부터 패턴데이터를 생성하고, 상기 클럭모드신호가 인에이블되는 경우 상기 외부전원으로부터 상기 패턴데이터를 생성하며, 상기 랜덤모드신호가 인에이블되는 경우 랜덤 한 조합을 갖는 상기 패턴데이터를 생성하는 패턴데이터생성회로; 및
    상기 스트로브신호에 동기 되어 데이터선택신호가 입력되는 경우 데이터반전신호의 로직레벨에 따라 상기 패턴데이터를 반전하거나 비반전하여 상기 내부데이터를 생성하는 내부데이터생성회로를 포함하는 반도체시스템.
  7. 제 6 항에 있어서, 상기 패턴데이터생성회로는
    상기 시리얼개시신호가 입력되는 경우 상기 동작신호를 입력 받아 입력데이터를 생성하는 입력버퍼;
    상기 클럭모드신호의 로직레벨에 따라 상기 입력데이터로부터 선택데이터를 생성하거나 상기 외부전원으로부터 상기 선택데이터를 생성하는 선택데이터생성회로;
    상기 스트로브신호에 동기 되어 상기 시리얼모드신호 및 상기 클럭모드신호 중 어느 하나가 인에이블되는 경우 상기 선택데이터로부터 전달데이터를 생성하고, 상기 랜덤모드신호가 인에이블되는 경우 피드백데이터로부터 상기 전달데이터를 생성하는 전달데이터생성회로;
    상기 랜덤개시신호가 입력되는 경우 상기 전달데이터를 입력 받아 상기 피드백데이터의 로직레벨조합을 변경하고, 상기 전달데이터로부터 랜덤 한 로직레벨조합을 갖는 랜덤데이터를 생성하는 패턴변경회로; 및
    상기 랜덤모드신호의 로직레벨에 따라 상기 전달데이터 또는 상기 랜덤데이터로부터 상기 패턴데이터를 생성하는 데이터전달회로를 포함하는 반도체시스템.
  8. 제 7 항에 있어서, 상기 전달데이터생성회로는
    상기 시리얼모드신호 및 상기 클럭모드신호 중 어느 하나가 인에이블되는 경우 인에이블되는 제어신호를 생성하는 제어신호생성회로; 및
    상기 스트로브신호에 동기 되어 상기 제어신호가 인에이블되는 경우 상기 선택데이터로부터 상기 전달데이터를 생성하고, 상기 랜덤모드신호가 인에이블되는 경우 상기 피드백데이터로부터 상기 전달데이터를 생성하는 전달데이터출력회로를 포함하는 반도체시스템.
  9. 제 7 항에 있어서, 상기 패턴변경회로는
    상기 랜덤개시신호가 입력되는 경우 상기 전달데이터를 래치하고, 래치된 상기 전달데이터로부터 래치데이터를 생성하는 래치회로;
    상기 래치데이터의 로직레벨조합을 변경하여 상기 랜덤데이터를 생성하는 랜덤데이터생성회로; 및
    상기 래치데이터의 로직레벨조합을 변경하여 상기 피드백데이터를 생성하는 피드백데이터생성회로를 포함하는 반도체시스템.
  10. 제 9 항에 있어서, 상기 랜덤데이터생성회로는 상기 래치데이터에 포함된 비트들을 배타적논리합 연산을 수행하여 제1 패턴을 갖는 상기 랜덤데이터를 생성하고, 상기 피드백데이터생성회로는 상기 래치데이터에 포함된 비트들을 배타적논리합 연산을 수행하여 제2 패턴을 갖는 상기 피드백데이터를 생성하는 반도체시스템.
  11. 모드선택신호, 제1 내지 제3 코드신호의 로직레벨조합에 따라 시리얼모드신호, 제1 및 제2 클럭모드신호 및 제1 및 제2 랜덤모드신호를 생성하는 동작제어회로;
    상기 시리얼모드신호가 인에이블되는 경우 외부에서 입력되는 동작신호로부터 내부데이터를 생성하고, 상기 제1 및 제2 클럭모드신호가 인에이블되는 경우 외부전원으로부터 상기 내부데이터를 생성하며, 상기 제1 및 제2 랜덤모드신호가 인에이블되는 경우 랜덤 한 조합을 갖는 상기 내부데이터를 생성하는 데이터처리회로; 및
    다수의 메모리셀을 포함하고, 상기 다수의 메모리셀에 상기 내부데이터를 저장하며, 저장된 상기 내부데이터로부터 상기 출력데이터를 생성하는 메모리회로를 포함하는 반도체장치.
  12. 제 11 항에 있어서, 상기 시리얼모드신호는 시리얼모드에 진입하기 위한 신호이고, 상기 기 제1 및 제2 클럭모드신호는 클럭모드에 진입하기 위한 신호이며, 상기 제1 및 제2 랜덤모드신호는 랜덤모드에 진입하기 위한 신호인 반도체장치.
  13. 제 12 항에 있어서, 상기 시리얼모드는 상기 동작신호로부터 생성되는 상기 내부데이터를 상기 다수의 메모리셀에 저장하여 상기 다수의 메모리셀을 테스트하는 동작이고, 상기 클럭모드는 상기 출력데이터에 포함된 인접한 비트들간의 로직레벨이 서로 다른 로직레벨로 구현됨을 감지하여 상기 제2 반도체장치에 포함된 메모리회로의 불량을 테스트하는 동작이며, 상기 랜덤모드는 랜덤 한 조합을 갖는 상기 내부데이터를 상기 다수의 메모리셀에 저장하여 상기 다수의 메모리셀을 테스트하는 동작인 반도체장치.
  14. 제 11 항에 있어서, 상기 데이터처리회로는
    상기 스트로브신호에 동기 되어 상기 시리얼모드신호가 인에이블되는 경우 상기 동작신호로부터 제1 패턴데이터를 생성하고, 상기 제1 클럭모드신호가 인에이블되는 경우 상기 외부전원으로부터 상기 제1 패턴데이터를 생성하며, 상기 제1 랜덤모드신호가 인에이블되는 경우 랜덤 한 조합을 갖는 상기 제1 패턴데이터를 생성하는 제1 패턴데이터생성회로;
    상기 스트로브신호에 동기 되어 상기 시리얼모드신호가 인에이블되는 경우 상기 동작신호로부터 제2 패턴데이터를 생성하고, 상기 제2 클럭모드신호가 인에이블되는 경우 상기 외부전원으로부터 상기 제2 패턴데이터를 생성하며, 상기 제2 랜덤모드신호가 인에이블되는 경우 랜덤 한 조합을 갖는 상기 제2 패턴데이터를 생성하는 제2 패턴데이터생성회로; 및
    상기 스트로브신호에 동기 되어 데이터선택신호 및 데이터반전신호의 로직레벨에 따라 상기 제1 및 제2 패턴데이터 중 어느 하나를 반전하거나 비반전하여 상기 내부데이터를 생성하는 내부데이터생성회로를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 제1 패턴데이터생성회로는
    상기 시리얼개시신호가 입력되는 경우 상기 동작신호를 입력 받아 제1 입력데이터를 생성하는 제1 입력버퍼;
    상기 제1 클럭모드신호의 로직레벨에 따라 상기 제1 입력데이터로부터 제1 선택데이터를 생성하거나 상기 외부전원으로부터 상기 제1 선택데이터를 생성하는 제1 선택데이터생성회로;
    상기 스트로브신호에 동기 되어 상기 시리얼모드신호 및 상기 제1 클럭모드신호 중 어느 하나가 인에이블되는 경우 상기 제1 선택데이터로부터 제1 전달데이터를 생성하고, 상기 제1 랜덤모드신호가 인에이블되는 경우 제1 피드백데이터로부터 상기 제1 전달데이터를 생성하는 제1 전달데이터생성회로;
    상기 랜덤개시신호가 입력되는 경우 상기 제1 전달데이터를 입력 받아 상기 제1 피드백데이터의 로직레벨조합을 변경하고, 상기 제1 전달데이터로부터 랜덤 한 로직레벨조합을 갖는 제1 랜덤데이터를 생성하는 제1 패턴변경회로; 및
    상기 제1 랜덤모드신호의 로직레벨에 따라 상기 제1 전달데이터 및 상기 제2 패턴데이터생성회로로부터 입력되는 제2 전달데이터 또는 상기 제1 랜덤데이터로부터 상기 제1 패턴데이터를 생성하는 제1 데이터전달회로를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 제1 전달데이터생성회로는
    상기 시리얼모드신호 및 상기 제1 클럭모드신호 중 어느 하나가 인에이블되는 경우 인에이블되는 제1 제어신호를 생성하는 제1 제어신호생성회로; 및
    상기 스트로브신호에 동기 되어 상기 제1 제어신호가 인에이블되는 경우 상기 제1 선택데이터로부터 상기 제1 전달데이터를 생성하고, 상기 제1 랜덤모드신호가 인에이블되는 경우 상기 제1 피드백데이터로부터 상기 제1 전달데이터를 생성하는 제1 전달데이터출력회로를 포함하는 반도체장치.
  17. 제 15 항에 있어서, 상기 제1 패턴변경회로는
    상기 랜덤개시신호가 입력되는 경우 상기 제1 전달데이터를 래치하고, 래치된 상기 제1 전달데이터로부터 제1 래치데이터를 생성하는 제1 래치회로;
    상기 제1 래치데이터의 로직레벨조합을 변경하여 상기 제1 랜덤데이터를 생성하는 제1 랜덤데이터생성회로; 및
    상기 제1 래치데이터의 로직레벨조합을 변경하여 상기 제1 피드백데이터를 생성하는 제1 피드백데이터생성회로를 포함하는 반도체장치.
  18. 제 17 항에 있어서, 상기 제1 랜덤데이터생성회로는 상기 제1 래치데이터에 포함된 비트들을 배타적논리합 연산을 수행하여 제1 패턴을 갖는 상기 제1 랜덤데이터를 생성하고, 상기 제1 피드백데이터생성회로는 상기 제1 래치데이터에 포함된 비트들을 배타적논리합 연산을 수행하여 제2 패턴을 갖는 상기 제1 피드백데이터를 생성하는 반도체장치.
  19. 제 14 항에 있어서, 상기 제2 패턴데이터생성회로는
    상기 시리얼개시신호가 입력되는 경우 상기 동작신호를 입력 받아 제2 입력데이터를 생성하는 제2 입력버퍼;
    상기 제2 클럭모드신호의 로직레벨에 따라 상기 제2 입력데이터로부터 제2 선택데이터를 생성하거나 상기 외부전원으로부터 상기 제2 선택데이터를 생성하는 제2 선택데이터생성회로;
    상기 스트로브신호에 동기 되어 상기 시리얼모드신호 및 상기 제2 클럭모드신호 중 어느 하나가 인에이블되는 경우 상기 제2 선택데이터로부터 제2 전달데이터를 생성하고, 상기 제2 랜덤모드신호가 인에이블되는 경우 제2 피드백데이터로부터 상기 제2 전달데이터를 생성하는 제2 전달데이터생성회로;
    상기 랜덤개시신호가 입력되는 경우 상기 제2 전달데이터를 입력 받아 상기 제2 피드백데이터의 로직레벨조합을 변경하고, 상기 제2 전달데이터로부터 랜덤 한 로직레벨조합을 갖는 제2 랜덤데이터를 생성하는 제2 패턴변경회로; 및
    상기 제2 랜덤모드신호의 로직레벨에 따라 상기 제2 전달데이터 및 상기 제1 패턴데이터생성회로로부터 입력되는 제1 전달데이터 또는 상기 제2 랜덤데이터로부터 상기 제2 패턴데이터를 생성하는 제2 데이터전달회로를 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 제2 전달데이터생성회로는
    상기 시리얼모드신호 및 상기 제2 클럭모드신호 중 어느 하나가 인에이블되는 경우 인에이블되는 제2 제어신호를 생성하는 제2 제어신호생성회로; 및
    상기 스트로브신호에 동기 되어 상기 제2 제어신호가 인에이블되는 경우 상기 제2 선택데이터로부터 상기 제2 전달데이터를 생성하고, 상기 제2 랜덤모드신호가 인에이블되는 경우 상기 제2 피드백데이터로부터 상기 제2 전달데이터를 생성하는 제2 전달데이터출력회로를 포함하는 반도체장치.
  21. 제 19 항에 있어서, 상기 제2 패턴변경회로는
    상기 랜덤개시신호가 입력되는 경우 상기 제2 전달데이터를 래치하고, 래치된 상기 제2 전달데이터로부터 제2 래치데이터를 생성하는 제2 래치회로;
    상기 제2 래치데이터의 로직레벨조합을 변경하여 상기 제2 랜덤데이터를 생성하는 제2 랜덤데이터생성회로; 및
    상기 제2 래치데이터의 로직레벨조합을 변경하여 상기 제2 피드백데이터를 생성하는 제2 피드백데이터생성회로를 포함하는 반도체장치.
  22. 제 21 항에 있어서, 상기 제2 랜덤데이터생성회로는 상기 제2 래치데이터에 포함된 비트들을 배타적논리합 연산을 수행하여 제3 패턴을 갖는 상기 제2 랜덤데이터를 생성하고, 상기 제2 피드백데이터생성회로는 상기 제2 래치데이터에 포함된 비트들을 배타적논리합 연산을 수행하여 제4 패턴을 갖는 상기 제2 피드백데이터를 생성하는 반도체장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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KR102696739B1 (ko) * 2019-12-10 2024-08-21 에스케이하이닉스 주식회사 인버전 신호 생성 회로

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60136086A (ja) * 1983-12-23 1985-07-19 Hitachi Ltd 半導体記憶装置
JPH0728772A (ja) * 1993-06-25 1995-01-31 Hitachi Ltd マイクロコンピュータ
JP4394789B2 (ja) * 2000-01-18 2010-01-06 株式会社アドバンテスト 半導体デバイス試験方法・半導体デバイス試験装置
JP2003272382A (ja) * 2002-03-20 2003-09-26 Mitsubishi Electric Corp 半導体記憶装置
KR101733567B1 (ko) 2010-12-23 2017-05-11 삼성전자주식회사 초기 시드 생성 방법과 그것을 이용한 플래시 메모리 장치 및 메모리 시스템
KR102044827B1 (ko) * 2012-10-17 2019-11-15 삼성전자주식회사 데이터 로딩 회로 및 이를 포함하는 반도체 메모리 장치
US9076499B2 (en) 2012-12-28 2015-07-07 Intel Corporation Refresh rate performance based on in-system weak bit detection
KR102086629B1 (ko) * 2013-11-29 2020-03-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20170111572A (ko) * 2016-03-29 2017-10-12 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102461090B1 (ko) * 2016-07-11 2022-11-02 에스케이하이닉스 주식회사 반도체 메모리 장치
US10019236B2 (en) * 2016-08-11 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM-based true random number generator
KR102628533B1 (ko) * 2016-08-16 2024-01-25 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10002651B2 (en) * 2016-10-06 2018-06-19 SK Hynix Inc. Semiconductor devices
KR20180106494A (ko) * 2017-03-20 2018-10-01 에스케이하이닉스 주식회사 반도체장치
US20180287793A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Random number generation with unstable bit states of non-volatile memory
KR20180127755A (ko) * 2017-05-22 2018-11-30 에스케이하이닉스 주식회사 데이터 정렬 회로 및 이를 포함하는 반도체 장치

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